KR20070029799A - 완전 실리사이드화 금속 게이트의 형성 방법 - Google Patents

완전 실리사이드화 금속 게이트의 형성 방법 Download PDF

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Abstract

완전 실리사이드화 금속 게이트와 실리사이드화 소스 및 드레인 영역을 포함하는 개선된 게이트 구조체가 제공되며, 완전 실리사이드화 금속 게이트는 실리사이드화 소스/드레인 영역보다 두꺼운 두께를 갖는다. 또한, 이러한 개선된 게이트 구조체를 형성하는 방법이 제공된다.

Description

완전 실리사이드화 금속 게이트의 형성 방법{METHODS FOR THE FORMATION OF FULLY SILICIDED METAL GATES}
본 발명은 반도체 디바이스 및 그 반도체 디바이스의 제조 방법에 관한 것으로, 보다 자세하게는, 예를 들어, 완전 실리사이드화 금속 게이트와 같은 개선된 게이트 구조체를 포함하는 금속 산화물 반도체(MOS) 디바이스 및 완전 실리사이드화 금속 게이트 디바이스를 제조하는 방법에 관한 것이다.
종래 기술 전반에 걸쳐, MOS 트랜지스터들에 대한 종래의 처리 흐름에서는 금속 게이트 집적화를 실현하는 것이 어려웠다. 대부분의 금속 게이트 재료는 소스/드레인(S/D) 접합 활성화 어닐링에 필요한 고온 처리시, 게이트 유전체와 상호작용한다. 금속 게이트 스택이 고온 처리를 받지 않도록 하는 필요성에 따라서, 게이트 스택을 마지막으로 제조하고, 후속 처리시 500℃ 이하로 유지시키는 "게이트 라스트(gate last)" 또는 "대체 게이트(replacement gate)" 처리가 개발되었다. 종래 기술의 대체 게이트 처리는 금속 게이트에 대한 재료 선택의 폭을 넓히는 이점을 갖고 있지만 그 처리 비용이나 복잡성이 증가하는 단점을 갖는다.
처리 단계들을 이용하여 폴리실리콘 게이트로부터 자체 정렬형 실리사이드화 금속 게이트를 형성하는 방법이 잘 알려져 있으며, 예로서 도 1a 내지 도 1d에 나 타낸다. 보다 구체적으로 설명하면, 종래 기술의 처리는 도 1a에 도시된 구조체를 제공하는 것으로 시작되며, 이 구조체는 반도체 기판(12), 절연 영역(15), 게이트 영역(16L 및 16R), 게이트 유전체(18), 폴리Si 게이트 컨덕터(20)와 캡층(22)을 포함한다. 스페이서(24)들이 또한 각각의 게이트 영역마다 위치되어 있다. 도시된 바와 같이, 폴리Si 게이트 컨덕터(20) 상단의 캡층(22)에 대하여 소스/드레인 주입을 수행한다. 다음, 캡층(22)은 도 1b에 도시한 바와 같이, 비선택적으로 제거된 다음, Ni와 같은 실리사이드 금속(105)이 도 1c에 도시된 구조체를 제공하는 전체 구조체 상에 성막된다. 실리사이드 금속의 상단에는, 옵션적 산소 확산 장벽층이 형성될 수 있으며, 그 후 , 폴리Si와 실리사이드 금속 간의 반응을 위하여 어닐링을 수행한다. 금속에 따라서, 단일 어닐링을 이용하여 저저항성 실리사이드를 형성할 수도 있다. 단일 어닐링 이후에는, 어떠한 반응하지 않은 금속이나 옵션적 산소 확산 장벽층이 제거되어 버리며, 필요에 따라서, 제2 어닐링이 수행될 수도 있다. 도 1d는 소스/드레인 영역(100)과 금속 실리사이드화 게이트(102)가 형성되는 살리사이드 처리 후의 구조체를 나타낸다. 이러한 종래 기술의 처리에서는, 게이트와 소스/드레인의 실리사이드화가 동시에 발생할 수 있다.
도시한 바와 같이, 종래 기술의 처리는 두꺼운 금속 실리사이드화 게이트와 두꺼운 소스/드레인 실리사이드를 형성하는데, 그 각각의 두께가 대략 100 nm로 된다. 이는 다음과 같은 몇몇 이유로 문제를 일으킬 수 있다. 먼저, 실리사이드가 게이트의 바로 아래로 확장될 수 있어 디바이스를 단락시킬 수 있다. 두번째로, 이렇게 두꺼운 소스/드레인 실리사이드는 또한 게이트로부터 캡층을 비선택적으로 제거 하는 것에 의해 디바이스의 절연 영역들이 후퇴한다는 문제를 겪는다. 보다 자세하게는, 종래 기술의 처리에서의 실리사이드는 협소한 절연 영역들에 의해 분리되는 디바이스들 간을 단락시킬 수 있다. 세번째로, 두꺼운 실리사이드는 스페이서 아래의 확장 영역들에서 실리콘을 소모하여 디바이스의 성능 저하를 일으킬 수 있다. 따라서, 초박의 소스/드레인 실리사이드와 두꺼운 완전 실리사이드화 금속 게이트를 제조하는 방법이 요구되고 있다. 또한, 종래 기술의 처리에서의 실리사이드는 디바이스의 피주입 웰 영역과 접촉함으로써 디바이스를 단락시킬 수 있다.
본 발명은 완전 실리사이드화 금속 게이트와, 그러한 완전 실리사이드화 금속 게이트에 인접하는 실리사이드화 소스 및 드레인 영역을 포함하는 개선된 게이트 구조체에 관한 것이다. 보다 자세하게 또한 보다 포괄적인 면에서, 본 발명은 제2 두께를 갖는 제2 금속의 실리사이드화 소스 영역과 드레인 영역에 인접하며 제1 두께를 갖고 있는 제1 실리사이드 금속의 완전 실리사이드화 금속 게이트를 포함하는 반도체 구조를 제공하며, 여기서, 제2 두께는 제1 두께보다 얇으며, 상기 실리사이드화 소스 및 드레인 영역은 적어도 완전 실리사이드화 금속 게이트를 포함하는 게이트 영역의 에지부와 정렬된다.
본 발명에 따르면, 두꺼운 완전 실리사이드화 금속 게이트와, 보다 얇은 실리사이드화 소스 및 드레인 영역은 동일한 금속 실리사이드로 형성될 수도 있고 서로 다른 금속 실리사이드로 형성될 수도 있으며, 이 금속 실리사이드는 예를 들어, Ti, Ta, W, Co, Ni, Pt, Pd 및 이들의 합금이 있다. 여러 실리사이드들 중에서, 최저의 저항률 상태를 갖는 Co, Ni 또는 Pt가 특히 바람직할 수 있다. 본 발명의 보다 바람직한 실시형태에서는, 소스 및 드레인 영역들은 CoSi2를 포함하는 한편, 완전 실리사이드화 금속 게이트는 NiSi 및/또는 NiPtSi를 포함한다. 본 발명의 또 다른 바람직한 실시형태에서는, 소스 및 드레인 실리사이드는 NiSi를 포함하는 한편, 완전 실리사이드화 금속 게이트는 NiSi 및/또는 NtPtSi를 포함한다.
표면 상에 실리사이드화 소스 및 드레인 영역이 위치되어 있는 반도체 기판을 포함하는 금속 산화물 반도체(MOS) 디바이스가 제공되는데, 여기서, 상기 실리사이드화 소스 및 드레인 영역은 500Å 미만의 두께를 가지며, 500 Å 이상의 두께를 가지는 완전 실리사이드화 금속 게이트를 포함하는 게이트 영역의 에지에 자체 정렬되어 있다.
상술한 구조체에 더하여, 또한 본 발명은 두꺼운 완전 실리사이드화 금속 게이트와, 그 두꺼운 완전 실리사이드화 금속 게이트에 인접하는 얇은 실리사이드화 소스 및 드레인 영역을 포함하는 개선된 게이트 구조체를 형성하는 방법이 제공된다. 본 발명의 일 방법에서는, 다음의 처리 단계들이 본 발명의 구조체를 제조하는데 적용되는데, 이 처리 단계는,
1 이상의 패터닝된 게이트 스택 및 인접하는 소스 및 드레인 영역을 포함하는 구조체를 제공하는 단계로서, 상기 1 이상의 패터닝된 게이트 스택은 폴리실리콘 게이트 컨덕터, 오버라잉 유전체 캡(overlying dielectric cap), 상기 폴리실리콘 게이트 컨덕터의 적어도 측벽에 위치되는 유전체 라이너, 및 적어도 상기 폴리실리콘 게이트 컨덕터의 인접하는 측벽과 상기 유전체 라이너 상에 있는 스페이서들을 포함하는 것인, 구조체 제공 단계와,
1 이상의 패터닝된 게이트 스택 상단을 포함하는 구조체 상에 평탄화된 유전체 층과 컨퍼멀 유전체 층(conformal dielectric layer)을 포함하는 금속 스택을 성막하는 단계와,
상기 유전체 캡을 노출하기 위해 상기 컨퍼멀 유전체 층과 평탄화된 유전체 층의 일부분을 제거하는 단계와,
폴리실리콘 게이트 컨덕터를 노출하기 위해 유전체 캡을 제거하는 단계와,
폴리실리콘 게이트를 완전 실리사이드화 금속 게이트로 변환하는 단계와,
상기 소스 및 드레인 영역을 노출하는 단계와,
완전 실리사이드화 금속 게이트보다 얇은 두께를 가진 실리사이드화 소스 및 드레인 영역을 형성하기 위해 상기 소스 및 드레인 영역을 살리사이드하는 단계를 포함한다.
상술한 방법의 일부 실시형태에서, 실리사이드화 소스/드레인 영역은 구조체 위에 재료 스택을 형성하기 전에 형성된다. 보다 자세하게는, 실리사이드화 소스/드레인 영역이 완전 실리사이드화 금속 게이트 이전에 형성되는 경우, 이들은 상기 구조체의 제공 단계에서 얻은 구조체에 스페이서를 형성한 후에 형성된다.
본 발명의 반도체 구조체를 형성하는 제2 방법이 또한 제공된다. 이 제2 방법은 포토레지스트(네가티브 톤 또는 포지티브 톤 포토레지스트) 및 유전체 캡을 선택적으로 제거하는 드라이 에칭 처리를 이용한다. 보다 구체적이고 포괄적인 면에서, 본 발명의 제2 방법은,
1 이상의 패터닝된 게이트 스택 및 인접하는 소스 및 드레인 영역을 포함하는 구조체를 제공하는 단계로서, 상기 1 이상의 패터닝된 게이트 스택은 폴리실리콘 게이트 컨덕터, 오버라잉 유전체 캡, 및 적어도 폴리실리콘 게이트 컨덕터의 인접하는 측벽들 상에 스페이서를 포함하는 것인 구조체 제공 단계와,
1 이상의 패터닝된 게이트 스택을 포함하는 구조체 상단에 패터닝된 포토레지스트를 형성하는 단계로서, 상기 패터닝된 포토레지스트는 상기 유전체 캡을 노출시키는 개구부를 포함하는 것인 포토레지스트 형성 단계와,
폴리실리콘 게이트 컨덕터를 노출시키기 위해 드라이 에칭 처리를 이용하여 유전체 캡을 선택적으로 제거하는 단계와,
패터닝된 포토레지스트를 제거하는 단계와,
폴리실리콘 게이트를 완전 실리사이드화 금속 게이트로 변환하는 단계와,
완전 실리사이드화 금속 게이트보다 얇은 두께를 갖는 실리사이드화 소스 및 드레인 영역을 형성하기 위해 상기 소스 및 드레인 영역을 살리사이드하는 단계
를 포함한다.
상술한 제2 방법의 일부 실시형태에서, 실리사이드화 소스/드레인 영역은 구조체 상에 포토레지스트를 형성하는 단계 이전에 형성된다. 보다 자세하게는, 실리사이드화 소스/드레인 영역이 완전 실리사이드화 금속 게이트 이전에 형성되는 경우, 이 실리사이드화 소스/드레인 영역은 상기 구조체를 제공하는 단계에서 얻은 구조체에 스페이서를 형성하는 단계 이후에 형성된다. 본 발명의 제2 실시형태에서, 포토레지스트는 네가티브 톤 포토레지스일 수도 있고 포지티브 톤 포토레지스트일 수도 있다.
본 발명의 제2 방법의 일부 실시형태에서, 리프트 오프 층이 게이트 영역을 둘러싸도록 형성된 다음, 패터닝된 포토레지스트이 형성된다. 유전체 캡을 제거한 이후, 리프트 오프 층 상에 있는 패터닝된 포토레지스트는 리프트 오프 층과 함께 구조체로부터 제거된다.
본 발명의 제3 방법은 게이트 레벨로 정밀 정렬을 제공하는 리소그래피 레벨의 이용을 포함한다. 이러한 본 발명의 제3 방법은,
1 이상의 패터닝된 게이트 스택 및 인접하는 소스 및 드레인 영역을 포함하는 구조체를 제공하는 단계로서, 상기 1 이상의 패터닝된 게이트 스택은 폴리 실리콘 게이트 컨덕터, 오버라잉 유전체 캡, 및 적어도 폴리실리콘 게이트 컨덕터의 인접하는 측벽 상의 스페이서를 포함하는 것인 구조체의 제공 단계와,
1 이상의 패터닝된 게이트 스택 상단을 포함하는 구조체 상에 평탄화된 재료, 마스킹 층, 포토레지스트를 포함하는 스택을 성막하는 단계와,
유전체 캡을 노출시키도록 스택을 패터닝하는 단계와,
폴리실리콘 게이트 컨덕터를 노출시키도록 드라이 에칭 처리를 이용하여 유전체 캡을 선택적으로 제거하는 단계와,
스택을 제거하는 단계와,
폴리실리콘 게이트 컨덕터를 완전 실리사이드화 금속 게이트로 변환하는 단계와,
실리사이드화 소스 및 드레인 영역을 형성하기 위해 상기 소스 및 드레인 영역을 살리사이드하는 단계로서, 상기 실리사이드화 소스 및 드레인 영역은 완전 실리사이드화 금속 게이트보다 두께가 얇은 것인 살리사이드 단계
를 포함한다.
상술한 제3 방법의 일부 실시형태에서, 실리사이드화 소스/드레인 영역은 구조체 상에 스택을 형성하는 단계 이전에 형성된다. 보다 자세하게는, 실리사이드화 소스/드레인 영역이 완전 실리사이드화 금속 게이트 이전에 형성되는 경우, 이 실리사이드화 소스/드레인 영역은 상기 구조체의 제공 단계에서 얻은 구조체에 스페이스를 형성하는 단계 이후에 형성된다. 또한, 리프트 오프 층이 본 발명의 제3 방법에 이용될 수도 있다. 이 리프트 오프 층은 평탄화된 재료, 마스킹 층 및 포토레지스트로 구성된 스택을 패터닝하는 단계 이전에, 패터닝된 게이트 스택의 노출면 상에 형성된다.
도 1a 내지 도 1d는 폴리실리콘 게이트로부터 자체 정렬형 실리사이드화 금속 게이트를 제조하는 종래 기술의 처리를 나타내는 도면(단면도).
도 2a 내지 도 2g는 본 발명의 제1 방법에 적용되는 기본 처리 단계들을 나타내는 도면(단면도).
도 3a 내지 도 3e는 본 발명의 제2 방법에 적용되는 기본 처리 단계들을 나타내는 도면(단면도).
도 4a 내지 도 4d는 포토레지스트가 리프트 오프 층과 함께 이용되는 본 발 명의 제2 방법의 일 실시형태를 나타내는 도면(단면도).
도 5a 내지 도 5i는 리소그래피 레벨이 게이트 레벨에 대한 정밀한 정렬을 제공하는데 이용되는 본 발명의 제3 방법을 나타내는 도면(단면도).
도 6a 내지 도 6d는 평탄화 층이 하부 재료를 보호하는 방법 및 리소그래피에 고유 특성인 임계 크기(CD)와 오정렬을 어떻게 회피하는지의 방법을 나타내는 도면(단면도).
도 7a 내지 도 7e는 평탄화 층과의 결합에 이용될 수 있는 리프트 오프 방식의 일례를 나타내는 도면(단면도).
도 8a 내지 도 8f는 평탄화 층과의 결합에 이용될 수 있는 리프트 오프 방식의 다른 예를 나타내는 도면(단면도).
본 발명은 완전 실리사이드화 금속 게이트 및 (완전 실리사이드화 금속 게이트 및 종래 기술의 실리사이드화 소스/드레인 영역의 두께에 비하여) 얇은 실리사이드화 소스 및 드레인 영역을 가진 MOS 디바이스와 이들의 제조 방법을 제공하는 것으로서, 이하, 첨부된 도면을 참조하여 본 발명을 보다 자세히 설명한다. 첨부된 도면은 정확한 비례 관계를 갖고 도시한 것은 아니며, 동일하거나 대응하는 구성요소들은 동일한 부재번호로 표기하였다.
도면에서는, 2개의 MOS 디바이스가 단일 반도체 기판 상단에 형성된 것으로 도시되어 있다. 이러한 실시형태를 통하여 설명이 이루어지겠지만, 본 발명에서, 반도 체 구조체의 표면 상에는, 어떠한 개수의 MOS 디바이스도 형성될 수 있으며 그 수에 제한이 있는 것이 아니다. 그 대신에, 본 발명의 방법은 반도체 기판의 표면 상에 1 이상의 완전 실리사이드화 MOS 디바이스를 포함하고 있다.
도 2a에 설명되어 있는 구조체(10)를 먼저 참조하여 본다. 구조체(10)는 2개의 게이트 영역(16L 및 16R)을 가진 반도체 기판(12)을 포함하며, 2개의 게이트 영역은 반도체 기판(12)의 표면 상에 위치되어 있다. 각각의 게이트 영역(16R 및 16L)은 게이트 유전체(18), 폴리Si 게이트 컨덕터(20), 유전체 캡(22), 유전체 라이너(23), 스페이서(24) 및 소스/드레인 영역(14)을 포함한다. 소스/드레인 영역(14)은 반도체 기판(12) 내에 위치되어 있다.
구조체(10)의 반도체 기판(12)은 이에 한정되는 것은 아니지만, Si, Ge, SiGe, SiC, SiGeC, Ga, GaAs, InAs, InP 및 그 외 모든 III/V 화합물 반도체를 포함하는 어떠한 반도체 재료도 포함할 수 있다. 또한, 반도체 기판(12)은 Si/SiGe, 실리콘 온 절연체(SOI) 또는 SiGe 온 절연체(SGOI)와 같은 다층 반도체(layered semiconductor) 또는 유기질 반도체를 포함할 수 있다. 본 발명의 일부 실시형태에서, 반도체 기판(12)은 Si 함유 반도체 재료 즉, 실리콘을 포함하는 반도체 재료로 이루어지는 것이 바람직하다. 반도체 기판(12)은 도핑되거나 비도핑될 수도 있고, 내부에 도핑 및 비도핑 영역들을 포함할 수도 있다.
또한, 반도체 기판(12)은 제1 도핑(n- 또는 p-) 영역 및 제2 도핑 (n- 또는 p-) 영역을 포함할 수 있다. 보다 간략한 설명을 위하여, 본 발명의 도면에는 도핑된 영역들을 구체적으로 라벨링하여 도시하지는 않았다. 제1 도핑된 영역 및 제2 도핑된 영역은 동일한 것일 수도 있고 서로 다른 도전성 및/또는 서로 다른 도핑 농도를 가질 수도 있다. 이 도핑된 영역들은 "웰"로 알려져 있다.
본 발명의 관점에서, 트렌치 분리 영역(구체적으로 도시하지 않음)은 통상적으로 당해 기술 분야에 알려진 종래의 처리들을 이용하여 반도체 기판 상에 이미 형성되어 있다. 트렌치 분리 영역은 2 개의 게이트 영역 사이에 도시되어 있는 바와 같이 본 발명의 도면에 도시된 영역의 주변에 위치되어 있다.
게이트 유전체(18)가 유전체로 성막되어 제공되는 경우, 반도체 기판(12)을 포함하는 구조체(10)의 전체면과 트렌치 분리 영역의 상단에 형성된다. 게이트 유전체(18)는 예를 들어, 산화물, 질화물, 또는 산질화물과 같은 열성장 처리에 의해 형성될 수 있다. 다른 방법으로는, 게이트 유전체(18)는 예를 들어, 화학적 기상 증착(CVD), 플라즈마 보조 (plasma-assisted) CVD, 원자 층 성막(ALD), 열 증발 증착(evaporation), 리액티브 스퍼터링, CSD(chemical solution deposition) 및 그 외 유사한 성막 처리와 같은 성막 처리에 의해 형성될 수 있다. 또한, 게이트 유전체(18)는 상술한 처리의 조합을 이용하여 형성될 수도 있다.
게이트 유전체(18)는 이에 한정되는 것은 아니지만, 산화물, 질화물, 및/또는 금속 실리케이트와 질화된 금속 실리케이트를 포함하는 실리케이트를 포함하는 절연성 재료로 이루어진다. 일 실시형태에서, 게이트 유전체(18)는 예를 들어, SiO2, HfO2, ZrO2, Al2O3, TiO2, La2O3, SrTiO3, LaAlO3 및 이들의 혼합물과 같은 산화물로 이루어지는 것이 바람직하다.
게이트 유전체(18)의 물리적인 두께는 변할 수 있지만, 통상적으로, 게이트 유전체(18)는 약 0.5 내지 약 10 nm의 두께를 가지며, 약 0.5 내지 약 3 nm의 두께를 갖는 것이 보다 통상적이다.
게이트 유전체(18)를 형성한 후, 게이트 유전체(18) 상에는, 도 2a에 도시된 폴리Si 게이트 컨덕터(20)로 되는 폴리실리콘(즉, 폴리Si)의 블랭킷 층이 예를 들어, 물리적 기상 증착, CVD 또는 열증발 증착과 같의 공지된 성막 처리를 이용하여형성된다. 폴리실리콘의 블랭킷 층은 도핑될 수도 있고 또는 도핑되지 않을 수도 있다. 도핑된 경우, 도핑된 폴리실리콘 블랭킷 층을 형성하는데 인시츄(in-situ) 도핑 성막 처리를 채택할 수도 있다. 다른 방법으로는, 성막, 이온 주입 및 어닐링을 이용하여, 도핑된 폴리Si 층을 형성할 수도 있다. 폴리Si 층의 도핑은 형성된 실리사이드화 금속 게이트의 일함수를 시프트시킨다. 도펀트의 예는 As, P, B, Sb, Bi, In, Al, Ga, Tl 또는 이들의 혼합물을 포함한다. 통상적으로, 이온 주입 조사량은 1E14 (=1×1014) 내지 1E16 (=×1016) 원자/cm2 이며, 보다 통상적으로는, 1E15 내지 5E15 원자/cm2이다. 본 발명의 관점에서 성막되는 폴리실리콘 층의 높이, 즉, 두께는 채택된 성막 처리에 의존하여 변할 수 있다. 통상적으로, 폴리실리콘 층은 약 20 내지 약 180 nm의 수직 두께를 가지며, 보다 통상적으로는, 약 40 내지 약 150 nm의 수직 두께이다.
폴리실리콘 블랭킷 층의 성막 이후, 폴리Si 게이트 컨덕터(20)의 블랭킷 층 상단에는, 예를 들어, 물리적 기상 증착, 또는 화학적 기상 증착과 같은 성막 처리를 이용하여 유전체 캡(22)이 형성된다. 유전체 캡(22)은 산화물, 질화물, 산질화 물, 또는 이들의 조합일 수도 있다. 유전체 캡(22)은 아래 보다 자세히 정의될 스페이서(24)와는 상이한 유전체 재료로 이루어질 수 있다. 일 실시형태에서, 예를 들어, Si3N4와 같은 질화물이 유전체 캡(22)으로 이용될 수 있다. 또 다른 예에서는, SiO2와 같은 산화물이 유전체 캡(22)으로 이용되는 것도 바람직하다. 유전체 캡(22)의 높이, 즉, 두께는, 약 20 내지 약 180 nm이며, 보다 통상적으로는, 약 30 내지 약 140 nm의 두께이다.
이후, 블랭킷 폴리실리콘 층과 유전체 캡 층을 리소그래피와 에칭에 의해 패터닝하여, 패터닝된 게이트 스택을 제공한다. 이 패터닝된 게이트 스택은 동일한 크기, 즉, 길이를 가질 수도 있고 또는 디바이스 성능을 향상시키도록 하는 가변가능한 크기를 가질 수도 있다. 본 발명의 관점에서, 각각의 패터닝된 게이트 스택은 폴리Si 게이트 컨덕터(20)와 유전체 캡(22)을 포함한다. 리소그래피 단계는 유전체 캡 층의 상단면에 포토레지스트를 도포하는 것, 그 포토레지스트를 원하는 방사 패턴으로 노광시키는 것, 통상의 레지스트 현상액을 이용하여 노광된 포토레지스트를 현상하는 것을 포함한다. 이후, 포토레지스트에서의 패턴은 1 이상의 드라이 에칭 단계를 이용하여 유전체 캡 층과 폴리실리콘 블랭킷 층으로 전사된다. 일부 실시형태에서는, 패턴을 유전체 캡 층으로 전사시킨 다음, 패터닝된 포토레지스트를 제거할 수도 있다. 또 다른 실시형태에서는, 에칭을 완료한 후에, 패터닝된 포토레지스트를 제거한다.
패터닝된 게이트 스택을 형성하는데 본 발명에서 이용될 수 있는 적절한 드 라이 에칭 처리는 이에 한정되는 것은 아니지만, 리액티브 이온 에칭, 이온 빔 에칭, 플라즈마 에칭, 또는 레이저 애블리에션을 포함한다. 통상적으로, 채택된 드라이 에칭 처리는 하지의 게이트 유전체(18)에 대하여 선택성을 갖고 있기 때문에, 통상적으로, 이러한 에칭 단계에서는, 게이트 유전체를 제거하지 않는다. 그러나, 일부 실시형태에서는, 이러한 에칭 단계를 이용하여 게이트 스택에 의해 보호되지 않는 게이트 유전체(18)의 부분들을 제거할 수도 있다. 또한, 웨트 에칭 처리를 이용하여 게이트 스택에 의해 보호되지 않는 게이트 유전체(18)의 부분들을 제거할 수도 있다.
이후, 폴리Si 게이트 컨덕터(20)를 적어도 포함한, 실리콘 포함하는 모든 노출면 상에 유전체 라이너(23)를 형성한다. 또한, 도 2a에 도시한 바와 같이, 유전체 라이너(23)는 반도체 기판(12)의 수평면 상으로 확장될 수도 있다. 유전체 라이너(23)는 산화물, 질화물, 산질화물 또는 이들의 조합을 포함하는 어떠한 유전체 재료로 포함할 수 있다. 유전체 라이너(23)는 산화 공정, 질화 공정, 또는 산질화 공정과 같은 열성장 처리를 통하여 성장될 수 있다. 본 발명에 따르면, 유전체 라이너(23)는 박층이며, 그 두께는 통상적으로 약 1 내지 약 10 nm이다.
유전체 라이너 상단 뿐만 아니라 각각의 패터닝된 게이트 스택의 노출된 측벽 상에는 1 이상의 스페이서(24)를 형성한다. 이 1 이상의 스페이서(24)는 산화물, 질화물, 및/또는 이들의 조합과 같은 절연체로 이루어지며, 통상적으로, 유전체 라이너(23)와 유전체 캡(22)과는 다른 재료로 이루어진다. 바람직하게는, 질화물 스페이서가 형성된다. 1 이상의 스페이서(24)는 성막 및 에칭에 의해 형성된다. 또한, 스페이서(24)를 형성하는데 이용되는 에칭 단계는 기판의 상단으로부터 유전체 라이너(23)를 제거하여, 반도체 기판(12)의 일부를 노출시킬 수 있다. 반도체 기판(12)의 노출된 부분은 도 2a의 도면 부호 11로서 표기되어 있다.
1 이상의 스페이서(24)의 폭은 (이후 형성될) 소스 및 드레인 실리사이드화 컨택트가 게이트 스택의 에지부 바로 아래를 침식하지 못하게 할 정도로 충분히 넓어야 한다. 통상적으로, 1 이상의 스페이서가, 하부에서 측정했을 때 약 15 내지 약 80 nm인 폭을 가진 경우에, 소스/드레인 실리사이드가 게이트 스택의 에지 바로 아래를 침식하지 못하게 된다.
스페이서 형성 이후, 노출된 부분(11)에서 기판(12)으로 소스/드레인 확산 영역(14)을 형성한다. 소스/드레인 확산 영역(14)은 이온 주입 및 어닐링 단계를 이용하여 형성된다. 어닐링 단계는 이전의 주입 단계에 의해 주입된 도펀트들이 활성화되는 것을 도와준다. 이온 주입 및 어닐링에 대한 조건은 종래 기술에 잘 알려져 있다.
다음, 도 2b에 도시한 바와 같이, 도 2a에 도시된 전체 구조체 상에 컨퍼멀 유전체 층(26)과 평탄화 유전체 층(28)을 포함하는 재료 스택을 형성한다. 본 발명에 따르면, 컨퍼멀 유전체 층(26)이 평탄화 유전체 층(28)에 최초로 후속한다. 컨퍼멀 유전체 층(26)은 산화물, 질화물, 및/또는 산질화물을 포함한 어떠한 유전체 재료도 포함할 수 있다. 보다 자세하게는, 컨퍼멀 유전체 층(26)은 Si3N4과 같은 질화물일 수 있다. 종래의 성막 처리를 이용하여 형성되는 컨퍼멀 유전체 층은 성막 후, 약 15 내지 약 80 nm인 두께를 갖는다.
도 2a에 도시된 구조체 상에 컨퍼멀 유전체 층(26)을 형성한 후, 평탄화 유전체 층(28)을 형성한다. 평탄화 유전체 층(28)은 TEOS로부터 성막되는 산화물 또는 고밀도 산화물과 같은 산화물을 포함한다. 다른 방법으로는, 평탄화 유전체 층(28)은 보론이 도핑된 실리케이트 글래스(BSG) 또는 인이 도핑된 실리케이트 글래스(PSG)와 같은 도핑형 실리케이트 글래스, 및 HSQ(hydrogen silsesquioxane) 또는 포토레지스트와 같은 스핀 코팅이 가능한 폴리머 재료를 포함할 수 있다. 평탄화 유전체 층(28)은 당해 기술분야의 당업자에게 잘 알려진 통상의 기술에 의해 형성된다. 본 발명의 관점에서 형성된 평탄화 유전체 층(28)의 두께는 적용되는 재료의 종류에 의존하여 변경될 수 있다. 통상적으로, 평탄화 유전체 층(28)은 약 50 내지 100 nm의 두께를 갖는다. 본 발명에 따르면, 게이트 스택 상단의 평탄화 층의 두께는 소스/드레인 영역 및 트랜치 절연 영역 상의 평탄화 층의 두께보다 작다.
도 2c 및 도 2d는 유전체 캡(22)을 노출시키기 위해 본 발명에 이용될 수 있는 여러 실시형태를 나타낸다. 도 2c는 에칭 백 처리를 이용한 실시형태를 나타내는 한편, 도 2d는 화학 기계적 폴리싱(CMP) 처리를 이용한 실시형태를 나타낸다. 에칭 백 처리는 유전체 캡(22)의 상단 표면 위로 연장되어 있는 평탄화 유전체 층(28)과 컨퍼멀 유전체 층(26) 양쪽 부분들을 선택적으로 제거할 수 있는 1 이상의 타이밍 에칭 처리(timed etching process)를 포함할 수 있다. 일부 실시형태에서, 평탄화 유전체 층(28)의 일부가 먼저 에칭 백 처리를 받은 다음 컨퍼멀 유전체 층(26)의 일부가 또 다른 에칭 프로세스를 이용하여 에칭 백 처리를 받는다. 도 2c 에 도시된 구조체를 형성하는데 이용될 수 있는 에칭 처리의 일례는 질화물에 대하여 선택적으로 산화물을 먼저 에칭하는 드라이 에칭 처리와, 후속하여 산화물에 대하여 선택적으로 질화물을 에칭하는 드라이 에칭 처리를 포함한다. 도 2d에 도시된 구조체를 형성하는데 이용되는 CMP 처리는 당해 기술 분야의 당업자에게 잘 알려진 통상적인 것이다.
이와 같은 기술(예를 들어, 에칭 백 또는 CMP)을 이용하고 있음에도 불구하고, 에칭 백 또는 CMP 이후의 결과로 된 구조체에서는, 유전체 캡(22)이 노출된다. 본 발명에서는, 양쪽 실시형태를 이용하고 있지만, 이하 도면들은 에칭 백 처리를 받는 구조체를 나타낸다. 또한, CMP에 의해 평탄화된 구조체는 다음과 같은 처리를 받을 수 있다.
노출된 유전체 캡(22)을 각각의 게이트 영역(16L 및 16R)으로부터 제거하여 하지의 폴리Si 게이트 컨덕터(20)를 노출시킨다. 이러하 단계를 수행한 후의 결과로 되는 구조체를 예를 들어, 도 2e에 도시한다. 본 발명에서는, 구조체로부터 유전체 캡 재료를 제거하는 웨트 또는 드라이 에칭 처리를 이용하여 유전체 캡(22)을 제거할 수 있다. 리액티브 이온 에칭(RIE), 이온 빔 에칭(IBE), 플라즈마 에칭과 같은 드라이 에칭 처리를 이용할 수도 있지만 웨트 에칭을 이용하여 유전체 캡(22)을 제거하는 것이 바람직하다. 유전체 캡(22)을 제거하는데 이용될 수 있는 웨트 에칭 처리의 일례는 DHF(dilute hydrofluoric acid)를 포함할 수 있다. 유전체 캡(22)과 평탄화 유전체 층(28)이 산화물로 구성되어 있는 실시형태에서는, 이러한 단계가 또한 게이트 영역들 간에 잔존하는 평탄화 유전체 층(28)을 제거한다. 이는 도 2e에 잘 도시되어 있다. 이 경우, 컨퍼멀 유전체 층(26)의 잔존 부분은 소스/드레인 영역(14)을 포함하는 기판의 일부분을 보호한다.
폴리Si 게이트 컨덕터(20) 상단으로부터 캡 유전체(22)를 에칭한 후, 제1 살리사이드 처리를 수행하여, 완전 실리사이드화 금속 게이트(30)를 형성하는 폴리Si 게이트 컨덕터(20)를 소모시킨다. 제1 살리사이드 처리는 도 2f에 예시되어 있다. 제1 살리사이드 처리의 제1 단계는 도 2e에 도시된 구조체 상단에 블랭킷 실리사이드 금속을 성막하는 단계를 포함한다. 실리사이드 금속은 예를 들어, 스퍼터링, 화학적 증기 증착, 열 증발 증착, 화학 용액 성막(chemical solution deposition), 도금 등을 포함한 어떤 통상의 성막 처리를 이용하여 성막될 수 있다. 실리사이드 금속은 실리사이드화 소스/드레인 영역(후속하여 형성되며 후술됨)을 형성하는데 이용되는 금속과 동일할 수도 있고 또는 다를 수도 있다.
실리사이드 금속은 Ti, Hf, Ta, W, Co, Ni, Pt, Pd 또는 이들의 합금 중 적어도 하나로 구성될 수 있다. 일 실시형태에서, 실리사이드 금속은 2단계 어닐링 처리를 이용하는 Co; CoSi2 형태이다. 본 발명의 또 다른 실시형태에서, 실리사이드 금속은 단일 어닐링 단계를 이용한 Ni 또는 Pt; NiSi 및 PtSi 형태이다.
실리사이드 금속 두께는 특정 MOS 디바이스에 대하여 적절한 일함수를 갖는 실리사이드 상태를 형성하고 폴리Si 게이트 컨덕터(20) 모두를 소모할 수 있도록 선택된다. 예를 들어, NiSi는 4.65 eV의 일함수를 갖고 있으며, 초기 폴리실리콘 높이가 50 nm인 경우, 필요한 Ni의 크기는 약 27 nm이다. CoSi2는 4.45 eV의 일함수 를 갖고 있으며, 초기 폴리실리콘 높이가 50 nm인 경우, 필요한 Co의 크기는 약 14 nm이다. 주어진 실리사이드 금속 두께가 폴리실리콘을 소모시키는데 필요한 크기인 경우에도, 그 두께는 그 소모를 확실히 완료하기 위하여 약 10%정도 초과하는 것이 바람직하다.
일부 실시형태(도시 생략)에서, 어닐링 이전의 실리사이드 금속 상단에는, TiN 또는 W와 같은 산소 확산 배리어가 형성된다.
보다 구체적으로, 실리사이드화 어닐링은 기판에 제1 실리사이드 상태를 형성하는데 적용되는 제1 어닐링을 포함하는데, 이 제1 실리사이드 상태는 금속 실리사이드의 최저의 저항률 상태를 나타낼 수도 있고 또는 나타내지 않을 수도 있다. 제1 어닐링은 통상적으로 제2 어닐링 단계 보다 낮은 온도에서 수행된다. 통상적으로, 높은 저항률의 실리사이드 상태 재료를 형성할 수도 있고 또는 형성하지 않을 수도 있는 제1 어닐링 단계는 연속 가열 구간 또는 여러 램프 및 여러 흡열(soak heating) 사이클을 이용하여 약 300℃ 내지 약 600℃의 온도에서 수행된다. 보다 바람직하게는, 제1 어닐링 단계는 약 350℃ 내지 약 550℃의 온도에서 수행된다.
살리사이드 어닐링(제1 및 제2 어닐링)은 가스 분위기, 예를 들어, He, Ar, N2 또는 형성 가스 내에서 수행된다. 게이트 실리사이드화 어닐링 단계는 상이한 분위기를 이용할 수도 있고, 또는 동일한 분위기에서 수행될 수도 있다. 예를 들어, 양쪽 어닐링 단계에서 He를 이용할 수도 있고, 또는 제1 어닐링 단계에서는 He를 이용하고 제 2 어닐링 단계에서는 형성 가스를 이용할 수도 있다.
그 후, 선택적 웨트 에칭 단계를 이용하여 구조체로부터 어떠한 비반응성 실리사이드 금속을 제거한다. 어떤 금속 실리사이드에서는, 폴리실리콘이 소모되고 제1 실리사이드의 저항률이 그러한 실리사이드 상태 동안에 최저값에 근접하게 되기 때문에 그 시점에서 살리사이드 처리가 정지될 수 있다. 이것은 Ni와 Pt의 경우에 발생한다. 그 외의 경우, 예를 들어, Co 또는 Ti가 실리사이드 금속으로 이용되는 경우에는, 잔존하는 폴리실리콘을 소모하고 제2 실리사이드 상태 재료를 형성하기 위한 제2 고온 어닐링이 요청된다. 이 실시형태에서는, 제1 실리사이드 상태 재료는 높은 저항률 상태의 실리사이드 재료인 반면, 제2 실리사이드 상태 재료는 보다 낮은 저항률 상태의 실리사이드 재료이다.
제2 실리사이드화 단계는 연속 가열 구간 또는 여러 램프 및 여러 흡광 사이클을 이용하여 약 600℃ 내지 약 800℃의 온도에서 수행된다. 보다 바람직하게는, 제2 어닐링 단계는 약 650℃ 내지 약 750 ℃의 온도에서 수행된다.
도 2f는 완전 실리사이드화 금속 게이트(30)를 형성한 후의 구조체를 나타낸다. 완전 실리사이드화 금속 게이트(30)는 폴리Si 게이트 컨덕터(20)에 의해 이전에 점유된 영역에서의 스페이서(24) 간의 게이트 유전체(18) 상단에 위치된다.
이전에 행해지지 않은 본 발명의 일부 실시형태에서, 게이트 영역들 간의 평탄화 유전체 층(28)의 잔존 부분은 선택적 에칭 처리를 이용하여 제거된다. 이후, 구조체로부터 컨퍼멀 유전체 재료를 선택적으로 에칭하는 에칭 처리를 이용하여, 각각의 게이트 영역 간의 컨퍼멀 유전체 층(26)의 잔존하는 부분들이 제거된다. 본 발명의 이 단계는 소스/드레인 영역(14)을 포함한 기판(12)의 일부분을 노출시킨 다.
그 후, 소스/드레인 확산 영역(11)을 포함하는 기판(12)의 노출된 표면 상에 실리사이드 금속을 성막하는 단계와, 실리사이드 금속 상에 TiN과 같은 산소 확산 베리어 재료를 옵션적으로 선택하는 단계와, 실리사이드를 형성하는 제1 어닐링 단계와, 이용할 경우 그리고 필요에 따라 배리어 재료를 포함한 어떠한 비반응성 금속을 선택적으로 에칭하는 단계와, 제2 어닐링 단계를 수행하는 단계를 포함하는 살리사이드 처리를 이용하여 소스 및 드레인 실리사이드화 컨택트(32)(이하, 소스/드레인 실리사이드라 함)가 형성된다. 본 발명의 이러한 단계가 도 2g에 도시되어 있다.
반도체 기판이 실리콘을 포함하지 않을 경우, 실리콘층(도시 생략)이 반도체 기판(12)의 노출된 표면 상단에 성장할 수 있고 소스/드레인 실리사이드화 컨택트를 형성하는데 이용될 수 있다.
소스/드레인 실리사이드(32)를 형성하는데 이용되는 실리사이드는 실리콘과 반응하여 금속 실리사이드를 형성할 수 있는 어떠한 금속도 포함한다. 기판이 실리콘을 포함하지 않는 경우, 금속 실리사이드는 또 다른 기판 재료와 실리사이드를 형성하는 금속, 예를 들어, SiGe 표면에 대한 Ni를 포함하는 것이 요청된다. 이러한 금속의 예로는, 이에 한정되는 것은 아니지만, Ti, Ta, W, Co, Ni, Pt, Pd 및 이들의 합금을 포함한다. 일 실시형태에서, Co가 바람직한 금속이다. 이렇한 실시형태에서는, 제2 어닐링 단계가 필요하다. 또 다른 실시형태에서는, Ni 또는 Pt가 바람직하다. 이 실시형태에서는, 제2 어닐링 단계를 통상 수행하지 않는다.
실리사이드화 게이트를 형성하는데 상술한 조건들을 이용하여, 실리사이드화 소스/드레인 영역(32)을 형성할 수 있다. 상술한 처리를 이용하여 형성된 소스/드레인 실리사이드, 즉, 실리사이드화 소스/드레인 영역(32)은 게이트 영역(16R 또는 16L)의 에지와 자체정렬된다. 보다 자세하게는, 실리사이드화 소스/드레인 영역(32)의 외부 에지들은 유전체 라이너(23)와 스페이서(24)의 에지들과 정렬된다. 실리사이드화 소스/드레인 영역(32)은 50 nm 미만의 두께(수직 방향으로 측정했을 경우)를 가지며, 약 15 내지 약 30 nm의 두께를 갖는 것이 통상적이다.
본 발명의 처리에서는, 실리사이드화 소스/드레인 영역과 실리사이드화 금속 게이트를 형성하는데 이용하는 실리사이드 금속은 금속 실리사이드의 형성을 강화시킬 수 있는 합금화 첨가제(alloying additive)를 포함할 수 있다. 본 발명에 적용될 수 있는 합금화 첨가제의 예들은, 이 합금화 첨가제가 실리사이드를 형성하는데 이용되는 재료와 동일한 재료가 아니라는 조건하에, C, Al, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Ag, In, Sn, Hf, Ta, W, Re, Ir, Pt 또는 이들의 혼합물을 포함하지만, 이들에 한정되는 것은 아니다. 합금화 첨가제가 제공되는 경우, 그 합금화 첨가제는 약 0.1 내지 약 50 원자% 정도로 제공된다. 합금화 첨가제는 실리사이드 금속층에 대한 도펀트 재료로서 도입될 수도 있고, 또는 어닐링 단계 이전에 실리사이드 금속층 상단에 형성된 층이 될 수도 있다.
상술한 설명에서는, 상승형(raised) 소스/드레인 영역을 포함하지 않은 초기 구조체를 설명하고 있지만, 본 발명은 또한 초기 구조체에서의 상승형 소스/드레인 영역의 제공을 고려할 수도 있다. 상승형 소스/드레인 영역은 당해 기술 분야의 통 상의 당업자에게 잘 알려진 통상의 기술을 이용하여 형성된다. 보다 자세하게는, 상승형 소스/드레인 영역은 소스/드레인 영역을 주입하기 전에, 에피Si, 비정질 Si, SiGe와 같은 어떤 Si 함유층을 기판 상단에 성막시킴으로서 형성된다.
실리사이드화 소스/드레인 영역이 실리사이드화 금속 게이트 이후에 형성되는 상술한 실시형태에 더하여, 본 발명은 또한 실리사이드화 소스/드레인 영역이 실리사이드화 금속 게이트 이전에 형성되는 실시형태에 대하여도 고려한다. 이 실시형태에서는, 스페이서(24)가 형성된 후 컨퍼멀 유전체 층(26)이 구조체 상에 형성되기 전에, 실리사이드화 소스/드레인 영역이 형성될 수 있다.
이하, 본 발명의 제2 방법이 도시되어 있는 도 3a 내지 도 3e를 참조하여 본다. 이 제2 방법에서는, 포토레지스트(네가티브 톤 또는 포지티브 톤) 및 드라이 에칭을 이용하여, 폴리Si 게이트 컨덕터(20) 상단에 놓여있는 유전체 캡(22)을 제거한다. 보다 구체적으로, 제2 방법은 먼저 도 3a에 도시된 구조체(50)를 제공하는 것으로 개시한다. 구조체(50)는 유전체 라이너(23)가 제공되지 않는 점을 제외하고는 도 2a에 도시된 구조체(10)와 동일하다. 비록, 유전체 라이너(23)가 도시되어 있지는 않지만, 본 발명은 유전체 라이너가 제공되는 일 실시형태도 고려한다. 도 3a에 도시된 구조체(50)는 반도체 기판(12)의 표면 상에 위치되어 있는 2개의 게이트 영역(16L 및 16R)을 갖는 기판(12)을 포함한다. 각각의 게이트 영역, 즉, 16R 및 16L는 게이트 유전체(18), 폴리Si 게이트 컨덕터(20), 유전체 캡(22), 스페이서(24) 및 소스/드레인 영역(14)을 포함한다. 소스/드레인 영역(14)은 반도체 기판(12) 내에 위치되어 있다.
도 3a에 도시되어 있는 초기 구조체는 도 2a에 도시되어 있는 구조체(10)를 제조하는 제1 실시형태에서 상술한 기술을 이용하여 제조된다.
본 발명의 제2 실시형태에 따르면, 이후, 네가티브 톤 포토레지스트(또는 다른 방법으로는, 포지티브 톤 포토레지스트; 52)가 도 3b에 도시된 구조체를 제공하는 전체 구조체 상에 형성된다. 용어, "네가티브 톤 포토레지스트"는 마스크의 불투명 영역에 의하여, 노광으로부터 보호되지 않는 영역은 남겨지고 노광으로부터 보호되는 영역은 제거되는 포토레지스트를 의미한다. 따라서, 포토레지스트의 노광되지 않은 영역은 현상 이후에 남겨지고, 따라서, 마스크의 네가티브 이미지만이 남겨진다. 따라서, 본 발명에 이용되는 네가티브 톤 포토레지스트(52)는 광에 노광되는 경우 가용성 상태에서 불용성 상태로 변경되는 어떠한 포토레지스트 재료도 포함한다. 이러한 네가티브 톤 포토레지스트는 통상적인 것으로, 당해 기술 분야의 당업자에게 잘 알려져 있다.
네가티브 톤 포토레지스트에 더하여, 본 발명은 또한 포지티브 톤 포토레지스트를 이용하는 것도 고려한다. 네가티브 톤 포토레지스트와 비교했을 때 포지티브 톤 포토레지스트를 이용하는 것과의 차이는 방사선에 노광되었을 경우 노광받은 포지티브 톤 포토레지스트가 가용성으로 된다는 점이다. 따라서, 노광된 영역이 현상되어 제거되게 된다. 또한, 이러한 포지티브 톤 포토레지스트도 당해 기술 분야의 당업자에게 잘 알려져 있다. 포지티브 톤 포토레지스트의 이용은 후술할 처리 단계를 변경시키지 않는다. 채택된 포토레지스트의 특정 타입은 당해 기술 분야의 당업자에게 잘 알려진 바와 같이 마스크의 극성에 의존하는 것이다.
포토레지스트(52)는 당해 기술 분야의 당업자에게 잘 알려진 스핀 온 코팅과 같은 통상의 성막 처리를 이용하여 도 3a에 도시된 구조체에 도포된다. 도포된 포토레지스트(52)의 두께는, 포토레지스트(52)의 상부 표면이 유전체 캡(22)의 상부 표면 위에 있는 한, 변경될 수 있다.
도 3c는 포토레지스트를 방사선에 노광시킨 후 각각의 게이트 영역(16L 및 16R) 상에 있는 포토레지스트(52)의 영역들을 현상시킨 구조체를 나타낸다. 노광하고 현상하는 처리는 당해 기술 분야의 당업자에게 잘 알려진 통상의 리소그래피 기술을 포함한다. 이 구조체에서는, 폴리Si 게이트 컨덕터(20) 상단의 각각의 유전체 캡(22)의 상부 표면이 노출된 것이다.
그 후, 도 3d에 도시된 바와 같이, 유전체 캡(22)이 구조체로부터 제거되어, 하지의 폴리Si 게이트 컨덕터(20)가 노출된다. 본 발명의 이 실시형태에 따르면, 유전체 캡(22)은 포토레지스트에 비교해서 유전체 캡을 선택적으로 제거하는 드라이 에칭 처리를 이용하여 제거된다. 예를 들어, 리액티브 이온 에칭 또는 레이저 빔 에칭, 이온 빔 에칭을 이용하여 유전체 캡(22)을 선택적으로 제거할 수 있다.
유전체 캡(22)의 제거에 후속하여, 잔존하는 포토레지스트(52)를 구조체로부터 제거하여, 도 3e에 도시된 구조체를 제공한다. 실리사이드화 금속 게이트 및 실리사이드화 소스/드레인 영역을 형성하는데 이용된 상술한 처리가 수행된다. 그 결과적인 구조체는, 유전체 라이너(23)가 반드시 제공되지 않을 수도 있다는 점을 제외하고는, 도 2g에 도시한 구조체와 유사하다.
또한, 제2 실시형태는 실리사이드화 소스/드레인 영역이 포토레지스트(네가 티브 톤 또는 포지티브 톤)의 형성 이전에 형성되는 경우도 고려하고 있다.
이하, 포토레지스트가 리프트 오프 층으로 이용되고 있는 본 발명의 제2 방법의 일 실시형태를 설명하는 도면인 도 4a 내지 도 4d를 참조하여 본다. 본 발명의 이 방법은 도 4a에 도시된 구조체(60)를 제공하는 것으로 개시된다. 이 구조체는 2개의 게이트 영역(16L 및 16R)을 갖는 기판(12)을 포함하며, 2개의 게이트 영역(16L 및 16R)은 반도체 기판(12)의 표면 상에 위치되어 있다. 각각의 게이트 영역, 즉, 16R 및 16L은 게이트 유전체(18), 폴리Si 게이트 컨덕터(20), 유전체 캡(22), 스페이서(24) 및 소스/드레인 영역(14)을 포함한다. 소스/드레인 영역(14)은 반도체 기판(12) 내에 위치되어 있다. 포토레지스트(네가티브 톤 또는 포지티브 톤; 52)이 기판(12)과 게이트 영역(16L 및 16R)의 상단에 위치되어 있다. 리프트 오프 층(62)은 게이트 영역(16L 및 16R)을 둘러싸고 있다.
보다 구체적으로는, 리프트 오프 층(62)은 게이트 스택 주변에 그리고 포토레지스트 바로 아래에 위치되어 있다. 리프트 오프 층(62)은 화학적 용액 내에서 기판으로부터 떼어낼 수 있는 약한 접착제층이다. 당해 기술분야에 잘 알려진 바와 같이, 리프트 오프 층 상의 재료가 제거된다. 보다 자세하게는, 본 발명에서, 유전체 갭이 제거되면, 노출된 폴리Si 게이트 컨덕터 상에 실리사이드 금속이 성막된 후, 잔존하는 리프트 오프 층과 포토레지스트가 제거된다.
도 4a에 도시된 초기 구조체는 도 2a에 도시된 구조체(10)를 제조하는 제1 실시형태에서 상술한 기술 뿐만 아니라, 도 3b에 도시된 구조체의 제조와 연결되어 상술한 처리 기술을 이용하여 제조된다. 이전의 구조체와 도 4a에 도시된 구조체와 의 차이점은 포토레지스트를 도포하기 전에 각각의 게이트 스택을 둘러싸는 리프트 오프 층(62)이 형성되어 있다는 점이다. 리프트 오프 층(62)은 스핀 온 처리와 같은 알려진 성막 처리를 이용하여 형성된다. 통상적으로, 리프트 오프 층(62)은 약 50 내지 약 200 nm의 두께를 갖고 있으며, 약 100 내지 약 150 nm의 두께를 갖는 것이 보다 통상적이다. 통상의 리프트 오프 재료는 당해 기술 분야에 잘 알려져 있다.
그 후, 제2 방법에서 상술한 바와 같이, 포토레지스트(52)를 도포하고 노광한 다음 현상하여, 각각의 유전체 캡(22)의 상부 표면층 상에 위치되어 있는 리프트 오프 층(62)을 노출시키는 개구부를 제공한다. 각각의 게이트 영역 상의 리프트 오프 층(62)을 노출시킨 후, 그 노출된 리프트 오프 층(62)을 제거하여, 유전체 캡(22)의 하부 표면을 노출시킨다. 도 4b를 참조하여 본다. 그 후 , 포토레지스트(52)에 비교되어 유전체 캡(22)을 선택적으로 제거하는 본 발명의 제2 방법에서 상술한 드라이 에칭 처리를 이용하여, 노출된 유전체 캡(22)을 구조체로부터 제거한다. 이러한 구조체는 예를 들어, 도 4c에 도시되어 있다.
그 후, 도 4d에 도시된 바와 같이, 당해 기술 분야에 잘 알려진 통상의 리프트 오프 처리를 이용하여 포토레지스트(52)가 구조체로부터 제거된다. 예를 들어, 리프트 오프 처리는 이전에 제거되지 않은 잔존하는 리프트 오프 층(62)을 떼어내는 웨트 에칭 처리를 포함할 수 있다. 이하, 상술한 처리, 즉, 게이트의 실리사이드화가 발생한다. 다른 방법으로는, 리프트 오프 과정 이전에, 노출된 폴리Si 게이트 컨덕터 상에 금속 실리사이드가 형성될 수 있다. 이것은, 폴리Si 게이트 컨덕더 옆에서의 구조체의 다른 영역에는 금속 실리사이드가 존재하지 않기 때문에, 실리사이드화 단계 동안 선택적 웨트 에칭 처리를 이용할 필요성을 제거한다. 실리사이드 금속은 리프트 오프 처리 이후 폴리Si 게이트 상단에만 존재하기 때문에 리프트 오프 이전에는 실리사이드화 처리를 수행할 필요가 없다.
실리사이드화 소스/드레인 영역은 리프트 오프 층(62)과 포토레지스트(52)를 구조체 상에 형성하기 전에 또는 실리사이드화 금속 게이트 형성 이후에 실리사이드화 소스/드레인 영역이 형성될 수 있다.
본 발명의 제3 방법이 도 5a 내지 도 5i에 도시되어 있다. 본 발명의 바람직한 방법에서는, 리소그래피 레벨을 이용하여 게이트 레벨에 대한 정교한 정렬을 제공한다. 도 5a는 본 발명의 본 실시형태에 채택된 초기 구조체(70)를 나타낸다. 초기 구조체(70)는 2개의 게이트 영역(16L 및 16R)을 가진 기판(12)을 포함하며, 이 2개의 게이트 영역(16L 및 16R)은 반도체 기판(12)의 표면 상에 위치되어 있다. 각각의 게이트 영역, 즉, 16R 및 16L은 게이트 유전체(18), 폴리Si 게이트 컨덕터(20), 유전체 캡(22), 스페이서(24) 및 소스/드레인 영역(14)을 포함한다. 소스/드레인 영역(14)은 반도체 기판(12) 내에 위치되어 있다. 도 5a에 도시되어 있는 초기 구조체는, 유전체 라이너(23)가 제공되지 않는점을 제외한, 도 2a에 도시된 구조체(10)를 제조하는 제1 방법에서 상술한 기술을 이용하여 제조된다.
이하, 도 5b에 도시되어 있는 바와 같이, BSG, PSG 또는 산화물과 같은 평탄화 재료(72)가 초기 구조체(70)에 도포된다. 바람직하게는, 본 발명의 이 실시형태에서의 평탄화 재료(72)는 유기 재료이다. 평탄화 재료(72)는 본 발명의 제1 방법 에 설명된 바와 같이 형성된다.
그 후, 통상의 성막 처리를 이용하여 산화물과 같은 마스크 층(72)이 평탄화 재료(72) 상단에 형성된다. 통상적으로, 마스크 층(72)은 성막 후 약 25 내지 약 75 nm의 두께를 갖는다. 그 후, 마스크 층(72)이 리소그래피 및 에칭에 의해 패터닝된다. 이들 단계가 도 5d 내지 도 5f에 도시되어 있다. 보다 자세하게는, 도 5d는 마스크 층 상단에 포토레지스트(76)가 형성되어 있는 구조체를 나타낸다. 도 5e는 노광 및 현상을 통하여 포토레지스트(76)가 패터닝된 이후의 구초제를 나타내며, 도 5f는 포토레지스트(76)로부터 마스크 층(72)으로 패턴이 전사된 이후의 구조체를 나타낸다. 패턴의 전사는 리액티브 이온 에칭 또는 그 외 유사한 드라이 에칭 처리에 의해 발생한다.
그 후, 도 5g에 도시한 바와 같이, 포토레지스트(76)를 또한 소모하는 드라이 에칭 처리에 의해 패턴을 평탄화 재료(72) 내에 전사시킨다. 예를 들어, 각각의 리액티브 이온 에칭(RIE)을 이용하여 패턴을 평탄화 재료 내에 전사시킬 수 있고 포토레지스트를 소모시킬 수 있다. 이 단계는 유전체 캡(22) 상단 표면을 노출시킨다.
그 후, 본 발명의 제2 방법에서 상술한 바와 같이, 유전체 캡(22)과 잔존하는 마스크 층(72)이 드라이 에칭 처리를 이용하여 제거되어, 도 5h에 도시된 구조체가 제공된다. 유전체 캡(22)의 제거시, 하지의 폴리Si 게이트 컨덕터(20)가 노출된다. 그 후, 잔존하는 평탄화 재료(72)가 스트립핑되고, 완전 실리사이드화 금속 게이트 및 실리사이드화 소스/드레인 영역의 처리가 상술한 바와 같이 수행될 수 있다. 다른 방법에서는, 구조체 상에 평탄화 재료(72)를 형성하기 전에 실리사이드화 소스/드레인 영역이 형성될 수 있다. 상술한 리프트 오프 층이 또한 이 방법에 채용될 수도 있다.
도 5i는 평탄화 재료(72)가 제거된 이후의 구조체를 나타낸다.
도 6a 및 도 6d는 평탄화 재료(72)가 하지의 재료를 보호하는 방법 및 당해 기술 분야에 잘 알려진 바와 같은 리소그래피 및 드라이 에칭 방법에 내재되어 있는 CD 바이어스 및 오정렬을 회피하는 방법을 나타낸다. 이들 도면에서의 성분들은 도 5a 내지 도 5i에 도시되어 있는 성분과 동일하다. 도 6a 내지 도 6d에 도시된 처리의 중요한 점은 CD가 증가되거나 소스 및 드레인 영역이 오정렬되어 오버레이되는 경우에도, 트렌치 분리 영역이 여전히 보호되고 있다는 점이다. 도 6d에 도시된 구조체는, 완전 실리사이드화 금속 게이트 및 실리사이드화 소스/드레인 영역이 내부에 형성되도록 상술한 바와 같이 처리될 수 있다.
도 7a 내지 도 7e 및 도 8a 내지 도 8f는 리프트 오프 층(78)이 평탄화 재료(72)와 결합하여 이용되는 실시형태를 나타낸다. 이들 실시형태에 이용되는 기본 처리 단계들 및 재료들은 위에서 보다 자세히 설명하였다. 따라서, 여기서는 그 처리 단계들을 불필요하게 반복하여 설명하지 않는다. 층(78)은 리프트 오프 층이다. 리프트 오프 층(78)은 이전 도면에 설명된 리프트 오프 층(62)과 동일한 재료이다.
도 7a 내지 도 7e는 도 5a 내지 도 5i에 도시된 평탄화 유기 방식(planarizing organic scheme)이 리프트 오프 층과 결합하여 이용되고 있는 방법을 나타낸다. 이들 도면에서는, 리프트 오프 층(78), 평탄화 유기층(72), 및 제1 경질 마스크(73)와 제2 경질 마스크(74)를 포함한 스택을 채택하여, 이 표시된 순서대로 성막한다. 그 후 , 레지스트(76)가 도포되어 패터닝된다. 레지스트 패턴이 먼저 경질 마스크 스택 내에 전사된 후, 평탄화 유기 층(72) 내에 전사되는 한편, 동시에 포토레지스트(76)를 소모시킨다. 유전체 캡과 하지의 유전체 캡(22) 상의 리프트 오프 층(78)이 상술한 바와 같이 제거된다. 도면에서의 90으로 표시된 금속 실리사이드가 유전체 캡의 노출된 표면 상단에 제공되며, 그 후, 잔존하는 리프트 오프 층과 이 리프트 오프 층 상의 재료층들이 제거된다. 그 후, 1 이상의 실리사이드화 어닐링이 수행된다.
도 8a 내지 도 8f는 유전체 캡(22)이 제거된 이후 등방성 에칭에 의해 평탄화 유기 층(72)이 약간 언더컷될 수 있는 경우의 또 다른 실시형태를 나타낸다. 이 실시형태는 리프트 오프 처리를 보다 확고하게 한다.
상술한 여러 실시형태에서는, 라이너(23)를 채택할 수 있다. 또한, 포토레지스트를 채택한 실시형태에서는 리프트 오프 기술을 이용할 수 있다.
위에 설명한 바와 같이, 본 발명의 여러 방법은 완전 실리사이드화 금속 게이트 및 인접하는 실리사이드화 소스/드레인 영역을 갖는 MOS 구조체로서, 실리사이드화 소스/드레인 영역의 두께가 완전 실리사이드화 금속 게이트의 두께보다 얇은 MOS 구조체를 제공한다. 보다 구체적으로는, 실리사이드화 금속 게이트의 두께는 500 Å보다 크고 실리사이드화 소스/드레인 영역의 두께는 500Å 미만, 보다 바람직하게는, 300 Å 미만, 보다 더 바람직하게는, 200 Å 미만이다.
본 발명은 바람직한 실시형태에 대하여 도시하고 설명해 놓았지만, 본 발명 의 사상 및 범위에 벗어남이 없이 그 형태 및 세부 내용에 있어서 상술한 변형 및 그 외 다른 변형이 이루어질 수 있다. 따라서, 본 발명은 첨부한 청구범위 내에서, 도시되고 설명된 엄격한 형태 및 세부 내용으로 제한되지 않는다.

Claims (66)

  1. 제1 두께를 갖는 제1 실리사이드 금속의 완전 실리사이드화 금속 게이트와, 제2 두께를 갖고 인접하는 제2 실리사이드 금속의 실리사이드화 소스 및 드레인 영역을 포함하는 반도체 구조체로서,
    상기 제2 두께는 상기 제1 두께보다 작으며, 상기 실리사이드화 소스 및 드레인 영역은 완전 실리사이드화 금속 게이트를 적어도 포함하는 게이트 영역의 에지에 대해 정렬되어 있는 것인 반도체 구조체.
  2. 제1항에 있어서, 상기 제1 두께는 500Å보다 크며, 상기 제2 두께는 500Å보다 작은 것인 반도체 구조체.
  3. 제2항에 있어서, 상기 제2 두께는 300Å보다 작은 것인 반도체 구조체.
  4. 제2항에 있어서, 상기 제2 두께는 200Å보다 작은 것인 반도체 구조체.
  5. 제1항에 있어서, 상기 제1 실리사이드 금속 및 제2 실리사이드 금속은 동일한 실리사이드 금속으로 이루어지는 것인 반도체 구조체.
  6. 제1항에 있어서, 상기 제1 실리사이드 금속 및 제2 실리사이드 금속은 상이 한 실리사이드 금속으로 이루어지는 것인 반도체 구조체.
  7. 제5항에 있어서, 상기 동일한 실리사이드 금속은 Ti, Ta, W, Co, Ni, Pt, Pd 또는 이들의 합금 중 1 이상의 실리사이드를 포함하는 것인 반도체 구조체.
  8. 제7항에 있어서, 상기 동일한 실리사이드 금속은 Co, Ni 또는 Pt 중 1 이상의 실리사이드를 포함하는 것인 반도체 구조체.
  9. 제6항에 있어서, 상기 상이한 실리사이드 금속은 Ti, Ta, W, Co, Ni, Pt, Pd 또는 이들의 합금 중 2 이상의 실리사이드를 포함하는 것인 반도체 구조체.
  10. 제9항에 있어서, 상기 상이한 실리사이드 금속은 Co, Ni 또는 Pt 중 2 이상의 실리사이드를 포함하는 것인 반도체 구조체.
  11. 제1항에 있어서, 상기 제1 실리사이드 금속은 NiSi, NiPtSi 또는 이들의 조합을 포함하며, 상기 제2 실리사이드 금속은 NiSi를 포함하는 것인 반도체 구조체.
  12. 제1항에 있어서, 상기 제1 실리사이드 금속은 NiSi, NiPtSi 또는 이들의 조합을 포함하며, 상기 제2 실리사이드 금속은 CoSi2를 포함하는 것인 반도체 구조체.
  13. 표면 상에 실리사이드화 소스 및 드레인 영역이 위치되어 있는 반도체 기판을 포함하는 금속 산화물 반도체(MOS) 디바이스로서,
    상기 실리사이드화 소스 및 드레인 영역은 500Å보다 작은 두께를 갖고 있으며, 500Å보다 큰 두께를 갖는 완전 실리사이드화 금속 게이트를 포함하는 게이트 영역의 에지에 정렬되어 있는 것인 금속 산화물 반도체 디바이스.
  14. 제13항에 있어서, 상기 실리사이드화 소스 및 드레인 영역의 두께는 300Å보다 작은 것인 금속 산화물 반도체 디바이스.
  15. 제13항에 있어서, 상기 실리사이드화 소스 및 드레인 영역의 두께는 200Å보다 작은 것인 금속 산화물 반도체 디바이스.
  16. 제13항에 있어서, 상기 실리사이드화 소스 및 드레인 영역과 상기 완전 실리사이드화 금속 게이트는 동일한 실리사이드 금속으로 이루어지는 것인 금속 산화물 반도체 디바이스.
  17. 제13항에 있어서, 상기 실리사이드화 소스 및 드레인 영역과 상기 완전 실리사이드화 금속 게이트는 상이한 실리사이드 금속으로 이루어지는 것인 금속 산화물 반도체 디바이스.
  18. 제16항에 있어서, 상기 동일한 실리사이드 금속은 Ti, Ta, W, Co, Ni, Pt, Pd 또는 이들의 합금 중 1 이상의 실리사이드를 포함하는 것인 금속 산화물 반도체 디바이스.
  19. 제18항에 있어서, 상기 동일한 실리사이드 금속은 Co, Ni 또는 Pt 중 1 이상의 실리사이드를 포함하는 것인 금속 산화물 반도체 디바이스.
  20. 제17항에 있어서, 상기 상이한 실리사이드 금속은 Ti, Ta, W, Co, Ni, Pt, Pd 또는 이들의 합금 중 2 이상의 실리사이드를 포함하는 것인 금속 산화물 반도체 디바이스.
  21. 제20항에 있어서, 상기 상이한 실리사이드 금속은 Co, Ni 또는 Pt 중 2 이상의 실리사이드를 포함하는 것인 금속 산화물 반도체 디바이스.
  22. 제13항에 있어서, 상기 완전 실리사이드화 금속 게이트는 NiSi, NiPtSi 또는 이들의 조합을 포함하며, 상기 실리사이드화 소스 및 드레인 영역은 NiSi를 포함하는 것인 금속 산화물 반도체 디바이스.
  23. 제13항에 있어서, 상기 완전 실리사이드화 금속 게이트는 NiSi, NiPtSi 또는 이들의 조합을 포함하며, 상기 실리사이드화 소스 및 드레인 영역은 CoSi2를 포함하는 것인 금속 산화물 반도체 디바이스.
  24. 개선된 금속 산화물 반도체 구조체를 형성하는 방법으로서,
    1 이상의 패터닝된 게이트 스택 및 인접하는 소스 및 드레인 영역을 포함하는 구조체를 제공하는 단계로서, 상기 1 이상의 패터닝된 게이트 스택은 폴리실리콘 게이트 컨덕터, 오버라잉 유전체 캡, 상기 폴리실리콘 게이트 컨덕터의 적어도 측벽들 상의 유전체 라이너(dielectric liner), 및 적어도 상기 폴리실리콘 게이트 컨덕터의 인접하는 측벽과 상기 유전체 라이너 상의 스페이서를 포함하는 것인 제공 단계와;
    상기 1 이상의 패터닝된 게이트 스택 상단을 포함하는 구조체 상에 컨퍼멀 유전체 층 및 평탄화 유전체 층을 포함하는 재료 스택을 성막하는 단계와;
    상기 유전체 캡을 노출하기 위해 상기 컨퍼멀 유전체 층 및 평탄화 유전체의 일부를 제거하는 단계와;
    상기 폴리실리콘 게이트 컨덕터를 노출시키기 위해 상기 노출된 유전체 캡을 제거하는 단계와;
    상기 폴리실리콘 게이트 컨덕터를 완전 실리사이드화 금속 게이트로 변환하는 단계와;
    상기 소스 및 드레인 영역을 노출시키는 단계와;
    실리사이드화 소스 및 드레인 영역을 형성하기 위해 상기 소스 및 드레인 영역을 살리사이드하는 단계로서, 상기 실리사이드화 소스 및 드레인 영역의 두께는 완전 실리사이드화 금속 게이트의 두께보다 얇은 것인 살리사이드화 단계
    를 포함하는 개선된 금속 산화물 반도체 구조체의 형성 방법.
  25. 제24항에 있어서, 상기 단계들은 실리사이드화 소스 및 드레인 영역이 상기 제공하는 단계에서 형성되도록 변형되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  26. 제24항에 있어서, 상기 컨퍼멀 유전체 층 및 평탄화 유전체의 일부를 제거하는 단계는, 에치 백 처리를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  27. 제24항에 있어서, 상기 컨퍼멀 유전체 층 및 평탄화 유전체의 일부를 제거하는 단계는, 화학 기계적 폴리싱 처리를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  28. 제24항에 있어서, 상기 노출된 유전체 캡을 제거하는 단계는, 에칭 처리를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  29. 제28항에 있어서, 상기 에칭 처리는 묽은 플루오르화수소 산이 이용되는 웨트 에칭을 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  30. 제24항에 있어서, 상기 폴리실리콘 게이트 컨덕터를 변환하는 단계는, 살리사이드화 처리를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  31. 제30항에 있어서, 상기 살리사이드화 처리는,
    상기 노출된 폴리실리콘 게이트 컨덕터 상에 금속 실리사이드를 형성하기 위해 폴리실리콘과 반응할 수 있는 1 이상의 금속을 형성하는 단계와;
    제1 실리사이드 상태를 형성하기 위해 제1 어닐링을 수행하는 단계와;
    반응하지 않은 금속을 제거하는 단계와;
    제1 실리사이드 상태를 제2 실리사이드 상태로 변환하기 위해 옵션적으로 제2 어닐링을 수행하는 단계
    를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  32. 제31항에 있어서, 상기 제1 어닐링 단계는 약 300℃ 내지 약 600℃의 온도에서 수행되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  33. 제31항에 있어서, 상기 옵션적 제2 어닐링 단계는 약 600℃ 내지 약 800℃의 온도에서 수행되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  34. 제31항에 있어서, 상기 제1 어닐링 및 상기 옵션적 제2 어닐링 단계는 He, Ar, N2 또는 형성 가스를 포함하는 분위기에서 수행되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  35. 제24항에 있어서, 상기 완전 실리사이드화 금속 게이트는 NiSi 또는 NiSiPt를 포함하며, 상기 실리사이드화 소스 및 드레인 영역은 CoSi2를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  36. 제24항에 있어서, 상기 완전 실리사이드화 금속 게이트는 NiSi 또는 NiSiPt를 포함하며, 상기 실리사이드화 소스 및 드레인 영역은 NiSi를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  37. 개선된 금속 산화물 반도체 구조체를 형성하는 방법으로서,
    1 이상의 패터닝된 게이트 스택 및 인접하는 소스 및 드레인 영역을 포함하는 구조체를 제공하는 단계로서, 상기 1 이상의 패터닝된 게이트 스택은 폴리실리콘 게이트 컨덕터, 오버라잉 유전체 캡, 및 적어도 상기 폴리실리콘 게이트 컨덕터의 인접하는 측벽들 상의 스페이서를 포함하는 것인 제공 단계와;
    상기 1 이상의 패터닝된 게이트 스택을 포함하는 구조체 상단에 패터닝된 포 토레지스트를 형성하는 단계로서, 상기 패터닝된 포토레지스트는 상기 유전체 캡을 노출시키는 개구부를 포함하는 것인 형성 단계와;
    상기 폴리실리콘 게이트 컨덕터를 노출시키기 위해 드라이 에칭 처리를 이용하여 상기 노출된 유전체 캡을 선택적으로 제거하는 단계와;
    상기 패터닝된 포토레지스트를 제거하는 단계와;
    상기 폴리실리콘 게이트 컨덕터를 완전 실리사이드화 금속 게이트로 변환하는 단계와;
    상기 완전 실리사이드화 금속 게이트의 두께보다 얇은 두께를 가진 실리사이드화 소스 및 드레인 영역을 형성하기 위해 상기 소스 및 드레인 영역을 살리사이드하는 단계
    를 포함하는 개선된 금속 산화물 반도체 구조체의 형성 방법.
  38. 제37항에 있어서, 상기 단계들은 실리사이드화 소스 및 드레인 영역이 상기 제공하는 단계에서 형성되도록 변형되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  39. 제37항에 있어서, 상기 패터닝된 포토레지스트는 네가티브 톤 레지스트를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  40. 제37항에 있어서, 상기 패터닝된 포토레지스트는 포지티브 톤 레지스트를 포 함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  41. 제37항에 있어서, 상기 1 이상의 패터닝된 게이트 스택을 둘러싸도록 리프트 오프 층을 형성하는 단계를 더 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  42. 제41항에 있어서, 상기 패터닝된 게이트 스택의 상단에 리프트 오프 층의 일부분이 상기 유전체 캡을 제거하는 단계 이전에 제거되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  43. 제41항에 있어서, 상기 리프트 오프 층 상에 패터닝된 포토레지스트는, 상기 유전체 캡을 선택적으로 제거하는 단계 이후 상기 폴리실리콘 게이트 컨덕터를 완전 실리사이드화 금속 게이트로 변환하는 단계 이전에, 리프트 오프 처리를 이용하여 제거되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  44. 제43항에 있어서, 상기 변환하는 단계는 제1 어닐링 및 옵션적 제2 어닐링을 포함하며 제1 어닐링과 옵션적 제2 어닐링 사이에는 선택적 에칭이 이용되지 않는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  45. 제37항에 있어서, 상기 노출된 유전체 캡을 선택적으로 제거하는 단계는 드 라이 에칭 처리를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  46. 제37항에 있어서, 상기 변환하는 단계는,
    노출된 상기 폴리실리콘 게이트 컨덕터 상에 금속 실리사이드를 형성하기 위해 폴리실리콘과 반응할 수 있는 1 이상의 금속을 형성하는 단계와;
    제1 실리사이드 상태를 형성하기 위해 제1 어닐링을 수행하는 단계와;
    반응하지 않는 금속을 제거하는 단계와;
    제1 실리사이드 상태를 제2 실리사이드 상태로 변환하기 위해 옵션적으로 제2 어닐링을 수행하는 단계
    를 포함하는 개선된 금속 산화물 반도체 구조체의 형성 방법.
  47. 제46항에 있어서, 상기 제1 어닐링은 약 300℃ 내지 약 600℃의 온도에서 수행되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  48. 제46항에 있어서, 상기 옵션적 제2 어닐링은 약 600℃ 내지 약 800℃의 온도에서 수행되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  49. 제46항에 있어서, 상기 제1 어닐링과 상기 옵션적 제2 어닐링 단계는 He, Ar, N2 또는 형성 가스를 포함하는 분위기에서 수행되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  50. 제37항에 있어서, 상기 완전 실리사이드화 금속 게이트는 NiSi 또는 NiSiPt를 포함하며, 상기 실리사이드화 소스 및 드레인 영역은 CoSi2를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  51. 제37항에 있어서, 상기 완전 실리사이드화 금속 게이트는 NiSi 또는 NiSiPt를 포함하며, 상기 실리사이드화 소스 및 드레인 영역은 NiSi를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  52. 개선된 금속 산화물 반도체 구조체를 형성하는 방법으로서,
    1 이상의 패터닝된 게이트 스택 및 인접하는 소스 및 드레인 영역을 포함하는 구조체를 제공하는 단계로서, 상기 1 이상의 패터닝된 게이트 스택은 폴리실리콘 게이트 컨덕터, 오버라잉 유전체 캡, 및 적어도 상기 폴리실리콘 게이트 컨덕터의 인접하는 측벽들 상의 스페이서를 포함하는 것인 제공 단계와;
    상기 1 이상의 패터닝된 게이트 스택 상단을 포함하는 구조체 상에 평탄화 재료, 마스크 층 및 포토레지스트를 포함하는 스택을 성막하는 단계와;
    유전체 캡을 노출시키기 위해 상기 스택을 패터닝하는 단계와;
    상기 폴리실리콘 게이트 컨덕터를 노출시키기 위해 드라이 에칭 처리를 이용 하여 상기 노출된 유전체 캡을 선택적으로 제거하는 단계와;
    싱기 패터닝된 스택을 제거하는 단계와;
    상기 폴리실리콘 게이트 컨덕터를 완전 실리사이드화 금속 게이트로 변환하는 단계와;
    상기 완전 실리사이드화 금속 게이트의 두께보다 얇은 두께를 가진 실리사이드화 소스 및 드레인 영역을 형성하기 위해 상기 소스 및 드레인 영역을 살리사이드하는 단계
    를 포함하는 개선된 금속 산화물 반도체 구조체의 형성 방법.
  53. 제52항에 있어서, 상기 단계들은 실리사이드화 소스 및 드레인 영역이 상기 제공하는 단계에서 형성되도록 변형되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  54. 제52항에 있어서, 상기 포토레지스트는 네가티브 톤 레지스트를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  55. 제52항에 있어서, 상기 포토레지스트는 포지티브 톤 레지스트를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  56. 제52항에 있어서, 상기 1 이상의 패터닝된 게이트 스택을 둘러싸도록 리프트 오프 층을 형성하는 단계를 더 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  57. 제56항에 있어서, 상기 패터닝된 게이트 스택의 상단에 리프트 오프 층의 일부분이 상기 유전체 캡을 제거하는 단계 이전에 제거되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  58. 제56항에 있어서, 상기 리프트 오프 층 상에 패터닝된 포토레지스트는, 상기 유전체 캡을 선택적으로 제거하는 단계 이후 상기 폴리실리콘 게이트 컨덕터를 완전 실리사이드화 금속 게이트로 변환하는 단계 이전에, 리프트 오프 처리를 이용하여 제거되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  59. 제58항에 있어서, 상기 변환하는 단계는 제1 어닐링 및 옵션적 제2 어닐링을 포함하며 제1 어닐링과 옵션적 제2 어닐링 사이에는 선택적 에칭이 이용되지 않는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  60. 제52항에 있어서, 상기 노출된 유전체 캡을 선택적으로 제거하는 단계는 드라이 에칭 처리를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  61. 제52항에 있어서, 상기 변환하는 단계는,
    노출된 상기 폴리실리콘 게이트 컨덕터 상에 금속 실리사이드를 형성하기 위해 폴리실리콘과 반응할 수 있는 1 이상의 금속을 형성하는 단계와;
    제1 실리사이드 상태를 형성하기 위해 제1 어닐링하는 단계와;
    반응하지 않는 금속을 제거하는 단계와;
    제1 실리사이드 상태를 제2 실리사이드 상태로 변환하기 위해 옵션적으로 제2 어닐링을 수행하는 단계
    를 포함하는 개선된 금속 산화물 반도체 구조체의 형성 방법.
  62. 제61항에 있어서, 상기 제1 어닐링 단계는 약 300℃ 내지 약 600℃의 온도에서 수행되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  63. 제61항에 있어서, 상기 옵션적 제2 어닐링 단계는 약 600℃ 내지 약 800℃의 온도에서 수행되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  64. 제61항에 있어서, 상기 제1 어닐링과 상기 옵션적 제2 어닐링 단계는 He, Ar, N2 또는 형성 가스를 포함하는 분위기에서 수행되는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  65. 제52항에 있어서, 상기 완전 실리사이드화 금속 게이트는 NiSi 또는 NiSiPt 를 포함하며, 상기 실리사이드화 소스 및 드레인 영역은 CoSi2를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
  66. 제52항에 있어서, 상기 완전 실리사이드화 금속 게이트는 NiSi 또는 NiSiPt를 포함하며, 상기 실리사이드화 소스 및 드레인 영역은 NiSi를 포함하는 것인 개선된 금속 산화물 반도체 구조체의 형성 방법.
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