KR20150139765A - 수직-게이트-올-어라운드 디바이스를 제조하는 시스템 및 방법 - Google Patents

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KR20150139765A
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Abstract

나노와이어 디바이스용 하부 소스/드레인 콘택 영역을 형성하기 위한 구조체 및 방법이 제공된다. 나노와이어가 기판 상에 형성된다. 나노와이어는 기판에 대하여 실질적으로 수직으로 연장하고, 상부 소스/드레인 영역과 하부 소스/드레인 영역 사이에 배치된다. 제 1 유전체 재료가 하부 소스/드레인 영역 상에 형성된다. 제 2 유전체 재료가 제 1 유전체 재료 상에 형성된다. 하부 소스/드레인 영역의 일부를 노출시키기 위해 제 1 유전체 재료의 일부 및 제 2 유전체 재료의 일부를 제거하도록 제 1 에칭 공정이 수행된다. 하부 소스/드레인 영역을 더 노출시키기 위해 제 2 유전체 재료 아래의 제 1 유전체 재료의 일부를 제거하도록 제 2 에칭 공정이 수행된다. 노출된 하부 소스/드레인 영역 상에 제 1 금속 함유 재료가 형성된다. 하부 콘택 영역을 형성하기 위해 어닐링이 수행된다.

Description

수직-게이트-올-어라운드 디바이스를 제조하는 시스템 및 방법{SYSTEMS AND METHODS FOR FABRICATING VERTICAL-GATE-ALL-AROUND DEVICES}
본 발명개시에 설명된 기술은 전반적으로 반도체 디바이스에 관한 것이고, 보다 구체적으로는 반도체 디바이스의 제조에 관한 것이다.
반도체 디바이스의 피처 사이즈가 계속하여 축소(예를 들어, 서브 50nm 레짐)됨에 따라, 단채널 효과 및 열악한 서브-문턱 특성과 같은 다양한 문제가 종래의 평면 디바이스들에서 종종 심각해졌다. 향상된 성능을 갖는 게이트-올-어라운드(gate-all-around; GAA) 디바이스와 같은 새로운 디바이스 지오메트리들이 디바이스 및 회로에서 더 높은 패킹 밀도로 향해 가기 위해 필요로 되었다.
본 발명의 양상들은 첨부 도면과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라, 여러 피처들은 일정한 비율로 그려지지 않는다는 것이 주목된다. 실제, 여러 피처들의 치수는 논의의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른, 게이트-올-어라운드(GAA) 디바이스 구조체를 나타낸 예시도를 도시한다.
도 2는 일부 실시예에 따른, 나노와이어 트랜지스터를 나타낸 예시도를 도시한다.
도 3a 내지 도 8e는 일부 실시예에 따른, 하부 소스/드레인 콘택 영역이 공정의 초기 단계에서 형성된 기판 상의 다수의 나노와이어 트랜지스터들을 제조하는 공정을 나타내는 예시도를 도시한다.
도 9a 내지 도 11e는 일부 실시예에 따른, 하부 소스/드레인 콘택 영역이 공정의 후기 단계에서 형성된 기판 상의 다수의 나노와이어 트랜지스터들을 제조하는 또다른 공정을 나타내는 예시도를 도시한다.
도 12a 및 도 12b는 일부 실시예에 따른, 제조 공정의 초기 단계에서 형성된 하부 소스/드레인 콘택 영역 및 제조 공정의 후기 단계에서 형성된 하부 소스/드레인 콘택 영역을 각각 나타내는 예시도를 도시한다.
도 13은 일부 실시예에 따른, 나노와이어 디바이스용 하부 소스/드레인 콘택 영역을 형성하기 위한 예시 흐름도를 도시한다.
도 14는 일부 실시예에 따른, 나노와이어 디바이스용 하부 소스/드레인 콘택 영역을 형성하기 위한 또다른 예시 흐름도를 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배치의 특정 예시가 본 발명개시를 간략화하기 위해 이하 설명된다. 물론, 그들은 단지 예시이고, 제한을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 상에 제 1 피처를 형성하는 것은, 제 1 피처와 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 추가적으로, 본 발명개시는 여러 실시예에서 참조 번호 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단 명료함을 위한 것이고, 그 자체가 논의된 여러 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
또한, "상", "내" 등과 같은 공간 상대성 용어들은 도면에서 예시된 바와 같이 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하도록 여기서 설명의 용이함을 위해 사용될 수 있다. 공간 상대성 용어들은 도면에서 도시된 방위에 추가적으로 사용 또는 동작에서의 디바이스의 상이한 방위들을 내포하도록 의도된다. 장치는 다르게 방위될 수 있고(90도 회전되거나 또는 다른 방위로), 여기서 사용된 공간 상대성 기술어들은 그에 따라 다르게 해석될 수 있다.
도 1은 일부 실시예에 따른, 게이트-올-어라운드(gate-all-around; GAA) 디바이스 구조체를 나타낸 예시도를 도시한다. 도 1에 나타낸 바와 같이, GAA 디바이스 구조체(10)는 게이트층(12) 및 채널 구조체(14)를 포함하고, 여기서 게이트층(12)은 채널 구조체(14)를 둘러싼다. 구체적으로는, GAA 디바이스 구조체(10)는 GAA 디바이스, 예를 들어 나노와이어 트랜지스터를 제조하기 위해 구현될 수 있다.
도 2는 일부 실시예에 따른, 나노와이어 트랜지스터를 나타낸 예시도를 도시한다. 도 2에서 나타낸 바와 같이, 나노와이어(102)는 트랜지스터(104)를 제조하기 위해 형성된다. 채널 영역이 소스/드레인 영역들(108) 사이에서 나노와이어(102) 내에 형성된다. 스페이서(110)가 나노와이어(102) 상의 하나 이상의 게이트층들(112)에 인접하여 형성된다. 소스/드레인 콘택(114)이 소스/드레인 영역(108) 상에 형성된다. 추가적으로, 게이트 콘택(116)이 나노와이어(102)의 적어도 일부를 둘러싸는 게이트층(112) 상에 형서된다. 예를 들어, 나노와이어(102)의 직경은 6nm이다. 특정 실시예에 있어서, 나노와이어(102)의 작은 사이즈는 채널(104)의 볼륨 인버전(volume inversion)을 초래하므로, 단체널 효과를 감소시킨다.
도 2에 나타낸 바와 같이, 나노와이어 트랜지스터(104)는 기판 상에 제조된 수징 GAA 디바이스에 대응한다. 나노와이어(102)는 기판에 대하여 실질적으로 수직으로 연장한다. 예를 들어, 기판은 실리콘, 실리콘 게르마늄, 게르마늄, 하나 이상의 III-V 재료들(예를 들어, InP, GaAs, AlAs, InAs, InAlAs, InGaAs, InSb, GaSb, 및/또는 InGaSb), 또는 다른 적합한 재료들을 포함한다. 나노와이어(102)는 실리콘, 실리콘 게르마늄, 게르마늄, 하나 이상의 III-V 재료들(예를 들어, InP, GaAs, AlAs, InAs, InAlAs, InGaAs, InSb, GaSb, 및/또는 InGaSb), 또는 다른 적합한 재료들을 포함한다. 일부 실시예에 있어서, 나노와이어 트랜지스터(104)는 상보성 금속 산화물 반도체(complementary-metal-산화물-semiconductor; CMOS) 공정 플로우와 호환가능한 공정들을 통하여 나노와이어(102)를 이용하여 제조된 n형 트랜지스터 또는 p형 트랜지스터에 대응한다.
도 3a 내지 도 8e는 일부 실시예에 따른, 하부 소스/드레인 콘택 영역이 공정의 초기 단계에서 형성된 기판 상의 다수의 나노와이어 트랜지스터들을 제조하는 공정을 나타내는 예시도를 도시한다. 도 9a 내지 도 11e는 일부 실시예에 따른, 하부 소스/드레인 콘택 영역이 공정의 후기 단계에서 형성된 기판 상의 다수의 나노와이어 트랜지스터들을 제조하는 또다른 공정을 나타내는 예시도를 도시한다. 도 12a 및 도 12b에 나타낸 바와 같이, 제조 공정의 후기 단계에서 형성된 하부 소스/드레인 콘택 영역은, 제조 공정의 초기 단계에서 형성된 하부 소스/드레인 콘택 영역과 비교하여, 더 작은 콘택 저항을 초래하는 더 큰 콘택 면적을 갖는다. 추가적으로, 하부 소스/드레인 콘택 영역이 제조 공정의 후기 단계에서 형성되었을 때, 하부 소스/드레인 콘택 영역은 게이트 구조체 형성 공정 및 도핑 활성화 어닐링, 및/또는 산화물 성장을 보장할 필요가 없다.
도 3a 내지 도 3f는 일부 실시예에 따라, 하부 소스/드레인 콘택 영역을 형성하기 위한 공정을 나타내는 에시도를 도시한다. 도 3a에 나타낸 바와 같이, 나노와이어(306 및 308)가 기판(304) 상에 형성되고, 여기서 쉘로우-트렌치-격리(shallow-trench-isolation; STI) 구조체(302)가 나노와이어(306 및 308)를 분리한다. 하부 소스/드레인 영역(310 및 312)은 나노와이어(306 및 308)를 위해 각각 형성된다.
임의의 공지된 제조 공정이 도 3a에 나타낸 바와 같이 디바이스 구조체를 제조하기 위해 구현될 수 있다. 예를 들어, STI 구조체(302)가, 예를 들어 리소그래피, 화학-기계적 평탄화/연마(chemical-mechanical planarization/polishing; CMP) 및 에칭(예를 들어, 단일 에칭 공정 또는 다중 에칭 공정)을 통하여 기판(304) 상에 형성된다. STI 구조체(302)는 화학적 기상 증착(chemical vapor deposition; CVD), 플라즈마 향상된 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 물리적 기상 증착(physical vapor deposition; PVD), 스퍼터링(sputtering), 원자층 증착(atomic layer deposition; ALD), 또는 다른 적합한 공정들을 통하여 형성된 유전체 재료(예를 들어, 산화물)를 포함한다.
나노와이어(306 및 308)는 리소그래피 및 에칭(예를 들어, 건식 에칭 또는 습식 에칭)을 통하여 제조된다. 일부 실시예에 있어서, 나노와이어(306 및 308)에 대하여 어닐링 공정이 수행된다. 예를 들어, 어닐링 공정은, 수소(예를 들어, 약 7torr 내지 약 600torr의 범위 내의 온도로)에서 약 600℃ 내지 약 1000℃의 범위 내의 온도로 수행된다. 나노와이어(306 및 308)는 어닐링 공정 동안에, 타원 형상 또는 원통 형상이 되도록, 평탄화된다(smoothed). 일부 실시예에 있어서, 나노와이어(306 및 308)는 부분적으로 산화되고, 형성된 산화물은 나노와이어(306 및 308)를 얇게 하도록 (예를 들어, 에칭을 통하여) 박리된다.
하부 소스/드레인 영역(310 및 312)은 (예를 들어, 기판(304)에 직교하는 방향을 따라) 이온 주입을 통해 형성된다. 예를 들어, 하부 소스/드레인 영역(310)은 p-ㄷ도핑되고, 하부 소스/드레인 영역(312)은 n-도핑된다. 하드 마스크 재료(314 및 316)는 이온 주입으로부터 각각 나노와이어(306 및 308)의 상부 부분을 보호한다.
특정 실시예에 있어서, 이온 주입이, 나노와이어(306 및 308) 내의 도핑된 채널 영역을 형성하기 위해 (예를 들어, 기판(304)에 직교하지 않는 방향을 따라) 수행된다. 예를 들어, 채널 영역은 축적-모드(accumulation-mode) 트랜지스터를 제조하기 위해 n-도핑된다.다른 예에서, 채널 영역은 반전-모드(inversion-mode) 트랜지스터를 제조하기 위해 p-도핑된다. 일부 실시예에 있어서, 나노와이어(306 및 308) 내의 채널 영역은 도핑되지 않는다.
도 3a에 나타낸 바와 같이, 스페이서 재료(318)(예를 들어, 실리콘 질화물)는 예를 들어 증착을 통하여 형성된다. 나노와이어(306 및 308)의 상부 상의 스페이서 재료(318)가 (예를 들어, 에칭을 통하여) 제거되고, 금속 함유 재료(320)가 도 3b에 나타낸 바와 같이 형성된다. 예를 들어, 금속 함유 재료(320)는 화학적 기상 증착(CVD), 플라즈마 향상된 화학적 기상 증착(PECVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 다른 적합한 공정들을 통하여 형성된다. 금속 함유 재료(320)의 증착 온도는 약 100℃ 내지 약 1000℃의 온도 내에 있다. 금속 함유 재료(320)는 TiN 캡층을 갖는 Ni(Pt) 또는 Ti를 포함한다. 금속 함유 재료(320)의 두께는 약 0.5nm 내지 100nm의 범위 내에 있다. 나노와이어(306 및 308)와 각각 연관된 하부 소스/드레인 콘택 영역(322 및 324)을 형성하기 위해 어닐링 공정이 수행된다. 예를 들어, 급속 열 어닐링이 약 100℃ 내지 1000℃의 범위 내의 온도에서 약 0.01초 내지 약 10초의 범위 내의 시구간 동안 수행된다. 다른 예에서, 밀리초 어닐링이 약 500℃ 내지 약 1200℃의 범위 내의 온도에서 수행된다. 하부 콘택 영역(322 및 324)(예를 들어, 실리사이드)이 하부 소스/드레인 영역(310 및 312)의 자기정렬된 실리사이드화 공정을 통하여 각각 형성된다. 일부 실시예에 있어서, 미반응(un-reacted) 금속 함유 재료(320)가 예를 들어 습식 에칭을 통하여 제거된다.
도 3d에 나타낸 바와 같이, 남아 있는 스페이서 재료(318) 및 하드 마스크 재료(314 및 316)가 예를 들어 에칭을 통하여 제거된다. 도 3e에 나타낸 바와 같이, 콘택 에칭 정지층(contact-etch-stop layer; CESL)(326) 및 유전체 재료(328)(예를 들어, 산화물)가 웨이퍼 상에 형성된다. CMP 공정이 유전체 재료(328)의 일부를 제거하기 위해 수행되어, 도 3f에 나타낸 바와 같이, CESL층(326)에서 정지한다.
도 4a 내지 도 4f는 일부 실시예에 따라 게이트 구조체를 형성하기 위한 공정을 나타내는 예시도를 도시한다. 도 4a에 나타낸 바와 같이, 유전체 재료(328)의 일부 및 CESL(326)의 일부는 예를 들어 건식 에칭을 통하여 제거된다. 계면층 및 하이-k 유전체 재료를 포함하는 게이트 유전체 재료(330)가 웨이퍼 상에 형성되고, 도 4b에 나타낸 바와 같이, p형 일함수(p-type-work-function) 금속 재료(332)가 게이트 유전체 재료(330) 상에 형성된다. 예를 들어, 하이-k 유전체 재료는 HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, 또는 다른 적합한 재료를 포함한다. 예로서, p형 일함수 금속 재료(332)는 티타늄-질화물-함유 재료, 알루미늄-함유 재료, 또는 다른 적합한 재료를 포함한다.
BARC층(334) 및 포토레지스트층(336)이 웨이퍼 상에 형성되고, BARC층(334)의 일부 및 포토레지스트층(336)의 일부가 p형 일함수 금속 재료(332)의 일부를 노출시키기 위해 제거된다. 도 4c에 나타낸 바와 같이, 노출된 p형 일함수 금속 재료(332)가 예를 들어 에칭을 통하여 제거된다. 남아 있는 BARC층(334) 및 남아 있는 포토레지스트층(336)이 제거된다. 도 4d에 나타낸 바와 같이, n형 일함수 금속 재료(338)가 웨이퍼 상에 형성된다. 예를 들어, n형 일함수 금속 재료(338)는 티타늄-질화물-함유 재료, 란타넘-함유 재료, 또는 다른 적합한 재료를 포함한다. 도 4e에 나타낸 바와 같이, 게이트 콘택 재료(340)가 n형 일함수 금속 재료(338) 상에 형성된다. 예를 들어, 게이트 콘택 재료(340)는 알루미늄, 텅스텐, 코발트, 구리, 또는 다른 적합한 재료를 포함한다. 도 4f에 나타낸 바와 같이, CMP 공정이 게이트 콘택 재료(340)의 일부 및 n형 일함수 금속 재료(338)의 일부를 제거하기 위해 수행된다.
도 5a 내지 도 5f는 일부 실시예에 따른 소스/드레인 영역을 형성하기 위한 공정을 나타내는 예시도를 도시한다. 도 5a에 나타낸 바와 같이, 게이트 콘택 재료(340)의 일부, n형 일함수 금속 재료(338)의 일부, 및 p형 일함수 금속 재료(332)의 일부가 건식 에칭을 통하여 제거된다. 도 5b에 나타낸 바와 같이, 유전체 재료(342)(예를 들어, 산화물)가 웨이퍼 상에 형성된다. CMP 공정이 유전체 재료(342)의 일부를 제거하기 위해 수행되어, 도 5c에 나타낸 바와 같이, 나노와이어(306 및 308)의 상부 표면에서 정지한다. 포토레지스트층(344)이 웨이퍼 상에 형성되어, 포토레지스트층(344)의 일부가 나노와이어(308)를 노출시키도록 제거된다. 도 5d에 나타낸 바와 같이, 이온 주입이 나노와이어(308)의 상부 부분에서 n-도핑된 상부 소스/드레인 영역(346)을 형성하기 위해 (예를 들어, 기판(304)에 직교하는 방향을 따라) 수행된다. 남아 있는 포토레지스트층(344)이 제거된다.
도 5e에 나타낸 바와 같이, 또다른 포토레지스트층(348)이 웨이퍼 상에 형성되어, 포토레지스트층(348)의 일부가 나노와이어(306)를 노출시키도록 제거된다. 이온 주입이 나노와이어(306)의 상부 부분에서 p-도핑된 상부 소스/드레인 영역(350)을 형성하기 위해 (예를 들어, 기판(304)에 직교하는 방향을 따라) 수행된다. 도 5f에 나타낸 바와 같이, 남아 있는 포토레지스트층(348)이 제거된다. 일부 실시예에 있어서, 고온 어닐링 공정이 상부 소스/드레인 영역(346 및 350)에서(뿐만 아니라, 예를 들어 하부 소스/드레인 영역(310 및 312)에서도) 도판트를 활성화시키기 위해 수행된다.
도 6a 내지 도 6f는 일부 실시예에 따른 상부 소스/드레인 콘택 영역을 형성하기 위한 공정을 나타내는 예시도를 도시한다. 도 6a에 나타낸 바와 같이, 포토레지스트층(352)이 웨이퍼 상에 형성되어, 포토레지스트층(352)의 일부가 유전체 재료(342)의 일부를 노출시키도록 제거된다. 노출된 유전체 재료(342), 게이트 콘택 재료(340)의 일부, n형 일함수 금속 재료(338)의 일부, p형 일함수 금속 재료(332)의 일부, 게이트 유전체 재료(330)의 일부가 예를 들어, 에칭을 통하여 제거된다. 도 6b에 나타낸 바와 같이, 남아 있는 포토레지스트층(352)이 제거된다. 도 6c에 나타낸 바와 같이, 유전체 재료(354)(예를 들어, 산화물)가 웨이퍼 상에 형성된다. CMP 공정이 유전체 재료(354)의 일부를 제거하기 위해 수행되어, 도 6d에 나타낸 바와 같이, 상부 소스/드레인 영역(350 및 346)의 상부 표면에서 정지한다.
도 6e에 나타낸 바와 같이, 금속 함유 재료(356)가 웨이퍼 상에 형성된다. 예를 들어, 금속 함유 재료(356)는 TiN 캡층을 갖는 Ni(Pt) 또는 Ti를 포함한다. 어닐링 공정이 나노와이어(306)와 연관된 상부 소스/드레인 콘택 영역(358) 및 나노와이어(308)와 연관된 상부 소스/드레인 콘택 영역(360)을 형성하기 위해 수행된다. 예를 들어, 상부 소스/드레인 콘택 영역(358 및 360)(예를 들어, 실리사이드)이 상부 소스/드레인 영역(350 및 346)의 자기정렬된 실리사이드화 공정을 통하여 각각 형성된다. 도 6f에 나타낸 바와 같이, 미반응 재료층(356)이 습식 에칭을 통하여 제거된다.
도 7a 내지 도 7e는 일부 실시예에 따라 상부 금속 플래턴(platen)을 형성하기 위한 공정을 나타낸 예시도를 도시한다. 도 7a에 나타낸 바와 같이, 상부 금속 재료(362)가 웨이퍼 상에 형성된다. 예를 들어, 상부 금속 재료(362)는 티타늄, 티타늄 질화물, 텅스텐, 알루미늄, 코발트, 구리, 또는 다른 적합한 재료를 포함한다. 포토레지스트층(364)이 형성되고, 포토레지스트층(364)의 일부가 상부 금속 재료(362)의 일부를 노출시키기 위해 제거된다. 도 7b에 나타낸 바와 같이, 노출된 상부 금속 재료(362)는 예를 들어 건식 에칭을 통하여 제거된다. 도 7c에 나타낸 바와 같이, 남아 있는 포토레지스트층(364)이 제거된다.
도 7d에 나타낸 바와 같이 층간 유전체(inter-layer-dielectric; ILD)층(366)(예를 들어, 산화물)이 웨이퍼 상에 형성된다. 도 7e에 나타낸 바와 같이, CMP 공정이 ILD층(366)의 일부를 제거하기 위해 수행된다. 또다른 포토레지스트층(368)이 ILD층(366) 상에 형성되고, 도 7f에 나타낸 바와 같이, 소스/드레인/게이트 콘택 금속 형성을 위해 리소그래피를 통하여 패터닝된다.
도 8a 내지 도 8e는 일부 실시예에 따라 소스/드레인/게이트 콘택 금속 형성 및 맥-엔드-오브-라인(back-end-of-line; BEOL) 상호접속부 형성을 위한 공정을 나타내는 예시도를 도시한다. 도 8a에 나타낸 바와 같이, 패터닝된 포토레지스트층(368)이 ILD층(366)의 일부를 제거하기 위한 마스크로서 사용된다. 도 8b에 나타낸 바와 같이, 남아 있는 포토레지스트층(368)이 제거된다. 도 8c에 나타낸 바와 같이, 하나 이상의 콘택 금속 재료(370)(예를 들어, Ti/TiN/W)가 제거된다. 도 8d에 나타낸 바와 같이, CMP 공정이 소스/드레인/게이트 콘택 구조체를 형성하기 위해 콘택 금속 재료(370)의 일부를 제거하도록 수행된다. 도 8e에 나타낸 바와 같이, 상호접속 구조체(372)(예를 들어, 구리)가 하나 이상의 BEOL 상호접속 공정 동안에 형성된다.
소스/드레인 콘택의 품질을 향상시키기 위해(예를 들어, 콘택 저항을 감소시키기 위해), 하부 소스/드레인 콘택 영역이, 일부 실시예에 따라 도 9a 내지 도 11e에 나타낸 바와 같이, 제조 공정의 후기 단계에서 형성될 수 있다.
구체적으로는, 도 3a에 나타낸 바와 같은 하드 마스크 재료(314 및 316)는, 상부 소스/드레인 영역 및 하부 소스/드레인 영역 모두가 이온 주입 및 도핑 활성화를 통하여 (예를 들어, 거의) 동시에 형성될 수 있도록, 소스/드레인 이온 주입 전에 제거될 수 있다. 도 9a 내지 도 9e는 일부 실시예에 따라 격리층을 형성하기 위한 공정을 나타낸 예시도를 도시한다. 도 9a에 나타낸 바와 같이, 상부 소스/드레인 영역(402) 및 하부 소스/드레인 영역은 이온 주입 및 도핑 활성화를 통하여 (예를 들어, 거의) 동시에 나노와이어(306)를 위해 형성된다. 추가적으로, 상부 소스/드레인 영역(404) 및 하부 소스/드레인 영역(408)이 이온 주입 및 도핑 활성화를 통하여 (예를 들어, 거의) 동시에 나노와이어(308)를 위해 형성된다. 그 후에, 제 1 유전체 재료(410)가 예를 들어 증착을 통하여 웨이퍼 상에 형성된다. 예를 들어, 제 1 유전체 재료(410)는 실리콘 산화물 또는 다른 적합한 재료를 포함하고, 약 0.5nm 내지 약 100nm의 범위 내의 두께를 갖는다. 도 9b에 나타낸 바와 같이, 제 1 유전체 재료(410)의 일부가 예를 들어 에칭을 통하여 제거된다. 예를 들어, 얇은 BARC층이 제 1 유전체 재료(410)의 일부를 보호하기 위해 형성될 수 있다.
도 9c에 나타낸 바와 같이, 제 2 유전체 재료(412)가 예를 들어 증착을 통하여 웨이퍼 상에 형성된다. 예를 들어, 제 2 유전체 재료(412)는 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 탄화물(SiC), 실리콘 산화탄화물(SiOC), 실리콘 산화물 탄소 질화물(SiOCN), 또는 다른 적합한 재료를 포함한다. 제 2 유전체 재료(412)는 약 0.5nm 내지 약 500nm의 범위 내의 두께를 갖는다. 도 9d에 나타낸 바와 같이, CMP 공정이 제 2 유전체 재료(412)의 일부를 제거하기 위해 수행되고, 상부 소스/드레인 영역(402 및 404)의 상부 표면에서 정지한다. 도 9e에 나타낸 바와 같이, 제 2 유전체 재료(412)는, 제 1 유전체 재료(410) 및 제 2 유전체 재료(412) 모두를 포함하는 격리층을 형성하기 위해, 예를 들어 에칭을 통하여 더 제거된다.
게이트 구조체가 (예를 들어, 도 4a 내지 도 4f에 나타낸 공정과 유사하게) 후속하여 형성된다. 도 10a에 나타낸 바와 같이, 계면층 및 하이-k 유전체 재료를 포함하는 게이트 유전체 재료(414)가 웨이퍼 상에 형성되고, p형 일함수 금속 재료(416)가 게이트 유전체 재료(414) 상에 형성된다.
p형 일함수 금속 재료(416)의 일부가 (예를 들어, BARC층 증착, 리소그래피, 및 에칭을 통하여) 노출된다. 노출된 p형 일함수 금속 재료(416)는 예를 들어, 에칭을 통하여 제거된다. n형 일함수 금속 재료(418)가 웨이퍼 상에 형성된다. 게이트 콘택 재료(420)가 n형 일함수 금속 재료(418) 상에 형성된다. CMP 공정이 게이트 콘택 재료(420)의 일부 및 n형 일함수 금속 재료(418)의 일부를 제거하기 위해 수행된다. 도 10a에 나타낸 바와 같이, 게이트 콘택 재료(420)의 일부, n형 일함수 금속 재료(418)의 일부, 및 p형 일함수 금속 재료(416)의 일부가 예를 들어 건식 에칭을 통하여 제거된다.
또한, 게이트 콘택 재료(420)의 일부, n형 일함수 금속 재료(418)의 일부, 및 p형 일함수 금속 재료(416)의 일부가 (예를 들어, 도 6a 내지 도 6d에 나타낸 공정과 유사하게) 예를 들어 리소그래피 및 에칭을 통하여 제거되고, 그 공정은 제 1 유전체 재료(410) 및 제 2 유전체 재료(412) 모두를 포함하는 격리층의 상부 표면에서 정지한다. 제 2 유전체 재료(412)의 또다른 층이 웨이퍼 상에 형성된다. CMP 공정이 제 2 유전체 재료(412)의 일부를 제거하기 위해 수행되어, 도 10b에 나타낸 바와 같이, 상부 소스/드레인 영역(402 및 404)의 상부 표면에서 정지한다. 제 2 유전체 재료(412)의 추가의 층이 웨이퍼 상에 형성되고, 도 10c에 나타낸 바와 같이, (예를 들어, 소스 콘택, 드레인 콘택, 게이트 콘택 등을 위한) 콘택 패터닝이 포토레지스트층(422)을 이용하여 수행된다.
특정 실시예에 있어서, 국부 소스/드레인 패드(424 및 426)가, 도 10d에 나타낸 바와 같이, 상부 소스/드레인 영역(402 및 404)의 상부 상에 각각 형성된다. 예를 들어, 실리콘층이 저온 증착을 통하여 형성되고, 금속 함유 재료(예를 들어, TiN 캡층을 갖는 Ni(Pt)또는 Ti)가 실리콘층 상에 형성된다. 실리콘층 및 금속 함유 재료가 리소그래피 및 에칭을 통하여 패터닝된다. 어닐링 공정이 국부 소스/드레인 패드(424 및 426)(예를 들어, 실리사이드)를 형성하기 위해 수행된다. 그 후에, 도 10e에 나타낸 바와 같이, 제 2 유전체 재료(412)의 추가 층이 웨이퍼 상에 형성되고, (예를 들어, 소스 콘택, 드레인 콘택, 게이트 콘택 등을 위한) 콘택 패터닝이 포토레지스트층(428)을 이용하여 수행된다.
도 11a 내지 도 11e는 일부 실시예에 따른 하부 소스/드레인 콘택 영역을 형성하는 공정을 나타내는 예시도를 도시한다. (예를 들어, 에칭을 통하여) 제 2 유전체 재료(412)의 일부를 제거하기 위해 패터닝된 포토레지스트층(422)은 마스크로서 사용되고, 남아 있는 포토레지스트층(422), 도 11a에 나타낸 바와 같이 제거된다. 도 11b에 나타낸 바와 같이 제 2 유전체 재료(412) 아래의 제 1 유전체 재료(410)의 일부를 제거하기 위해 세정전(pre-cleaning) 공정이 수행된다. 예를 들어, 세정전 공정은 습식 에칭 또는 건식 에칭(예를 들어, 플라즈마 에칭)을 이용한 선택적 에칭 공정에 대응한다. 제 1 유전체 재료(410)는 세정전 공정 동안에 제 1 에칭 레이트를 갖고, 제 2 유전체 재료(412)는 세정전 공정 동안에 제 2 에칭 레이트를 갖는다. 제 2 에칭 레이트는 제 1 에칭 레이트보다 매우 작다.
도 11c에 나타낸 바와 같이, 금속 함유 재료(460)가 (예를 들어, 화학적 기상 증착을 통하여) 웨이퍼 상에 형성된다. 예를 들어, 금속 함유 재료(460)는 티타늄계 재료를 포함한다. 어닐링 공정이 각각 나노와이어(306 및 308)와 연관된 하부 소스/드레인 콘택 영역(462 및 464) (예를 들어, 실리사이드)을 형성하기 위해 수행된다. 미반응 금속 함유 재료(460)가 STI 구조체(302) 상에 (예를 들어, 하부 소스/드레인 콘택 영역(462)과 제 1 유전체 재료(410) 사이, 및 하부 소스/드레인 콘택 영역(464)과 제 1 유전체 재료(410) 사이에서) 남는다. 예를 들어, 나노와이어(306)와 하부 소스/드레인 콘택 영역(462) 사이의 거리(예를 들어, 하부 소스/드레인 영역(406) 상의 남아 있는 제 1 유전체 재료(410)의 폭)는 약 0.5nm 내지 약 100nm의 범위 내이다. STI 구조체(302) 상의 미반응 금속 함유 재료(460)의 두 부분들 사이의 거리(예를 들어, STI 구조체(302) 상의 남아 있는 제 1 유전체 재료(410)의 폭)는 0.5nm 내지 약 100nm의 범위 내이다.
일부 실시예에 있어서, 글루(glue)층 및/또는 콘택 금속 재료(예를 들어, Ti/TiN/W)가 형성된다. CMP 공정이 소스/드레인/게이트 콘택 구조체를 형성하기 위해 콘택 금속 재료의 일부를 제거하도록 수행된다. 추가적으로, 상호접속 구조체(예를 들어, 구리)가 하나 이상의 BEOL 상호접속 공정 동안에 형성된다.
도 12a 및 도 12b는 일부 실시예에 따른, 제조 공정의 초기 단계에서 형성된 하부 소스/드레인 콘택 영역 및 제조 공정의 후기 단계에서 형성된 하부 소스/드레인 콘택 영역을 각각 나타내는 예시도를 도시한다. 도 12a 및 도 12b에 나타낸 바와 같이, 하부 소스/드레인 콘택 영역(462 및 464)은 하부 소스/드레인 콘택 영역(322 및 324)과 비교하여 더 큰 콘택 면적을 가지므로 더 작은 콘택 저항을 갖는다.
도 13은 일부 실시예에 따른, 나노와이어 디바이스용 하부 소스/드레인 콘택 영역을 형성하기 위한 예시 흐름도를 도시한다. 1302에서, 나노와이어가 기판 상에 형성된다. 나노와이어는 기판에 대하여 실직적으로 수직으로 연장하고, 상부 소스/드레인 영역과 하부 소스/드레인 영역 사이에 배치된다. 1304에서, 하부 소스/드레인 영역 상에 제 1 유전체 재료가 형성된다. 1306에서, 제 1 유전체 재료 상에 제 2 유전체 재료가 형성된다. 1308에서, 하부 소스/드레인 영역의 일부를 노출시키기 위해 제 1 유전체 재료의 일부 및 제 2 유전체 재료의 일부를 제거하도록 제 1 에칭 공정이 수행된다. 1310에서, 하부 소스/드레인 영역을 더 노출시키기 위해 제 2 유전체 재료 아래의 제 1 유전체 재료의 일부를 제거하도록 제 2 에칭 공정이 수행된다. 1312에서, 노출된 하부 소스/드레인 영역 상에 제 1 금속 함유 재료가 형성된다. 1314에서, 하부 콘택 영역을 형성하기 위해 제 1 금속 함유 재료 및 하부 소스/드레인 영역 상에 어닐링이 수행된다.
도 14는 일부 실시예에 따른, 나노와이어 디바이스용 하부 소스/드레인 콘택 영역을 형성하기 위한 또다른 예시 흐름도를 도시한다. 1402에서, 기판 상에 나노와이어가 형성된다. 나노와이어는 기판에 대하여 실질적으로 수직으로 연장하고, 상부 소스/드레인 영역과 하부 소스/드레인 영역 사이에 배치된다. 1404에서, 나노와이어 상에 게이트 유전체 재료가 형성된다. 1406에서, 게이트 유전체 재료 상에 도전성 재료가 형성된다. 1408에서, 상부 소스/드레인 영역 상에 제 1 금속 함유 재료가 형성된다. 1410에서, 상부 콘택 영역을 형성하기 위해 제 1 금속 함유 재료 및 상부 소스/드레인 영역 상에 어닐링이 수행된다. 1412에서, 하부 소스/드레인 영역 상에 제 2 금속 함유 재료가 형성된다. 1414에서, 하부 콘택 영역을 형성하기 위해 제 2 금속 함유 재료 및 하부 소스/드레인 영역 상에 어닐링이 수행된다.
본 발명개시는 CMOS 공정 플로우와 호환가능한 공정들을 이용한 나노와이어 디바이스용 하부 소스/드레인 콘택 영역의 형성을 설명한다. 일부 실시예에 있어서, 여기에 설명된 구조체 및 방법은 콘택 품질을 향상시키고 콘택 저항을 감소시키도록 구성된다.
일실시예에 따르면, 나노와이어 디바이스용 하부 소스/드레인 콘택 영역을 형성하기 위한 방법이 제공된다. 나노와이어가 기판 상에 형성된다. 나노와이어는 기판에 대하여 실질적으로 수직으로 연장하고, 상부 소스/드레인 영역과 하부 소스/드레인 영역 사이에 배치된다. 제 1 유전체 재료가 하부 소스/드레인 영역 상에 형성된다. 제 2 유전체 재료가 제 1 유전체 재료 상에 형성된다. 하부 소스/드레인 영역의 일부를 노출시키기 위해 제 1 유전체 재료의 일부 및 제 2 유전체 재료의 일부를 제거하도록 제 1 에칭 공정이 수행된다. 하부 소스/드레인 영역을 더 노출시키기 위해 제 2 유전체 재료 아래의 제 1 유전체 재료의 일부를 제거하도록 제 2 에칭 공정이 수행된다. 노출된 하부 소스/드레인 영역 상에 제 1 금속 함유 재료가 형성된다. 하부 콘택 영역을 형성하기 위해 제 1 금속 함유 재료 및 하부 소스/드레인 영역 상에 어닐링이 수행된다.
또다른 실시예에 따라, 나노와이어 디바이스용 하부 소스/드레인 콘택 영역을 형성하는 방법이 제공된다. 기판 상에 나노와이어가 형성된다. 나노와이어는 기판에 대하여 실질적으로 수직으로 연장하고, 상부 소스/드레인 영역과 하부 소스/드레인 영역 사이에 배치된다. 나노와이어 상에 게이트 유전체 재료가 형성된다. 게이트 유전체 재료 상에 도전성 재료가 형성된다. 상부 소스/드레인 영역 상에 제 1 금속 함유 재료가 형성된다. 상부 콘택 영역을 형성하기 위해 제 1 금속 함유 재료 및 상부 소스/드레인 영역 상에 어닐링이 수행된다. 하부 소스/드레인 영역 상에 제 2 금속 함유 재료가 형성된다. 하부 콘택 영역을 형성하기 위해 제 2 금속 함유 재료 및 하부 소스/드레인 영역 상에 어닐링이 수행된다.
또다른 실시예에 따르면, 구조체는 제 1 나노와이어, 제 2 나노와이어, 쉘로우 트렌치 격리(shallow-trench-isolation; STI) 구조체, 제 1 콘택 영역 및 제 2 콘택 영역을 포함한다. 제 1 나노와이어는 기판 상에 형성된다. 제 1 나노와이어는 기판에 대하여 실질적으로 수직으로 연장하고 제 1 상부 소스/드레인 영역과 제 1 하부 소스/드레인 영역 사이에 배치된다. 제 2 나노와이어는 기판 상에 형성된다. 제 2 나노와이어는 기판에 대하여 실질적으로 수직으로 연장하고 제 2 상부 소스/드레인 영역과 제 2 하부 소스/드레인 영역 사이에 배치된다. 쉘로우 트렌치 격리 구조체는 제 1 하부 소스/드레인 영역과 제 2 하부 소스/드레인 영역 사이에 형성된다. 제 1 콘택 영역이 제 1 하부 소스/드레인 영역 상에 형성되고, 여기서 제 1 콘택 영역은 STI 구조체 상의 제 1 금속 함유 재료에 인접하여 있다. 제 2 콘택 영역이 제 2 하부 소스/드레인 영역 상에 형성되고, 여기서 제 2 콘택 영역은 제 1 금속 함유 재료에 인접하여 있다.
상기는 당업자가 본 발명개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는 그들이 여기서 소개된 실시예와 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 달성하는 다른 공정들 및 구조들을 설계하거나 수정하기 위한 기반으로서 본 발명개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자는 또한 그러한 등가 구성들이 본 발명개시의 사상 및 범위로부터 벗어나지 않고, 본 발명개시의 사상 및 범위로부터 벗어나지 않고 여러 변경, 대체 및 수정들이 여기서 이루어질 수 있다는 것을 인지해야 한다.

Claims (10)

  1. 기판 상에 나노와이어(nanowire) 디바이스를 제조하는 방법에 있어서,
    기판 상에 나노와이어를 형성하는 단계로서, 상기 나노와이어는 상기 기판에 대하여 수직으로 연장하고 상부 소스/드레인 영역과 하부 소스/드레인 영역 사이에 배치되는 것인, 상기 나노와이어를 형성하는 단계;
    상기 하부 소스/드레인 영역 상에 제 1 유전체 재료를 형성하는 단계;
    상기 제 1 유전체 재료 상에 제 2 유전체 재료를 형성하는 단계;
    상기 하부 소스/드레인 영역의 일부를 노출시키기 위해 상기 제 1 유전체 재료의 일부 및 상기 제 2 유전체 재료의 일부를 제거하도록 제 1 에칭 공정을 수행하는 단계;
    상기 하부 소스/드레인 영역을 더 노출시키기 위해 상기 제 2 유전체 재료 아래의 상기 제 1 유전체 재료의 일부를 제거하도록 제 2 에칭 공정을 수행하는 단계;
    상기 노출된 하부 소스/드레인 영역 상에 제 1 금속 함유 재료를 형성하는 단계; 및
    하부 콘택 영역을 형성하기 위해 상기 제 1 금속 함유 재료 및 상기 하부 소스/드레인 영역 상에 어닐링(annealing)을 수행하는 단계
    를 포함하는, 기판 상에 나노와이어 디바이스를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 에칭 공정 동안에 상기 제 1 유전체 재료는 제 1 에칭 레이트를 갖고,
    상기 제 2 에칭 공정 동안에 상기 제 2 유전체 재료는 상기 제 1 에칭 레이트보다 작은 제 2 에칭 레이트를 갖는 것인, 기판 상에 나노와이어 디바이스를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 상부 소스/드레인 영역 및 상기 하부 소스/드레인 영역은 이온 주입을 통하여 동시에 형성되는 것인, 기판 상에 나노와이어 디바이스를 제조하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 유전체 재료는 상기 이온 주입 후에 형성되는 것인, 기판 상에 나노와이어 디바이스를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 나노와이어 상에 게이트 유전체 재료를 형성하는 단계; 및
    상기 게이트 유전체 재료 상에 도전성 재료를 형성하는 단계
    를 더 포함하고,
    상기 하부 소스/드레인 영역으로부터 상기 도전성 재료를 분리시키기 위해, 상기 제 1 유전체 재료 및 상기 제 2 유전체 재료를 기반으로 격리층(isolation layer)이 형성되는 것인, 기판 상에 나노와이어 디바이스를 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 상부 소스/드레인 영역 상에 제 2 금속 함유 재료를 형성하는 단계; 및
    상부 콘택 영역을 형성하기 위해 상기 제 2 금속 함유 재료 및 상기 상부 소스/드레인 영역 상에 어닐링을 수행하는 단계
    를 더 포함하는 것인, 기판 상에 나노와이어 디바이스를 제조하는 방법.
  7. 기판 상에 나노와이어 디바이스를 제조하는 방법에 있어서,
    기판 상에 나노와이어를 형성하는 단계로서, 상가 나노와이어는 상기 기판에 대하여 수직으로 연장하고 상부 소스/드레인 영역과 하부 소스/드레인 영역 사이에 배치되는 것인, 상기 나노와이어를 형성하는 단계;
    상기 나노와이어 상에 게이트 유전체 재료를 형성하는 단계;
    상기 게이트 유전체 재료 상에 도전성 재료를 형성하는 단계;
    상기 상부 소스/드레인 영역 상에 제 1 금속 함유 재료를 형성하는 단계;
    상부 콘택 영역을 형성하기 위해 상기 제 1 금속 함유 재료 및 상기 상부 소스/드레인 영역 상에 어닐링을 수행하는 단계
    상기 하부 소스/드레인 영역 상에 제 2 금속 함유 재료를 형성하는 단계; 및
    하부 콘택 영역을 형성하기 위해 상기 제 2 금속 함유 재료 및 상기 하부 소스/드레인 영역 상에 어닐링을 수행하는 단계
    를 포함하는, 기판 상에 나노와이어 디바이스를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 하부 소스/드레인 영역 상에 제 2 금속 함유 재료를 형성하는 단계는,
    상기 하부 소스/드레인 영역 상에 제 1 유전체 재료를 형성하는 단계;
    상기 제 1 유전체 재료 상에 제 2 유전체 재료를 형성하는 단계;
    상기 하부 소스/드레인 영역의 일부를 노출시키기 위해 상기 제 1 유전체 재료의 일부 및 상기 제 2 유전체 재료의 일부를 제거하도록 제 1 에칭 공정을 수행하는 단계;
    상기 하부 소스/드레인 영역을 더 노출시키기 위해 상기 제 2 유전체 재료 아래의 상기 제 1 유전체 재료의 일부를 제거하도록 제 2 에칭 공정을 수행하는 단계; 및
    상기 노출된 하부 소스/드레인 영역 상에 상기 제 2 금속 함유 재료를 형성하는 단계
    를 포함하는 것인, 기판 상에 나노와이어 디바이스를 제조하는 방법.
  9. 구조체에 있어서,
    기판 상에 형성된 제 1 나노와이어로서, 상기 기판에 대하여 수직으로 연장하고 제 1 상부 소스/드레인 영역과 제 1 하부 소스/드레인 영역 사이에 배치되는 상기 제 1 나노와이어;
    상기 기판 상에 형성된 제 2 나노와이어로서, 상기 기판에 대하여 수직으로 연장하고 제 2 상부 소스/드레인 영역과 제 2 하부 소스/드레인 영역 사이에 배치되는 상기 제 2 나노와이어;
    상기 제 1 하부 소스/드레인 영역과 상기 제 2 하부 소스/드레인 영역 사이에 형성된 쉘로우 트렌치 격리(shallow-trench-isolation; STI) 구조체;
    상기 제 1 하부 소스/드레인 영역 상에 형성된 제 1 콘택 영역으로서, 상기 STI 구조체 상의 제 1 금속 함유 재료에 인접하여 있는 상기 제 1 콘택 영역; 및
    상기 제 2 하부 소스/드레인 영역 상에 형성된 제 2 콘택 영역으로서, 상기 제 1 금속 함유 재료에 인접하여 있는 상기 제 2 콘택 영역
    을 포함하는, 구조체.
  10. 제 9 항에 있어서,
    상기 제 1 콘택 영역은 상기 제 1 하부 소스/드레인 영역 및 제 2 금속 함유 재료를 수반하는 실리사이드화 공정을 통하여 형성되고,
    상기 제 2 콘택 영역은 상기 제 2 하부 소스/드레인 영역 및 상기 제 2 금속 함유 재료를 수반하는 상기 실리사이드화 공정을 통하여 형성되고,
    상기 제 1 금속 함유 재료는 상기 실리사이드화 공정 후에 남아있는 상기 제 2 금속 함유 재료의 일부에 대응하는 것인, 구조체.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106463534B (zh) * 2014-06-23 2020-12-11 英特尔公司 用于形成垂直晶体管架构的技术
US9318447B2 (en) * 2014-07-18 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of forming vertical structure
US9385195B1 (en) * 2015-03-31 2016-07-05 Stmicroelectronics, Inc. Vertical gate-all-around TFET
US9837470B2 (en) 2015-04-10 2017-12-05 SK Hynix Inc. Method of manufacturing a semiconductor integrated circuit device including a transistor with a vertical channel
US9530700B1 (en) 2016-01-28 2016-12-27 International Business Machines Corporation Method of fabricating vertical field effect transistors with protective fin liner during bottom spacer recess etch
US9761726B1 (en) * 2016-04-27 2017-09-12 International Business Machines Corporation Vertical field effect transistor with undercut buried insulating layer to improve contact resistance
US10170575B2 (en) * 2016-05-17 2019-01-01 International Business Machines Corporation Vertical transistors with buried metal silicide bottom contact
US9905645B2 (en) * 2016-05-24 2018-02-27 Samsung Electronics Co., Ltd. Vertical field effect transistor having an elongated channel
US9853127B1 (en) 2016-06-22 2017-12-26 International Business Machines Corporation Silicidation of bottom source/drain sheet using pinch-off sacrificial spacer process
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
US9704990B1 (en) 2016-09-19 2017-07-11 International Business Machines Corporation Vertical FET with strained channel
US10833193B2 (en) * 2016-09-30 2020-11-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device, method of manufacturing the same and electronic device including the device
CN107919282B (zh) * 2016-10-09 2020-09-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN108695382B (zh) 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
EP3404707A1 (en) * 2017-05-15 2018-11-21 IMEC vzw Method for forming interconnected vertical channel devices and semiconductor structure
US9960272B1 (en) 2017-05-16 2018-05-01 International Business Machines Corporation Bottom contact resistance reduction on VFET
US10410933B2 (en) * 2017-05-23 2019-09-10 Globalfoundries Inc. Replacement metal gate patterning for nanosheet devices
CN109427779B (zh) * 2017-08-22 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10340363B2 (en) * 2017-11-06 2019-07-02 International Business Machines Corporation Fabrication of vertical field effect transistors with self-aligned bottom insulating spacers
US11245005B2 (en) 2018-05-14 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with extended contact structure
KR102529229B1 (ko) 2018-06-07 2023-05-04 삼성전자주식회사 반도체 소자
US20200185384A1 (en) * 2018-12-11 2020-06-11 Qualcomm Incorporated Horizontal gate-all-around (gaa) field effect transistor (fet) for complementary metal oxide semiconductor (cmos) integration
US11227937B2 (en) 2019-02-12 2022-01-18 International Business Machines Corporation Uniform interfacial layer on vertical fin sidewalls of vertical transport field-effect transistors
US11094578B2 (en) * 2019-05-22 2021-08-17 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same
CN112786451B (zh) * 2019-11-08 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11251301B2 (en) * 2020-03-13 2022-02-15 International Business Machines Corporation Cross-bar vertical transport field effect transistors without corner rounding

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020239A (en) * 1998-01-28 2000-02-01 International Business Machines Corporation Pillar transistor incorporating a body contact
US20060273389A1 (en) * 2005-05-23 2006-12-07 International Business Machines Corporation Vertical FET with nanowire channels and a silicided bottom contact
KR20070029799A (ko) * 2004-07-06 2007-03-14 인터내셔널 비지네스 머신즈 코포레이션 완전 실리사이드화 금속 게이트의 형성 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338960A (en) * 1992-08-05 1994-08-16 Harris Corporation Formation of dual polarity source/drain extensions in lateral complementary channel MOS architectures
US6287951B1 (en) * 1998-12-07 2001-09-11 Motorola Inc. Process for forming a combination hardmask and antireflective layer
KR100618875B1 (ko) * 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
US9865716B2 (en) * 2012-08-24 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for a vertical tunneling field-effect transistor cell
KR101986145B1 (ko) * 2012-08-28 2019-06-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
US9209268B2 (en) * 2012-12-14 2015-12-08 Fudan University Semiconductor device and method of making

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020239A (en) * 1998-01-28 2000-02-01 International Business Machines Corporation Pillar transistor incorporating a body contact
KR20070029799A (ko) * 2004-07-06 2007-03-14 인터내셔널 비지네스 머신즈 코포레이션 완전 실리사이드화 금속 게이트의 형성 방법
US20060273389A1 (en) * 2005-05-23 2006-12-07 International Business Machines Corporation Vertical FET with nanowire channels and a silicided bottom contact

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