CN100461463C - 半导体结构和形成金属氧化物半导体结构的方法 - Google Patents

半导体结构和形成金属氧化物半导体结构的方法 Download PDF

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Abstract

本发明提供一种包括全硅化金属栅极以及硅化源极和漏极区的先进栅极结构，其中全硅化金属栅极具有大于硅化源/漏极区厚度的厚度。本发明也提供形成该先进栅极结构的方法。

Description

半导体结构和形成金属氧化物半导体结构的方法
技术领域
本发明涉及一种半导体器件以及制造它的方法，尤其涉及一种包括先进栅极结构例如全硅化金属栅极的金属氧化物半导体(MOS)器件，以及制造该全硅化金属栅极器件的方法。
背景技术
遍及现有技术，金属栅极集成已经证实难以在MOS晶体管的常规工艺流程中实现。大多数金属栅极材料在源/漏(S/D)结激活退火所需的高温处理期间与栅极电介质相互作用。尽管现有技术的替换栅极制程增加金属栅极的材料选择数目，工艺复杂度和成本增加，阻止金属栅极堆叠接收高温退火的需求已经导致“栅极最后形成”或“替换栅极”制程的研制，在这当中栅极堆叠最后制造并且在随后处理期间保持在500℃以下。
在现有技术中使用例如图1A-1D中所示的处理步骤从多晶硅栅中形成自对准硅化金属栅极是已知的。特别地，现有技术制程从提供图1A中所示的结构开始，该结构包括半导体衬底12，隔离区15，栅极区16L和16R，栅极电介质18，多晶硅栅极导体20和帽层22。隔件24位于每个栅极区上。如所示，源/漏极注入使用位于多晶硅导体20上的帽层22执行。接下来，帽层22非选择性地去除，如图1B中所示，然后硅化物金属105例如Ni沉积在整个结构上，提供图1C中所示的结构。可选的氧扩散阻挡层可以在硅化物金属上形成，然后执行退火以引起多晶硅与硅化物金属之间的反应。取决于该金属，低电阻率硅化物可以利用单次退火形成。在单次退火之后，任何未反应的金属和可选的氧扩散阻挡层去除，如果需要的话，可以执行二次退火。图ID显示硅化源/漏极区100和金属硅化物栅极102形成的自对准硅化工艺(salicide process)之后的结构。在该现有技术制程中，栅极和源/漏极硅化同时发生。
如所示，该现有技术制程形成厚的金属硅化物栅极和厚的源/漏极硅化物，每个具有大约100nm的厚度。这因为一些原因可能是成问题的。首先，硅化物可能在栅极下面延伸而使得器件短路。其次，假设由帽层从栅极的非选择性去除而引起的器件隔离区的凹进，这种厚的源/漏极硅化物也可能是成问题的。特别地，该现有技术制程中的硅化物可能跨越由窄隔离区分隔的器件而短路。第三，厚的硅化物可能消耗隔件下面延伸区中的硅，导致差的器件性能。因此，需要产生厚的全硅化金属栅极和薄得多的源/漏极硅化物的方法。另外，该现有技术制程中的硅化物也可能接触器件的注入阱区，从而使器件短路。
发明内容
本发明涉及一种先进的栅极结构，其包括全硅化金属栅极以及与硅化金属栅极相邻的硅化源极和漏极区。特别地，就广泛而言，本发明提供一种半导体结构，其包括由第一硅化物金属形成的具有第一厚度的全硅化金属栅极，以及由第二金属形成的具有第二厚度的相邻硅化源极和漏极区，其中所述第二厚度小于第一厚度并且所述硅化源极和漏极区与包括至少全硅化金属栅极的栅极区的边缘对准。
根据本发明，厚的全硅化金属栅极和较薄的硅化源极和漏极区可以包含相同或不同的金属硅化物，例如Ti，Ta，W，Co，Ni，Pt，Pd及其合金的硅化物。在各种硅化物中，Co，Ni或Pt的硅化物在其最低电阻率相态特别优选。在本发明的极优选实施方案中，源极和漏极区包括CoSi2，而硅化金属栅极包括NiSi和/或NiPtSi。在本发明的另一种优选实施方案中，源极和漏极硅化物包括NiSi，而硅化金属栅极包括NiSi和/或NiPtSi。
提供一种金属氧化物半导体(MOS)器件，其包括具有位于其表面上的硅化源极和漏极区的半导体衬底，所述硅化源极和漏极区具有小于
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的厚度并且自对准到包括具有大于
Figure C200580022861D0012171838QIETU
厚度的全硅化金属栅极的栅极区的边缘。
除了上述结构之外，本发明也提供形成具有厚的全硅化金属栅极以及与硅化金属栅极相邻的较薄硅化源极和漏极区的先进栅极结构的方法。在本发明的一种方法中，下面的处理步骤在制造本发明的结构时使用：
提供包括至少一个形成图案的栅极堆叠以及相邻源极和漏极区的结构，所述至少一个形成图案的栅极堆叠包括多晶硅栅极导体，上覆的电介质帽，所述多晶硅栅极导体的至少侧壁上的电介质衬垫，以及所述电介质衬垫和至少多晶硅栅极导体的邻接侧壁上的隔件；
在顶上包括至少一个形成图案的栅极堆叠的结构上沉积包括共形电介质层和平面化电介质层的材料堆叠；
去除共形电介质层和平面化电介质层的部分以暴露所述电介质帽；
去除电介质帽以暴露多晶硅栅极导体；
将多晶硅栅极导体转变成全硅化金属栅极；
暴露所述源极和漏极区；以及
自对准硅化所述源极和漏极区以形成具有小于全硅化金属栅极的厚度的硅化源极和漏极区。
在上述方法的一些实施方案中，硅化源/漏极区在形成材料堆叠之前在结构上形成。特别地，当硅化源/漏极区在硅化物金属栅极之前形成时，它们在形成隔件之后在提供步骤中获得的结构中形成。
同样提供形成本发明半导体结构的第二方法。第二方法使用光刻胶(负性或正性)和干法刻蚀工艺选择性地去除电介质帽。特别地，就广泛而言，本发明的第二方法包括步骤：
提供包括至少一个形成图案的栅极堆叠以及相邻源极和漏极区的结构，所述至少一个形成图案的栅极堆叠包括多晶硅栅极导体，上覆的电介质帽，以及至少多晶硅栅极导体的邻接侧壁上的隔件；
在包括所述至少一个形成图案的栅极堆叠的结构顶上构成形成图案的光刻胶，所述形成图案的光刻胶包含暴露所述电介质帽的开口；
利用干法刻蚀工艺选择性地去除电介质帽以暴露多晶硅栅极导体；
去除形成图案的光刻胶；
将多晶硅栅极导体转变成全硅化金属栅极；以及
自对准硅化所述源极和漏极区以形成具有小于全硅化金属栅极的厚度的硅化源极和漏极区。
在上述第二方法的一些实施方案中，硅化源/漏极区在形成光刻胶之前在结构上形成。特别地，当硅化源/漏极区在硅化物金属栅极之前形成时，它们在形成隔件之后在提供步骤中获得的结构中形成。在本发明的第二实施方案中，光刻胶可以是负性光刻胶或正性光刻胶。
在本发明第二方法的一些实施方案中，剥离层在栅极区周围形成，然后形成图案的光刻胶形成。在去除电介质帽之后，剥离层上形成图案的光刻胶与剥离层一起从该结构去除。
本发明的另一种方法包括光刻级的使用以提供到栅极级的精确对准。本发明的该第三方法包括：
提供包括至少一个形成图案的栅极堆叠以及相邻源极和漏极区的结构，所述至少一个形成图案的栅极堆叠包括多晶硅栅极导体，上覆的电介质帽，以及至少多晶硅栅极导体的邻接侧壁上的隔件；
在顶上包括至少一个形成图案的栅极堆叠的结构上沉积包括平面化材料、掩蔽层和光刻胶的堆叠；
对该堆叠形成图案以暴露电介质帽；
利用干法刻蚀工艺选择性地去除电介质帽以暴露多晶硅栅极导体；
去除堆叠；
将多晶硅栅极导体转变成全硅化金属栅极；以及
自对准硅化所述源极和漏极区以形成具有小于全硅化金属栅极的厚度的硅化源极和漏极区。
在上述第三方法的一些实施方案中，硅化源/漏极区在形成堆叠之前在结构上形成。特别地，当硅化源/漏极区在硅化物金属栅极之前形成时，它们在形成隔件之后在提供步骤中获得的结构中形成。剥离层也可以在本发明的第三方法中使用。剥离层在对平面化材料、掩蔽层和光刻胶的堆叠形成图案之前在形成图案的栅极堆叠的暴露表面上形成。
附图说明
图1A-1D是(通过横截面视图)描绘由多晶硅栅极制造自对准硅化金属栅极的现有技术制程的图示。
图2A-2G是(通过横截面视图)说明在本发明第一方法中使用的基本处理步骤的图示。
图3A-3E是(通过横截面视图)说明在本发明第二方法中使用的基本处理步骤的图示。
图4A-4D是(通过横截面视图)说明光刻胶与剥离层一起使用的本发明第二方法实施方案的图示。
图5A-5I是(通过横截面视图)说明使用光刻级提供到栅极级的精确对准的本发明第三方法的图示。
图6A-6D是(通过横截面视图)说明平面化层如何保护底层材料并且防止光刻固有的临界尺寸(CD)偏置和失对准发生的图示。
图7A-7E是(通过横截面视图)说明可以与平面化层一起使用的一种剥离方案的图示。
图8A-8F是(通过横截面视图)说明可以与平面化层一起使用的另一种剥离方案的图示。
具体实施方式
现在将通过参考附随本申请的附图更详细地描述本发明，其提供具有全硅化栅极以及(相对于栅极和现有技术硅化源/漏极区)薄的硅化源极和漏极区的MOS器件以及制造它的方法。在附随附图中，未必按照比例绘制，类似和/或相应单元由类似的附图标记指示。
应当注意，在附图中，两个MOS器件区显示在单个半导体衬底上形成。虽然对这种实施方案进行说明，本发明并不局限于半导体结构表面上任何特定数目的MOS器件的形成。而是，本发明的方法在半导体衬底的表面上形成至少一个全硅化MOS器件。
首先参考在图2A中说明的结构10。结构10包括半导体衬底12，其具有位于半导体衬底12表面上的两个栅极区16L和16R。每个栅极区，也就是16R和16L，包括栅极电介质18，多晶硅导体20，电介质帽22，电介质衬垫23，隔件24和源/漏极区14。源/漏极区14位于半导体衬底12内。
结构10的半导体衬底12包括任何半导体材料，包括但不局限于Si，Ge，SiGe，SiC，SiGeC，Ga，GaAs，InAs，InP和所有其他III/V化合物半导体。半导体衬底12也可以包括有机半导体或分层半导体例如Si/SiGe，绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。在本发明的一些实施方案中，优选地，半导体衬底12由含硅半导体材料，也就是包含硅的半导体材料构成。半导体衬底12可能掺杂、无掺杂或者在其中包含掺杂和无掺杂区。
半导体衬底12也可以包括第一掺杂(n或p)区，和第二掺杂(n或p)区。为了清楚，掺杂区在本申请的附图中不特别标注。第一掺杂区和第二掺杂区可能相同，或者它们可能具有不同的导电性和/或掺杂浓度。这些掺杂区已知为“阱”。
沟槽隔离区(不特别显示)典型地在本发明的此处已经利用本领域技术人员众所周知的常规制程在半导体衬底中形成。沟槽隔离区位于本发明附图中所示区域的外围，以及描绘的两个栅极区之间。
栅极电介质18在包括半导体衬底12的结构10的整个表面上以及隔离区顶上(如果隔离区存在并且如果它是沉积电介质)形成。栅极电介质18可以由热生长工艺例如氧化、氮化或氧氮化形成。作为选择，栅极电介质18可以由沉积工艺例如化学汽相沉积(CVD)、等离子辅助CVD、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积和其他类似沉积工艺来形成。栅极电介质18也可以利用上面工艺的任何组合来形成。
栅极电介质18包括绝缘材料，包括但不局限于：氧化物、氮化物、氧氮化物和/或硅酸盐(包括金属硅酸盐和氮化金属硅酸盐)。在一种实施方案中，优选地，栅极电介质18包括氧化物例如SiO2，HfO2，ZrO2，Al2O3，TiO2，La2O3，SrTiO3，LaAlO3及其混合物。
栅极电介质18的物理厚度可能变化，但是典型地，栅极电介质18具有大约0.5至大约10nm的厚度，大约0.5至大约3nm的厚度更典型。
在形成栅极电介质18之后，变成图2A中所示多晶硅栅极导体20的多晶硅(也就是PolySi)覆盖层利用已知沉积工艺例如物理汽相沉积、CVD或蒸发在栅极电介质18上形成。多晶硅覆盖层可能掺杂或无掺杂。如果掺杂，现场掺杂沉积工艺可以在形成它时使用。作为选择，掺杂的多晶硅层可以通过沉积、离子注入和退火来形成。多晶硅层的掺杂将偏移形成的硅化金属栅极的功函数。掺杂物离子的说明性实例包括As，P，B，Sb，Bi，In，Al，Ga，Tl或其混合物。离子注入的典型剂量是1E14(＝1×1014)至1E16(＝1×1016)原子/平方厘米或更典型地1E15至5E15原子/平方厘米。在本发明此处沉积的多晶硅层的厚度，也就是高度可能依赖于使用的沉积工艺而变化。典型地，多晶硅层具有大约20至大约180nm的垂直厚度，大约40至大约150nm的厚度更典型。
在多晶硅覆盖层沉积之后，电介质帽22利用沉积工艺例如物理汽相沉积或化学汽相沉积在多晶硅栅极导体20的覆盖层上形成。电介质帽22可以是氧化物、氮化物、氧氮化物或其任何组合。电介质帽22可以由与这里下面将详细定义的隔件24不同的电介质材料构成。在一种实施方案中，氮化物例如Si3N4用作电介质帽22。在另一种优选实施方案中，电介质帽22是氧化物例如SiO2。电介质帽22的厚度，也就是高度为大约20至大约180nm，大约30至大约140nm的厚度更典型。
覆盖多晶硅层和电介质帽层然后通过光刻和刻蚀形成图案，以便提供形成图案的栅极堆叠。形成图案的栅极堆叠可能具有相同的尺寸，也就是长度，或者它们可能具有变化的尺寸以提高器件性能。在本发明此处每个形成图案的栅极堆叠包括多晶硅栅极导体20和电介质帽22。光刻步骤包括将光刻胶涂敷到电介质帽层的顶面，将光刻胶暴露于期望图案的辐射，以及利用常规光刻胶显影剂显影暴露的光刻胶。光刻胶中的图案然后利用一个或多个干法刻蚀步骤转移到电介质帽层和多晶硅覆盖层。在一些实施方案中，形成图案的光刻胶可以在图案已经转移到电介质帽层之后去除。在其他实施方案中，形成图案的光刻胶在刻蚀已经完成之后去除。
可以在本发明中构成形成图案的栅极堆叠时使用的适当干法刻蚀工艺包括，但不局限于：反应离子刻蚀、离子束刻蚀、等离子刻蚀或激光烧蚀。使用的干法刻蚀工艺典型地对底层栅极电介质18具有选择性，因此该刻蚀步骤典型地不去除栅极电介质。但是，在一些实施方案中，该刻蚀步骤可能用来去除不受栅极堆叠保护的栅极电介质18的部分。湿法刻蚀工艺也可以用来去除不受栅极堆叠保护的栅极电介质18的部分。
接下来，电介质衬垫23在包括至少多晶硅栅极导体20的所有包含硅的暴露表面上形成。电介质衬垫23也可以延伸到半导体衬底12的水平表面上，如图2A中所示。电介质衬垫23可能包括任何电介质材料，包含氧化物、氮化物、氧氮化物或其任何组合。电介质衬垫23经由热生长工艺例如氧化、氮化或氧氮化形成。根据本发明，电介质衬垫23是其厚度典型地为大约1至大约10nm的薄层。
至少一个隔件24在每个形成图案的栅极堆叠的暴露侧壁上以及电介质衬垫顶上形成。该至少一个隔件24由绝缘体构成，例如氧化物、氮化物、氧氮化物和/或其任何组合，并且它典型地由与电介质衬垫23和电介质帽22不同的材料构成。优选地，由氮化物隔件形成。该至少一个隔件24通过沉积和刻蚀形成。注意，在形成隔件24时使用的刻蚀步骤也可以从衬底顶部去除电介质衬垫23，使得半导体衬底12的一部分暴露。半导体衬底12的暴露部分在图2A中标注为附图标记11。
该至少一个隔件24的宽度必须足够宽，使得(随后形成的)源极和漏极硅化物接触不会侵占栅极堆叠边缘的下面。典型地，当该至少一个隔件具有在底部测量时大约15至大约80nm的厚度时，源/漏极硅化物不会侵占栅极堆叠边缘的下面。
在隔件形成之后，源/漏极扩散区14在暴露部分11上形成到衬底12中。源/漏极扩散区14利用离子注入和退火步骤形成。退火步骤用来激活由先前注入步骤注入的掺杂物。离子注入和退火的条件对本领域技术人员众所周知。
接下来，如图2B中所示，包括共形电介质层26和平面化电介质28的材料堆叠在图2A中所示的整个结构上形成。根据本发明，共形电介质层26首先形成，之后是平面化电介质层28。共形电介质层26包括任何电介质材料，包括氧化物、氮化物和/或氧氮化物。特别地，共形电介质层26包括氮化物例如Si3N4。利用常规沉积工艺形成的共形电介质层具有沉积之后大约15至80nm的厚度。
在图2A中所示的结构上形成共形电介质层26之后，形成平面化电介质层28。平面化电介质层28包括氧化物，例如高密度氧化物或从TEOS沉积的氧化物。作为选择，平面化电介质层28可能包括掺杂硅酸盐玻璃，例如掺硼硅酸盐玻璃(BSG)或掺磷硅酸盐玻璃(PSG)，可旋涂聚合材料例如氢硅倍半氧烷(HSQ)或光刻胶。平面化电介质层28通过本领域技术人员众所周知的常规技术形成。在本发明此处形成的平面化电介质层28的厚度可能依赖于使用的材料类型而变化。典型地，平面化电介质层28具有大约50至大约100nm的厚度。根据本发明，栅极堆叠顶上的平面化层小于其在源/漏极区和沟槽隔离区上的厚度。
图2C和2D表示可以在本发明中使用以暴露电介质帽22的各种实施方案。图2C显示使用内刻蚀工艺的实施方案，而图2D显示使用化学机械抛光(CMP)工艺的实施方案。内刻蚀工艺包括可以选择性地去除在电介质帽22的顶面上延伸的平面化电介质层28和共形电介质层26的部分的至少一个时控刻蚀工艺。在一些实施方案中，平面化电介质层28的一部分首先内刻蚀，然后共形电介质层26的一部分使用不同的刻蚀工艺内刻蚀。可以在形成图2C中所示结构时使用的刻蚀工艺的实例包括对氮化物具有选择性的首先刻蚀氧化物的干法刻蚀工艺，之后是对氧化物具有选择性的刻蚀氮化物的干法刻蚀工艺。在形成图2D中所示结构时使用的CMP工艺是常规的且对本领域技术人员众所周知。
不管使用哪种技术(例如内刻蚀或CMP)，内刻蚀或CMP之后作为结果的结构具有暴露的电介质帽22。虽然两种实施方案都可以在本发明中使用，下面的附图说明已经经历内刻蚀工艺的结构。应当注意，已经由CMP平面化的结构也可以经历下面的过程。
暴露的电介质帽22从每个栅极区16L和16R去除，使得底层多晶硅栅极导体20暴露。在该步骤已经执行之后形成的作为结果的结构在例如图2E中显示。电介质帽22在本发明中通过利用从该结构中去除电介质帽材料的刻蚀工艺，湿法或干法而去除。虽然干法刻蚀工艺例如反应离子刻蚀(RIE)、离子束刻蚀(IBE)和等离子刻蚀可以使用，湿法刻蚀工艺在去除电介质帽22时使用是优选的。可以用来去除电介质帽22的湿法刻蚀工艺的实例包括稀释氢氟酸(DHF)。在电介质帽22和平面化电介质层28包含氧化物的实施方案中，该步骤也去除栅极区之间的剩余平面化电介质层28。这同样在图2E中显示。在该情况下，共形电介质层26的剩余部分保护包含源/漏极区14的衬底的部分。
在从多晶硅栅极导体20顶部刻蚀帽层电介质22之后，执行第一自对准硅化工艺以消耗形成全硅化金属栅极30的多晶硅栅极导体20。第一自对准硅化工艺在图2F中示例。第一自对准硅化工艺的第一步骤包括在图2E中所示的结构顶上沉积覆盖硅化物金属。该硅化物金属可以使用任何常规沉积工艺，包括例如溅射、化学汽相沉积、蒸发、化学溶液沉积、电镀等沉积。该硅化物金属可以与形成(随后形成和描述的)硅化源/漏极区时使用的金属相同或不同。
硅化物金属可以包含Ti，Hf，Ta，W，Co，Ni，Pt，Pd或其合金中至少一种。在一种实施方案中，硅化物金属是Co；CoSi2使用两步骤退火工艺形成。在本发明的另一种实施方案中，硅化物金属是Ni或Pt；NiSi和PtSi使用单次退火步骤形成。
硅化物金属厚度被选择以便形成具有特定MOS器件的适当功函数的硅化物相态，并且消耗全部多晶硅栅极导体20。例如，NiSi具有4.65eV的功函数，并且如果初始多晶硅高度是50nm，所需的Ni的量大约为27nm。CoSi2具有4.45eV的功函数，并且如果初始多晶硅高度是50nm，所需的Co的量是大约14nm。虽然给定的硅化物金属厚度是仅消耗多晶硅所必需的量，如果厚度超出大约10％以保证消耗完成是优选的。
在一些实施方案(没有显示)中，氧扩散阻挡层例如TiN或W在退火之前在硅化物金属顶上形成。
特别地，自对准硅化物退火包括用来在结构中形成第一硅化物相态的第一退火；该第一硅化物相态可能表示或可能不表示金属硅化物的最低电阻率相态。第一退火典型地在低于第二退火步骤的温度执行。典型地，可能形成或可能不形成高电阻硅化物相态材料的第一退火步骤在大约300°至大约600℃的温度使用连续加热法或各种陡变和浸吸加热循环执行。更优地，第一退火步骤在大约350°至大约550℃的温度执行。
自对准硅化物退火(第一和第二)在一气氛(例如He，Ar，N2或合成气体)中执行。栅极硅化物退火步骤可能使用不同的气氛或者退火步骤可能在相同的气氛中执行。例如，He可能在两个退火步骤中使用，或者He可能在第一退火步骤中使用而合成气体可能在第二退火步骤中使用。
接下来，使用选择性湿法刻蚀步骤以从结构去除任何不起反应的硅化物金属。对于一些金属硅化物，自对准硅化工艺可以在此处停止，因为多晶硅被消耗并且第一硅化物相态的电阻率接近该相态的最小值。这是Ni和Pt的情况。在其他情况下，例如当Co或Ti用作硅化物金属时，需要第二更高温度的退火以消耗剩余的多晶硅并且形成第二硅化物相态材料。在该实施方案中，第一硅化物相态是高电阻率相态硅化物材料，而第二硅化物相态材料是较低电阻率相态硅化物材料。
第二退火步骤在大约600℃至大约800℃的温度使用连续加热法或各种陡变和浸吸加热循环执行。更优地，第二退火步骤在大约650℃至大约750℃的温度执行。
图2F显示全硅化金属栅极30形成之后的结构。全硅化金属栅极30位于先前由多晶硅栅极导体20占据的区域中隔件24之间的栅极电介质18顶上。
在本发明的一些实施方案中并且如果先前没有执行，栅极区之间平面化电介质层28的剩余部分使用选择性刻蚀工艺去除。每个栅极区之间共形电介质层26的剩余部分然后使用从该结构选择性地刻蚀共形电介质材料的刻蚀工艺去除。本发明的该步骤暴露包含源/漏极区14的衬底12的部分。
然后源极和漏极硅化物接触32(下文的源/漏极硅化物)使用自对准硅化工艺形成，其包括步骤：在包括源/漏极扩散区11的衬底12的暴露表面上沉积硅化物金属，在硅化物金属上可选地沉积氧扩散阻挡材料例如TiN，第一退火以形成硅化物，选择性刻蚀任何不起反应的材料，包括阻挡材料(如果使用的话)，如果需要的话，执行第二退火步骤。本发明的步骤在图2G中显示。
当半导体衬底不包含硅时，一层硅(没有显示)可以在半导体衬底12的暴露表面上生长，并且可以在形成源/漏极硅化物接触时使用。
在形成源/漏极硅化物32时使用的硅化物金属包括能够与硅反应以形成金属硅化物的任何金属。如果衬底不包含硅，那么金属硅化物需要包括将与其他衬底材料形成硅化物的金属，例如，Ni对于SiGe表面。这种金属的实例包括，但不局限于：Ti，Ta，W，Co，Ni，Pt，Pd及其合金。在一种实施方案中，Co是优选金属。在这种实施方案中，第二退火步骤是必需的。在另一种实施方案中，Ni或Pt是优选的。在该实施方案中，第二退火步骤典型地不执行。
硅化源/漏极区32可以利用上面形成硅化栅极时描述的条件形成。利用上述过程形成的源/漏极硅化物，也就是硅化源/漏极区32自对准到栅极区16R或16L的边缘。特别地，硅化源/漏极区32的外边缘与电介质衬垫23和隔件24的边缘对准。硅化源/漏极区32具有小于50nm的厚度(垂直测量)，大约15至大约30nm的厚度更典型。
在本发明的工艺中，在形成硅化源/漏极区和硅化金属栅极时使用的硅化金属可以包括可以增强金属硅化物形成的合金添加剂。可以在本发明中使用的合金添加剂的实例包括，但不局限于：C，Al，Ti，V，Cr，Mn，Fe，Co，Ni，Cu，Ge，Zr，Nb，Mo，Ru，Rh，Pd，Ag，In，Sn，Hf，Ta，W，Re，Ir，Pt或其混合物，限制条件是合金添加剂与在形成硅化物时使用的材料不相同。当存在时，合金添加剂以大约0.1至50原子百分比的量存在。合金添加剂可以作为掺杂材料引入到硅化物金属层或者它可以是退火之前在硅化物金属层上形成的一层。
应当注意，虽然上面描述不包括凸起的源/漏极区的初始结构，本发明也考虑凸起的源/漏极区在初始结构中的存在。凸起的源/漏极区利用对本领域技术人员众所周知的常规技术形成。特别地，凸起的源/漏极区通过在注入源/漏极区之前在衬底上沉积任何含硅层，例如外延硅、非晶硅、SiGe等形成。
除了硅化源/漏极区在硅化金属栅极之后形成的上述实施方案之外，本发明也考虑硅化源/漏极区在硅化金属栅极之前形成的实施方案。在这种实施方案中，硅化源/漏极区可以在隔件24形成之后，在形成共形电介质层26之前在结构上形成。
现在参考显示本发明第二方法的图3A-3E。在该第二方法中，使用光刻胶(负性或正性)和干法刻蚀来去除位于多晶硅栅极导体20顶上的电介质帽22。特别地，第二方法从首先提供图3A中所示的结构50开始。结构50类似于图2A中所示的结构10，除了电介质衬垫23不存在。虽然，没有显示电介质衬垫23，本发明考虑它存在的实施方案。图3A中所示的结构50包括衬底12，其具有位于半导体衬底12表面上的两个栅极区16L和16R。每个栅极区，也就是16R和16L包括栅极电介质18，多晶硅栅极导体20，电介质帽22，隔件24和源/漏极区14。源/漏极区14位于半导体衬底12内。
图3A中所示的初始结构使用上面用于制造图2A中所示结构10的第一实施方案中描述的技术制造。
根据本发明的第二实施方案，负性光刻胶(或者作为选择，正性光刻胶)52然后在整个结构上形成，提供图3B中所示的结构。术语“负性光刻胶”表示在不由掩模的不透明区域保护以免受暴露的区域中保留，而由显影剂在被保护的区域中去除的光刻胶。因此，光刻胶的未暴露区域在显影之后保留，从而掩模的负像保留。在本发明中使用的负性光刻胶52因此包括当曝光时从可溶解状态变成不可溶解状态的任何光刻胶材料。这种负性光刻胶是常规的并且对本领域技术人员众所周知。
除了负性光刻胶之外，本发明也考虑使用正性光刻胶。与负性光刻胶相比较，使用正性光刻胶的差别在于暴露的正性光刻胶当暴露于辐射时变得可溶解。因此，暴露区域显影并去除。这种正性光刻胶也对本领域技术人员众所周知。正性光刻胶的使用不改变下面描述的处理步骤。使用的光刻胶的特定类型取决于使用的掩模的极性，如对本领域技术人员众所周知的。
光刻胶52使用对本领域技术人员众所周知的常规沉积工艺例如旋涂而涂敷到图3A中所示的结构。涂敷的光刻胶52的厚度可能变化，只要其顶面在电介质帽22的顶面之上。
图3C显示将光刻胶暴露于辐射并且显影在每个栅极区16L和16R上的光刻胶52的区域之后的结构。暴露和显影工艺包括对本领域技术人员众所周知的常规光刻技术。注意，在该结构中，多晶硅栅极导体20顶上每个电介质帽22的顶面被暴露。
接下来，如图3D中所示，电介质帽22从结构去除使得底层的多晶硅栅极导体20被暴露。根据本发明的该实施方案，电介质帽22利用与光刻胶相比较选择性去除电介质帽的干法刻蚀工艺去除。例如，反应离子刻蚀或激光束刻蚀离子束刻蚀可以用来选择性地去除电介质帽22。
在电介质帽22去除之后，剩余的光刻胶52从结构去除，提供图3E中所示的结构。然后执行上面形成硅化金属栅极和硅化源/漏极区时描述的处理。作为结果的结构类似于图2G中描绘的结构，除了电介质衬垫23不一定存在。
另外，第二实施方案也考虑硅化源/漏极区在光刻胶(负性或正性)形成之前形成的情况。
现在参考图4A-4D，其是说明光刻胶与剥离层一起使用的本发明第二方法的实施方案的图示。本发明的该方法通过提供图4A中所示的结构60开始。该结构包括衬底12，其具有位于半导体衬底12表面上的两个栅极区16L和16R。每个栅极区，也就是16R和16L包括栅极电介质18，多晶硅栅极导体20，电介质帽22，隔件24和源/漏极区14。源/漏极区14位于半导体衬底12内。光刻胶(负性或正性)52位于衬底12以及栅极区16L和16R顶上。剥离层62围绕栅极区16L和16R。
特别地，剥离层62位于栅极堆叠周围以及光刻胶下面。剥离层62是能够在化学溶剂中从衬底分离的弱粘附层。如本领域技术人员众所周知的，剥离层上面的材料被去除。特别地，在本发明中，一旦电介质帽被去除，硅化物金属沉积在暴露的多晶硅栅极导体上，此后剩余的剥离层和光刻胶被去除。
图4A中所示的初始结构使用上面用于制造图2A中所示结构10的第一实施方案中描述的技术以及关于制造图3B中所示结构描述的处理技术来制造。图4A中所示结构的差别在于在涂敷光刻胶之前，剥离层62在每个栅极堆叠周围形成。剥离层62利用已知的沉积工艺例如自旋工艺形成。剥离层62的厚度可能依赖于使用的材料以及光刻胶52的厚度而变化。典型地，剥离层62具有大约50至大约200nm的厚度，大约100至大约150nm的厚度更典型。通常的剥离材料对本领域技术人员已知。
然后涂敷光刻胶52，此后光刻胶52如上面在第二方法中描述地暴露和显影，提供暴露位于每个电介质帽22顶面层上的剥离层62的开口。在暴露每个栅极区上的剥离层62之后，暴露的剥离层62被去除，暴露电介质帽22的底层表面。参看图4B。暴露的电介质帽22然后利用本发明第二方法中描述的、与光刻胶52相比较选择性地去除电介质帽22的干法刻蚀工艺从结构去除。该结构在例如图4C中显示。
接下来，如图4D中所示，光刻胶52利用本领域中众所周知的常规剥离工艺从结构去除。例如，剥离工艺可以包括分离先前没有去除的剩余剥离层62的湿法刻蚀工艺。如上所述的处理，也就是栅极的硅化现在发生。作为选择，金属硅化物可以在剥离工艺之前在暴露的多晶硅栅极导体上形成。这避免在硅化步骤期间使用选择性湿法刻蚀工艺的需求，因为除了多晶硅栅极导体之外，没有金属硅化物在该结构的其他区域上存在。在剥离之前不需要硅化，因为在剥离工艺之后，硅化物金属仅存在于多晶硅栅极顶上。
硅化源极和漏极区可以在结构上形成剥离层62和光刻胶52之前或者硅化物金属栅极形成之后形成。
本发明的第三方法在图5A-5I中显示。在本发明的该优选方法中，使用光刻级来提供到栅极级的精确对准。图5A显示在本发明的该实施方案中使用的初始结构70。初始结构70包括衬底12，其具有位于半导体衬底12表面上的两个栅极区16L和16R。每个栅极区，也就是16R和16L包括栅极电介质18，多晶硅栅极导体20，电介质帽22，隔件24和源/漏极区14。源/漏极区14位于半导体衬底12内。图5A中所示的初始结构使用上面用于制造图2A中所示结构10的第一方法中描述的技术制造，除了电介质衬垫23不存在。
接下来，如图5B中所示，平面化材料72例如BSG，PSG或氧化物涂敷到初始结构70。优选地，本发明的该实施方案中的平面化材料70是有机材料。平面化材料72如本发明第一方法中描述地形成。
掩蔽层74例如氧化物然后利用常规沉积工艺在平面化材料72上形成。掩蔽层74典型地具有沉积之后大约25至大约75nm的厚度。掩蔽层74然后通过光刻和刻蚀形成图案。这些步骤在图5D-5F中显示。特别地，图5D显示光刻胶76在掩蔽层顶上形成之后的结构。图5E显示光刻胶76已经经由曝光和显影形成图案之后的结构，并且图5F显示图案已经从光刻胶76转移到掩蔽层74中之后的结构。图案的转移由刻蚀工艺例如反应离子刻蚀或另一种类似干法刻蚀工艺而发生。
接下来，如图5G中所示，图案由同样消耗光刻胶76的干法刻蚀工艺转移到平面化材料72中。例如，反应离子刻蚀(RIE)可以用来将图案转移到平面化材料中并且消耗光刻胶。注意，该步骤暴露电介质帽22的顶面。
电介质帽22和剩余的掩蔽层74然后利用上面本发明第二方法中描述的干法刻蚀工艺去除，提供图5H中所示的结构。在电介质帽22的去除期间，底层多晶硅栅极导体20被暴露。剩余的平面化材料72然后被剥离，并且可以如上所述执行全硅化金属栅极和硅化源/漏极区的处理。作为选择，硅化源/漏极区可以在结构上形成平面化材料72之前形成。如上所述的剥离层也可以在该方法中使用。
图5I显示平面化材料72已经去除之后的结构。
图6A-6D显示平面化材料72如何保护底层材料并且防止如本领域技术人员已知的光刻和干法刻蚀方法固有的CD偏置和失对准。注意，这些附图中的单元与图5A-5I中所示的相同。图6A-6D中所示过程的意义在于即使在增加的CD或覆盖不匹配的情况下，源极和漏极区以及沟槽隔离区仍然被保护。注意，图6D中所示的结构可以如上所述处理，使得全硅化金属栅极和硅化源/漏极区在那里形成。
图7A-7E和图8A-8F显示剥离层78结合平面化材料72使用的实施方案。在这些实施方案中使用的基本处理步骤和材料已经在上面更详细地描述。因此，不需要在这里重复处理步骤。层78是剥离层。注意，剥离层78与先前附图中描绘的剥离层62是相同的材料。
图7A-7E说明例如图5A-5I中所示的平面化有机方案如何可以结合剥离层使用。在这些附图中，剥离层78，平面化有机层72，包含第一硬掩模73和第二硬掩模74的堆叠被使用并且以指示的次序沉积。光刻胶76然后涂敷并形成图案。光刻胶图案首先转移到硬掩模中，此后转移到平面化有机层72中，同时消耗光刻胶76。然后电介质帽上的剥离层78以及底层电介质帽22如上所述去除。然后附图中标注为90的金属硅化物涂敷在电介质帽的暴露表面上，然后剩余的剥离层以及剥离层上的材料层被去除。然后执行至少一次硅化物退火。
图8A-8F描述电介质帽22已经去除之后，平面化有机层72可以通过各向同性刻蚀轻微底切的不同实施方案。该实施方案将使得剥离处理更加稳健。
应当注意，在上述各种实施方案中，衬垫23可以使用。而且，在使用光刻胶的实施方案中，剥离技术可以使用。
如上所述，本发明的各种方法提供具有全硅化金属栅极和相邻硅化源/漏极区的MOS结构，其中硅化源漏极区具有比全硅化金属栅极薄的厚度。特别地，硅化金属栅极的厚度大于
Figure C200580022861D0027172225QIETU
而硅化源/漏极区的厚度小于
Figure C200580022861D0027172241QIETU
优选地小于
Figure C200580022861D0027172255QIETU
甚至更优地小于
Figure C200580022861D0027172307QIETU
虽然本发明已经关于其优选实施方案特别地显示并描述，本领域技术人员应当理解，可以进行形式和细节的前述和其他改变而不背离本发明的本质和范围。因此本发明打算并不局限于描述和说明的确切形式和细节，但是在附加权利要求的范围内。

Claims (56)

1.一种半导体结构，包括由第一硅化物金属形成的具有第一厚度的全硅化金属栅极，以及由第二硅化物金属形成的具有第二厚度的相邻硅化源极和漏极区，其中所述第二厚度小于第一厚度，并且所述硅化源极和漏极区与至少包括该全硅化金属栅极的栅极区的边缘对准，所述全硅化金属栅极具有直接与氮化物隔件接触的侧壁，其中硅化源极和漏极区包括与全硅化金属栅极不同的硅化物金属，其中全硅化金属栅极的金属元素不在硅化源极和漏极区中存在。
2.根据权利要求1的半导体结构，其中所述第一厚度大于并且第二厚度小于
Figure C200580022861C0002081834QIETU
3.根据权利要求2的半导体结构，其中所述第二厚度小于
Figure C200580022861C0002081821QIETU
4.根据权利要求2的半导体结构，其中所述第二厚度小于
Figure C200580022861C0002081814QIETU
。
5.根据权利要求1的半导体结构，其中全硅化金属栅极包括Ti，Ta，W，Co，Ni，Pt，Pd或其合金中的至少一种的硅化物，硅化源极和漏极区包括Ti，Ta，W，Co，Ni，Pt，Pd或其合金中的至少一种硅化物。
6.根据权利要求1的半导体结构，其中所述第一硅化物金属包括NiPtSi，并且所述第二硅化物金属包括NiSi。
7.根据权利要求1的半导体结构，其中所述第一硅化物金属包括NiSi，NiPtSi或其组合，并且所述第二硅化物金属包括CoSi2。
8.一种金属氧化物半导体器件，包括半导体衬底，半导体衬底具有位于其表面上的硅化源极和漏极区，所述硅化源极和漏极区具有小于
Figure C200580022861C00031
的厚度，并且自对准到包括具有大于
Figure C200580022861C00032
厚度的全硅化金属栅极的栅极区的边缘，所述全硅化金属栅极具有直接与氮化物隔件接触的侧壁，其中硅化源极和漏极区包括与全硅化金属栅极不同的硅化物金属，其中全硅化金属栅极的金属元素不在硅化源极和漏极区中存在。
9.根据权利要求8的金属氧化物半导体器件，其中所述硅化源极/和漏极区的所述厚度小于
Figure C200580022861C00033
10.根据权利要求8的金属氧化物半导体器件，其中所述硅化源极和漏极区的所述厚度小于
11.根据权利要求8的金属氧化物半导体器件，其中全硅化金属栅极包括Ti，Ta，W，Co，Ni，Pt，Pd或其合金中的至少一种的硅化物，硅化源极和漏极区包括Ti，Ta，W，Co，Ni，Pt，Pd或其合金中的至少一种硅化物。
12.根据权利要求8的金属氧化物半导体器件，其中所述全硅化金属栅极包括NiPtSi，并且所述硅化源极和漏极区包括NiSi。
13.根据权利要求8的金属氧化物半导体器件，其中所述全硅化金属栅极包括NiSi，NiPtSi或其组合，并且所述硅化源极和漏极区包括CoSi2。
14.一种形成金属氧化物半导体结构的方法，包括步骤：
提供步骤，提供包括至少一个图案化的栅极叠层以及源极和漏极区的结构，所述至少一个图案化的栅极叠层包括多晶硅栅极导体、位于多晶硅栅极导体上的电介质帽、至少在所述多晶硅栅极导体的侧壁上的电介质衬垫、以及在所述电介质衬垫上和在与至少该多晶硅栅极导体邻接的侧壁上的隔件；
在其中顶部至少包括一个图案化的栅极叠层的结构上沉积包括共形电介质层和平面化电介质层的材料叠层；
去除共形电介质层和平面化电介质层的部分以暴露所述电介质帽；
去除暴露的电介质帽以暴露多晶硅栅极导体；
将多晶硅栅极导体转变成全硅化金属栅极；
暴露所述源极和漏极区；以及
自对准硅化所述源极和漏极区，形成具有小于全硅化金属栅极的厚度的硅化源极和漏极区。
15.根据权利要求14的方法，其中步骤被修改使得硅化源极和漏极区在提供步骤中形成。
16.根据权利要求14的方法，其中所述去除共形电介质层和平面化电介质层的所述部分包括内刻蚀工艺。
17.根据权利要求14的方法，其中所述去除共形电介质层和平面化电介质层的所述部分包括化学机械抛光。
18.根据权利要求14的方法，其中所述去除暴露的电介质帽使用刻蚀工艺。
19.根据权利要求18的方法，其中所述刻蚀工艺包括采用稀释氢氟酸的湿法刻蚀。
20.根据权利要求14的方法，其中所述将多晶硅栅极导体转变成全硅化金属栅极使用自对准硅化工艺。
21.根据权利要求20的方法，其中所述自对准硅化工艺包括形成可以与多晶硅反应以在暴露的多晶硅栅极导体上形成金属硅化物的至少一种金属、第一退火以形成第一硅化物相态、去除任何未反应的金属、以及可选的第二退火以将第一硅化物相态转变成第二硅化物相态。
22.根据权利要求21的方法，其中所述第一退火在300°至600℃的温度执行。
23.根据权利要求21的方法，其中所述可选的第二退火在600°至800℃的温度执行。
24.根据权利要求21的方法，其中所述第一退火和所述可选的第二退火在包括He，Ar，N2或合成气体的气氛中进行。
25.根据权利要求14的方法，其中所述全硅化金属栅极包括NiSi或NiSiPt，并且所述硅化源极漏极区包括CoSi2。
26.根据权利要求14的方法，其中所述全硅化金属栅极包括NiSi或NiSiPt，并且所述硅化源极漏极区包括NiSi。
27.一种形成金属氧化物半导体结构的方法，包括步骤：
提供步骤，提供包括至少一个图案化的栅极叠层以及源极和漏极区的结构，所述至少一个图案化的栅极叠层包括多晶硅栅极导体、位于多晶硅栅极导体上的电介质帽、以及在与至少多晶硅栅极导体邻接的侧壁上的隔件；
在包括所述至少一个图案化的栅极叠层的结构的顶上构成图案化的光刻胶，所述图案化的光刻胶包含暴露所述电介质帽的开口；
利用干法刻蚀工艺选择性地去除暴露的电介质帽以暴露多晶硅栅极导体；
去除图案化的光刻胶；
将多晶硅栅极导体转变成全硅化金属栅极；以及
自对准硅化所述源极和漏极区，形成具有小于全硅化金属栅极的厚度的硅化源极和漏极区。
28.根据权利要求27的方法，其中步骤被修改使得硅化源极和漏极区在提供步骤中形成。
29.根据权利要求27的方法，其中所述图案化的光刻胶包括负性光刻胶。
30.根据权利要求27的方法，其中所述图案化的光刻胶包括正性光刻胶。
31.根据权利要求27的方法，还包括涂敷剥离层，使得剥离层围绕所述至少一个图案化的栅极叠层。
32.根据权利要求31的方法，其中在图案化的栅极叠层的顶上的剥离层的一部分在去除所述电介质帽之前被去除。
33.根据权利要求31的方法，其中所述剥离层上图案化的光刻胶在选择性地去除电介质帽之后但是在将多晶硅栅极导体转变成全硅化金属栅极之前使用剥离工艺去除。
34.根据权利要求33的方法，其中所述将多晶硅栅极导体转变成全硅化金属栅极利用第一退火以及可选地包括第二退火，其间不使用选择性刻蚀。
35.根据权利要求27的方法，其中所述选择性地去除所述暴露的电介质帽使用干法刻蚀工艺。
36.根据权利要求27的方法，其中所述转变步骤包括形成可以与多晶硅反应以在所述暴露的多晶硅栅极导体上形成金属硅化物的至少一种金属、第一退火以形成第一硅化物相态、去除任何未反应的金属、以及可选的第二退火以将第一硅化物相态转变成第二硅化物相态。
37.根据权利要求36的方法，其中所述第一退火在300°至600℃的温度执行。
38.根据权利要求36的方法，其中所述可选的第二退火在600°至800℃的温度执行。
39.根据权利要求36的方法，其中所述第一退火和所述可选的第二退火在包括He，Ar，N2或合成气体的气氛中进行。
40.根据权利要求27的方法，其中所述全硅化金属栅极包括NiSi或NiSiPt，并且所述硅化源极漏极区包括CoSi2。
41.根据权利要求27的方法，其中所述全硅化金属栅极包括NiSi或NiSiPt，并且所述硅化源极漏极区包括NiSi。
42.一种形成金属氧化物半导体结构的方法，包括步骤：
提供步骤，提供包括至少一个图案化的栅极叠层以及源极和漏极区的结构，所述至少一个图案化的栅极叠层包括多晶硅栅极导体、位于多晶硅栅极导体之上的电介质帽、以及在与至少多晶硅栅极导体邻接的侧壁上的隔件；
在其中顶部包括至少一个图案化的栅极叠层的结构上沉积包括平面化材料、掩蔽层和光刻胶的叠层；
对叠层图案化以暴露电介质帽；
利用干法刻蚀工艺选择性地去除暴露的电介质帽以暴露多晶硅栅极导体；
去除图案化的叠层；
转变步骤，将多晶硅栅极导体转变成全硅化金属栅极；以及
自对准硅化所述源极和漏极区，形成具有小于全硅化金属栅极的厚度的硅化源极和漏极区。
43.根据权利要求42的方法，其中步骤被修改使得硅化源极和漏极区在提供步骤中形成。
44.根据权利要求42的方法，其中所述光刻胶包括负性光刻胶。
45.根据权利要求42的方法，其中所述光刻胶包括正性光刻胶。
46.根据权利要求42的方法，还包括涂敷剥离层，使得剥离层围绕所述至少一个图案化的栅极叠层。
47.根据权利要求46的方法，其中在图案化的栅极叠层的顶上的剥离层的一部分在去除所述电介质帽之前被去除。
48.根据权利要求46的方法，其中剥离层上图案化的光刻胶在选择性地去除电介质帽之后但是在将多晶硅栅极导体转变成全硅化金属栅极之前使用剥离工艺去除。
49.根据权利要求48的方法，其中所述将多晶硅栅极导体转变成全硅化金属栅极利用第一退火以及可选地包括第二退火，其间不使用选择性刻蚀。
50.根据权利要求42的方法，其中所述选择性地去除所述暴露的电介质帽使用干法刻蚀工艺。
51.根据权利要求42的方法，其中所述转变步骤包括形成可以与多晶硅反应以在暴露的多晶硅栅极导体上形成金属硅化物的至少一种金属、第一退火以形成第一硅化物相态、去除任何未反应的金属、以及可选的第二退火以将第一硅化物相态转变成第二硅化物相态。
52.根据权利要求51的方法，其中所述第一退火在300°至600℃的温度执行。
53.根据权利要求51的方法，其中所述可选的第二退火在600°至800℃的温度执行。
54.根据权利要求51的方法，其中所述第一退火和所述可选的第二退火在包括He，Ar，N2或合成气体的气氛中进行。
55.根据权利要求42的方法，其中所述全硅化金属栅极包括NiSi或NiSiPt，并且所述硅化源极漏极区包括CoSi2。
56.根据权利要求42的方法，其中所述全硅化金属栅极包括NiSi或NiSiPt，并且所述硅化源极漏极区包括NiSi。
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