JPH07176626A - 半導体集積回路の形成方法 - Google Patents

半導体集積回路の形成方法

Info

Publication number
JPH07176626A
JPH07176626A JP6287231A JP28723194A JPH07176626A JP H07176626 A JPH07176626 A JP H07176626A JP 6287231 A JP6287231 A JP 6287231A JP 28723194 A JP28723194 A JP 28723194A JP H07176626 A JPH07176626 A JP H07176626A
Authority
JP
Japan
Prior art keywords
layer
conductor layer
conductor
type well
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6287231A
Other languages
English (en)
Inventor
Kuo-Hua Lee
リー クォ−ヒャー
Horng-Dar Lin
リン ホーン−ダー
Ran-Hong Yan
ヤン ラン−ホン
Chen-Hua D Yu
ダグラス ユー チェン−ホァ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
AT&T Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc, AT&T Corp filed Critical American Telephone and Telegraph Co Inc
Publication of JPH07176626A publication Critical patent/JPH07176626A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/02—Contacts, special

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 ｎ+領域とｐ+領域に跨るゲート用導電体に相
互拡散が発生しないような半導体集積回路の形成方法を
提供することである。 【構成】 本発明によれば、基板の上に誘電体層を形成
し、この誘電体層の上に第１導電体層を形成する。開口
をこの第１導電体層に形成する。その後、第２導電体層
をこの第１導電体層の上に形成する。そして、この第１
導電体層と第２導電体層をパターン化して、２つのゲー
トを形成し、この２つのゲートは第２導電体層によって
は、電気的に導通するが、第１導電体層では導通しない
ように形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路の形成方
法に関する。
【０００２】
【従来の技術】多くのＣＯＭＳ集積回路はＰＭＯＳ素子
とＮＭＯＳ素子の両方に対し、ｎ+のゲート材料を用い
ている。しかし、このゲートの長さが短くなると、ＰＭ
ＯＳ素子とＮＭＯＳ素子の両方に対し、ｐ+のゲートを
用いる傾向にある。ｐ+ゲート（すなわち、表面チャネ
ル素子）を有するＰＭＯＳトランジスタは、良好な短い
チャネル特性としきい電圧を有し、これはｎ+ゲート
（すなわち、埋め込みチャネル素子）を有するＰＭＯＳ
素子よりはチャネル長さに対する依存性が少ない。ｐ+
ゲートを有するＮＭＯＳトランジスタは、様々なＣＭＯ
Ｓの応用に対し、十分満足できるものである。
【０００３】ある種のＣＭＯＳ集積回路はｎ+ゲートと
ｐ+ゲートの両方を用いている。しかし、ｎ+ドープ領域
を有するゲートがｐ+ドープ領域を有するゲートと接触
すると、ドーパントの相互拡散が起こり、素子の機能の
制御が失われる。この問題はゲートがウエルの境界と交
差するような場所で発生する。ｐ型ウエルの上のゲート
部分はｎ+でドープされているが、同一のゲート部分は
ｎ型ウエルの上ではｐ+にドープされている。
【０００４】このような問題を窒化チタン導体でもっ
て、ゲートランナーをキャッピング（被覆）することに
よりこのウエル境界に跨る導電領域の相互拡散が発生す
ることを防止することにより、この問題を解決しようと
した。しかし、このアプローチでは、相互拡散の可能性
は減らすために、熱処理プロセスを制限する必要があ
る。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、ｎ+領域とｐ+領域に跨るゲート用導電体に相互拡散
が発生しないような半導体集積回路の形成方法を提供す
ることである。
【０００６】
【課題を解決するための手段】本発明によれば、基板の
上に誘電体層を形成し、この誘電体層の上に第１導電体
層を形成する。開口をこの第１導電体層に形成する。そ
の後、第２導電体層をこの第１導電体層の上に形成す
る。そして、この第１導電体層と第２導電体層をパター
ン化して、２つのゲートを形成し、この２つのゲートは
第２導電体層によっては、電気的に導通するが、第１導
電体層では導通しないように形成する。
【０００７】
【実施例】図１において、基板１１はシリコン、ドープ
シリコンとエピタキシャルシリコン等で形成されてい
る。この基板はその上に他の半導体材料が堆積されるよ
うな材料を意味する。この基板１１上にｐ型ウエル１３
とｎ型ウエル１５とが形成されている。本発明は単一タ
ブのＣＭＯＳ素子にも適用できるものである。このｐ型
ウエル１３とｎ型ウエル１５との間にフィールド酸化物
１７が形成される。
【０００８】フィールド酸化物１７が形成された後、ゲ
ート酸化物層としての誘電体層１９が成長する。その厚
さは約１００Ａ（以下オングストロームの略号として用
いる）である。次に、ポリシリコン製の第１導電体層２
１が誘電体層１９の上に堆積されて、その厚さは約１０
００Ａである。最後に、この第１導電体層２１の上にケ
イ化物層２３が形成される。このケイ化物層２３は耐火
金属ケイ化物層、例えば、タングステンケイ化物層で、
通常スパッタリングにより形成される。ｐ型ウエル１３
の上の第１導電体層２１の部分には、ｎ型のドーパント
が注入され、ｎ型ウエル１５の上の第１導電体層２１の
部分には、ｐ型のドーパントが注入される。その注入方
法は公知である。例えば、ケイ化物層を形成する前に、
ウエルの１つの上のポリシリコン層をカバーするよう
に、レジストパターン化して、この露出したシリコン層
をイオン注入でドーピングする。
【０００９】第１導電体層２１をドーピングする好まし
い方法は、ケイ化物層２３が形成された後行うことであ
る。ケイ化物層２３をマスクして、適当なドーパントを
ケイ化物層２３内にイオン注入する。その後、このドー
パントをケイ化物層２３からその下の第１導電体層２１
に移動させる。
【００１０】上記のように誘電体層１９、第１導電体層
２１、ケイ化物層２３がブランケット堆積した後に、図
２に示すように開口６０をフィールド酸化物１７の上に
形成して、ｐ型ウエル１３とｎ型ウエル１５との間の境
界６１の上に跨るようにする。この開口６０は誘電体層
１９、第１導電体層２１、ケイ化物層２３をエッチング
して、フィールド酸化物１７の上部を露出するための通
常のリソグラフ技術でもって形成される。
【００１１】次に、図３において、ブランケット層とし
ての第２導電体層３１が堆積される。この第２導電体層
３１は、例えば、窒化チタン製、あるいは十分に低いシ
ート抵抗および低拡散性を有する他の材料である。この
第２導電体層３１はハードマスクエッチングに適切な材
料の層、例えば、プラズマで強化したＴＥＯＳ層３３に
よりカバーされるのが好ましい。
【００１２】次に、図３において、ハードマスクとし
て、ＴＥＯＳ層３３を用いて、図４の第２ゲート４１を
規定する（例えば、ＴＥＯＳ層３３はパターン化された
フォトレジストを介してエッチングし、その後、このパ
ターン化されたＴＥＯＳ層３３をハードマスクとして用
いて、その下の第２導電体層３１、ケイ化物層２３、第
１導電体層２１、誘電体層１９をエッチングしてもよ
い）。その結果、図４において、第２導電体層３１は、
第１ゲート３１と第２ゲート４１と中央の窪みにより、
分離されることになる。ただし、これらのゲート３１，
４１は、第２導電体層３１から形成されている。第２ゲ
ート４１を形成するためのこのマスクは開口６０と整合
し、その結果、ｐ+ポリシリコン層５２１はｎ+ポリシリ
コン層４２１とは接触しない。
【００１３】第２ゲート４１はｐ型ウエル１３の上でｎ
+にドープされたポリシリコン層４２１とｎ型ウエル１
５の上でｐ+にドープされたポリシリコン層５２１を有
する。このエッチングプロセスは整合して、実行される
ために、ｎ+ポリシリコン層４２１とｐ+ポリシリコン層
５２１との間で（酸化物層４１９と５１９との間、ある
いは、ケイ化物層４２３と５２３との間）構成材料は連
続していない。
【００１４】図４から分かるように、第２導電体層３１
はｎ+ポリシリコン層４２１とｐ+ポリシリコン層５２１
との間の導電性をｎ型のドーパントとｐ型のドーパント
の相互拡散なしに保持する。ｎ+ポリシリコン層４２１
はｐ+ポリシリコン層５２１から開口６０が形成されて
いるために分離されている。
【００１５】半導体集積回路形成するためのその後のプ
ロセスとしては、イオン注入あるいは他の手段により３
５を形成する。さらに、誘電体の堆積、ランナーの形成
のようなその後の半導体集積回路の製造方法が実行され
る。
【００１６】
【発明の効果】以上述べたように、本発明の半導体集積
回路の製造方法によれば、第２導電体層３１と第２ゲー
ト４１を形成することにより、ｎポリシリコン層４２１
とｐ+ポリシリコン層５２１とは電気的には導通してい
るが、構成材料は連続していないために、ドーパントイ
オンの相互拡散発生がしないという利点がある。
【図面の簡単な説明】
【図１】本発明の一実施例を表す部分断面斜視図。
【図２】図１に示す一実施例に対し開口が形成された状
態を表す図。
【図３】図２の線３−３に沿った断面図で、さらに第２
導電体層３１、ＴＥＯＳ層３３がケイ化物層２３の上に
形成された状態を表す図。
【図４】本発明の他の実施例を表す部分切りかき断面
図。
【符号の説明】
１１ 基板 １３ ｐ型ウエル １５ ｎ型ウエル １７ フィールド酸化物 １９ 誘電体層 ２１ 第１導電体層 ２３ ケイ化物層 ３１ 第２導電体層（第１ゲート） ３３ ＴＥＯＳ層 ４１ 第２ゲート ６０ 開口 ６１ 境界 ４１９、５１９ 酸化物層 ４２１ ｎ+ポリシリコン層 ５２１ ｐ+ポリシリコン層 ４２３、５２３ ケイ化物層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｆ (72)発明者 ホーン−ダー リン アメリカ合衆国、07733 ニュー ジャー ジー、ホルムデル、ハウソーン アベニュ ー 16 (72)発明者 ラン−ホン ヤン アメリカ合衆国、07733 ニュー ジャー ジー、ホルムデル、ハイドン ポンド レ ーン ４ (72)発明者 チェン−ホァ ダグラス ユー アメリカ合衆国、18103 ペンシルバニア、 アレンタウン、ヒルビュー ドライブ 1019

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 （Ａ）ｐ型ウエル（１３）とｎ型ウエル
    （１５）とを有する基板（１１）の上に誘電体層（１
    ９）を形成するステップ（図１）と、 （Ｂ）前記誘電体層（１９）の上に第１導電体層（２
    １）を形成するステップ（図１）と、 （Ｃ）前記ｐ型ウエル（１３）とｎ型ウエル（１５）と
    の間の境界（６１）の前記第１導電体層（２１）に上に
    開口（６０）を形成するステップ（図２）と、 （Ｄ）前記第１導電体層（２１）の上に第２導電体層
    （３１）を形成するステップ（図３）と、 （Ｅ）第１と第２のゲートを形成するために、第１導電
    体層（２１）と第２導電体層（３１）とをパターン化す
    るステップと、 からなり、前記第１と第２のゲートは、前記第２導電体
    層（３１）により互いに電気的に接続されるが、前記第
    １導電体層（４２１、５２１）では接続されておらず、 ことを特徴とする半導体集積回路の形成方法。
  2. 【請求項２】 フィールド酸化物（１７）が基板（１
    １）と誘電体層（１９）との間に形成されていることを
    特徴とする請求項１の方法。
  3. 【請求項３】 前記第１導電体層（２１）は、ポリシリ
    コンであることを特徴とする請求項１の方法。
  4. 【請求項４】 前記第２導電体層（３１）は、窒化チタ
    ンであることを特徴とする請求項１の方法。
  5. 【請求項５】 前記（Ｄ）ステップにおいて、前記第１
    導電体層（２１）と第２導電体層（３１）との間に耐火
    金属ケイ化物（２３）が形成されることを特徴とする請
    求項１の方法。
  6. 【請求項６】 基板（１１）上に形成されたｐ型ウエル
    （１３）とｎ型ウエル（１５）と、 前記ｎ型ウエル（１５）の上に形成された、ｎ型にドー
    プされた導体（４２１）を有する第１ゲート（３１）
    と、 前記ｐ型ウエル（１３）の上に形成された、ｐ型にドー
    プされた導体（５２１）を有する第２ゲート（４１）
    と、 からなり、前記第１ゲート（３１）と第２ゲート（４
    １）とはｐ型ウエル（１３）とｎ型ウエル（１５）との
    境界の上で接続され、前記ｎ型ドープの導体（４２１）
    と前記ｐ型ドープの導体（５２１）とは、直接接触しな
    いことを特徴とする半導体集積回路。
JP6287231A 1993-10-29 1994-10-28 半導体集積回路の形成方法 Pending JPH07176626A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/145,272 US5468669A (en) 1993-10-29 1993-10-29 Integrated circuit fabrication
US145272 1993-10-29

Publications (1)

Publication Number Publication Date
JPH07176626A true JPH07176626A (ja) 1995-07-14

Family

ID=22512350

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6287231A Pending JPH07176626A (ja) 1993-10-29 1994-10-28 半導体集積回路の形成方法

Country Status (5)

Country Link
US (1) US5468669A (ja)
EP (1) EP0660394A1 (ja)
JP (1) JPH07176626A (ja)
KR (1) KR950012716A (ja)
TW (1) TW286424B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034751A (ja) * 2006-07-31 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5550079A (en) * 1995-06-15 1996-08-27 Top Team/Microelectronics Corp. Method for fabricating silicide shunt of dual-gate CMOS device
DE19525069C1 (de) * 1995-07-10 1996-10-24 Siemens Ag Verfahren zur Herstellung einer integrierten CMOS-Schaltung
DE19535629C1 (de) * 1995-09-25 1996-09-12 Siemens Ag Verfahren zur Herstellung einer integrierten CMOS-Schaltung
US5759886A (en) * 1995-09-28 1998-06-02 National Semiconductor Corporation Method for forming a layer of metal silicide over the gates of a surface-channel CMOS device
US6150247A (en) * 1996-03-19 2000-11-21 Vanguard International Semiconductor Corporation Method for making polycide-to-polycide low contact resistance contacts for interconnections on integrated circuits
KR100240615B1 (ko) 1997-03-13 2000-01-15 김영환 반도체장치의제조방법
KR100268920B1 (ko) * 1997-04-21 2000-12-01 김영환 반도체소자의제조방법
JP3606515B2 (ja) * 2000-09-05 2005-01-05 沖電気工業株式会社 デュアルゲート型ｃｍｏｓ半導体装置及びその製造方法
JP2002217310A (ja) * 2001-01-18 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2005167116A (ja) * 2003-12-05 2005-06-23 Nec Electronics Corp 半導体装置及びその製造方法
US7737500B2 (en) * 2006-04-26 2010-06-15 International Business Machines Corporation CMOS diodes with dual gate conductors, and methods for forming the same
CN104103588B (zh) * 2013-04-10 2017-02-15 上海华虹宏力半导体制造有限公司 Cmos器件的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS582068A (ja) * 1981-06-26 1983-01-07 Toshiba Corp 半導体装置およびその製造方法
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices
US4463491A (en) * 1982-04-23 1984-08-07 Gte Laboratories Incorporated Method of fabricating a monolithic integrated circuit structure
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
US4931411A (en) * 1985-05-01 1990-06-05 Texas Instruments Incorporated Integrated circuit process with TiN-gate transistor
JPH0666437B2 (ja) * 1987-11-17 1994-08-24 富士通株式会社 半導体記憶装置及びその製造方法
JPH01265542A (ja) * 1988-04-15 1989-10-23 Toshiba Corp 半導体装置
JP2895166B2 (ja) * 1990-05-31 1999-05-24 キヤノン株式会社 半導体装置の製造方法
JPH0613472A (ja) * 1992-06-29 1994-01-21 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034751A (ja) * 2006-07-31 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR950012716A (ko) 1995-05-16
US5468669A (en) 1995-11-21
EP0660394A1 (en) 1995-06-28
TW286424B (ja) 1996-09-21

Similar Documents

Publication Publication Date Title
US5464782A (en) Method to ensure isolation between source-drain and gate electrode using self aligned silicidation
US5858843A (en) Low temperature method of forming gate electrode and gate dielectric
US5668024A (en) CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
US6472258B1 (en) Double gate trench transistor
US9240404B2 (en) Embedded polysilicon resistor in integrated circuits formed by a replacement gate process
US6316304B1 (en) Method of forming spacers of multiple widths
US6339002B1 (en) Method utilizing CMP to fabricate double gate MOSFETS with conductive sidewall contacts
JPH0846139A (ja) ポリシリコン抵抗器とその作成法
KR20010102168A (ko) 반도체 장치 제조 방법
JP2002526920A (ja) 電界効果型トランジスタを持つ半導体装置を製造する方法
KR20020070099A (ko) 다마신 게이트 공정을 이용한 진성 듀얼 게이트 산화물ｍｏｓｆｅｔ
US6436754B1 (en) Selective salicide process by reformation of silicon nitride sidewall spacers
JPH09116143A (ja) 半導体装置およびその製造方法
JPS6249750B2 (ja)
JPH07176626A (ja) 半導体集積回路の形成方法
US20030049918A1 (en) Method for improving the electrical isolation between the contact and gate in a self-aligned contact mosfet device structure
US5668051A (en) Method of forming poly plug to reduce buried contact series resistance
US5731240A (en) Manufacturing method for semiconductor depositing device
EP0422824A1 (en) Field-effect transistor with polysilicon window pad
US4999690A (en) Transistor
US6723608B2 (en) Method for manufacturing a semiconductor device having a layered gate electrode
US6221745B1 (en) High selectivity mask oxide etching to suppress silicon pits
JPH10144918A (ja) 半導体装置及びその製造方法
US6204129B1 (en) Method for producing a high-voltage and low-voltage MOS transistor with salicide structure
JPH09172063A (ja) 半導体装置及びその製造方法