JPH0613472A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH0613472A JPH0613472A JP4170415A JP17041592A JPH0613472A JP H0613472 A JPH0613472 A JP H0613472A JP 4170415 A JP4170415 A JP 4170415A JP 17041592 A JP17041592 A JP 17041592A JP H0613472 A JPH0613472 A JP H0613472A
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Classifications
-
- A—HUMAN NECESSITIES
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＮＭＯＳ・ＰＭＯＳ両トランジスタのゲート
電極間間隔およびゲート電極接続部の面積を低減して、
低電源電圧駆動の半導体装置を高集積化する。 【構成】 Ｐ型半導体基板１上にＮ型ポリシリコン３と
Ｐ型ポリシリコン４を設けてＮＭＯＳとＰＭＯＳのゲー
ト電極として機能させる。上記両電極をタングステン５
で電気的に接続し、タングステン５上にコンタクトホー
ル８を設け、アルミ配線層９とタングステン５を電気的
に接続する。タングステン５は、ゲート電極であるＮ型
ポリシリコン３・Ｐ型ポリシリコン４を分離する分離領
域となり、かつＮ型ポリシリコン３・Ｐ型ポリシリコン
４を電気的に接続する接続領域となる。従来と比較し
て、ＮＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極分
離領域が不必要になり、アルミ配線層との電気的接続用
コンタクトホールも半減する。
電極間間隔およびゲート電極接続部の面積を低減して、
低電源電圧駆動の半導体装置を高集積化する。 【構成】 Ｐ型半導体基板１上にＮ型ポリシリコン３と
Ｐ型ポリシリコン４を設けてＮＭＯＳとＰＭＯＳのゲー
ト電極として機能させる。上記両電極をタングステン５
で電気的に接続し、タングステン５上にコンタクトホー
ル８を設け、アルミ配線層９とタングステン５を電気的
に接続する。タングステン５は、ゲート電極であるＮ型
ポリシリコン３・Ｐ型ポリシリコン４を分離する分離領
域となり、かつＮ型ポリシリコン３・Ｐ型ポリシリコン
４を電気的に接続する接続領域となる。従来と比較し
て、ＮＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極分
離領域が不必要になり、アルミ配線層との電気的接続用
コンタクトホールも半減する。
Description
【０００１】
【産業上の利用分野】本発明は、低電源電圧駆動の半導
体装置およびその製造方法に関し、特に低電源電圧駆動
ＣＭＯＳ・ＬＳＩの集積度を向上させる構造および方法
に関するものである。
体装置およびその製造方法に関し、特に低電源電圧駆動
ＣＭＯＳ・ＬＳＩの集積度を向上させる構造および方法
に関するものである。
【０００２】
【従来の技術】近年、携帯機器に対する市場ニーズが強
くなっている。携帯機器は、軽薄短小であり、かつバッ
テリーオペレーションでの長時間動作が必要とされる。
長時間動作達成のためには、消費電力を低減することが
重要である。携帯機器の主要部品であるＬＳＩにも消費
電力低減の要請が高まっている。
くなっている。携帯機器は、軽薄短小であり、かつバッ
テリーオペレーションでの長時間動作が必要とされる。
長時間動作達成のためには、消費電力を低減することが
重要である。携帯機器の主要部品であるＬＳＩにも消費
電力低減の要請が高まっている。
【０００３】低消費電力化に最適なＬＳＩはＣＭＯＳ構
造のＬＳＩであるが、ＣＭＯＳ構造のＬＳＩにおいて、
消費電力は電源電圧Ｖの２乗にほぼ比例する。電源電圧
５Ｖと３Ｖの動作時の消費電力を比較すると、３Ｖでの
消費電力は５Ｖでの消費電力の３６％に抑えられ、１．
５Ｖでの消費電力は５Ｖでの消費電力の９％に激減す
る。よって、消費電力を低減するには電源電圧を下げる
ことが非常に有力な手段であり、低電源電圧駆動ＣＭＯ
Ｓ・ＬＳＩの開発が進められている。
造のＬＳＩであるが、ＣＭＯＳ構造のＬＳＩにおいて、
消費電力は電源電圧Ｖの２乗にほぼ比例する。電源電圧
５Ｖと３Ｖの動作時の消費電力を比較すると、３Ｖでの
消費電力は５Ｖでの消費電力の３６％に抑えられ、１．
５Ｖでの消費電力は５Ｖでの消費電力の９％に激減す
る。よって、消費電力を低減するには電源電圧を下げる
ことが非常に有力な手段であり、低電源電圧駆動ＣＭＯ
Ｓ・ＬＳＩの開発が進められている。
【０００４】低電源電圧駆動ＣＭＯＳ・ＬＳＩを実現す
るためには、ＮＭＯＳおよびＰＭＯＳ両トランジスタの
しきい値電圧Vtの設定を低くする必要がある。現在のト
ランジスタ構造のまましきい値電圧Vtのみを低下くする
と、トランジスタのオフ電流が増加し、消費電力が増大
してしまう。この原因は、ＮＭＯＳおよびＰＭＯＳ両ト
ランジスタのゲート材料としてＮ型半導体材料（通常は
ポリシリコン）が共通に用いられており、ＰＭＯＳにお
いていわゆる埋め込みチャネル型のトランジスタ構造と
なっているからである。
るためには、ＮＭＯＳおよびＰＭＯＳ両トランジスタの
しきい値電圧Vtの設定を低くする必要がある。現在のト
ランジスタ構造のまましきい値電圧Vtのみを低下くする
と、トランジスタのオフ電流が増加し、消費電力が増大
してしまう。この原因は、ＮＭＯＳおよびＰＭＯＳ両ト
ランジスタのゲート材料としてＮ型半導体材料（通常は
ポリシリコン）が共通に用いられており、ＰＭＯＳにお
いていわゆる埋め込みチャネル型のトランジスタ構造と
なっているからである。
【０００５】埋め込みチャネル型のトランジスタはソー
ス−ドレイン間の電流経路が半導体基板表面から少し基
板内部へ入ったところにあり、ソース−ドレイン間のリ
ーク電流が流れやすい。トランジスタのしきい値電圧Vt
を低下させかつオフ電流を増加させないためには、ＮＭ
ＯＳおよびＰＭＯＳ両トランジスタを表面チャネル型構
造にすればよい。すなわち、トランジスタのゲート材料
として、ＮＭＯＳにはＮ型半導体材料、ＰＭＯＳにはＰ
型半導体材料を用いればよい。
ス−ドレイン間の電流経路が半導体基板表面から少し基
板内部へ入ったところにあり、ソース−ドレイン間のリ
ーク電流が流れやすい。トランジスタのしきい値電圧Vt
を低下させかつオフ電流を増加させないためには、ＮＭ
ＯＳおよびＰＭＯＳ両トランジスタを表面チャネル型構
造にすればよい。すなわち、トランジスタのゲート材料
として、ＮＭＯＳにはＮ型半導体材料、ＰＭＯＳにはＰ
型半導体材料を用いればよい。
【０００６】以下、図面を参照しながら、従来の低電源
電圧駆動の半導体装置およびその製造方法について説明
する。図４の（ａ）において、Ｐ型半導体基板２１上に
素子分離酸化膜２２を６００ｎｍの厚さに形成後、ノン
ドープポリシリコンを３００ｎｍの厚さで堆積する。そ
して、フォトエッチ工程によりノンドープポリシリコン
パターン２３，２４を形成する。Ｐ型半導体基板２１上
にレジストマスク形成およびイオン注入を行い、ノンド
ープポリシリコンパターン２３にのみリンイオンを注入
し、同様の工程を用いてノンドープポリシリコンパター
ン２４にのみボロンイオンを注入する。
電圧駆動の半導体装置およびその製造方法について説明
する。図４の（ａ）において、Ｐ型半導体基板２１上に
素子分離酸化膜２２を６００ｎｍの厚さに形成後、ノン
ドープポリシリコンを３００ｎｍの厚さで堆積する。そ
して、フォトエッチ工程によりノンドープポリシリコン
パターン２３，２４を形成する。Ｐ型半導体基板２１上
にレジストマスク形成およびイオン注入を行い、ノンド
ープポリシリコンパターン２３にのみリンイオンを注入
し、同様の工程を用いてノンドープポリシリコンパター
ン２４にのみボロンイオンを注入する。
【０００７】図４の（ｂ）において、注入不純物の拡散
を行うと、ノンドープポリシリコンパターン２３はＮ型
ポリシリコン２５になり、ノンドープポリシリコンパタ
ーン２４はＰ型ポリシリコン２６になる。Ｎ型ポリシリ
コン２５およびＰ型ポリシリコン２６は、それぞれＮＭ
ＯＳおよびＰＭＯＳ両トランジスタのゲート電極となる
部分である。層間絶縁膜としてシリコン酸化膜２７を８
００ｎｍの厚さでＰ型半導体基板２１上に堆積し、フォ
トエッチにより２つのコンタクトホール２８およびアル
ミ配線層２９を形成する。
を行うと、ノンドープポリシリコンパターン２３はＮ型
ポリシリコン２５になり、ノンドープポリシリコンパタ
ーン２４はＰ型ポリシリコン２６になる。Ｎ型ポリシリ
コン２５およびＰ型ポリシリコン２６は、それぞれＮＭ
ＯＳおよびＰＭＯＳ両トランジスタのゲート電極となる
部分である。層間絶縁膜としてシリコン酸化膜２７を８
００ｎｍの厚さでＰ型半導体基板２１上に堆積し、フォ
トエッチにより２つのコンタクトホール２８およびアル
ミ配線層２９を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来構成および従来方法では、高集積化に対して限度があ
る。つまり、高集積化可能な低電源電圧駆動のＣＭＯＳ
デバイスを構成するためには、１）ＮＭＯＳおよびＰＭ
ＯＳ両トランジスタのゲート電極間間隔の低減、２）Ｎ
ＭＯＳおよびＰＭＯＳ両トランジスタのゲート電極接続
部の面積低減、が必要である。
来構成および従来方法では、高集積化に対して限度があ
る。つまり、高集積化可能な低電源電圧駆動のＣＭＯＳ
デバイスを構成するためには、１）ＮＭＯＳおよびＰＭ
ＯＳ両トランジスタのゲート電極間間隔の低減、２）Ｎ
ＭＯＳおよびＰＭＯＳ両トランジスタのゲート電極接続
部の面積低減、が必要である。
【０００９】従来の方法では、ゲート電極間間隔はＮＭ
ＯＳおよびＰＭＯＳ両トランジスタのゲート電極である
Ｎ型ポリシリコン２５とＰ型ポリシリコン２６の間隔で
あり、フォトエッチの能力限界から算出された最小寸法
によって規定されている。この最小寸法はフォトエッチ
の精度が向上しない限り縮小は望めない。一方、ゲート
電極接続部は、コンタクトホール２８およびアルミ配線
層２９を形成するために、非常に大面積を要し、この構
造を変えないかぎり大幅な縮小は望めない。
ＯＳおよびＰＭＯＳ両トランジスタのゲート電極である
Ｎ型ポリシリコン２５とＰ型ポリシリコン２６の間隔で
あり、フォトエッチの能力限界から算出された最小寸法
によって規定されている。この最小寸法はフォトエッチ
の精度が向上しない限り縮小は望めない。一方、ゲート
電極接続部は、コンタクトホール２８およびアルミ配線
層２９を形成するために、非常に大面積を要し、この構
造を変えないかぎり大幅な縮小は望めない。
【００１０】本発明は上記問題を解決するもので、簡単
な構成により高集積化可能な低電源電圧駆動の半導体装
置を提供するとともに、簡便な工程によりこのような半
導体装置を製造する方法を提供するものである。
な構成により高集積化可能な低電源電圧駆動の半導体装
置を提供するとともに、簡便な工程によりこのような半
導体装置を製造する方法を提供するものである。
【００１１】
【課題を解決するための手段】本発明の半導体装置は上
記問題を解決するために、半導体基板上に設けられた第
１の導電性半導体パターンと、前記第１の半導体パター
ンと反対の導電性を持つ第２の導電性半導体パターン
と、前記第１の導電性半導体パターンの側壁と前記第２
の導電性半導体パターンの側壁とを電気的に接続する金
属と、前記第１の導電性半導体パターン，前記第２の導
電性半導体パターンおよび前記金属の一部を被覆する絶
縁膜とで構成される構造を備えたものである。
記問題を解決するために、半導体基板上に設けられた第
１の導電性半導体パターンと、前記第１の半導体パター
ンと反対の導電性を持つ第２の導電性半導体パターン
と、前記第１の導電性半導体パターンの側壁と前記第２
の導電性半導体パターンの側壁とを電気的に接続する金
属と、前記第１の導電性半導体パターン，前記第２の導
電性半導体パターンおよび前記金属の一部を被覆する絶
縁膜とで構成される構造を備えたものである。
【００１２】また、本発明の半導体装置の製造方法は、
半導体基板上に高抵抗半導体パターンを形成する工程
と、前記半導体基板上にシリコン窒化膜を形成する工程
と、前記高抵抗半導体パターン上の前記シリコン窒化膜
の一部をエッチングする工程と、前記半導体基板を酸化
雰囲気中に設置する工程と、前記高抵抗半導体パターン
の一部に一方の型の導電性を持たす第１の不純物を注入
する工程と、前記高抵抗半導体パターンの残りの一部に
前記導電性とは反対の型の導電性を持たす第２の不純物
を注入する工程と、前記第１の不純物および第２の不純
物を活性化する工程と、前記半導体基板をフッ酸を含む
溶液中に設置する工程と、前記半導体基板を金属選択成
長の条件下に設置する工程とを備えたものである。
半導体基板上に高抵抗半導体パターンを形成する工程
と、前記半導体基板上にシリコン窒化膜を形成する工程
と、前記高抵抗半導体パターン上の前記シリコン窒化膜
の一部をエッチングする工程と、前記半導体基板を酸化
雰囲気中に設置する工程と、前記高抵抗半導体パターン
の一部に一方の型の導電性を持たす第１の不純物を注入
する工程と、前記高抵抗半導体パターンの残りの一部に
前記導電性とは反対の型の導電性を持たす第２の不純物
を注入する工程と、前記第１の不純物および第２の不純
物を活性化する工程と、前記半導体基板をフッ酸を含む
溶液中に設置する工程と、前記半導体基板を金属選択成
長の条件下に設置する工程とを備えたものである。
【００１３】
【作用】上記構成の半導体装置によって、ＮＭＯＳおよ
びＰＭＯＳ両トランジスタのゲート電極間間隔、ＮＭＯ
ＳおよびＰＭＯＳ両トランジスタのゲート電極接続部の
面積を低減することができ、低電源電圧駆動の半導体装
置を高集積化することができる。
びＰＭＯＳ両トランジスタのゲート電極間間隔、ＮＭＯ
ＳおよびＰＭＯＳ両トランジスタのゲート電極接続部の
面積を低減することができ、低電源電圧駆動の半導体装
置を高集積化することができる。
【００１４】また、上記半導体装置の製造方法によっ
て、ＮＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極間
間隔の低減と、両ゲート電極接続部の面積低減の両方を
達成し、高集積化可能な低電源電圧駆動の半導体装置を
製造することができる。
て、ＮＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極間
間隔の低減と、両ゲート電極接続部の面積低減の両方を
達成し、高集積化可能な低電源電圧駆動の半導体装置を
製造することができる。
【００１５】
【実施例】以下本発明の実施例に係る半導体装置および
半導体装置の製造方法について、図面に基づき説明す
る。 （実施例１）図１は、本発明の一実施例に係る半導体装
置の部分拡大断面図で、同図に示すように、Ｐ型半導体
基板１上に素子分離酸化膜２が設けられている。この素
子分離酸化膜２はトランジスタ相互の電気的分離のため
に設けられており、選択酸化（ＬＯＣＯＳ）法などを用
いて形成される。素子分離酸化膜２の上にはＮ型ポリシ
リコン３およびＰ型ポリシリコン４が設けられている。
Ｎ型ポリシリコン３およびＰ型ポリシリコン４はそれぞ
れＮＭＯＳとＰＭＯＳのゲート電極として機能する。
半導体装置の製造方法について、図面に基づき説明す
る。 （実施例１）図１は、本発明の一実施例に係る半導体装
置の部分拡大断面図で、同図に示すように、Ｐ型半導体
基板１上に素子分離酸化膜２が設けられている。この素
子分離酸化膜２はトランジスタ相互の電気的分離のため
に設けられており、選択酸化（ＬＯＣＯＳ）法などを用
いて形成される。素子分離酸化膜２の上にはＮ型ポリシ
リコン３およびＰ型ポリシリコン４が設けられている。
Ｎ型ポリシリコン３およびＰ型ポリシリコン４はそれぞ
れＮＭＯＳとＰＭＯＳのゲート電極として機能する。
【００１６】Ｎ型ポリシリコン３とＰ型ポリシリコン４
との間にはタングステン５が設けられている。タングス
テン５の側壁とＮ型ポリシリコン３の側壁とは接触して
おり、タングステン５とＮ型ポリシリコン３とは電気的
に接続されている。同様に、タングステン５の側壁はＰ
型ポリシリコン４の側壁とも接触しており、タングステ
ン５とＰ型ポリシリコン４とは電気的に接続されてい
る。タングステン５の膜厚はＮ型ポリシリコン３の膜厚
およびＰ型ポリシリコン４の膜厚とほぼ同等であり、平
坦性も良好である。
との間にはタングステン５が設けられている。タングス
テン５の側壁とＮ型ポリシリコン３の側壁とは接触して
おり、タングステン５とＮ型ポリシリコン３とは電気的
に接続されている。同様に、タングステン５の側壁はＰ
型ポリシリコン４の側壁とも接触しており、タングステ
ン５とＰ型ポリシリコン４とは電気的に接続されてい
る。タングステン５の膜厚はＮ型ポリシリコン３の膜厚
およびＰ型ポリシリコン４の膜厚とほぼ同等であり、平
坦性も良好である。
【００１７】Ｎ型ポリシリコン３およびＰ型ポリシリコ
ン４およびタングステン５の上部には、層間絶縁膜とし
てシリコン窒化膜６およびシリコン酸化膜７が設けられ
ている。タングステン５の上部にはコンタクトホール８
が設けられており、このコンタクトホール８に設けられ
たアルミ配線層９とタングステン５とが電気的に接続さ
れている。
ン４およびタングステン５の上部には、層間絶縁膜とし
てシリコン窒化膜６およびシリコン酸化膜７が設けられ
ている。タングステン５の上部にはコンタクトホール８
が設けられており、このコンタクトホール８に設けられ
たアルミ配線層９とタングステン５とが電気的に接続さ
れている。
【００１８】Ｎ型ポリシリコン３およびＰ型ポリシリコ
ン４は、タングステン５を介してアルミ配線層９と電気
的に接続されているので、Ｎ型ポリシリコン３あるいは
Ｐ型ポリシリコン４とアルミ配線層９とを直接接続する
コンタクトホールは不要である。従来の方法を用いた場
合は、図４の（ｂ）に示すように２つのコンタクトホー
ル２８が必要であるが、本実施例では１つのコンタクト
ホール８で十分である。
ン４は、タングステン５を介してアルミ配線層９と電気
的に接続されているので、Ｎ型ポリシリコン３あるいは
Ｐ型ポリシリコン４とアルミ配線層９とを直接接続する
コンタクトホールは不要である。従来の方法を用いた場
合は、図４の（ｂ）に示すように２つのコンタクトホー
ル２８が必要であるが、本実施例では１つのコンタクト
ホール８で十分である。
【００１９】高集積化可能な低電源電圧駆動のＣＭＯＳ
デバイスを構成するためには、前述の通りＮＭＯＳ、Ｐ
ＭＯＳ両トランジスタのゲート電極間間隔の低減と、両
ゲート電極接続部の面積低減が必要であるが、本発明を
用いるとこの両方が達成される。タングステン５は、Ｎ
ＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極であるＮ
型ポリシリコン３およびＰ型ポリシリコン４を分離して
いる分離領域となっているが、それと同時にＮ型ポリシ
リコン３およびＰ型ポリシリコン４を電気的に接続して
いる接続領域となっている。すなわち、従来の構造と比
較して、ＮＭＯＳ、ＰＭＯＳ両トランジスタのゲート電
極を分離する領域が不必要になり、アルミ配線層と電気
的接続を行うコンタクトホールも半減する。このことか
ら、パターン面積の縮小が可能となり、高集積化が達成
される。
デバイスを構成するためには、前述の通りＮＭＯＳ、Ｐ
ＭＯＳ両トランジスタのゲート電極間間隔の低減と、両
ゲート電極接続部の面積低減が必要であるが、本発明を
用いるとこの両方が達成される。タングステン５は、Ｎ
ＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極であるＮ
型ポリシリコン３およびＰ型ポリシリコン４を分離して
いる分離領域となっているが、それと同時にＮ型ポリシ
リコン３およびＰ型ポリシリコン４を電気的に接続して
いる接続領域となっている。すなわち、従来の構造と比
較して、ＮＭＯＳ、ＰＭＯＳ両トランジスタのゲート電
極を分離する領域が不必要になり、アルミ配線層と電気
的接続を行うコンタクトホールも半減する。このことか
ら、パターン面積の縮小が可能となり、高集積化が達成
される。
【００２０】なお、本実施例では、コンタクトホール８
はタングステン５の直上に設けているが、Ｎ型ポリシリ
コン３、もしくはＰ型ポリシリコンのいずれの上でもか
まわない。
はタングステン５の直上に設けているが、Ｎ型ポリシリ
コン３、もしくはＰ型ポリシリコンのいずれの上でもか
まわない。
【００２１】（実施例２）図２の（ａ）〜（ｄ）は、本
発明の一実施例に係る半導体装置の製造方法の各工程に
おける半導体装置の部分拡大断面図である。なお、上記
実施例１の半導体装置と同機能のものには同符号を付
す。
発明の一実施例に係る半導体装置の製造方法の各工程に
おける半導体装置の部分拡大断面図である。なお、上記
実施例１の半導体装置と同機能のものには同符号を付
す。
【００２２】図２の（ａ）に示すように、Ｐ型半導体基
板１上に選択酸化（ＬＯＣＯＳ）法などを用いて素子分
離酸化膜２を６００ｎｍの厚さで形成する。そして、さ
らにＰ型半導体基板１上にノンドープポリシリコン１１
を３００ｎｍの厚さで堆積し、フォトエッチによりノン
ドープポリシリコン１１をパターン形成する。この後、
Ｐ型半導体基板１上にシリコン窒化膜６を１００ｎｍの
厚さで堆積し、ノンドープポリシリコン１１上の一部に
酸化用ホール１２を開口する。
板１上に選択酸化（ＬＯＣＯＳ）法などを用いて素子分
離酸化膜２を６００ｎｍの厚さで形成する。そして、さ
らにＰ型半導体基板１上にノンドープポリシリコン１１
を３００ｎｍの厚さで堆積し、フォトエッチによりノン
ドープポリシリコン１１をパターン形成する。この後、
Ｐ型半導体基板１上にシリコン窒化膜６を１００ｎｍの
厚さで堆積し、ノンドープポリシリコン１１上の一部に
酸化用ホール１２を開口する。
【００２３】次に、図２の（ｂ）に示すように、Ｐ型半
導体基板１を８５０℃の酸化雰囲気中に設置する。酸化
用ホール１２が開口してノンドープポリシリコン１１が
露出している部分では、ノンドープポリシリコン１１が
酸化され、ゲート分離酸化膜１３を形成する。酸化用ホ
ール１２が開口していない部分では、シリコン窒化膜６
によってノンドープポリシリコン１１は保護され、酸化
されない。
導体基板１を８５０℃の酸化雰囲気中に設置する。酸化
用ホール１２が開口してノンドープポリシリコン１１が
露出している部分では、ノンドープポリシリコン１１が
酸化され、ゲート分離酸化膜１３を形成する。酸化用ホ
ール１２が開口していない部分では、シリコン窒化膜６
によってノンドープポリシリコン１１は保護され、酸化
されない。
【００２４】この後、図２の（ｃ）に示すように、Ｐ型
半導体基板１上にレジストパターン１４を形成し、ボロ
ンイオンを注入する。レジストパターン１４で保護され
ていない領域のノンドープポリシリコン１１上にはボロ
ン注入層１５が形成され、レジストパターン１４で保護
されている領域のノンドープポリシリコン１１上にはボ
ロン注入層１５は形成されない。同様にレジストパター
ン形成と砒素イオン注入工程を用いて、ボロン注入層１
５が形成されていない領域のノンドープポリシリコン１
１上に砒素注入層を形成する。
半導体基板１上にレジストパターン１４を形成し、ボロ
ンイオンを注入する。レジストパターン１４で保護され
ていない領域のノンドープポリシリコン１１上にはボロ
ン注入層１５が形成され、レジストパターン１４で保護
されている領域のノンドープポリシリコン１１上にはボ
ロン注入層１５は形成されない。同様にレジストパター
ン形成と砒素イオン注入工程を用いて、ボロン注入層１
５が形成されていない領域のノンドープポリシリコン１
１上に砒素注入層を形成する。
【００２５】そして、図２の（ｄ）に示すように、注入
不純物を活性化させるために、Ｐ型半導体基板１に８５
０℃，３０分の熱処理を施す。砒素あるいはボロンイオ
ンを注入した領域のノンドープポリシリコン１１は、そ
れぞれＮ型ポリシリコン３およびＰ型ポリシリコン４と
なる。不純物として注入された砒素やボロンはノンドー
プポリシリコン１１中を拡散するが、ゲート分離酸化膜
１３中を通過して他の領域まで拡散することはない。よ
って、注入された砒素やボロンはお互いに混ざり合うこ
とはなく、Ｎ型ポリシリコン３およびＰ型ポリシリコン
４はそれぞれ安定したＮ型およびＰ型の電気伝導性を示
す。ゲート分離酸化膜１３の幅はノンドープポリシリコ
ン１１の膜厚と同程度に制御できるため、分離領域を小
さくでき、高集積化が実現できる。また、ゲート電極パ
ターンによる分離と比較して分離領域の平坦性にも優れ
ている。分離領域の高い平坦性は、Ｎ型およびＰ型ポリ
シリコン３，４および分離領域にわたるコンタクトの信
頼性を向上させる。このように本実施例によれば、Ｎ型
―Ｐ型ポリシリコンゲート間の分離領域を小さくかつ平
坦に形成し、高集積、高信頼性の半導体装置を実現でき
る。
不純物を活性化させるために、Ｐ型半導体基板１に８５
０℃，３０分の熱処理を施す。砒素あるいはボロンイオ
ンを注入した領域のノンドープポリシリコン１１は、そ
れぞれＮ型ポリシリコン３およびＰ型ポリシリコン４と
なる。不純物として注入された砒素やボロンはノンドー
プポリシリコン１１中を拡散するが、ゲート分離酸化膜
１３中を通過して他の領域まで拡散することはない。よ
って、注入された砒素やボロンはお互いに混ざり合うこ
とはなく、Ｎ型ポリシリコン３およびＰ型ポリシリコン
４はそれぞれ安定したＮ型およびＰ型の電気伝導性を示
す。ゲート分離酸化膜１３の幅はノンドープポリシリコ
ン１１の膜厚と同程度に制御できるため、分離領域を小
さくでき、高集積化が実現できる。また、ゲート電極パ
ターンによる分離と比較して分離領域の平坦性にも優れ
ている。分離領域の高い平坦性は、Ｎ型およびＰ型ポリ
シリコン３，４および分離領域にわたるコンタクトの信
頼性を向上させる。このように本実施例によれば、Ｎ型
―Ｐ型ポリシリコンゲート間の分離領域を小さくかつ平
坦に形成し、高集積、高信頼性の半導体装置を実現でき
る。
【００２６】（実施例３）図３の（ａ）〜（ｄ）は、本
発明の他の実施例に係る半導体装置の各工程における部
分拡大断面図である。なお、上記実施例１，２の半導体
装置と同機能のものには同符号を付す。
発明の他の実施例に係る半導体装置の各工程における部
分拡大断面図である。なお、上記実施例１，２の半導体
装置と同機能のものには同符号を付す。
【００２７】まず、図３の（ａ）に示すように、実施例
２と同様の工程を用いて（図２の（ａ）〜（ｄ）参
照）、Ｐ型半導体基板１上に素子分離酸化膜２を６００
ｎｍの厚さで形成し、ノンドープポリシリコン１１を３
００ｎｍの厚さで堆積し、パターンを形成する。そし
て、このように素子分離酸化膜２およびノンドープポリ
シリコン１１を形成したＰ型半導体基板１上にシリコン
窒化膜６を１００ｎｍの厚さで堆積し、ノンドープポリ
シリコン１１上の一部に酸化用ホール１２を開口する。
この後、Ｐ型半導体基板１を８５０℃の酸化雰囲気中に
設置し、ゲート分離酸化膜１３を形成する。レジストマ
スク形成およびイオン注入工程を用いてノンドープポリ
シリコン１１の一部に砒素あるいはボロンイオンを注入
する。そして、注入不純物を活性化させるために、Ｐ型
半導体基板１に８５０℃３０分の熱処理を施す。砒素あ
るいはボロンイオンを注入した領域のノンドープポリシ
リコン１１は、それぞれＮ型ポリシリコン３およびＰ型
ポリシリコン４となる。
２と同様の工程を用いて（図２の（ａ）〜（ｄ）参
照）、Ｐ型半導体基板１上に素子分離酸化膜２を６００
ｎｍの厚さで形成し、ノンドープポリシリコン１１を３
００ｎｍの厚さで堆積し、パターンを形成する。そし
て、このように素子分離酸化膜２およびノンドープポリ
シリコン１１を形成したＰ型半導体基板１上にシリコン
窒化膜６を１００ｎｍの厚さで堆積し、ノンドープポリ
シリコン１１上の一部に酸化用ホール１２を開口する。
この後、Ｐ型半導体基板１を８５０℃の酸化雰囲気中に
設置し、ゲート分離酸化膜１３を形成する。レジストマ
スク形成およびイオン注入工程を用いてノンドープポリ
シリコン１１の一部に砒素あるいはボロンイオンを注入
する。そして、注入不純物を活性化させるために、Ｐ型
半導体基板１に８５０℃３０分の熱処理を施す。砒素あ
るいはボロンイオンを注入した領域のノンドープポリシ
リコン１１は、それぞれＮ型ポリシリコン３およびＰ型
ポリシリコン４となる。
【００２８】次に、Ｐ型半導体基板１を沸化水素を含む
水溶液中に設置する。酸化用ホール１３が開口してゲー
ト分離酸化膜１３が露出している部分では、図３の
（ｂ）に示すように、沸化水素によりゲート分離酸化膜
１３がエッチングされる。酸化用ホール１２が開口して
いない部分では、シリコン窒化膜６によって全ての酸化
膜は保護され、エッチングはされない。エッチング終了
後、Ｐ型半導体基板１を沸化水素を含む水溶液中から取
り出し、十分水洗を行う。
水溶液中に設置する。酸化用ホール１３が開口してゲー
ト分離酸化膜１３が露出している部分では、図３の
（ｂ）に示すように、沸化水素によりゲート分離酸化膜
１３がエッチングされる。酸化用ホール１２が開口して
いない部分では、シリコン窒化膜６によって全ての酸化
膜は保護され、エッチングはされない。エッチング終了
後、Ｐ型半導体基板１を沸化水素を含む水溶液中から取
り出し、十分水洗を行う。
【００２９】この後、Ｐ型半導体基板１上に選択タング
ステン堆積を行う。選択タングステンは、シリコンもし
くはポリシリコンが基板表面に露出している部分にしか
堆積しない。よって、図３の（ｃ）に示すように、酸化
用ホール１３が開口して露出しているＮ型ポリシリコン
３の側壁およびＰ型ポリシリコン４の側壁にのみタング
ステン５が堆積する。酸化用ホール１２の開口部以外の
ところは、全て表面をシリコン窒化膜６で被覆されてい
るため、タングステン５は堆積しない。酸化用ホール１
２の開口部において、ゲート分離酸化膜１３がエッチン
グされた空間をタングステン５が満たしたところで堆積
を終了する。タングステン５の側壁とＮ型ポリシリコン
３の側壁とは接触しており、タングステン５とＮ型ポリ
シリコン３とは電気的に接続されている。同様に、タン
グステン５の側壁はＰ型ポリシリコン４の側壁とも接触
しており、タングステン５とＰ型ポリシリコン４とは電
気的に接続されている。タングステン５の膜厚はＮ型ポ
リシリコン３の膜厚およびＰ型ポリシリコン４の膜厚と
ほぼ同等であり、平坦性も良好である。
ステン堆積を行う。選択タングステンは、シリコンもし
くはポリシリコンが基板表面に露出している部分にしか
堆積しない。よって、図３の（ｃ）に示すように、酸化
用ホール１３が開口して露出しているＮ型ポリシリコン
３の側壁およびＰ型ポリシリコン４の側壁にのみタング
ステン５が堆積する。酸化用ホール１２の開口部以外の
ところは、全て表面をシリコン窒化膜６で被覆されてい
るため、タングステン５は堆積しない。酸化用ホール１
２の開口部において、ゲート分離酸化膜１３がエッチン
グされた空間をタングステン５が満たしたところで堆積
を終了する。タングステン５の側壁とＮ型ポリシリコン
３の側壁とは接触しており、タングステン５とＮ型ポリ
シリコン３とは電気的に接続されている。同様に、タン
グステン５の側壁はＰ型ポリシリコン４の側壁とも接触
しており、タングステン５とＰ型ポリシリコン４とは電
気的に接続されている。タングステン５の膜厚はＮ型ポ
リシリコン３の膜厚およびＰ型ポリシリコン４の膜厚と
ほぼ同等であり、平坦性も良好である。
【００３０】そして、図３の（ｄ）に示すように、Ｐ型
半導体基板１上に層間絶縁膜としてシリコン酸化膜７を
８００ｎｍの厚さで堆積し、タングステン５の上部にフ
ォトエッチ工程を用いてコンタクトホール８を開口す
る。この後、Ｐ型半導体基板１上に８００ｎｍの厚さで
アルミニウムを堆積し、フォトエッチ工程を用いてアル
ミ配線層９を形成する。アルミ配線層９とタングステン
５はコンタクトホール８を通して電気的に接続されてい
る。Ｎ型ポリシリコン３およびＰ型ポリシリコン４は、
タングステン５を介してアルミ配線層９と電気的に接続
されているので、Ｎ型ポリシリコン３あるいはＰ型ポリ
シリコン４とアルミ配線層９を直接接続するコンタクト
ホールは不要である。従来の方法を用いた場合は、図４
の（ｂ）に示すように、２つのコンタクトホール２８が
必要であるが、本実施例を用いた場合は１つのコンタク
トホール８で十分である。
半導体基板１上に層間絶縁膜としてシリコン酸化膜７を
８００ｎｍの厚さで堆積し、タングステン５の上部にフ
ォトエッチ工程を用いてコンタクトホール８を開口す
る。この後、Ｐ型半導体基板１上に８００ｎｍの厚さで
アルミニウムを堆積し、フォトエッチ工程を用いてアル
ミ配線層９を形成する。アルミ配線層９とタングステン
５はコンタクトホール８を通して電気的に接続されてい
る。Ｎ型ポリシリコン３およびＰ型ポリシリコン４は、
タングステン５を介してアルミ配線層９と電気的に接続
されているので、Ｎ型ポリシリコン３あるいはＰ型ポリ
シリコン４とアルミ配線層９を直接接続するコンタクト
ホールは不要である。従来の方法を用いた場合は、図４
の（ｂ）に示すように、２つのコンタクトホール２８が
必要であるが、本実施例を用いた場合は１つのコンタク
トホール８で十分である。
【００３１】高集積化可能な低電源電圧駆動のＣＭＯＳ
デバイスを構成するためには、前述の通りＮＭＯＳ、Ｐ
ＭＯＳ両トランジスタのゲート電極間間隔の低減と、両
ゲート電極接続部の面積低減が必要であるが、本発明を
用いるとこの両方が達成される。タングステン５は、Ｎ
ＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極であるＮ
型ポリシリコン３およびＰ型ポリシリコン４を分離して
いる分離領域となっているが、それと同時にＮ型ポリシ
リコン３およびＰ型ポリシリコン４を電気的に接続して
いる接続領域となっている。すなわち、従来の方法と比
較して、ＮＭＯＳ、ＰＭＯＳ両トランジスタのゲート電
極を分離する領域が不必要になり、アルミ配線層と電気
的接続を行うコンタクトホールも半減する。このことか
ら、パターン面積の縮小が可能となり高集積化が達成さ
れる。
デバイスを構成するためには、前述の通りＮＭＯＳ、Ｐ
ＭＯＳ両トランジスタのゲート電極間間隔の低減と、両
ゲート電極接続部の面積低減が必要であるが、本発明を
用いるとこの両方が達成される。タングステン５は、Ｎ
ＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極であるＮ
型ポリシリコン３およびＰ型ポリシリコン４を分離して
いる分離領域となっているが、それと同時にＮ型ポリシ
リコン３およびＰ型ポリシリコン４を電気的に接続して
いる接続領域となっている。すなわち、従来の方法と比
較して、ＮＭＯＳ、ＰＭＯＳ両トランジスタのゲート電
極を分離する領域が不必要になり、アルミ配線層と電気
的接続を行うコンタクトホールも半減する。このことか
ら、パターン面積の縮小が可能となり高集積化が達成さ
れる。
【００３２】なお、本実施例では、コンタクトホール８
はタングステン５の直上に設けているが、Ｎ型ポリシリ
コン３、もしくはＰ型ポリシリコンのいずれの上でもか
まわない。
はタングステン５の直上に設けているが、Ｎ型ポリシリ
コン３、もしくはＰ型ポリシリコンのいずれの上でもか
まわない。
【００３３】
【発明の効果】以上のように本発明の半導体装置によれ
ば、半導体基板上に設けられた第１の導電性半導体パタ
ーンと、前記第１の半導体パターンと反対の導電性を持
つ第２の導電性半導体パターンと、前記第１の導電性半
導体パターンの側壁と前記第２の導電性半導体パターン
の側壁を電気的に接続する金属と、前記第１の導電性半
導体パターンおよび前記第２の導電性半導体パターンお
よび前記金属の一部を被覆する絶縁膜とを有する構成に
より、ＮＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極
間間隔の低減と、両ゲート電極接続部の面積低減の両方
を達成し、高集積化可能な低電源電圧駆動の半導体装置
を提供することができる。
ば、半導体基板上に設けられた第１の導電性半導体パタ
ーンと、前記第１の半導体パターンと反対の導電性を持
つ第２の導電性半導体パターンと、前記第１の導電性半
導体パターンの側壁と前記第２の導電性半導体パターン
の側壁を電気的に接続する金属と、前記第１の導電性半
導体パターンおよび前記第２の導電性半導体パターンお
よび前記金属の一部を被覆する絶縁膜とを有する構成に
より、ＮＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極
間間隔の低減と、両ゲート電極接続部の面積低減の両方
を達成し、高集積化可能な低電源電圧駆動の半導体装置
を提供することができる。
【００３４】また、本発明の半導体装置の製造方法によ
り、半導体基板上に高抵抗半導体パターンを形成する工
程と、前記半導体基板上にシリコン窒化膜を形成する工
程と、前記高抵抗半導体パターン上の前記シリコン窒化
膜の一部をエッチングする工程と、前記半導体基板を酸
化雰囲気中に設置する工程と、前記高抵抗半導体パター
ンの一部に一方の型の導電性を持たす第１の不純物を注
入する工程と、前記高抵抗半導体パターンの残りの一部
に前記導電性とは反対の型の導電性を持たす第２の不純
物を注入する工程と、前記第１の不純物および第２の不
純物を活性化する工程と、前記半導体基板をフッ酸を含
む溶液中に設置する工程と、前記半導体基板を金属選択
成長の条件下に設置する工程とを備えることにより、Ｎ
ＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極間間隔の
低減と、両ゲート電極接続部の面積低減の両方を達成
し、高集積化可能な低電源電圧駆動の半導体装置を提供
することができる。
り、半導体基板上に高抵抗半導体パターンを形成する工
程と、前記半導体基板上にシリコン窒化膜を形成する工
程と、前記高抵抗半導体パターン上の前記シリコン窒化
膜の一部をエッチングする工程と、前記半導体基板を酸
化雰囲気中に設置する工程と、前記高抵抗半導体パター
ンの一部に一方の型の導電性を持たす第１の不純物を注
入する工程と、前記高抵抗半導体パターンの残りの一部
に前記導電性とは反対の型の導電性を持たす第２の不純
物を注入する工程と、前記第１の不純物および第２の不
純物を活性化する工程と、前記半導体基板をフッ酸を含
む溶液中に設置する工程と、前記半導体基板を金属選択
成長の条件下に設置する工程とを備えることにより、Ｎ
ＭＯＳ、ＰＭＯＳ両トランジスタのゲート電極間間隔の
低減と、両ゲート電極接続部の面積低減の両方を達成
し、高集積化可能な低電源電圧駆動の半導体装置を提供
することができる。
【図１】本発明の一実施例に係る半導体装置の部分拡大
断面図である。
断面図である。
【図２】（ａ）〜（ｄ）はそれぞれ本発明の一実施例に
係る半導体装置の製造方法の各工程における半導体装置
の部分拡大断面図である。
係る半導体装置の製造方法の各工程における半導体装置
の部分拡大断面図である。
【図３】（ａ）〜（ｄ）はそれぞれ本発明の他の実施例
に係る半導体装置の製造方法の各工程における半導体装
置の部分拡大断面図である。
に係る半導体装置の製造方法の各工程における半導体装
置の部分拡大断面図である。
【図４】（ａ），（ｂ）はそれぞれ従来の半導体装置の
部分拡大断面図である。
部分拡大断面図である。
１ Ｐ型半導体基板 ２ 素子分離酸化膜 ３ Ｎ型ポリシリコン（第１の導電性半導体パター
ン） ４ Ｐ型ポリシリコン（第２の導電性半導体パター
ン） ５ タングステン（金属） ６ シリコン窒化膜（絶縁膜）
ン） ４ Ｐ型ポリシリコン（第２の導電性半導体パター
ン） ５ タングステン（金属） ６ シリコン窒化膜（絶縁膜）
Claims (7)
- 【請求項１】 半導体基板上に設けられた第１の導電性
半導体パターンと、前記第１の導電性半導体パターンと
反対の導電性を持つ第２の導電性半導体パターンと、前
記第１の導電性半導体パターンの側壁と前記第２の導電
性半導体パターンの側壁とを電気的に接続する金属と、
前記第１の導電性半導体パターン，前記第２の導電性半
導体パターンおよび前記金属の一部を被覆する絶縁膜と
を有する半導体装置。 - 【請求項２】 第１および第２の導電性半導体としてポ
リシリコンを用いた請求項１記載の半導体装置。 - 【請求項３】 金属としてタングステンを用いた請求項
１記載の半導体装置。 - 【請求項４】 絶縁膜としてシリコン窒化膜を用いた請
求項１記載の半導体装置。 - 【請求項５】 半導体基板上に高抵抗半導体パターンを
形成する工程と、前記半導体基板上にシリコン窒化膜を
形成する工程と、前記高抵抗半導体パターン上の前記シ
リコン窒化膜の一部をエッチングする工程と、前記半導
体基板を酸化雰囲気中に設置する工程と、前記高抵抗半
導体パターンの一部に一方の型の導電性を持たす第１の
不純物を注入する工程と、前記高抵抗半導体パターンの
残りの一部に前記導電性とは反対の型の導電性を持たす
第２の不純物を注入する工程と、前記第１の不純物およ
び第２の不純物を活性化する工程とを備えた半導体装置
の製造方法。 - 【請求項６】 半導体基板上に高抵抗半導体パターンを
形成する工程と、前記半導体基板上にシリコン窒化膜を
形成する工程と、前記高抵抗半導体パターン上の前記シ
リコン窒化膜の一部をエッチングする工程と、前記半導
体基板を酸化雰囲気中に設置する工程と、前記高抵抗半
導体パターンの一部に一方の型の導電性を持たす第１の
不純物を注入する工程と、前記高抵抗半導体パターンの
残りの一部に前記導電性とは反対の型の導電性を持たす
第２の不純物を注入する工程と、前記第１の不純物およ
び第２の不純物を活性化する工程と、前記半導体基板を
フッ酸を含む溶液中に設置する工程と、前記半導体基板
を金属選択成長の条件下に設置する工程とを備えた半導
体装置の製造方法。 - 【請求項７】 金属選択成長用金属材料として、タング
ステンを用いる請求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4170415A JPH0613472A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4170415A JPH0613472A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613472A true JPH0613472A (ja) | 1994-01-21 |
Family
ID=15904505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4170415A Pending JPH0613472A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613472A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660394A1 (en) * | 1993-10-29 | 1995-06-28 | AT&T Corp. | CMOS integrated circuit fabrication |
| US5765771A (en) * | 1994-07-13 | 1998-06-16 | Daiwa Seiko, Inc. | Positive securement for a fishing reel handle folding device |
-
1992
- 1992-06-29 JP JP4170415A patent/JPH0613472A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660394A1 (en) * | 1993-10-29 | 1995-06-28 | AT&T Corp. | CMOS integrated circuit fabrication |
| US5765771A (en) * | 1994-07-13 | 1998-06-16 | Daiwa Seiko, Inc. | Positive securement for a fishing reel handle folding device |
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