KR20050042161A - 수직 게이트 반도체 디바이스를 제조하는 방법 - Google Patents

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Abstract

반도체 디바이스(10)를 만드는 방법은 반도체 기판(14, 16)의 수평면 위에 형성된 다층 구조(17, 18, 19, 20)의 제 1 수직면(41) 위에 제 1 도전층(50)을 증착하는 단계를 포함한다. 제 1 도전층(50)은 제 1 표면에 수직한 제 2 표면(40)에서 반도체 디바이스의 채널(70)을 제어한다. 상기 방법은 다층상에 제 1 도전층(50)과 수직면 사이에 제 1 유전체막(32)를 형성하는 단계, 다층 구조에서 형성된 제 1 도전층(50)과 제어 전극(68) 사이에 갭(gap)을 형성하기 위해 그것을 에칭하는 단계, 제 1 도전층을 제어 전극에 전기적으로 연결하기 위해 갭내에 도전성 재료(56)를 증착하는 단계를 포함한다.

Description

수직 게이트 반도체 디바이스를 제조하는 방법{Method of making a vertical gate semiconductor device}
본 발명은 일반적으로 반도체 디바이스, 특히 수직 게이트 트랜지스터들에 관한 것이다.
보다 높은 수준의 성능과 보다 낮은 제조 비용을 갖는 반도체 디바이스들에 대한 계속되는 수요가 있다. 예를 들면, 스위칭 조절기들의 제조업자들은 조절된 출력 전압들을 발생하는 인덕터 전류들을 스위칭하는 더 효율적인 전력 MOSFET 트랜지스터들을 요구하고 있다. 보다 높은 효율성은 조절기들의 스위칭 손실들을 감소시키기 위해 보다 높은 주파수 응답을 제공하기 위해 더 짧은 채널들을 가진 트랜지스터들을 이용함에 의해 달성된다.
그러나, 대부분의 이전의 고 주파수 전력 트랜지스터들은 스위칭 손실들을 감소시키기 위해 필요한 더 짧은 길이의 채널들을 제공하기 위하여 작은 피쳐 크기(feature size)들을 해결할 수 있는 향상된 포토리소그래픽 장비를 요구한다. 다른 고 주파수 트랜지스터들은 채널 길이들이 포토리소그래픽 장비의 피쳐 크기보다는 오히려 증착된 게이트 전극의 두께에 의해 정의되는 수직 게이트 구조들로 형성된다. 이 접근법은 값비싼 포토리소그래픽 장비에 대한 필요성을 감소시키고 디바이스들을 만드는 비용을 감소시킨다. 그러나, 현존하는 수직 게이트 디바이스들은 수많은 마스킹 단계들 및 복잡한 순서의 처리 단계들을 요구하고, 그 결과 다이 양수율이 낮아지고 및 제조 비용이 높아진다.
도 1은 제 1 제조 스테이지 후의 반도체 디바이스의 단면도.
도 2는 제 2 제조 스테이지 후의 반도체 디바이스의 단면도.
도 3은 제 3 제조 스테이지 후의 반도체 디바이스의 단면도.
도 4는 제 4 제조 스테이지 후의 반도체 디바이스의 단면도.
도 5는 제 5 제조 스테이지 후의 반도체 디바이스의 상부 도면.
도 6은 제 6 제조 스테이지 후의 반도체 디바이스의 단면도.
도 7은 제 7 제조 스테이지 후의 반도체 디바이스의 단면도.
도 8은 제 1 제조 스테이지 후의 반도체 디바이스의 대안적인 실시예의 단면도.
도 9는 제 2 제조 스테이지 후의 반도체 디바이스의 다른 실시예의 단면도.
도 10은 제 3 제조 스테이지 후의 반도체 디바이스의 다른 실시예의 단면도.
도 11은 제 4 제조 스테이지 후의 반도체 디바이스의 다른 실시예의 단면도.
따라서, 간단한 순서의 처리 단계들과 보다 낮은 비용의 제조 기계들로 만들어질 수 있는 효율적인 고 주파수 동작을 위한 짧은 채널을 가진 반도체 디바이스에 대한 요구가 있다.
도면들에서, 같은 참조 번호를 가지는 요소들은 유사한 기능을 가진다.
도 1은 제 1 제조 단계 후 반도체 기판(12)이 형성된 반도체 디바이스(10)의 단면도이다. 일 실시예에서, 반도체 디바이스(10)에는 집적 회로로서 기능하도록 복수의 능동 부품(active component)들 및 수동 부품(passive component)들이 형성된다.
기저층(14)은 약 250 ㎛의 두께를 가지도록 형성된다. 일 실시예에서, 기저층(14)은 p-형 도전성(conductivity)과 반도체 디바이스(10)에 대한 접지면(ground plane)으로서 기능하도록 약 0.01 옴-센티미터의 저항률을 가지게 강하게 도핑된다. 기저층(14)의 상부는 약 6 ㎛에서 7 ㎛ 사이의 두께와 약 2 옴-센티미터에서 3 옴-센티미터 사이의 저항률을 갖는 p-형 에피택셜 영역을 포함할 수 있다. 일 실시예에서, 기저층(14)은 단결정 실리콘(monocrystalline silicon)을 포함한다.
에피택셜층(16)은 기저층(14) 위에 약 0.5 ㎛에서 0.7 ㎛사이의 두께로 성장된다. 일 실시예에서, 에피택셜층(16)은 n-형 도전율과 약 1.0 * 1016 원자/㎤와 약 1.5 * 1016 원자/㎤ 사이의 도핑 농도(doping concentration)를 가지기 위해 도핑된 단결정 실리콘을 포함한다.
유전체층(17)은 약 700 Å의 두께로 에피택셜층(16) 위에 형성된다. 일 실시예에서, 유전체층(17)은 열적으로 성장된 실리콘 이산화물로 형성된다.
기판(12)은 마스킹되고 실리콘 이산화물과 같은 유전체 재료(2)로 채워지는 얕은 절연 영역을 형성하는 일련의 에칭 단계들이 행해진다. 다른 마스킹 단계 및 일련의 에칭들은, 그 후 유전체 재료(4)로 윤곽을 그리고 도시된 것처럼 반도체 재료(5)로 채워지는, 깊은 트렌치들의 배열을 선택적으로 형성하기 위해 사용된다. 반도체 재료(5)는 높은 주파수 수동 부품들 및/또는 결합 패드들(도시되지 않음)을 형성하기에 적당한 낮은 유전율 영역이 되는 에어 갭들을 형성하기 위해 제조 사이클에서 나중에 제거될 수 있다. 대안적으로, 반도체 재료(5)는 낮은 유전율 실리콘 이산화물의 연속적인 영역을 형성하기 위해 깊은 트렌치들 사이에서 반도체 재료를 따라 산화될 수 있다. 일 실시예에서, 유전체 재료(4)는 실리콘 이산화물을 포함하고 반도체 재료(5)는 다결정 실리콘을 포함한다.
포토리소그래픽 마스크는 약하게 도핑된 드레인(LDD) 영역(21)을 형성하기 위해서 기판(12)으로 n-형 도펀트들을 도입하는 주입 단계를 차폐하기 위한 기판(12)을 패터닝하기 위해 사용된다. 다른 포토리소그래픽 마스크는 도시된 것처럼 강하게 도핑된 본체 향상 영역(22)을 형성하기 위해 기판(12)으로 p-형 도펀트들을 도입하는 다른 주입 단계에 의해 수행된다.
블랭킷 유전체층(18)은 약 1500 Å의 두께로 유전체층(17) 위에 형성된다. 일 실시예에서, 유전체층(18)은 증착된 실리콘 질화물을 포함한다.
블랭킷 유전체층(19)은 약 8000 Å의 두께로 유전체층(18) 위에 형성된다. 일 실시예에서, 유전체층(18)은 증착된 실리콘 이산화물을 포함한다.
깊은 트렌치는 에칭되고 기판 접점(23)을 형성하기 위해 도핑된 반도체 재료로 채워진다. 일 실시예에서, 기판 접점(23)은 본체 향상 영역(22) 및 기저층(14)에 낮은 저항 전기적 연결을 제공하기 위해 강하게 도핑된 p-형 다결정 실리콘으로 형성된다. 이후 기판 접점(23)내의 반도체 재료는 유전체 캡(24)을 형성하기 위해 열적으로 산화된다.
반도체층(20)은 약 8000 Å의 두께로 유전체층(19) 위에 형성된다. 일 실시예에서, 반도체층(20)은 강하게 도핑된 다결정 실리콘을 포함한다.
도 2는 제 2 제조 단계 후 반도체 디바이스(10)의 단면도이다.
포토마스크(도시되지 않음)는 그 폭이 수직면들(30)로 정의되는 기판(12)내 오목한 영역(33)을 형성하기 위해 반도체층(20)과 유전체층(19)을 선택적으로 에칭하기 위해 반도체층(20) 위에 적용된다. 습식 질화물 에칭(wet nitride etch)은 그때 오목한 영역(33)내에 유전체층(18)의 부분들을 제거하기 위해 적용된다. 수직면들(30)은 도시된 융기된 페디스털 구조(31)를 정의하기 위해 기판(12)의 표면에 실질적으로 수직하게 형성된다. 일 실시예에서, 오목한 부분(33)은 약 2.8 ㎛에서 약 3.6 ㎛사이의 폭을 가진다. 대안적인 실시예에서, 포토마스크와 에칭 단계들은 또한 자체-정렬된 드레인 접점을 형성하기 위해 LDD 영역(21) 위에 개구(opening)를 형성하기 위해 사용될 수 있다. 이런 구조는 반도체 디바이스(10)에 의해 점유되는 다이 영역을 감소시키고 이로 인해 그것의 제조는 비용을 감소시킨다.
유전체 재료는 약 800 Å의 두께로 기판(12) 위에 등각으로 증착되고 그후 수직면(30)을 따라 유전체 스페이서들(32)을 형성하기 위해 이방성으로 에칭된다. 일 실시예에서, 유전체 스페이서들(32)은 실리콘 질화물로 형성된다.
실리콘 이산화물 습식 에칭(silicon dioxide wet etch)은 오목한 영역(33)내에 놓인 유전체층(17)의 부분들을 제거하기 위해 적용된다. 에칭은 오목한 수직면(34)을 형성하기 위해 스페이서들(32) 밑에 놓인 유전체층(17)으로부터 재료를 잘라내거나 제거하기 위해 연장된다. 이 방식으로 오목한 유전체층(17)을 오목하게 하는 것은 본체 영역(37)에 형성된 채널(도시하지 않음)이 동작 전압과 그것의 채널 길이를 증가에 의한 반도체 디바이스(10)의 출력 임피던스 모두를 증가시킬 뿐만 아니라, 채널 전류를 흐르게 하기 위해 에피택셜층(16)으로 연장하는 것을 보장한다. 일 실시예에서, 표면(34)은 약 0.1 ㎛의 거리만큼 유전체 스페이서들(32)의 수직면(41)으로부터 우묵하게 만들어진다.
p-형 주입은 기판(12)에 그후 적용된다. 도펀트들은 그 경계들(39)이 수직면들(41)에 의해서 정의되는 본체 영역(37)을 생성하기 위해 유전체 스페이서들(32)에 의해 차단된다. 본체 영역(37)은 이하 설명된 것처럼 반도체 장치(10)의 전도 채널로서 작동하는 역전층을 형성하기 위해 적절한 도핑 농도를 가진다.
열적 산화물(thermal oxide)은 게이트 유전체(35)를 형성하기 위해 약 150 Å의 두께로 오목한 영역(33)내의 표면(40) 위에 성장한다. 열적 산화 단계는 또한 반도체층(20)의 노출된 표면들 위에 얇은 산화층(36)을 산출한다.
도 3은 제 3 제조 단계 후 반도체 디바이스의 단면도를 도시한다. 반도체 재료의 층은 약 3000 Å의 두께로 등각으로 증착된다. 종점 이방성 에칭은 수직 게이트들(50)로서 설계된 수직면(41)을 따라 반도체 스페이서들을 형성하기 위해 미리 결정된 두께의 반도체 재료를 제거하기 위해 적용된다. 어떤 응용들에서, 디바이스 성능은 수직 게이트들 중 하나, 바람직하게는 기판 접점(23)에 가깝게 놓인 것을 제거하기 위해 추가적인 포토마스크 단계를 사용하여 개선될 수 있다. 수직 게이트들(50)은 도시된 것처럼 본체 영역(37)내에 소스 영역(45)을 정의하는 주입 단계 또는 확산 단계를 마스크하기 위해 사용된다
수직의 게이트들(50)의 증착된 막(film) 두께는 소스 영역(45)과 에피택셜층(16) 사이의 표면(40)을 따라 형성된 채널의 길이를 효과적으로 확립한다. 막 두께는 잘 제어되고 반도체 디바이스(10)를 패터닝하기 위해 사용되는 포토리소그래픽 장비의 최소의 피쳐 크기보다 훨씬 작기 때문에, 고성능 디바이스는 비교적으로 저가 장비를 사용하여 조립될 수 있다.
베이스 전극들로서 기능하는 수직 게이트들(50)을 갖는 바이폴라 트랜지스터는 유전체층(19)을 오목하게 하는 에칭 단계를 생략하고 본체 영역(37) 위에 직접적으로 수직 게이트(50)를 형성하기 위해 유전체층(18)을 에칭함으로써 형성될 수 있다. 본체 영역(37)과 같은 도전성(conductivity)을 가지도록 수직 게이트들(50)을 도핑함에 의해, 수직 게이트들(50)과 본체 영역(37) 사이의 오믹 접속(ohmic connection)이 바이폴라 트랜지스터의 베이스로서 작동하도록 형성된다. 후속하는 공정은, 소스와 드레인은 이하에 설명되는 것과 같으며 바이폴라 디바이스의 에미터와 컬렉터로서 각각 동작한다.
유전체 재료는 이후 약 6000 Å의 두께로 증착되고 수직 게이트들(50)에 인접하여 유전체 스페이서들(52)을 형성하기 위해 이방성으로 에칭된다. 일 실시예에서, 유전체 스페이서들(52)은 증착된 실리콘 이산화물로 형성된다. 이 실시예에서, 이방성 에칭 단계는 또한 오목한 영역(33)내에 표면(40)의 노출된 부분들로부터 그리고 반도체층(20)의 노출된 표면들로부터 실리콘 이산화물을 제거한다.
적시의 습식 에칭(timed wet etch)이 이후 수직 게이트(50)와 반도체층(20) 사이의 갭(53)을 형성하기 위해 유전체 스페이서들(32)로부터 재료 부분을 제거하기 위해 적용된다.
도 4는 반도체층(56)은 제 4 제조 단계 후 반도체 디바이스(10)의 단면도이다. 표준 포토레지스트(standard photoresist)층은 드레인 접점(57)으로서 기능하는 표면(40)의 영역을 노출하는 개구(55)를 형성하기 위해 반도체층(20)과 유전체층들(19, 18, 17)로부터 연속하여 재료를 제거하는 일련의 에칭 단계들을 마스크하기 위해 적용되고 패터닝된다.
반도체층(56)은 도시한 것처럼 개구(55)를 채우고 반도체층(20)과 오목한 영역(33)을 코팅하기 위해 약 6000 Å의 두께로 증착된다. 반도체층(56)은 LLD 영역(21)을 드레인 접점(57)에 전기적으로 접촉시킨다. 일 실시예로서, 반도체층(56)은 다결정 실리콘을 포함한다. 대안적으로, 반도체층(56)은, 갭(33)을 채우기 위해 정확히 맞는 두께로 형성되고, 이후 열 산화 단계가 반도체층(56)의 잔존하는 부분들을 완전하게 산화시킨다. 또 다른 대안으로서, 반도체층(56)은 완전히 생략된다. 대신, 티타늄 또는 백금과 같은 도전성 재료의 층이 국부 상호 접속들을 위한 반도체층의 표면 위에 저 저항 규화물층(low resistance silicide layer)을 형성하기 위해 갭(53)을 채우기 위해 증착된다. 에칭 단계는 이후 규화물이 형성되지 않은 비-반도체 표면들로부터 도전성 재료를 제거하기 위해 사용된다.
포토레지스트층은 약 6000 Å의 두께로 적용되지만, 패터닝되지 않는다. 오목한 영역(33)은 비교적 좁고, 그래서 포토레지스트층은 다른 표면들상에서보다 오목한 부분(33)내에서 더 두껍다. 따라서, 증착된 포토레지스트 재료의 6000 Å이상을 제거하기 위한 종점 포토레지스트 에칭(endpoint photoresist etch)은 오목한 영역(33)내의 반도체층(56) 위에 플러그(58)를 남겨둔다.
도 5는 제 5 제조 단계 후의 반도체 디바이스(10)의 단면도이다. 적시의 이방성 반도체 에칭은 오목한 영역(33)의 바깥쪽 반도체층(56)의 부분들을 제거하고, 플러그(58)는 소스 영역(45)에 대한 전기 접점을 만드는 소스 전극(62)을 남기기 위해 제거된다. 블랭킷 주입은 반도체층(20)과 소스 전극(62)을 도핑하기 위해 수행된다. 일 실시예에서, 블랭킷 주입은 반도체층(20)과 소스 전극(62)에서 낮은 저항 막들을 생성하기 위해 고농도의 n-형 도펀트들을 도입한다. 주입 단계는 노출된 반도체 재료상에 실리콘 이산화물막(59)을 생성하는 열 산화 단계에 의해 실행된다. 일 실시예에서, 열 산화 단계는 약 300 Å의 두께를 갖는 실리콘 이산화물막(59)을 생성한다.
도 6은 제 6 제조 단계 후의 반도체 디바이스(10)의 단면도이다. 포토마스크는 반도체 장치(10)의 전극들을 패터닝하며, 이후 실리콘 이산화물 에칭 및 폴리실리콘이 에칭되어 게이트 전극(68)으로부터 드레인 전극(66)을 절연시키기 위해 영역(63)에서 실리콘 이산화물막(59)과 반도체층(20)으로부터 재료를 제거한다. 에칭 단계들은 또한 기판(12)상에 형성된 다른 구성 요소들(도시되지 않음)로부터 결합된 게이트 전극(68A)을 절연시키기 위해 영역(64)내 재료를 제거한다. 일 실시예에서, 게이트 전극(68) 및 결합된 게이트 전극(68A)은 반도체 디바이스(10)의 온 저항을 감소시키기 위해서 도 6의 관측면으로 전기적으로 연결된다. 대안적인 실시예에서, 결합된 게이트 전극(68A)이 제거된다.
도 7은 제 7 제조 단계 후의 반도체 디바이스(10)의 단면도이다.
층간 유전체막(69)은 기판(12) 위에 형성된다. 일 실시예에서, 유전체막(69)은 약 6000 Å의 두께로 증착된 실리콘 이산화물을 포함한다. 유전체막(69)은 이후 패터닝되고 소스 전극(62), 드레인 전극(66) 및 게이트 전극(68)에 대한 접점 개구들을 형성하기 위해 등방성 에칭 및 이방성 에칭이 행해진다.
표준 금속화층(standard metallization layer)은 소스 전극(62)에 연결된 소스 터미널(72), 게이트 전극(68)을 통해 수직 게이트(50)에 연결된 게이트 터미널(74), 및 내부 구성 요소들 및/또는 외부 구성 요소들에 연결될 수 있는 기능 디바이스(functional device)를 생성하기 위해서 드레인 전극(66)에 연결된 드레인 터미널(76)을 생성하기 위해 증착되고 이후 패터닝되고 에칭된다.
반도체 디바이스(10)의 동작은 다음과 같이 진행한다. 소스 터미널(72)이 0 V의 포텐셜 VS에서 작동하고 있다고 가정하면, 게이트 터미널(74)은 반도체 장치(10)의 전도 문턱치(conduction threshold)보다 큰 제어 전압 VG = 2.5 V를 수신하고, 드레인 터미널(76)은 드레인 포텐셜 VD = 5.0 V에서 작동한다. VG와 VD 값들은 본체 영역(37)으로 하여금 소스 영역(45)을 에피택셜층(16)과 전기적으로 접속하기 위한 채널(17)을 형성하기 위해 하측 수직 게이트(50)를 반전시킨다. 디바이스 전류 IS는 소스 터미널(72)로부터 흘러들어오고 소스 전극(62), 소스 영역(45), 채널(70), 에피택셜 영역(16), LLD 영역(21) 및 드레인 전극(66)을 통해 드레인 터미널(76)로 전달된다. 따라서, 전류 IS는 낮은 온 저항을 생성하기 위해 기판(12)을 통해 수직으로 흐른다. 일 실시예에서, IS=1.0 A(암페어)이다.
채널(70)의 길이는 수직 게이트들(50)을 형성하기 위해 사용된 막의 두께에 의해 결정됨을 유의하라. 수직 게이트는 다른 수직면에 형성된 채널을 제어하기 위해 일 표면상에 증착된 게이트 재료로 형성된 제어 전극들이라 한다. 반도체 디바이스(10)의 경우에는, 채널들(70)은 표면(40)에 형성되고, 그것은 수평면으로 간주된다. 제어 전극막은 수직면들(41)을 따라 증착되며, 그 수직면들은 표면(40)에 수직으로 된다. 결과로써, 채널 길이는 수직 게이트(50)막의 두께에 의해 결정된다. 그러므로, 수직 게이트들(50)에 적용된 제어 신호는 수직 게이트들(50)의 두께와 대략 같은 길이를 가진 채널들(70)을 형성하기 위해 표면(40)에서 본체 영역(37)에 반전을 일으킨다.
도 8은 다른 제 1 제조 단계에서의 반도체 디바이스(10)의 단면도이다. 이 실시예에서, 그 구성 요소들은 이전에 설명된 것들과 유사하다. 도전성 재료는 도전층(20A)을 형성하기 위해 유전체층 위에 증착된다. 일 실시예에서, 도전층(20A)은 약 1800 Å의 두께로 증착된 다결정화 실리콘과 같은 반도체 재료로 형성된다. 대안적으로, 도전성 재료는 텅스텐, 티타늄 또는 그들의 규화물들과 같은 보다 저 저항의 규화물 재료일 수 있다. 도전층(20A)은 드레인 전극(66) 및 게이트 전극(68)을 형성하기 위해 패터닝되고 에칭된다.
층간 유전체막(69)은 약 6000 Å의 두께로 증착되고 오목한 영역(33)과 페디스털(31)을 형성하기 위해 에칭된다. 일 실시예에서, 유전체막(69)은 증착된 실리콘 이산화물로 형성된다.
습식 질화물 에칭은 오목한 영역(33)으로부터 재료를 제거하기 위해 유전체층(18)에 적용된다. 이 에칭 단계는 수직면(30) 아래에 층을 오목하게 하기 위해 유전체층(18)을 잘라낼 수 있다.
페디스털(31)의 수직면들(30)은 본체 영역(37)을 형성하기 위해 오목한 영역(33)으로 p-형 주입을 마스크하기 위해 사용된다.
도 9는 다른 제 2 제조 단계에서의 반도체 디바이스(10)의 단면도이다.
유전체 재료는 도시한 것처럼 유전체 스페이서들(32)을 형성하기 위해 증착되고 이방성으로 에칭된다.
유전체층(17)은 오목한 수직면(34)을 형성하기 위해 오목한 영역(33)내에 재료를 제거하기 위해 습식 에칭된다. 게이트 유전체층(35)은 열 산화 단계를 사용하여 형성된다.
반도체 재료는 이후 약 3000 Å의 두께로 증착된다. 블랭킷 n-형 주입이 노출된 반도체 표면들을 도핑하기 위해 적용되고 이방성 에칭이 수직 게이트들(50)을 형성하기 위해 사용된다. 일 실시예에서, 수직 게이트들(50)이 에칭되어 그들의 높이가 스페이서(32)의 상부 표면 아래 약 0.3 ㎛ 내지 0.4 ㎛가 된다.
질화물 에칭은 수직 게이트(50) 및 게이트 전극(68) 사이에 갭(53)을 형성하기 위해서 유전체 스페이서들(32)의 일부를 제거하기 위해 사용된다.
도 10은 다른 제 3 제조 스테이지에서의 반도체 디바이스(10)의 단면도를 도시한다.
얇은 폴리실리콘층이 약 500 Å의 두께로 증착되고 수직 게이트들(50)을 게이트 전극(68)에 전기적으로 접속하기 위해 갭들(53)을 채우는 폴리실리콘 플러그를 형성하기 위해 열적으로 산화된다.
기판(12)은 이후 그것의 경계들이 수직 게이트들(50)에 의해 정의되거나, 또는 수직 게이트들(50)에 자체-정렬되는 소스 영역(45)을 형성하는 블랭킷 n-형 주입이 행해진다.
유전체 재료는 약 6000 Å의 두께로 적용되고 유전체 스페이서들(52)을 형성하기 위해 이방성으로 에칭된다.
도 11은 다른 제 4 제조 단계에서의 반도체 디바이스(10)의 단면도를 도시한다. 포토마스크(도시되지 않음)는 반도체 디바이스(10)를 패터닝하고 일련의 에칭 단계들은 드레인 접점(57)에 LLD 영역(21)을 전기적으로 접속하는 드레인(80)을 형성하기 위한 폴리실리콘과 같은 도전성 재료로 채워지는 개구(55)를 형성한다. 동일한 단계들이 소스 영역(45)에 전기적으로 연결하는 소스(82)를 형성하기 위해 도전성 재료로 오목한 영역을 채운다.
설명된 공정들은 표준 반도체 재료들을 사용하여 쉽게 제조되는 고 평탄 디바이스로 됨을 유의하라. 평탄성(planarity)은 표준 평탄면 금속-산화-반도체 또는 바이폴라 트랜지스터들에 전기적 접속들을 형성하기 위해 상호 접속하는 금속의 하나 이상의 얇은 층들 또는 집적 회로를 형성하는 다른 형태들의 전기적 구성 요소들의 부가를 용이하게 한다. 후속하는 금속화의 상세 사항들 및 층간 유전체 처리는 이전에 설명되었던 것과 유사하기 때문에 더 언급하지 않을 것이다.
요약하면, 본 방법에 의해 제공된 짧은 채널 디바이스는 그것을 제조하기 위해 사용된 포토리소그래픽 장비들로 달성가능한 피쳐 크기보다 더 짧은 채널을 가진다. 상기 방법은 집적 회로를 생산하기 위해 다른 회로들과 통합하기에 적합한 낮은 가격, 높은 성능 디바이스를 얻게 한다. 도전층은 제 1 표면에 수직한 제 2 표면에서 채널을 제어하기 위해 제 1 표면 위에 증착된다. 유전체막은 반도체 디바이스의 제 1 표면과 제어 터미널 사이에 갭을 형성하기 위해 에칭되고, 도전성 재료는 제어 터미널에 도전층을 전기적으로 연결하기 위해 갭내에 증착된다.

Claims (9)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    제 1 표면에 수직한 제 2 표면에서 반도체 디바이스의 채널을 제어하기 위해 상기 제 1 표면 위에 제 1 도전층을 증착하는 단계;
    상기 반도체 디바이스의 상기 제 1 표면과 제어 전극 사이에 갭을 형성하기 위해 제 1 유전체막을 에칭하는 단계; 및
    상기 제 1 도전층을 상기 제어 전극에 전기적으로 접속하기 위해 상기 갭내에 도전성 재료를 증착하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서, 상기 채널을 제공하기 위해 반도체 기판의 상기 제 2 표면에 본체 영역을 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서, 상기 제어 전극을 형성하기 위해 상기 반도체 기판 위에 제 2 도전층을 증착하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 표면에 인접하는 상기 제 2 표면 상에 제 2 유전체막을 증착하는 단계; 및
    상기 제 1 표면에 인접하는 상기 제 2 표면 위에 제 3 유전체막을 증착하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서, 상기 제 2 도전층을 증착하는 단계는 상기 제어 전극을 생성하기 위해 상기 제 3 유전체막 상에 다결정 실리콘을 증착하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 표면에 평행한 제 1 수직면을 형성하기 위해 상기 제 2 유전체막을 에칭하는 단계;
    상기 제 1 수직면과 실질적으로 동일 평면에 있는 제 2 수직면을 형성하기 위해 상기 제 3 유전체막을 에칭하는 단계; 및
    상기 제 1 수직면 및 상기 제 2 수직면과 실질적으로 동일 평면에 있는 제 3 수직면을 형성하기 위해 상기 제 2 도전층을 에칭하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서, 상기 제 1 표면, 상기 제 2 표면 및 상기 제 3 표면상에 상기 제 1 유전체막을 증착하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  8. 반도체 디바이스 제조하는 방법에 있어서,
    상기 반도체 기판의 수평면을 따라 채널을 제어하기 위해 수직면을 따라 수직 게이트를 형성하기 위해 제 1 도전성 재료를 에칭하는 단계;
    상기 반도체 디바이스의 상기 수직 게이트와 제어 전극 사이에 갭을 형성하기 위해 유전체 스페이서를 에칭하는 단계; 및
    상기 수직 게이트를 상기 제어 전극에 전기적으로 접속하기 위해 상기 갭내에 제 2 전도성 재료를 증착하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  9. 반도체 디바이스 제조하는 방법에 있어서,
    제 1 반도체층의 수직면에 인접하는 유전체 스페이서를 형성하기 위해 유전체 재료를 에칭하는 단계;
    상기 유전체 스페이서에 인접하는 상기 반도체 디바이스의 게이트를 형성하기 위해 제 2 반도체층을 에칭하는 단계;
    상기 제 1 반도체층과 상기 게이트 사이에 갭을 형성하기 위해 상기 유전체 스페이서를 에칭하는 단계; 및
    상기 제 1 반도체층을 상기 게이트에 전기적으로 접속하기 위해 상기 갭내에 도전성 재료를 증착하는 단계를 포함하는, 반도체 디바이스 제조 방법.
KR1020057002645A 2002-08-16 2003-07-28 수직 게이트 반도체 디바이스를 제조하는 방법 KR100966033B1 (ko)

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