JP5036130B2 - 自己整合した垂直ゲート半導体装置 - Google Patents

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Description

本発明は、一般に半導体装置に関し、より詳しくは、垂直ゲート・トランジスタに関する。
より高レベルの性能を有し、かつ、製造コストがより安価である半導体装置に対する要求は絶えず存在する。例えば、スイッチング・レギュレータの製造者は、制御された出力電圧を生成するインダクタ電流をスイッチするための、より効率的なパワーＭＯＳＦＥＴトランジスタを求めている。より高い効率は、より短いチャネルを有するトランジスタを使用することにより達成され、それによってレギュレータのスイッチング損失を低減する、より高い周波数応答が提供される。
しかしながら、全てではないにしても、ほとんどの従来の高周波パワートランジスタは、スイッチング損失の低減に必要なより短いチャネルを提供するために、小さな特徴部のサイズを解像することができる高度なフォトリソグラフィック機器を必要とする。従来の高周波トランジスタのいくつかは、フォトリソグラフィック・ツールの特性サイズよりも、むしろ堆積されたゲート電極の厚さによってチャネル長が定義される垂直ゲート構造で形成される。このアプローチにより、高価なフォトリソグラフィック機器の必要性が減少し、装置を構築するコストも低下する。しかしながら、従来の垂直ゲート装置は、多くのマスキング工程および処理工程の複雑なシーケンスを必要とし、このためにダイの歩留まりが低減し、装置の製造コストが上昇する。
従って、高周波数および高効率で動作し、かつ、高価な生産機器の必要性を回避するために単純なシーケンスの処理工程によって製造可能な、短いチャネル有する半導体装置に対する要求がある。
図面において、同じ参照番号を有する要素は、同様の機能を有する。ここで使用されるように、電流輸送または伝導電極という用語は、電界効果トランジスタのソースまたはドレイン、またはバイポーラ・トランジスタのエミッタまたはコレクタのような装置を通って電流を輸送する装置の要素を指す。
図１は、第１加工工程後における半導体基板１２に形成された半導体装置１０のセルの断面図である。ある実施例において、半導体装置１０は、１アンペアより大きい電流で動作するスイッチング酸化金属半導体電界効果トランジスタとして動作する。
ベース層１４は、約２５０マイクロメータの厚さを有するように形成される。ある実施例において、ベース層１４は、ｎ型の導電率および約０．０１のオーム・センチメートルの抵抗率を有するように高濃度にドープされ、半導体装置１０に低いオン抵抗を提供する。ある実施例において、ベース層１４は単結晶シリコンから成る。
エピタキシャル層１６は、ベース層１４上で約３マイクロメータの厚さに成長する。ある実施例において、エピタキシャル層１６は、ｎ型の伝導率および約３．０×１０１６原子／ｃｍ３のドーピング濃度を有するようにドープされた単結晶シリコンから成る。
ブランケットｎ型注入が基板１２に加えられて領域１７を生成するが、ドレインのピンチオフによる低圧破損を防ぐために、そのドーピング濃度は１．０×１０１７原子／ｃｍ３である。ある実施例において、領域１７は約０．５マイクロメータの深さに形成される。
ゲート誘電体層１８は、約３５０オングストロームの厚さでエピタキシャル層１６上に形成される。ある実施例において、誘電体層１８は、熱成長した二酸化シリコンで形成される。
誘電体層１９は、約１５００オングストロームの厚さで誘電体層１８上に形成される。ある実施例において、誘電体層１９は窒化シリコンから成る。
誘電体層２０は、約６０００オングストロームの厚さで誘電体層１９上に形成される。ある実施例において、誘電体層２０はテトラエチルオルソシリケート（ＴＥＯＳ）プロセスで形成され、堆積された二酸化シリコンを形成する。
導電性の半導体層２１は、約１８００オングストロームの厚さで誘電体層２０上に形成される。ある実施例において、半導体層２１は、低抵抗を提供するために、高濃度にドープされた多結晶シリコンから成る。半導体層２１は、より低い抵抗を提供するために、プラチナ、タングステン、またはチタンケイ化物、またはこれらと類似の材料の膜を含んでもよい。
誘電体層２２は、約４０００オングストロームの厚さで半導体層２１上に形成される。ある実施例において、誘電体層２２はＴＥＯＳプロセスで形成され、堆積された二酸化シリコンから成る。
基板１２の表面２９は、第１フォトレジスト工程でパターン化され、一連の標準的なエッチング工程でマスクされ、誘電体層２２、半導体層２１、誘電体層１９，１８の暴露部分が連続的に除去されて、盛り上がったペデスタル構造(pedestal structure)２４が形成される。ペデスタル構造２４に隣接する凹領域３４は、垂直の壁面または表面２８によって境界付けられるが、それは、後続の膜厚および要求される電圧降伏に依存して、典型的には約２から３マイクロメータの距離範囲で分離される。
垂直の壁面２８は、基板１２のボディ領域３１内への注入をマスクまたは定義するために使用され、以下で述べるように、半導体装置１０のチャネルを形成するために反転させる。従って、ボディ領域３１は、垂直の壁面２８に自己整合する。
その後、等方性窒化シリコン・エッチングを用いて誘電体層１９がアンダーカットされ、垂直の壁面２８に対して誘電体層１９の垂直面３２が窪む。この方法で表面３２を窪ませることにより、ボディ領域３１に形成されたチャネル（図示せず）がボディ領域３１の境界またはエッジ３３まで広がって、チャネル電流がエピタキシャル層１４内に流れることを保障する。さらに、垂直面３２が窪んでいることで、半導体装置１０のチャネル長が長くなって動作電圧が増加する。ある実施例において、誘電体層１９は、約０．１マイクロメータ窪んでいる。
半導体層３５は、図示のように、約４０００オングストロームの厚さで基板１２上に堆積される。半導体層３５は、典型的には、半導体層２１と同じ型の伝導率および低い抵抗を有するようにドープされる。半導体層２１，３５は、垂直の壁面２８に沿って相互に電気的に結合されることに注意されたい。
図２は、第２加工工程後における半導体装置１０の断面図である。半導体層３５に異方性エッチングが用いられ、垂直ゲート４０として動作する、ペデスタル構造２４に隣接したスペーサを形成する。垂直ゲートは、第１表面上に堆積されたゲート材料で形成された制御電極を参照して、第１表面に垂直な第２表面上に形成された導電チャネルを制御する。半導体装置１０の場合は、チャネル５０がボディ領域３１の表面４８で形成され、それは水平面であると考えられる。制御電極膜、すなわち半導体層３５は、壁面２８に沿って堆積されるが、それは表面４８に対して垂直であり、したがって垂直壁面２８と称される。その結果、チャネル長は、垂直ゲート４０膜厚によって決定される。従って、垂直ゲート４０に印加される制御信号によって、ボディ領域３１が上部表面４８で反転し、半導体層３５の厚さとほぼ等しい長さを有するチャネル５０を形成する。
一旦垂直ゲート４０が形成されると、薄い熱酸化物が暴露された半導体表面上で成長し、後続の製造工程中に汚染または静電荷が垂直ゲート４０の表面を通って蓄積するのを防止する。ある実施例では、この加工工程によって、垂直ゲート４０上で約１００オングストロームの二酸化シリコンが成長する。
ベース電極として機能する垂直ゲート４０を有するバイポーラ・トランジスタは、誘電体層１９を窪ませるエッチング工程を省略し、かつ、誘電体層１８をエッチングしてボディ領域３１上に半導体層３５を直接堆積することによって形成することができることに注意されたい。半導体層３５が異方性エッチングされた後、垂直ゲート４０はボディ領域３１と電気的に結合してバイポーラ・トランジスタのベースを形成する。以下では、後続の工程について、バイポーラ装置のエミッタおよびコレクタとしてそれぞれ動作するソースおよびドレインと共に説明する。
第２フォトレジスト工程において、誘電体層２２がパターン化され、エッチングされて、図示のようなゲート・コンタクト５４を形成する。
その後、ブランケット注入が半導体装置１０に用いられ、垂直ゲート４０によって定義された、あるいは、垂直ゲート４０に自己整合したソース領域４５を形成する。さらに、ブランケット注入は、ゲート・コンタクト５４をドープして接触抵抗を減少させる。ある実施例において、ソース領域は、ｎ型の伝導率および約１０１９から約１０２０原子／ｃｍ３の間のドーピング密度を有する。
ソース領域４５がチャネル５０の一方の終端を定義し、ボディ領域３１の境界３３が他方の終端を定義することに注意されたい。境界３３は垂直の壁面２８に自己整合し、さらに、ソース領域４５は垂直ゲート４０に自己整合するので、チャネル５０の長さは、垂直ゲート４０の膜厚によって実質的に決定される。ある実施例において、チャネル５０は約０．４マイクロメータの実効長を有するが、この時点で使用されるフォトリソグラフィック加工で最も小さな特徴サイズは、約３マイクロメータと同じくらいの大きさでもよい。従って、短いチャネルが、それほど高価でないフォトリソグラフィックのツールを使用して形成され、これによって、高周波特性をより安価で提供できる。さらに、マスキングによって表面の特徴の寸法を定義するよりも、膜厚の方がより正確に制御することができるので、性能がより一定である。
図３は、第３加工工程後における集積回路１０の断面図を示す。誘電材料が半導体基板１２上に堆積され、異方性エッチングされて、垂直ゲート４０の側面４９に隣接するスペーサ５５を生成する。誘電材料は、半導体層３５の厚さよりも厚い膜で堆積されるのが好ましいが、これは、トポグラフィック工程中に誘電性スペーサ５５を薄くすることにより、異方性エッチング工程中に垂直ゲート４０が暴露されないことを保証するためである。例えば、半導体層３５が約４０００オングストロームの厚さを有するような実施例では、スペーサ５５を形成するために使用される誘電材料は約５０００オングストロームの厚さを有する。異方性エッチングによって、さらに、誘電体層１８の暴露部分から誘電材料を除去してソース領域４５上にソース・コンタクト５６を定義し、それは誘電性スペーサ５５に自己整合する。
また、スペーサ５５は、ｐ型ブランケット注入工程をマスクするために使用され、それによって図示のように、ソース領域４５の下にエンハンスメント領域４７を生成する。エンハンスメント領域４７は、半導体装置１０のすべての領域において定電位でボディ領域３１を保持する低抵抗経路を提供する。他の実施例では、エンハンスメント領域は、選択された領域へのソース注入をブロックするための付加的なフォトマスク工程を用いることにより、表面４８上の選択された領域内に形成されてもよい。
図４は、第４加工工程後における半導体装置１０の断面図である。
標準的な半導体金属膜が、基板１２の表面に堆積される。ある実施例では、白金の薄い層が堆積およびアニールされて白金ケイ化物層を形成し、これが、ゲート・コンタクト５４およびソース・コンタクト５６内で露出している半導体材料に低抵抗の電気接続を提供する。チタン層が１２０オングストロームの厚さに形成され、その後に８００オングストロームのチタン窒化物のバリア層が形成される。最後に、アルミニウム層が、３乃至４マイクロメータの厚さで堆積される。
第３フォトレジスト工程が、金属膜をパターン化してソース端子６０およびゲート端子６２を形成するために用いられる。類似のブランケット金属膜が基板１２の底部表面６３に堆積され、３乃至４マイクロメータの厚さを有するドレイン端子６４を形成する。
パッシベーション層（図示せず）が堆積およびパターン化されて、完成した装置が生成される。追加の、あるいは異なる特性を提供するために、追加のマスキング工程を含むことができることに注意されたい。例えば、１つの付加的なフォトマスキング工程が、ソース電極／端子と同じ表面上にドレイン電極および／または端子をパターン化することにより、垂直ではなく、水平または平坦な装置として半導体装置１０を形成するために使用されてもよい。さらに他の実施例として、高圧アプリケーションのために、付加的なフォトマスクが、半導体装置１０の周辺のフィールド形成領域をパターン化するために使用されてもよい。
半導体装置１０の縦型構造は、その動作のスタンダード・モードを参照することにより評価できる。ソース端子６０が０ボルトの電位ＶＳで動作していると仮定すると、ゲート端子６２は、半導体装置１０の伝導しきい値より大きい制御電圧ＶＧ＝２．５ボルトを受け取り、ドレイン端子６４はドレイン電位ＶＤ＝５．０ボルトで動作する。ＶＧとＶＳの値によって、ボディ領域３１が垂直ゲート４０の下で反転してチャネル５０を形成し、ソース領域４５をエピタキシャル層１６に電気的に接続する。装置電流ＩＳは、基板１２を通って垂直に流れ、ソース領域４５、チャネル５０、領域１７、エピタキシャル領域１６、およびベース層１４を通る経路が形成され、一般には、破線６５に沿って、ターミナル６４に排出される。従って、電流ＩＳは、基盤１２を通って垂直に流れ、抵いオン抵抗を生成する。ある実施例において、電流ＩＳ＝１．０アンペアである。
図５は、半導体装置１０の単純化された平面図であり、垂直ゲート・トランジスタのレイアウトの選択された特徴を示す。この実施例では、ペデスタル構造２４は、基板１２の中央部の大部分の上に形成され、基板１２の中央で大きな領域内のソース端子６０によってコンタクトするために、複数の行内に配列されたソース・コンタクト５６を有し、低いオン抵抗を提供する。ゲート端子６２は、図示のようにソース端子６０を囲むよう形成され、定電位で垂直ゲート４０を維持するためにゲート接触５４で半導体層２１とコンタクトする。
半導体装置１０が高電圧装置である実施例では、フィールド・ターミネーション（終端）構造が、付加的なフォトマスク工程を使用して基板１２の周辺部分のまわりに形成される。フィールド・ターミネーション構造は、半導体装置１０の固有の特性を低下させる局所的な降伏を防止するために、ドレイン端子６４に印加される高電圧に起因する電界を形成する。
以上を要約すると、本発明は、垂直ゲートを有する半導体装置を提供し、高速のスイッチング速度および高周波特性を提供する。ペデスタル構造が、基板の上部表面上に形成される。導電材料は、ペデスタル構造の側面に沿って配置され、半導体装置のソース電極のエッジに自己整合する。誘電性スペーサは、導電材料の側面に沿って形成され、ソース電極のコンタクト・エリアに自己整合する。ペデスタル構造が一回のフォトマスキング工程で形成され、さらに、ゲート、ソース、およびソース・コンタクトが、ペデスタル構造の側面または垂直の壁面に連続的に自己整合する。従って、トランジスタが、基板の底部表面上にドレイン端子を有する縦型パワー装置として形成される実施例では、トランジスタは、ゲート・コンタクト、メタライゼーション、およびパッシベーション層の形成を含むわずか４工程を用いるだけで製造することができる。高電圧動作のためのフィールド・ターミネーション、またはのプレーナ装置としてトランジスタを形成するための上部表面ドレイン端子を形成するために、１回以上のマスキング工程を付加することができる。
第１加工工程後における半導体装置の断面図である。 第２加工工程後における半導体装置の断面図である。 第３加工工程後における半導体装置の断面図である。 第４加工工程後における半導体装置の断面図である。 装置レイアウトの特徴を示す半導体装置の平面図である。

Claims (3)

  1. 上部表面を有する基板と、
    前記基板の一部の上に形成され、第１誘電体材料および前記第１誘電体材料の上の第２誘電体材料からなるペデスタル構造であって、前記第１誘電体材料および前記第２誘電体材料は、異なる材料からなり、前記第２誘電体材料は、前記第２誘電体材料によって挟まれた半導体層を含み、前記ペデスタル構造は、上面および側面を有し、前記第１誘電体材料の一部は、前記側面に対して窪んでいる、ペデスタル構造と、
    窪んでいる前記一部内および前記ペデスタル構造の前記側面に沿って配置され、前記基板内のドープされた領域のエッジを画定する導電材料であって、前記導電材料は、前記半導体層に結合される、導電材料と、
    前記導電材料の側面に沿って形成され、前記ペデスタル構造の上面を覆わないで前記ドープされた領域のコンタクト領域を画定する誘電性スペーサと、
    から構成されることを特徴とするトランジスタ。
  2. 半導体装置において、
    基板内のソース領域をドープし、かつ、前記半導体装置のチャネルを形成するための上部表面を有する基板と、
    第１誘電体材料および前記第１誘電体材料の上の第２誘電体材料からなる、前記上部表面上に形成されたペデスタル構造であって、前記ペデスタル構造は、上面および側面を有し、前記第１誘電体材料の一部は、前記側面に対して窪んでおり、かつ前記第２誘電体材料は、前記第２誘電体材料によって挟まれた半導体層を含む、ペデスタル構造と、
    窪んでいる前記一部内および前記ペデスタル構造の側面に沿って形成され、前記ソース領域のエッジを画定する制御電極であって、前記制御電極は、前記半導体層に結合される、制御電極と、
    前記制御電極の側面に沿って形成され、前記ペデスタル構造の上面を覆わないで前記ソース領域のコンタクト領域を画定する誘電性スペーサと、
    から構成されることを特徴とする半導体装置。
  3. 第１表面を有する基板と、
    前記第１表面の一部の上に形成され、第１誘電体材料および前記第１誘電体材料の上の第２誘電体材料からなるペデスタル構造であって、前記第１誘電体材料および前記第２誘電体材料は、異なる材料からなり、前記第２誘電体材料は、前記第２誘電体材料によって挟まれた半導体層を含み、前記ペデスタル構造は、前記第１表面に平行な上面および前記第１表面に垂直な側面を有し、前記第１誘電体材料の一部は、前記側面に対して窪んでいる、ペデスタル構造と、
    窪んでいる前記一部内および前記ペデスタル構造の前記側面に沿って配置され、前記第１表面で前記基板内のドープされた領域を画定する第１導電材料であって、前記第１導電材料は、前記半導体層に結合される、第１導電材料と、
    前記第１導電材料の表面上に形成され、前記ドープされた領域のコンタクト領域を画定する誘電性スペーサであって、前記誘電性スペーサは、前記ペデスタル構造の前記上面を覆わないで形成される、誘電性スペーサと、
    から構成されることを特徴とする半導体装置。
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