JP2007535147A - インサイチュドープトエピタキシャルフィルム - Google Patents

インサイチュドープトエピタキシャルフィルム Download PDF

Info

Publication number
JP2007535147A
JP2007535147A JP2007509644A JP2007509644A JP2007535147A JP 2007535147 A JP2007535147 A JP 2007535147A JP 2007509644 A JP2007509644 A JP 2007509644A JP 2007509644 A JP2007509644 A JP 2007509644A JP 2007535147 A JP2007535147 A JP 2007535147A
Authority
JP
Japan
Prior art keywords
deposition
dopant
flow
dichlorosilane
hydride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007509644A
Other languages
English (en)
Other versions
JP2007535147A5 (ja
Inventor
マティアス バウアー
Original Assignee
エーエスエム アメリカ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エーエスエム アメリカ インコーポレイテッド filed Critical エーエスエム アメリカ インコーポレイテッド
Publication of JP2007535147A publication Critical patent/JP2007535147A/ja
Publication of JP2007535147A5 publication Critical patent/JP2007535147A5/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/52—Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition

Abstract

インサイチュドープトエピタキシャル半導体層を堆積するための方法は、パターニングされた基板を収容する処理チャンバ内を約８０ｔｏｒｒより高圧に維持するステップを含む。本方法は更に、前記処理チャンバ内へジクロロシランのフローを提供するステップを含む。本方法は更に、前記処理チャンバ内へドーパント水素化物のフローを提供するステップを含む。本方法は更に、パターニングされた前記基板上の単結晶物質上に、約３ｎｍ ｍｉｎ−１より速い速度で、前記エピタキシャル半導体層を選択的に堆積するステップを含む。

Description

本発明は、概して、選択的なエピタキシャル堆積に関し、より詳細には、ドープト半導体層のインサイチュ急速堆積に関する。
ウェーハ処理能力の向上は、特に、枚葉式ウェーハ処理に関して、半導体産業において継続的な挑戦である。枚葉式ウェーハ処理において、個々のウェーハは単一の処理ツール中で連続して処理される。向上したウェーハ処理能力は、概して、費用の削減及び動作マージンの向上を導く。
増大したウェーハ処理能力が有益となる一応用例は、集積回路装置を形成するための、ドープト（外因性）及びアンドープト（真性）両方の半導体物質のエピタキシャル堆積である。或る応用例において、そのようなエピタキシャル堆積が、フィールド分離領域等の他の構造が既に形成された後に行われる。フォトリソグラフィパターニング及びエッチングに引き続き行われる、パターニングされたウェーハ上へのブランケット堆積は、パターニングされたウェーハ上への選択的な堆積と比較して、概して、高価な追加のステップを要求する。詳細には、選択的なエピタキシャル堆積は、周囲の絶縁層では殆ど又は全く堆積せずに、パターニングされたウェーハ上の露出した単結晶半導体物質上でのみ起こるように構成可能である。従って、選択的な堆積の使用は、或る応用例において後続のマスク及びエッチングステップの省略を可能にし、それにより処理能力を増大させる。同様に、ドープト半導体物質の堆積について、インサイチュドーピングの使用は、後続のドーパント注入、拡散、及び／又は活性化ステップの省略を可能にすることにより、或る応用例において処理能力を増大させる。
不利なことに、多くの選択的な堆積の化学的性質は、遅い堆積速度を引き起こす傾向があるので、そのようなフォトリソグラフィ及びエッチングステップの省略により得られた処理能力のうちのいくらか又は全てが、その遅い堆積速度のために失われる。同様に、多くのインサイチュドーピングの化学的性質もまた、堆積速度を減少させるので、そのようなインサイチュドーピングを行うことにより得られた処理能力のうちのいくらか又は全てが、その遅い堆積速度のために失われる。特に問題となるのは、高濃度のヒ素又はリンを用いるドーピングといった高濃度のｎ型ドーピングである。通常の技術を使用して、減圧化学気相成長法（ＲＰＣＶＤ）及び低圧化学気相成長法（ＬＰＣＶＤ）の圧力範囲以上で、化学気相成長プロセスを用いて行われる選択的エピタキシャル成長を用いて、約１０１９ｃｍ−３より高いｎ型ドーピングレベルを生成することは、困難又は不可能である。従って、インサイチュドープト半導体物質を含む、半導体物質の選択的なエピタキシャル堆積を行うための改善された方法が開発されてきた。
本発明の一実施形態によると、インサイチュドープトエピタキシャル半導体層を堆積するための方法は、パターニングされた基板を収容する処理チャンバ内を約８０ｔｏｒｒより高圧に維持するステップを含む。本方法は更に、前記処理チャンバ内へジクロロシランのフローを提供するステップを含む。本方法は更に、前記処理チャンバ内へドーパント水素化物のフローを提供するステップを含む。本方法は更に、パターニングされた前記基板上の単結晶物質上に、約３ｎｍ ｍｉｎ−１より速い速度で、前記エピタキシャル半導体層を選択的に堆積するステップを含む。
本発明の別の実施形態によると、トランジスタ構造のためのコンタクトを形成する方法は、画定されたソース活性領域及び画定されたドレイン活性領域を有する基板を提供するステップを含む。本方法は更に、前記ソース及びドレイン活性領域を、ジクロロシラン、ドーパント水素化物、及びエッチャントガスを含む前駆体混合物に露出する方法を含む。このことは、前記ソース及びドレイン活性領域上への、インサイチュドープトエピタキシャル半導体層の選択的な堆積に帰着する。
本発明の別の実施形態によると、シリコン含有層を堆積するための工程は、約１００ｔｏｒｒより高圧のチャンバを提供するステップを含む。本工程は更に、前記チャンバ内に囲まれた基板の全面に、ジクロロシラン及びｎ型ドーパント水素化物をフローするステップを含む。本工程は更に、前記基板上に、約２５ｎｍ ｍｉｎ−１より速い速度でシリコン含有層を選択的に堆積するステップを含む。
インサイチュドープト半導体物質を含む、半導体物質の選択的なエピタキシャル堆積を行うための改善された方法の例示的な実施形態が本明細書に開示される。本明細書に開示された特定の実施形態を用いて堆積される例示的な半導体物質は、シリコンフィルム及びシリコンゲルマニウムフィルムを含む。本明細書に開示された或る化学気相成長法（ＣＶＤ）は、改善された結晶品質、導入されたドーパントの改善された電気的活性、及び増大した成長速度を有する半導体フィルムを生成する。特定の実施形態において、シリコン前駆体としてのジクロロシラン（ＤＣＳ）、ドーパント水素化物、及び任意に、選択性を改善するＨＣｌを用いて、大気圧条件の下で高ドープト選択的堆積が可能である。ゲルマン又はメチルシラン等のゲルマニウム及び／又はカーボン前駆体が、混合プロセスガスに任意に加えられて、ゲルマニウム及び／又はカーボンを含むフィルムを形成する。
好ましくは約８０ｔｏｒｒより高い、より好ましくは約１００ｔｏｒｒより高い、そして、最も好ましくは大気圧の圧力での、ＬＰＣＶＤ及びＲＰＣＶＤ圧力範囲より高い圧力での堆積は、高いドーパント含有率及び速い堆積速度の両方を伴い選択的となり得る。図７に示されるように、活性ドーパントの含有率は、圧力につれて著しく増大する。図７に説明されるデータは、エピタキシャルシリコンのブランケット層が２００ｍｍウェーハ上に約７００℃の温度で成長され、実質的にＨＣｌフローの無い例示的な実施形態から得られた。図示されたように、約１０ｔｏｒｒ〜約４０ｔｏｒｒの範囲で、堆積に応じた抵抗率が約３．０ｍΩ・ｃｍのフィルムが得られる一方、約１００ｔｏｒｒを越える圧力で、その他は同様の条件の下で、堆積に応じた抵抗率が約１．０ｍΩ・ｃｍであるフィルムが得られる。他の実施形態において、図５に説明されたように、同様の抵抗率を有するシリコンフィルムが、別の温度だがその他は同様の工程条件を用いて成長される。詳細には、一実施形態において、０．８ｍΩ・ｃｍの抵抗率を有するシリコンフィルムが７００℃で成長され、別の実施形態において、１．３ｍΩ・ｃｍの抵抗率を有するシリコンフィルムが７５０℃で成長される。
図１１において示されるように、シリコンゲルマニウム堆積について同様の結果が得られた。図１１に示されるデータは、エピタキシャルシリコンゲルマニウムのブランケット層が２００ｍｍウェーハ上に約７３０℃の温度で成長され、実質的にＨＣｌフローの無い例示的な実施形態から得られた。図１１に示されたように、約３Ω・ｃｍの低い抵抗率を有するフィルムについて、フィルムの抵抗率は、約２００ｔｏｒｒより高圧での堆積用にフィルムが成長される圧力にほとんど依存しない。
改善された実施形態において、堆積に引き続きアニールを行うことにより、ドープト半導体フィルムの抵抗率は更に減少される。例えば、一実施形態において、約９００℃での１分間のアニールは、シリコンフィルムの抵抗率を約１．１Ω・ｃｍから約０．８８Ω・ｃｍに減少させる。別の実施形態において、約１０００℃での１分間のアニールは、シリコンフィルムの抵抗率を約１．１Ω・ｃｍから約０．８５Ω・ｃｍに減少させる。別の実施形態において、約１０５０℃でのスパイクアニールは、シリコンフィルムの抵抗率を約１．１Ω・ｃｍから約０．９３Ω・ｃｍに減少させる。別の実施形態において、約１０５０℃での３秒間のアニールは、シリコンフィルムの抵抗率を約１．１Ω・ｃｍから約０．８６Ω・ｃｍに減少させる。或る実施形態においてアニールがインサイチュに行われるが、別の実施形態においてアニールがエクスサイチュに行われる。
通常、ｎ型ドーパント前駆ガスの流量をシラン前駆ガスの流量と比較して増大させることは、堆積速度を減少させるであろうと理解されていた。しかしながら、本明細書に開示された或る実施形態においては、たとえドーパント前駆ガスの流量が半導体前駆ガスの流量と比較して相対的に増大されようとも、堆積速度は増大し得る。ドーパント前駆ガスの流量と比較して増大した流量の半導体前駆ガスを提供すると同時にドーパント含有率をエンハンスする手段もまた、本明細書に開示される。例示的な半導体前駆ガスは、ＤＣＳ等のシリコン前駆ガス、及びゲルマン（ＧｅＨ４）等のゲルマニウム前駆ガスを含む。
選択的な堆積の例示的な一実施形態においては、シリコン窒化物ベースの物質又はシリコン酸化物ベースの物質といった絶縁物質の全面に、殆ど又は全く堆積が起こらない。或る実施形態において、選択的な堆積はＨＣｌ等のエッチャントを使用し、従って、選択的な堆積速度は、非選択的な堆積速度と比較して一般に低く抑えられる。例えば、選択的な堆積速度は、典型的には約５０ｎｍ ｍｉｎ−１未満である。一方、非選択的な堆積に関しては、或る実施形態において、堆積速度は同様に５０ｎｍ ｍｉｎ−１未満であるが、より多くの前駆ガスの流量が提供される他の実施形態において、堆積速度は５０ｎｍ ｍｉｎ−１以上である。
パターニングされたウェーハ上に選択的な堆積が行われる応用例において、堆積速度は、好ましくは３ｎｍ ｍｉｎ−１より速い。シリコン及びシリコン酸化物をベースとする物質のみが基板上に露出される或る応用例において、さらに速い堆積速度であっても選択性は維持され、そのような一実施形態において、堆積速度は好ましくは５ｎｍ ｍｉｎ−１より速い。そのような堆積速度を達成するために、或る実施形態において用いられる選択された工程条件が、表Ａにリストされる。拡散定数がより低い点で、ヒ素を用いたドーピングは或る応用例において有利であるが、改善された実施形態において、ＰＨ３又はＢ２Ｈ６はＡｓＨ３に置き換えられる。さらに、ＧｅＨ４（Ｈ２中１％）が混合プロセスガスに任意に加えられてシリコンゲルマニウムフィルムを生成し、及び／又はモノメチルシランが混合プロセスガスに加えられて、ドープトＳｉ：Ｃ層を生成する。
Figure 2007535147
図８は、本明細書に開示された或る実施形態に係る、選択的に成長されたエピタキシャルシリコンゲルマニウムフィルムについての成長特性を説明する。これらのフィルムは、７５０℃及び１０ｔｏｒｒのチャンバ内で成長された。選択性を維持するために、異なるＧｅＨ４流量についてＨＣｌの流量が変化された。図示されるように、ＧｅＨ４流量が増大するにつれて、ゲルマニウム含有率及びフィルム成長速度の両方が増大する。フィルムの成長速度をＧｅＨ４流量の関数として、非ドープト（ＡｓＨ３無し）及びドープト（ＡｓＨ３有り）フィルムの両方について説明する図９に説明されるように、混合プロセスガスへのＡｓＨ３の添加は、フィルムの成長速度を減少させる。このフィルムは、ＨＣｌフロー無しで、７００℃及び２０ｔｏｒｒのチャンバ内で成長された。
或る実施形態において、特に高い電気的活性ドーパント濃度を得ることができる。そのような実施形態は特に、トランジスタ構造のソース及びドレインコンタクトの形成に役立つ。そのような応用例の例は、リセスドソース及びドレイン構造と同様に、エレベーテッドソース及びドレイン構造のエピタキシャル堆積を含む。さらに、本明細書に開示された或る実施形態は、チャネル構造の形成、及びパターニングされた基板上への高ドープト構造の形成といった他の応用例において特に役立つ。本明細書に開示された或る実施形態を用いて形成可能な例示的な高ドープト構造は、ヘテロ接合バイポーラトランジスタ用のエピタキシャルエミッタを含む。例えば、一実施形態において、高い結晶品質、導入されたドーパントの高い電気的活性、及び速い成長速度を有するエピタキシャルエミッタが形成される。そのような実施形態において、ソース及びドレイン構造が形成された後、ソース及びドレインを覆って堆積される過剰なシリコンを消費する金属堆積が行われる。従って、過剰なシリコン堆積は、金属がソース又はドレインの全面を消費する可能性を妨げる又は減少させる。
或る実施形態において、ＤＣＳ、ドーパント水素化物、及び任意に、選択性を改善するＨＣｌを用いて、大気圧条件の下で高ドープト選択的堆積が行われる。任意に、ゲルマン及び／又はメチルシラン等の、ゲルマニウム及び／又はカーボン前駆体が、前駆ガスの混合に加えられる。例示的な実施形態において、高ドープト選択的堆積は、ＲＰＣＶＤ圧力範囲より高い圧力、即ち、好ましくは約８０ｔｏｒｒより高圧で行われる。より好ましくは、そのような堆積は、約１００ｔｏｒｒ〜約７６０ｔｏｒｒの範囲で行われ、最も好ましくは、そのような堆積はほぼ大気圧で行われる。
本明細書に説明されたように、或る実施形態において、ＨＣｌ等のエッチャントが前駆ガスの混合に加えられ、堆積を行う間の選択性の維持又はエンハンスメントを手助けする。ＨＣｌを含む混合プロセスガスを用いて選択的な堆積が行われる一実施形態において、約７ｎｍ ｍｉｎ−１〜約８ｎｍ ｍｉｎ−１の範囲の成長速度が得られ、約２．５ｍΩ・ｃｍのフィルム抵抗率が得られた。混合プロセスガス中のＨＣｌにより生じる堆積速度の減少を補償するために、非選択的な堆積の実施形態に関して温度が増大される。しかしながら、良好な選択性の維持及びサーマルバジェットの過剰な消費を避けるために、温度は、好ましくは約８００℃より低く維持される。改善された実施形態において、図８において説明したように、混合プロセスガスにＧｅＨ４が加えられ、選択性及び成長速度をエンハンスさせる。さらに、ドーパント水素化物を含む混合プロセスガスにＧｅＨ４が加えられる実施形態において、ＧｅＨ４の添加に伴いドーパント含有率が増大し、抵抗率が減少する。この効果は、ＧｅＨ４流量の関数として抵抗率を説明する図１０において明らかである。しかしながら、改善された実施形態において、増大した成長速度をゲルマニウムの添加無しに得ることができる。そのような実施形態においては、堆積圧力が増大され、処理チャンバにＧｅＨ４が供給されない。ドーパント含有率を増大させることにより、このことはフィルム成長速度を増大させ、フィルム抵抗率を減少させる。
ヒ素が低い拡散率を示すため、ＤＣＳを用いるｎ型ドーピングについて、特に本明細書に開示された低い工程温度において、高いドーピングレベルから低いドーピングレベルへの急な遷移が可能である。これら低い温度にもかかわらず、導入されたドーパントの大部分が電気的に活性であり、それにより、分離したドーパント活性化ステップ及び付随するサーマルバジェットの消費、ドーパントの不要な拡散等を排除する。従って、或る実施形態において、極めて低い抵抗率（シート抵抗）、優れた結晶品質、及び低い表面粗度を得ることができる。
或る実施形態において、アンドープト（真性）フィルムの堆積と比較して堆積速度を増大させるために、ドーパント水素化物がＤＣＳと混合される。ＨＣｌが前駆ガスの混合に任意に加えられ、さらに選択性がエンハンスされる。ＤＣＳの１ｓｌｍまでの流量であっても、成長速度の飽和は観測されない。一般に、成長速度の増大及びＤＣＳ流量の増大とともに、ドーパント含有率は増大するが、ドーパント水素化物流量によっては影響されない。図４Ａにおいて示されるように、或る実施形態においてドーパント水素化物流量が調節されて、フィルム成長速度が最適化される。そのような実施形態において、ドーパント水素化物流量は、フィルム成長速度に悪影響を与えるほど高くなく、フィルム表面からの塩素の十分な除去を提供する。驚いたことに、ドーパント水素化物の一定の流量であっても、ＤＣＳ等のシリコン前駆体の流量の増大は、有利なことに、成長速度及びドーパント含有率を増大させる。理論によって制限されることなく、このことは、ドーパント偏析現象の成長速度依存性、及びドーパント偏析現象の温度依存性に起因するものと考えられている。改善された実施形態において、ドーパント水素化物を含む混合プロセスガスにＧｅＨ４が加えられ、それにより、成長速度、選択性、ファセッティング、及び抵抗率をさらに改善する。他の実施形態において、ドーパント水素化物を含まない混合プロセスガスにＧｅＨ４が加えられ、そのような実施形態において、抵抗率を低減させる一方、ＧｅＨ４が成長速度（図８を参照）、選択性、及びファセッティングをエンハンスする。
例えば、一実施形態において、１ｓｌｍのＤＣＳ及び１０ｓｃｃｍのＢ２Ｈ６（Ｈ２中１％）が、６３０℃の反応チャンバに供給される。これらの工程条件によって、表Ｂに示される成長速度及び抵抗率を生じた。
Figure 2007535147
本明細書に開示された或るドープトフィルムは、エレベーテッド及びリセスドコンタクトを含むソース及びドレインコンタクトについて、また同様に、相補型金属酸化膜半導体（ＣＭＯＳ）装置のチャネルについて、及び縦型トランジスタ構造について使用可能である。縦型トランジスタ構造は、時には、２重、３重、及びΩ形状トランジスタと呼ばれる。
おおむね、本明細書に開示されたフィルムは、約４５０℃〜８００℃の範囲の工程温度で堆積される。２００ｍｍウェーハ上に成長されたフィルムの選択された特性を示す図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図５、及び図６は、成長速度、抵抗率、及びドーパント濃度等の或るフィルム特性の温度依存性を示す。このデータは、適切な工程条件が用いられると、低温であっても高いドーパント濃度で選択的なインサイチュドープトエピタキシャル堆積が達成されることを示す。通常、選択的なエピタキシーは、ＳｉＧｅ堆積については７００℃より高温で、シリコン堆積については７５０℃より高温で行われてきた。不利なことに、これら高温での選択的な堆積は遅く、しばしば追加のドーパント活性化ステップを必要とする。
本明細書に開示された或る実施形態に従って堆積されたフィルムは、詳細には、約６５０℃〜約７５０℃の範囲の温度で、改善された活性ドーパント濃度を示す。或る実施形態においては、約６５０℃より低温で多結晶の堆積が支配的となり、図５に示したように、抵抗率の劇的な増大を生じる。好ましい実施形態において、約１０１９ｃｍ−３〜２×１０２１ｃｍ−３の範囲の活性ドーパント濃度を有するフィルムが堆積される。これによって、好ましくは約１ｍΩ・ｃｍ以下、そして、より好ましくは約０．８ｍΩ・ｃｍ以下である堆積に応じた抵抗率を生じる。約０．８ｍΩ・ｃｍの堆積に応じた抵抗率は、おおよそ約１０２０ｃｍ−３の活性ドーパント濃度に相当する。これらの値は、ヒ素の固体での溶解限度に達する。そのような実施形態において、電気的活性ドーパント濃度と対照的に、ドーパント流量が調節されてもトータルのヒ素濃度は飽和しない。選択された工程条件を用いて２００ｍｍウェーハ上に成長されたインサイチュドープトフィルムの堆積についての成長速度、抵抗率、及びドーパント濃度を示す図１も参照のこと。図１はまた、速い成長速度において電気的活性ドーパント含有率が増大すると、それによりフィルム抵抗率が減少することも示す。
或る実施形態において、インサイチュドープト半導体フィルムは、１００ｔｏｒｒより高圧、及び約４５０℃〜約６００℃の範囲の温度において堆積され得る。この低温範囲内での堆積は、サーマルバジェットの消費を有利に減少させ、半導体フィルム内に導入された電気的活性ドーパントの割合を増大させる。
改善された実施形態において、ＤＣＳ、及びアルシン（ＡｓＨ３）又はホスフィン（ＰＨ３）等のドーパント水素化物を用いて、カーボンドープトシリコンエピタキシャル層が堆積される。より小さなカーボン原子は、大きいドーパント原子即ちゲルマニウム原子のためのより多くの空間を生成する。例えば、ゲルマニウム含有率約１０％のシリコンゲルマニウムは、単結晶シリコンを覆ってヘテロエピタキシャルに堆積されると、圧縮ひずみを生じる傾向にある。しかしながら、１％のカーボンの添加が、Ｓｉ０．８９Ｇｅ０．１０Ｃ０．０１層全体の格子構造中に十分な空間を生成し、効果的にひずみを緩和するであろう。同様に、所定のレベルの引張ひずみについて、格子構造中へのカーボンの添加が、電気的活性ドーパント濃度のより高い含有を可能とする。そのような工程のために、モノメチルシラン等の少量の有機シリコン前駆体が、シリコン及びカーボン源としてＤＣＳフローに加えられる。そのような実施形態を用いて形成されたドープトＳｉ：Ｃ層は、ソース及びドレインコンタクト構造の形成の際に適用される。
ＤＣＳ、及びアルシン又はホスフィンのどちらかをインサイチュドープトエピタキシャル堆積の前駆体として使用すること、並びに、所定のドーパント水素化物流量についてより多くのＤＣＳ流量を使用することは、フィルム内への活性ドーパントの含有率を増大させる傾向がある。理論によって制限されることなく、増大したドーパント濃度は増大した堆積速度に起因するものと考えられている。特に、成長しているフィルムの表面への拡散によって、ドーパントは偏析するための時間を持たないと考えられている。従って、シリコン前駆体の多くの流量によりドーパントが急速に埋め込まれるため、ドーパントは堆積を阻止又は抑制する機会を持たない。それゆえに、枚葉式ウェーハ堆積について、ＤＣＳ流量は、好ましくは２００ｓｃｃｍより多く、より好ましくは約３００ｓｃｃｍ〜約５ｓｌｍの範囲である。他の実施形態において、より多くの流量が使用される。或る実施形態において、ドーパント水素化物流量に対するＤＣＳ流量の割合（ＲＤＣＳ：ＤＨ）は、温度範囲に依存して変化する。好ましくは、約６７５℃より低温においてより高いＲＤＣＳ：ＤＨが使用（例えば、約５０：１〜約１００：１の範囲）され、一方、約６７５℃より高温においてより低いＲＤＣＳ：ＤＨが使用（例えば、約４：１〜約５０：１の範囲）される。
図４Ａは、大気圧において２００ｍｍウェーハ上に堆積された半導体フィルムについて、成長速度をドーパント水素化物流量の関数として示す。図示したように、ドーパント水素化物流量の増大は、成長速度を或るポイントまで増大させ、ドーパント水素化物流量のさらなる増大の後は、フィルム成長速度を全体的に減少させる。最大成長速度は、一般に、より高温で、ドーパント水素化物のより高いレベルにおいて生じる。また一般に、最大成長速度は温度と共に増大する。同様に、ＤＣＳ流量の増大もまた、最大成長速度を増大させる。図４Ｂは、図４Ａと同じ工程条件の下で、ドーパント濃度をドーパント水素化物流量の関数として示す。
本明細書に開示された或る実施例において、エーエスエム アメリカ インコーポレイテッド（アリゾナ州 フェニックス）から市販されている２００ｍｍ Ｅｐｓｉｌｏｎ（登録商標）枚葉式ウェーハエピタキシャル堆積反応炉等の、枚葉式ウェーハチャンバ内において基板が処理される。例示的な実施形態において、基板は、本明細書に開示された堆積工程を行う前に、クリーニングされて、元から存在する酸化物が除去された、２００ｍｍのＳｉ（００１）ウェーハである。堆積が行われるウェーハについてのクリーニング工程の一例は、約１０５０℃でのインサイチュベークの実行を含む。選択的な堆積が行われるパターニングされたウェーハについてのクリーニング工程の一例は、脱イオン化リンスに引き続き行われるＨＦ浸漬、マランゴニ乾燥、及び約８５０℃〜約９００℃の範囲のインサイチュベークを含む。
２００ｍｍウェーハ上に堆積物が形成される一実施形態において、約２００ｓｃｃｍ〜約３ｓｌｍのＤＣＳが、約１０ｓｃｃｍ〜約１００ｓｃｃｍの範囲のアルシン（Ｈ２中１％）と共に、反応チャンバに供給される。他の実施形態において、異なるファクターは、反応物流量の釣り合いのとれた変化によって補償される。例えば、３００ｍｍウェーハ等のより大きい基板上への堆積について、より多くの流量が一般に用いられる。より一般的に述べると、枚葉式ウェーハ処理について、好ましくは、約５ｓｃｃｍ〜約２００ｓｃｃｍの範囲の、希釈物（例えばＨ２）中１％のドーパント水素化物が提供され、それは、約５０ｓｃｃｍ〜約２０００ｓｃｃｍの範囲の、Ｈ２中０．１％のドーパント水素化物、又は約０．０５ｓｃｃｍ〜２ｓｃｃｍの純粋なアルシンと実質的に等価である。
本明細書に開示された化学的性質の更なる有利な点は、ローディング効果の欠如である。本明細書に開示された或る実施形態が用いられると、ウェーハ表面全域で、あったとしても極僅かのローディング効果が検出され得る。ウィンドウサイズの違いにもかかわらず、不均一性が、ウェーハ表面全域にわたって、ウィンドウ間でほぼ同じであることが分かった。従って、ｘ ｃｍ２のウィンドウについての不均一性の平均は、約（０．５）ｘ ｃｍ２のウィンドウの不均一性の平均から、約５％未満だけ異なるであろう。
更に、本明細書に開示された或る実施形態が用いられると、マイクロローディング効果もまた減少される。パターニングされたウェーハ上への選択的な堆積の状況において、マイクロローディング効果は、成長速度中の局所的な堆積パターン不均一性、及びウェーハ表面上のパターニングされたウィンドウ内のフィルム組成に関連する。例えば、ファセッティングは、選択的な堆積パターンのエッジ周辺のエピタキシャル層の薄層化を引き起こすマイクロローディング効果である。不利なことに、ファセッティングは、エピタキシャル堆積の後に行われる自己整合サリサイド化、又は「サリサイド化」ステップを複雑にする。或る実施形態において、堆積圧力の減少及び／又は堆積温度の減少は、マイクロローディング効果の減少又は排除に役立つ。一実施形態において、１つのウィンドウ内で、任意の所定のウィンドウ全域で２０％未満の不均一性が示される。
従来技術を越えて達成された発明及び利点を説明する目的のために、選択された実施形態の或る目的及び利点が上記に記述されたことを言及しておく。そのような目的又は利点の全てが、どの特定の実施形態に関しても達成されるとは限らない。従って、例えば、一つの利点又は利点のグループを達成又は最適化する方法で、他の目的又は利点を必ずしも達成すること無く、或る実施形態が具現化又は実行され得る。
望ましい一実施形態に係る成長速度、抵抗率、及びドーパント濃度を水素流量の関数として示すグラフである。 第１の堆積フィルムについてヒ素濃度を堆積温度、ＡｓＨ３流量、及びフィルム厚さの関数として示すグラフである。 第２の堆積フィルムについてヒ素濃度を堆積温度、ＡｓＨ３流量、及びフィルム厚さの関数として示すグラフである。 望ましい一実施形態に係る成長速度を温度の関数として示すグラフである。 望ましい一実施形態に係るヒ素濃度を温度の関数として示すグラフである。 望ましい一実施形態に係る成長速度をＡｓＨ３流量の関数として示すグラフである。 望ましい一実施形態に係るヒ素濃度をＡｓＨ３流量の関数として示すグラフである。 望ましい一実施形態に係る成長速度及び抵抗率を温度の逆数の関数として種々のＡｓＨ３流量について示すグラフである。 望ましい一実施形態に係る成長速度を温度の逆数の関数として種々のドーパント及びドーパント濃度について示すグラフである。 望ましい一実施形態に係るシリコンフィルムの成長速度及び抵抗率を圧力の関数として示すグラフである。 望ましい一実施形態に係る成長速度及びゲルマニウム含有率をＧｅＨ４流量の関数として示すグラフである。 望ましい一実施形態に係る成長速度をＧｅＨ４流量の関数としてノンドープト（ＡｓＨ３無し）及びドープト（ＡｓＨ３有り）フィルム両方について示すグラフである。 望ましい一実施形態に係る抵抗率をＧｅＨ４流量の関数として示すグラフである。 望ましい一実施形態に係るシリコンゲルマニウムフィルムの成長速度及び抵抗率を圧力の関数として示すグラフである。

Claims (39)

  1. インサイチュドープトエピタキシャル半導体層を堆積するための方法であって、
    パターニングされた基板を収容する処理チャンバ内を約８０ｔｏｒｒより高圧に維持するステップと、
    前記処理チャンバ内へジクロロシランのフローを提供するステップと、
    前記処理チャンバ内へドーパント水素化物のフローを提供するステップと、
    パターニングされた前記基板上の単結晶物質上に、約３ｎｍ ｍｉｎ−１より速い速度で、前記エピタキシャル半導体層を選択的に堆積するステップとを含む方法。
  2. 前記エピタキシャル半導体層が約１０１９ｃｍ−３より高いドーパント濃度を有する請求項１の方法。
  3. 前記エピタキシャル半導体層が約１０１９ｃｍ−３〜約２×１０２１ｃｍ−３の範囲のドーパント濃度を有する請求項１の方法。
  4. パターニングされた前記基板が、露出されたシリコン酸化物ベースの絶縁物質を含み、選択的に堆積するステップが、約５ｎｍ ｍｉｎ−１より速い速度での堆積を含む請求項１の方法。
  5. ジクロロシランの前記フローが約２００ｓｃｃｍより多い請求項１の方法。
  6. ジクロロシランの前記フローが約３００ｓｃｃｍ〜約５ｓｌｍの範囲である請求項１の方法。
  7. 前記ドーパント水素化物（希釈ガス中で１％に希釈された）の前記フローに対するジクロロシランの前記フローの割合が、約４：１〜約１００：１の範囲、若しくは前記ドーパント水素化物の異なる希釈度に関して均等値である請求項１の方法。
  8. 前記ドーパント水素化物（希釈ガス中で１％に希釈された）の前記フローに対するジクロロシランの前記フローの割合が、約５０：１〜約１００：１の範囲、若しくは前記ドーパント水素化物の異なる希釈度に関して均等値である請求項１の方法。
  9. 前記ドーパント水素化物（希釈ガス中で１％に希釈された）の前記フローに対するジクロロシランの前記フローの割合が、約４：１〜約５０：１の範囲、若しくは前記ドーパント水素化物の異なる希釈度に関して均等値である請求項１の方法。
  10. 堆積の間中、前記処理チャンバ内を約１００ｔｏｒｒより高圧に維持するステップを更に含む請求項１の方法。
  11. 堆積の間中、前記処理チャンバ内をほぼ大気圧に更に維持する請求項１の方法。
  12. 選択的に堆積するステップの間、エッチャントをフローするステップを更に含む請求項１の方法。
  13. 前記エッチャントがＨＣｌを含む請求項１２の方法。
  14. 選択的に堆積するステップが、ｘ ｃｍ２のウィンドウについての不均一性の平均が、（０．５）ｘ ｃｍ２のウィンドウについての不均一性の平均から約５％異なる場合のローディング効果より、少ないローディング効果を示す請求項１の方法。
  15. 選択的に堆積するステップが、前記基板上の所定の半導体ウィンドウ内で、２０％未満の不均一性を有するマイクロローディング効果を示す請求項１の方法。
  16. 前記ジクロロシラン及び前記ドーパント水素化物と共にカーボン前駆体をフローし、前記エピタキシャル半導体層内にカーボンを添加するステップを更に含む請求項１の方法。
  17. 前記カーボン前駆体が有機シリコン前駆体を含む請求項１６の方法。
  18. 前記カーボン前駆体がメチルシランを含む請求項１６の方法。
  19. 前記ジクロロシラン及び前記ドーパント水素化物と共にゲルマニウム前駆体をフローし、前記エピタキシャル半導体層内にゲルマニウムを添加するステップを更に含む請求項１の方法。
  20. 前記ゲルマニウム前駆体がゲルマンを含む請求項１９の方法。
  21. 前記ドーパント水素化物がアルシンを含む請求項１の方法。
  22. 前記ドーパント水素化物の前記フローが、約５〜約２００ｓｃｃｍの範囲のアルシン（希釈ガス中で１％に希釈された）、若しくはアルシンの異なる希釈度に関して均等値である請求項２１の方法。
  23. 前記ドーパント水素化物がホスフィンを含む請求項１の方法。
  24. トランジスタ構造のためのコンタクトを形成する方法であって、
    画定されたソース活性領域及び画定されたドレイン活性領域を有する基板を提供するステップと、
    前記ソース及びドレイン活性領域を、ジクロロシラン、ドーパント水素化物、及びエッチャントガスを含む前駆体混合物に露出して、それにより、前記ソース及びドレイン活性領域上に、インサイチュドープトエピタキシャル半導体層を選択的に堆積するステップとを含む方法。
  25. 露出するステップが、堆積圧力を約１００ｔｏｒｒより高く維持するステップを含む請求項２４の方法。
  26. 露出するステップが、枚葉式ウェーハ堆積チャンバ内へ約２００ｓｃｃｍより多いジクロロシランを提供するステップを含む請求項２４の方法。
  27. 前記エピタキシャル半導体層が、約１ｍΩ・ｃｍ未満の堆積に応じた抵抗率を有する請求項２４の方法。
  28. 前記エピタキシャル半導体層が、約０．８ｍΩ・ｃｍ未満の堆積に応じた抵抗率を有する請求項２４の方法。
  29. 前記活性領域がリセスを備える請求項２４の方法。
  30. 露出するステップが、堆積温度を約６５０℃〜約７５０℃の範囲に維持するステップを含む請求項２４の方法。
  31. 露出するステップが、堆積温度を約４５０℃〜約６５０℃の範囲に維持するステップを含む請求項２４の方法。
  32. 前記エッチャントガスがＨＣｌを含む請求項２４の方法。
  33. シリコン含有層を堆積するための工程であって、
    約１００ｔｏｒｒより高圧のチャンバを提供するステップと、
    前記チャンバ内に収容された基板の全面に、ジクロロシラン及びドーパント水素化物をフローするステップと、
    前記基板上に、約２５ｎｍ ｍｉｎ−１より速い速度でシリコン含有層を選択的に堆積するステップとを含む工程。
  34. 前記ドーパント水素化物がｎ型ドーパント水素化物である請求項３３の方法。
  35. 前記シリコン含有層が約１０１９ｃｍ−３より高いドーパント濃度を有する請求項３３の方法。
  36. 前記シリコン含有層が約１０１９ｃｍ−３〜約２×１０２１ｃｍ−３の範囲のドーパント濃度を有する請求項３３の方法。
  37. 前記エピタキシャル堆積が選択的な堆積である請求項３３の方法。
  38. 前記シリコン含有層が、約１ｍΩ・ｃｍ未満の堆積に応じた抵抗率を有する請求項３３の方法。
  39. 前記シリコン含有層が、約０．８ｍΩ・ｃｍ未満の堆積に応じた抵抗率を有する請求項３３の方法。
JP2007509644A 2004-04-23 2005-04-21 インサイチュドープトエピタキシャルフィルム Withdrawn JP2007535147A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US56503304P 2004-04-23 2004-04-23
US56590904P 2004-04-27 2004-04-27
PCT/US2005/013674 WO2005116304A2 (en) 2004-04-23 2005-04-21 In situ doped epitaxial films

Publications (2)

Publication Number Publication Date
JP2007535147A true JP2007535147A (ja) 2007-11-29
JP2007535147A5 JP2007535147A5 (ja) 2008-06-19

Family

ID=35451488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007509644A Withdrawn JP2007535147A (ja) 2004-04-23 2005-04-21 インサイチュドープトエピタキシャルフィルム

Country Status (5)

Country Link
US (1) US20050250298A1 (ja)
EP (1) EP1738001A2 (ja)
JP (1) JP2007535147A (ja)
KR (1) KR20070006852A (ja)
WO (1) WO2005116304A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227565A (ja) * 2006-02-22 2007-09-06 Fujitsu Ltd 半導体装置とその製造方法
JP2009521801A (ja) * 2005-12-22 2009-06-04 エーエスエム アメリカ インコーポレイテッド ドープされた半導体物質のエピタキシャル堆積

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4866534B2 (ja) 2001-02-12 2012-02-01 エーエスエム アメリカ インコーポレイテッド 半導体膜の改良された堆積方法
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7438760B2 (en) 2005-02-04 2008-10-21 Asm America, Inc. Methods of making substitutionally carbon-doped crystalline Si-containing materials by chemical vapor deposition
JP2007157866A (ja) * 2005-12-02 2007-06-21 Sony Corp 成膜方法および半導体装置の製造方法
US20070212833A1 (en) * 2006-03-13 2007-09-13 Macronix International Co., Ltd. Methods for making a nonvolatile memory device comprising a shunt silicon layer
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
KR100831676B1 (ko) * 2006-06-30 2008-05-22 주식회사 하이닉스반도체 반도체 디바이스의 소자 분리막 제조방법
JP2008016523A (ja) 2006-07-04 2008-01-24 Sony Corp 半導体装置およびその製造方法
US8394196B2 (en) * 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
US7960236B2 (en) 2006-12-12 2011-06-14 Applied Materials, Inc. Phosphorus containing Si epitaxial layers in N-type source/drain junctions
US7745653B2 (en) * 2007-03-08 2010-06-29 3M Innovative Properties Company Fluorochemical compounds having pendent silyl groups
US7335786B1 (en) 2007-03-29 2008-02-26 3M Innovative Properties Company Michael-adduct fluorochemical silanes
US7759199B2 (en) 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US7939447B2 (en) 2007-10-26 2011-05-10 Asm America, Inc. Inhibitors for selective deposition of silicon containing films
US7655543B2 (en) * 2007-12-21 2010-02-02 Asm America, Inc. Separate injection of reactive species in selective formation of films
US8486191B2 (en) 2009-04-07 2013-07-16 Asm America, Inc. Substrate reactor with adjustable injectors for mixing gases within reaction chamber
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
JP2012119612A (ja) 2010-12-03 2012-06-21 Toshiba Corp 不純物濃度プロファイルの測定方法、その方法に用いられるウェーハ、および、その方法を用いる半導体装置の製造方法
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
US9853129B2 (en) 2016-05-11 2017-12-26 Applied Materials, Inc. Forming non-line-of-sight source drain extension in an nMOS finFET using n-doped selective epitaxial growth

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068203A (en) * 1990-09-04 1991-11-26 Delco Electronics Corporation Method for forming thin silicon membrane or beam
US5124278A (en) * 1990-09-21 1992-06-23 Air Products And Chemicals, Inc. Amino replacements for arsine, antimony and phosphine
US5225032A (en) * 1991-08-09 1993-07-06 Allied-Signal Inc. Method of producing stoichiometric, epitaxial, monocrystalline films of silicon carbide at temperatures below 900 degrees centigrade
JPH05343350A (ja) * 1992-06-08 1993-12-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6153920A (en) * 1994-12-01 2000-11-28 Lucent Technologies Inc. Process for controlling dopant diffusion in a semiconductor layer and semiconductor device formed thereby
DE19520175A1 (de) * 1995-06-01 1996-12-12 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer epitaktisch beschichteten Halbleiterscheibe
FR2779573B1 (fr) * 1998-06-05 2001-10-26 St Microelectronics Sa Transistor bipolaire vertical comportant une base extrinseque de rugosite reduite, et procede de fabrication
US6313017B1 (en) * 1999-01-26 2001-11-06 University Of Vermont And State Agricultural College Plasma enhanced CVD process for rapidly growing semiconductor films
KR100510996B1 (ko) * 1999-12-30 2005-08-31 주식회사 하이닉스반도체 선택적 에피텍셜 성장 공정의 최적화 방법
TW512529B (en) * 2000-06-14 2002-12-01 Infineon Technologies Ag Silicon bipolar transistor, circuit arrangement and method for producing a silicon bipolar transistor
US20020127766A1 (en) * 2000-12-27 2002-09-12 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process
US6713813B2 (en) * 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
JP4866534B2 (ja) * 2001-02-12 2012-02-01 エーエスエム アメリカ インコーポレイテッド 半導体膜の改良された堆積方法
JP2003068654A (ja) * 2001-08-27 2003-03-07 Hoya Corp 化合物単結晶の製造方法
JP4060580B2 (ja) * 2001-11-29 2008-03-12 株式会社ルネサステクノロジ ヘテロ接合バイポーラトランジスタ
US6605498B1 (en) * 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
AU2003247513A1 (en) * 2002-06-10 2003-12-22 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US7045845B2 (en) * 2002-08-16 2006-05-16 Semiconductor Components Industries, L.L.C. Self-aligned vertical gate semiconductor device
US7540920B2 (en) * 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
US7238595B2 (en) * 2003-03-13 2007-07-03 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7195985B2 (en) * 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009521801A (ja) * 2005-12-22 2009-06-04 エーエスエム アメリカ インコーポレイテッド ドープされた半導体物質のエピタキシャル堆積
JP2007227565A (ja) * 2006-02-22 2007-09-06 Fujitsu Ltd 半導体装置とその製造方法

Also Published As

Publication number Publication date
US20050250298A1 (en) 2005-11-10
WO2005116304A3 (en) 2007-01-25
WO2005116304A2 (en) 2005-12-08
KR20070006852A (ko) 2007-01-11
EP1738001A2 (en) 2007-01-03

Similar Documents

Publication Publication Date Title
JP2007535147A (ja) インサイチュドープトエピタキシャルフィルム
JP5173140B2 (ja) 電気的に活性なドープト結晶性Ｓｉ含有膜の堆積方法
US7521365B2 (en) Selective epitaxy process with alternating gas supply
JP5145049B2 (ja) Ｃｖｄエッチングおよび堆積シーケンスにより形成されるｃｍｏｓトランジスタ接合領域
US7598178B2 (en) Carbon precursors for use during silicon epitaxial film formation
US7682940B2 (en) Use of Cl2 and/or HCl during silicon epitaxial film formation
KR101521878B1 (ko) 반도체 박막의 선택적 에피택셜 형성
US7776698B2 (en) Selective formation of silicon carbon epitaxial layer
US8685845B2 (en) Epitaxial growth of silicon doped with carbon and phosphorus using hydrogen carrier gas
US20060166414A1 (en) Selective deposition
US20180166288A1 (en) Methods for silicide formation
JP5336070B2 (ja) 選択エピタキシャル成長プロセスの改良方法
JP2007157866A (ja) 成膜方法および半導体装置の製造方法
JP2007288019A (ja) 成膜方法および半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080421

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080421

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090703

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090703

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20091208

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091208

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20100118