JP2007157866A - 成膜方法および半導体装置の製造方法 - Google Patents

成膜方法および半導体装置の製造方法 Download PDF

Info

Publication number
JP2007157866A
JP2007157866A JP2005348639A JP2005348639A JP2007157866A JP 2007157866 A JP2007157866 A JP 2007157866A JP 2005348639 A JP2005348639 A JP 2005348639A JP 2005348639 A JP2005348639 A JP 2005348639A JP 2007157866 A JP2007157866 A JP 2007157866A
Authority
JP
Japan
Prior art keywords
epitaxial growth
growth
arsenic
flow rate
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005348639A
Other languages
English (en)
Inventor
Yuuki Miyanami
勇樹 宮波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2005348639A priority Critical patent/JP2007157866A/ja
Priority to US11/470,036 priority patent/US20070128819A1/en
Publication of JP2007157866A publication Critical patent/JP2007157866A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】大気圧でエピタキシャル成長を行うことで、成長速度を低下させることなくヒ素を高濃度にドーピングしたシリコンエピタキシャル成長層を形成することを可能とする。
【解決手段】エピタキシャル成長によりヒ素をドーピングしたシリコン層（シリコンエピタキシャル成長層２２）を形成する成膜方法であって、前記エピタキシャル成長雰囲気１３を大気圧として前記エピタキシャル成長雰囲気１３中にドーピング物質のヒ素を含むガスを供給することを特徴とする。
【選択図】図１

Description

本発明は、ＣＭＯＳデバイスの積み上げソース・ドレイン（Elevated Source Drain）の形成技術に適用できる成膜方法および半導体装置の製造方法に関するものである。
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。近年、微細化に伴う短チャネル効果がロールオフ（Roll-off）特性の劣化等、デバイス特性に悪影響を与えている。短チャネル効果の抑制には不純物の拡散深さ（Ｘｊ）を浅くする必要があるが、従来のＭＯＳＦＥＴ構造では寄生抵抗の増大が課題となっていた。積み上げソース・ドレイン（Elevated Source Drain）構造は拡散深さ（Ｘｊ）を浅く抑えることができ、かつ寄生抵抗の増大も抑制できるため、短チャネル効果の抑制に必要な構造として検討されている。
積み上げソース・ドレイン（Elevated Source Drain）構造の形成には拡散深さ（Ｘｊ）抑制のため、従来の選択シリコンエピタキシャル成長層の形成、イオンインプランテーションおよび急速加熱アニール（ＲＴＡ：Rapid Thermal Annealing）という工程を行うプロセスに代わって、成長雰囲気中にドーピング物質を導入してシリコンの選択エピタキシャル成長を行う技術が検討されている（例えば、非特許文献１参照）。例えば、ＮＭＯＳトランジスタには、ヒ素（Ａｓ）をドーピングするプロセスが検討されてきたが、従来の減圧エピタキシャル成長ではヒ素（Ａｓ）濃度の増大に伴う成長速度の低下が問題となっていた。また、減圧エピタキシャル成長では、例えば１０19／ｃｍ3という高濃度にヒ素をドーピングしたシリコンエピタキシャル成長層を形成することは困難であった。
Gael Borot, Laurent Rubaldo, Nicolas Breil, Alexandre Talbot and Didier Dutartre著 「Segregation and Growth Behavior of As-Doped Epi and Poly Si」Fourth International Conference on Silicon Epitaxy and Heterostructures(ＩＣＳＩ−４)，25P2-22 p.274-275 ２００５年
解決しようとする問題点は、エピタキシャル成長により、成長速度を低下させることなく、例えば１０19／ｃｍ3程度以上の高濃度にヒ素をドーピングしたシリコンを成長させることができない点である。
本発明は、大気圧でエピタキシャル成長を行うことで、成長速度を低下させることなくヒ素を高濃度にドーピングしたシリコンエピタキシャル成長層を形成することを課題とする。
本発明の成膜方法は、エピタキシャル成長によりヒ素をドーピングしたシリコン層を形成する成膜方法であって、前記エピタキシャル成長雰囲気を大気圧として前記エピタキシャル成長雰囲気中にドーピング物質のヒ素を含むガスを供給することを特徴としている。
本発明の成膜方法では、エピタキシャル成長雰囲気を大気圧として前記エピタキシャル成長雰囲気中にドーピング物質のヒ素を含むガスを供給することから、成長速度を低下させることなく、ヒ素を高濃度、例えば１×１０19／ｃｍ3以上の濃度にドーピングしたシリコンエピタキシャル成長層が形成される。
本発明の半導体装置の製造方法は、選択エピタキシャル成長によりシリコン基板に形成されるソース・ドレイン領域上にヒ素をドーピングしたシリコン層を形成する半導体装置の製造方法であって、前記ヒ素をドーピングしたシリコン層を形成する工程は、前記選択エピタキシャル成長雰囲気を大気圧として前記選択エピタキシャル成長雰囲気中にドーピング物質のヒ素を含むガスを供給することを特徴としている。
本発明の半導体装置の製造方法では、エピタキシャル成長雰囲気を大気圧として前記エピタキシャル成長雰囲気中にドーピング物質のヒ素を含むガスを供給することから、成長速度を低下させることなく、ヒ素を高濃度、例えば１×１０19／ｃｍ3以上の濃度にドーピングしたシリコンエピタキシャル成長層が形成される。したがって、ソース・ドレイン領域上に選択的に、ヒ素を高濃度にドーピングしたシリコン層が形成される
本発明の成膜方法は、エピタキシャル成長雰囲気を大気圧として前記エピタキシャル成長雰囲気中にドーピング物質のヒ素を含むガスを供給するため、ヒ素を高濃度、例えば１×１０19／ｃｍ3以上の濃度にドーピングしたシリコンエピタキシャル成長層を、従来の減圧下での低濃度にヒ素をドーピングするエピタキシャル成長時の成長速度よりも速い成長速度で形成することができるという利点がある。これにより、高濃度にヒ素をドーピングしたシリコンエピタキシャル成長層を高速に形成することが可能になる。
本発明の半導体装置の製造方法は、本発明の成膜方法により、ソース・ドレイン領域上に選択的に、ヒ素を高濃度にドーピングしたシリコン層を形成することができるので、いわゆる積み上げソース・ドレイン（Elevated Source Drain）構造を、容易に形成することが可能になるという利点がある。これによって、ソース・ドレイン領域の拡散深さ（Ｘｊ）を浅く抑えることができ、かつ寄生抵抗の増大も抑制できるため、短チャネル効果の抑制した高性能なトランジスタの製造が可能なるという利点がある。
本発明の成膜方法に係る一実施の形態の実施例を、図１によって説明する。図１は、本発明の成膜方法の一実施の形態を実施するエピタキシャル成長装置の一例を示した模式的装置構成図である。
図１に示すように、チャンバ１１内に設けられているステージ１２上に被成膜基板２１を載置する。チャンバ１１内部のエピタキシャル成長雰囲気１３には、シリコンの原料ガスとして、例えばジクロロシラン（ＳｉＨ2Ｃｌ2）を供給するとともに、ヒ素をドーピングするガスとして、例えばアルシン（ＡｓＨ3）を供給する。そのときのエピタキシャル成長雰囲気１３（チャンバ１１内圧力）は大気圧とする。
具体的には、チャンバ１１の容積が一例として５Ｌ−２０Ｌの場合、エピタキシャル成長雰囲気１３の圧力を大気圧（ここでいう大気圧は通常の地上での大気圧とする。例えば１気圧＝１０１３ｈＰａとする。）、成長温度（例えば基板温度）を６５０℃−７５０℃、原料ガスに、一例として、シリコン原料ガスとしてジクロロシラン（ＳｉＨ2Ｃｌ2）、ドーピング原料ガスとしてアルシン（ＡｓＨ3）（例えば１体積％に水素（Ｈ2）で希釈）、選択成長超させるためのガスとして塩化水素（ＨＣｌ）、ドーピング物質を均一分布させるためのガスとして水素（Ｈ2）を用いる。そして、各ガスの流量は、ジクロロシラン（ＳｉＨ2Ｃｌ2）を５０ｃｍ3／ｍｉｎ−５００ｃｍ3／ｍｉｎ、アルシン（ＡｓＨ3）（１体積％に水素（Ｈ2）で希釈）を５ｃｍ3／ｍｉｎ−２００ｃｍ3／ｍｉｎ、塩化水素（ＨＣｌ）を１５ｃｍ3／ｍｉｎ−２００ｃｍ3／ｍｉｎ、水素（Ｈ2）を１０Ｌ／ｍｉｎ−３０Ｌ／ｍｉｎに設定する。このような条件でエピタキシャル成長させることで、上記被成膜基板２１表面に、ヒ素を高濃度にドーピングしたシリコンエピタキシャル成長層２２が形成される。
また、上記チャンバ１１の容積が一例として５Ｌ−２０Ｌの装置としては、例えば２００ｍｍウエハの枚葉式エピタキシャル成長装置がある。また、チャンバ１１内部への各ガスの導入方法は、チャンバ１１内部で混合させても、チャンバ１１に導入する前に混合させてもよい。被成膜基板２１上において、均一なガス混合状態が生成されていればよい。
次に、上記各成長条件について調べた結果を説明する。
上記成長温度（例えば基板温度）について、図２の成長温度をパラメータとした成長速度とアルシン流量との関係図に示すように、成長温度が６５０℃未満ではエピタキシャル成長速度がほぼゼロとなり、成長温度が７５０℃より高温では選択エピタキシャル成長が不可となる。したがって、上記のように成長温度（例えば基板温度）は、６５０℃−７５０℃に設定されることになる。
上記ガス条件について、図３のジクロロシラン（ＳｉＨ2Ｃｌ2）の流量をパラメータとした成長速度とアルシン流量との関係図に示すように、上記ジクロロシラン（ＳｉＨ2Ｃｌ2）の流量が５０ｃｍ3／ｍｉｎ未満ではエピタキシャル成長速度がほぼゼロとなり、ジクロロシラン（ＳｉＨ2Ｃｌ2）の流量が５００ｃｍ3／ｍｉｎを超える流量では選択エピタキシャル成長が不可となる。したがって、ジクロロシラン（ＳｉＨ2Ｃｌ2）の流量は、５０ｃｍ3／ｍｉｎ以上５００ｃｍ3／ｍｉｎ以下に設定されることになる。
図４の成長温度を７００℃としたときの成長速度とアルシン流量との関係図に示すように、上記アルシン（ＡｓＨ3）（１体積％に水素（Ｈ2）で希釈）の流量が５ｃｍ3／ｍｉｎ未満ではヒ素濃度が不足し、しかも成長速度が２ｎｍ／ｍｉｎよりも低くなる。一方、アルシン（ＡｓＨ3）（１体積％に水素（Ｈ2）で希釈）の流量が２００ｃｍ3／ｍｉｎを超える流量では成長速度は十分に確保できるがエピタキシャル成長のモホロジが悪化する。したがって、アルシン（ＡｓＨ3）（１体積％に水素（Ｈ2）で希釈）の流量は、５ｃｍ3／ｍｉｎ以上２００ｃｍ3／ｍｉｎ以下に設定されることになる。
図５の塩化水素（ＨＣｌ）の流量をパラメータとした成長速度とアルシン流量との関係図に示すように、上記塩化水素（ＨＣｌ）の流量が１５ｃｍ3／ｍｉｎ未満では選択エピタキシャル成長が不可となり、塩化水素（ＨＣｌ）の流量が２００ｃｍ3／ｍｉｎを超える流量ではエピタキシャル成長せずにエッチングされる。したがって、塩化水素（ＨＣｌ）の流量は、１５ｃｍ3／ｍｉｎ以上２００ｃｍ3／ｍｉｎ以下に設定されることになる。
また、上記水素（Ｈ2）の流量が１０Ｌ／ｍｉｎ未満ではヒ素の分布の均一性が悪化し、水素（Ｈ2）の流量が３０Ｌ／ｍｉｎを超える流量でもヒ素の分布の均一性が悪化する。したがって、水素（Ｈ2）の流量は、１０Ｌ／ｍｉｎ以上３０Ｌ／ｍｉｎ以下に設定されることになる。
上記実施の形態において、上記シリコン原料ガスには、ジクロロシランの他に、例えば、モノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）、トリクロロシラン（ＳｉＨＣｌ3）等を用いることもできる。
また、チャンバ容積が例えば上記５Ｌ−２０Ｌの場合よりも大きくなる場合には、その容積の増大比率に応じて各ガスの流量を増加させればよい。言い換えれば、チャンバ１１内へ導入する各ガス流量を、上記説明した各ガスの流量から算出される各ガス流量の体積比を一定にして、チャンバ１１の容積の増大に応じて増減することで、チャンバ内のガス混合比を保つことにより、異なった容積のチャンバにおいても成膜することが可能である。したがって、本発明の成膜方法は、例えば、各種ウエハサイズのバッチ式エピタキシャルＣＶＤ装置、枚葉式エピタキシャルＣＶＤ装置にて実現可能である。
次に、本発明の成膜方法によるエピタキシャル成長の傾向と、従来の減圧下におけるエピタキシャル成長の傾向とを調べた。その結果を、図６の成長速度とアルシン流量との関係図によって比較、説明する。なお、上記エピタキシャル成長では、エピタキシャル成長装置には２００ｍｍウエハの枚葉式のエピタキシャルＣＶＤ装置を用い、成長温度を７００℃、ジクロロシラン（ＳｉＨ2Ｃｌ2）の流量を５０ｃｍ3／ｍｉｎ、塩化水素（ＨＣｌ）の流量を１１０ｃｍ3／ｍｉｎ、水素（Ｈ2）の流量を２０Ｌ／ｍｉｎとなるように一定とし、アルシン（ＡｓＨ3）流量を変化させた。
図６に示すように、本発明の大気圧下でのエピタキシャル成長によれば、アルシン（ＡｓＨ3）流量を増加させるとともに成長速度も増加する。一方、減圧下でのエピタキシャル成長では、アルシン（ＡｓＨ3）流量を増加させるとともに成長速度が低下する。このため、高濃度にヒ素をドーピングしたシリコンエピタキシャル成長層を形成する場合、大気圧下でのエピタキシャル成長の方が減圧下でのエピタキシャル成長よりも成長速度が速くなるので、成膜工程での生産性を高めることができることがわかる。
次に、本発明の成膜方法によるエピタキシャル成長でのシリコンエピタキシャル成長層中のヒ素（Ａｓ）濃度とアルシン（ＡｓＨ3）の流量との関係を調べた。その結果を、図７のＡｓ濃度とＡｓＨ3流量との関係図によって説明する。
図７に示すように、アルシン（ＡｓＨ3）流量を増加させるとともに、シリコンエピタキシャル成長層中のヒ素（Ａｓ）濃度が増加することがわかる。特に、アルシン（ＡｓＨ3）流量を６．４ｃｍ3／ｍｉｎ以上とすることで、シリコンエピタキシャル成長層中のヒ素（Ａｓ）濃度を１０19／ｃｍ3台とすることができる。
したがって、本発明の成膜方法のように大気圧下でのエピタキシャル成長を行うことで、減圧下でのエピタキシャル成長では実現が困難であったエピタキシャル成長速度を低下させることなく、シリコンエピタキシャル成長層中のヒ素（Ａｓ）濃度を１０19／ｃｍ3台にすることが可能になる。
上記説明した成膜方法は、エピタキシャル成長雰囲気を大気圧として、このエピタキシャル成長雰囲気中にドーピング物質のヒ素を含むガスを供給するので、ヒ素を高濃度、例えば１×１０19／ｃｍ3以上の濃度にドーピングしたシリコンエピタキシャル成長層２２を、従来の減圧下での低濃度にヒ素をドーピングするエピタキシャル成長時の成長速度よりも速い成長速度で形成することができるという利点がある。これにより、高濃度にヒ素をドーピングしたシリコンエピタキシャル成長層２２を高速に形成することが可能になる。
また、上記成長雰囲気に塩化水素(Ｈ)ガスを適量導入したことにより、ヒ素を含むシリコンエピタキシャル成長層２２は、下地がシリコン層上にのみ、選択的に成長させることができるようになる。それとともに、ローディング効果を発生させないという利点がある。
次に、本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を、図８の製造工程断面図によって説明する。図８では、いわゆる積み上げソース・ドレイン（Elevated Source Drain）構造を有するＮＭＯＳトランジスタの製造方法の一部に、本発明の成膜方法を適用した一例を示す。
図８（１）に示すように、半導体基板（シリコン基板）３１に素子形成領域（トランジスタ形成領域）３２を分離する素子分離領域３３が、例えば酸化シリコン系絶縁膜で形成されている。この素子形成領域３２の半導体基板３１上にはゲート絶縁膜３４を介してゲート電極３５が形成されている。このゲート電極３５上にはキャップ絶縁膜３６が形成され、同ゲート電極３５の側壁にはサイドウォール３７、３８が形成されている。上記キャップ絶縁膜３６、サイドウォール３７、３８は、後の工程でソース・ドレイン領域上に選択エピタキシャル成長によってヒ素を高濃度にドーピングしたシリコンエピタキシャル成長層を形成するため、エピタキシャル成長のマスクとなるような材料、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等の材料で形成されている。
次に、図８（２）に示すように、前記説明した本発明の成膜方法によって、ゲート電極３５の両側におけるソース・ドレイン形成領域の半導体基板３１上に、選択的に高濃度にヒ素をドーピングしたシリコンエピタキシャル成長層４２を成長させて、積み上げソース・ドレイン（Elevated Source Drain）４３、４４を形成する。
具体的には、常圧エピタキシャル気相成長装置（図示せず）を用い、チャンバ１１の容積が一例として５Ｌ−２０Ｌの場合、エピタキシャル成長雰囲気の圧力を大気圧（ここでいう大気圧は通常の地上での大気圧とする。例えば１気圧＝１０１３ｈＰａとする。）、成長温度（例えば基板温度）を６５０℃−７５０℃、原料ガスに、一例として、シリコン原料ガスとしてジクロロシラン（ＳｉＨ2Ｃｌ2）、ドーピング原料ガスとしてアルシン（ＡｓＨ3）（例えば１体積％に水素（Ｈ2）で希釈）、選択成長超させるためのガスとして塩化水素（ＨＣｌ）、ドーピング物質を均一分布させるためのガスとして水素（Ｈ2）を用いる。そして、各ガスの流量は、ジクロロシラン（ＳｉＨ2Ｃｌ2）を５０ｃｍ3／ｍｉｎ−５００ｃｍ3／ｍｉｎ、アルシン（ＡｓＨ3）（１体積％に水素（Ｈ2）で希釈）を５ｃｍ3／ｍｉｎ−２００ｃｍ3／ｍｉｎ、塩化水素（ＨＣｌ）を１５ｃｍ3／ｍｉｎ−２００ｃｍ3／ｍｉｎ、水素（Ｈ2）を１０Ｌ／ｍｉｎ−３０Ｌ／ｍｉｎに設定する。このような条件でエピタキシャル成長させることで、ソース・ドレイン領域に選択エピタキシャル成長が可能になる。
なお、上記エピタキシャル成長条件の範囲については、前記成膜方法で説明したのと同様な理由による。
すなわち、上記成長温度（例えば基板温度）については、成長温度が６５０℃未満ではエピタキシャル成長速度がほぼゼロとなり、成長温度が７５０℃より高温では選択エピタキシャル成長が不可となるので、上記のように成長温度（例えば基板温度）を６５０℃−７５０℃に設定する。
また、上記ジクロロシラン（ＳｉＨ2Ｃｌ2）の流量については、流量が５０ｃｍ3／ｍｉｎ未満ではエピタキシャル成長速度がほぼゼロとなり、流量が５００ｃｍ3／ｍｉｎを超える流量では選択エピタキシャル成長が不可となるので、ジクロロシラン（ＳｉＨ2Ｃｌ2）の流量を５０ｃｍ3／ｍｉｎ以上５００ｃｍ3／ｍｉｎ以下に設定する。
また、上記アルシン（ＡｓＨ3）（１体積％に水素（Ｈ2）で希釈）の流量については、流量が５ｃｍ3／ｍｉｎ未満ではヒ素濃度が不足し、しかも成長速度が２ｎｍ／ｍｉｎよりも低くなり、流量が２００ｃｍ3／ｍｉｎを超える流量では成長速度は十分に確保できるがエピタキシャル成長のモホロジが悪化するので、アルシン（ＡｓＨ3）（１％Ｈ2希釈）の流量を５ｃｍ3／ｍｉｎ以上２００ｃｍ3／ｍｉｎ以下に設定する。
また、上記塩化水素（ＨＣｌ）の流量については、流量が１５ｃｍ3／ｍｉｎ未満では選択エピタキシャル成長が不可となり、流量が２００ｃｍ3／ｍｉｎを超える流量ではエピタキシャル成長せずにエッチングされるので、塩化水素（ＨＣｌ）の流量を１５ｃｍ3／ｍｉｎ以上２００ｃｍ3／ｍｉｎ以下に設定する。
また、上記水素（Ｈ2）の流量については、流量が１０Ｌ／ｍｉｎ未満ではヒ素の分布の均一性が悪化し、流量が３０Ｌ／ｍｉｎを超える流量でもヒ素の分布の均一性が悪化するので、水素（Ｈ2）の流量を１０Ｌ／ｍｉｎ以上３０Ｌ／ｍｉｎ以下に設定する。
さらに、上記実施の形態においては、上記シリコン原料ガスには、ジクロロシランの他に、例えば、モノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）、トリクロロシラン（ＳｉＨＣｌ3）等を用いることもできる。
また、チャンバ容積が例えば上記５Ｌ−２０Ｌの場合よりも大きくなる場合には、チャンバ内へ導入する各ガス流量を、上記説明した各ガスの流量から算出される各ガス流量の体積比を一定にして、チャンバの容積の増大に応じて増減することで、チャンバ内のガス混合比を保つことにより、異なった容積のチャンバにおいても成膜することが可能となる。
上記半導体装置の製造方法は、本発明の成膜方法により、ソース・ドレイン領域上に、選択的に高濃度にヒ素をドーピングしたシリコンエピタキシャル成長層４２を成長させて、積み上げソース・ドレイン（Elevated Source Drain）４３、４４を形成することができるので、いわゆる積み上げソース・ドレイン（Elevated Source Drain）構造を、容易に形成することが可能になるという利点がある。このように高濃度のヒ素ドーピングによって、積み上げソース・ドレイン４３、４４の電気抵抗を低減することが可能になる。また、積み上げソース・ドレイン４３、４４を形成する際に、ヒ素をドーピングした状態でシリコンエピタキシャル層４２を選択的にエピタキシャル成長させることができるので、積み上げソース・ドレイン４３、４４にヒ素をドーピングした後に行われてきた熱工程を省略することができる。このため、他の領域にドーピングされた不純物の拡散を抑制することができる。すなわち、不純物の拡散を抑制して、半導体基板（シリコン基板）に形成される拡散層の拡散深さＸｊを浅く形成することが可能になるので、微細化した際の短チャネル効果を抑制することができる。よってトランジスタの性能向上が可能なるという利点がある。
本発明の成膜方法の一実施の形態を実施するエピタキシャル成長装置の一例を示した模式的装置構成図である。 成長温度をパラメータとした成長速度とアルシン流量との関係図である。 ジクロロシランの流量をパラメータとした成長速度とアルシン流量との関係図である。 成長温度を７００℃としたときの成長速度とアルシン流量との関係図である。 塩化水素の流量をパラメータとした成長速度とアルシン流量との関係図である。 成長速度とアルシン流量との関係図である。 本発明の成膜方法によるエピタキシャル成長でのシリコンエピタキシャル成長層中のヒ素（Ａｓ）濃度とアルシン（ＡｓＨ3）の流量との関係図である。 本発明の半導体装置の製造方法に係る一実施の形態の第１実施例を示した製造工程断面図である。
符号の説明
１３…エピタキシャル成長雰囲気、２２…シリコンエピタキシャル成長層

Claims (3)

  1. エピタキシャル成長によりヒ素をドーピングしたシリコン層を形成する成膜方法であって、
    前記エピタキシャル成長雰囲気を大気圧として前記エピタキシャル成長雰囲気中にドーピング物質のヒ素を含むガスを供給する
    ことを特徴とする成膜方法。
  2. 前記エピタキシャル成長雰囲気に塩化水素ガスを導入する
    ことを特徴とする請求項１記載の成膜方法。
  3. 選択エピタキシャル成長によりシリコン基板に形成されるソース・ドレイン領域上にヒ素をドーピングしたシリコン層を形成する半導体装置の製造方法であって、
    前記ヒ素をドーピングしたシリコン層を形成する工程は、
    前記選択エピタキシャル成長雰囲気を大気圧として前記選択エピタキシャル成長雰囲気中にドーピング物質のヒ素を含むガスを供給する
    ことを特徴とする半導体装置の製造方法。
JP2005348639A 2005-12-02 2005-12-02 成膜方法および半導体装置の製造方法 Pending JP2007157866A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005348639A JP2007157866A (ja) 2005-12-02 2005-12-02 成膜方法および半導体装置の製造方法
US11/470,036 US20070128819A1 (en) 2005-12-02 2006-09-05 Film forming method and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005348639A JP2007157866A (ja) 2005-12-02 2005-12-02 成膜方法および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2007157866A true JP2007157866A (ja) 2007-06-21

Family

ID=38119319

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005348639A Pending JP2007157866A (ja) 2005-12-02 2005-12-02 成膜方法および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20070128819A1 (ja)
JP (1) JP2007157866A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011508426A (ja) * 2007-12-21 2011-03-10 エーエスエム アメリカ インコーポレイテッド 膜の選択形成における反応種の別々の注入

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008015211A1 (en) * 2006-08-01 2008-02-07 Koninklijke Philips Electronics N.V. Effecting selectivity of silicon or silicon-germanium deposition on a silicon or silicon-germanium substrate by doping
US20150214331A1 (en) * 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
US10269648B1 (en) * 2017-11-17 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a semiconductor device structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6749687B1 (en) * 1998-01-09 2004-06-15 Asm America, Inc. In situ growth of oxide and silicon layers
KR20070006852A (ko) * 2004-04-23 2007-01-11 에이에스엠 아메리카, 인코포레이티드 인-시츄 도핑된 에피택셜 막

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011508426A (ja) * 2007-12-21 2011-03-10 エーエスエム アメリカ インコーポレイテッド 膜の選択形成における反応種の別々の注入

Also Published As

Publication number Publication date
US20070128819A1 (en) 2007-06-07

Similar Documents

Publication Publication Date Title
KR102656770B1 (ko) 도핑된 게르마늄 주석 반도체 증착 방법 및 관련된 반도체 소자 구조
USRE49803E1 (en) Method of manufacturing semiconductor device, and semiconductor device
TWI846702B (zh) 磷摻雜砷化矽膜的沉積方法及相關的半導體元件結構
US10483355B2 (en) Forming non-line-of-sight source drain extension in an NMOS FINFET using n-doped selective epitaxial growth
JP5147629B2 (ja) シリコン炭素エピタキシャル層の選択形成
US7601983B2 (en) Transistor and method of manufacturing the same
US20170148918A1 (en) Materials for tensile stress and low contact resistance and method of forming
US9064960B2 (en) Selective epitaxy process control
US8940595B2 (en) Faceted intrinsic epitaxial buffer layer for reducing short channel effects while maximizing channel stress levels
US8415236B2 (en) Methods for reducing loading effects during film formation
US20050250298A1 (en) In situ doped epitaxial films
US20050279997A1 (en) Methods of selectively forming epitaxial semiconductor layer on single crystalline semiconductor and semiconductor devices fabricated using the same
US20060038243A1 (en) Transistor and method of manufacturing the same
US20060046395A1 (en) Forming a vertical transistor
SG172835A1 (en) Methods for fabricating mos devices having epitaxially grown stress-inducing source and drain regions
US20090267118A1 (en) Method for forming carbon silicon alloy (csa) and structures thereof
US8900961B2 (en) Selective deposition of germanium spacers on nitride
US7655528B2 (en) Manufacturing method of semiconductor device
TWI544623B (zh) 磊晶層及其製作方法
JP2007157866A (ja) 成膜方法および半導体装置の製造方法
JP2001284468A (ja) 半導体装置およびその製造方法
KR20200123856A (ko) N-mos 소스 드레인 응용을 위한 공동도핑 프로세스
JP2008078519A (ja) 半導体装置の製造方法
US6962857B1 (en) Shallow trench isolation process using oxide deposition and anneal
US20180019121A1 (en) Method and material for cmos contact and barrier layer

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081028

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081225

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090407