KR20050038013A - 자체 정렬된 구조를 갖는 수직 게이트 반도체 디바이스 - Google Patents

자체 정렬된 구조를 갖는 수직 게이트 반도체 디바이스 Download PDF

Info

Publication number
KR20050038013A
KR20050038013A KR1020057002625A KR20057002625A KR20050038013A KR 20050038013 A KR20050038013 A KR 20050038013A KR 1020057002625 A KR1020057002625 A KR 1020057002625A KR 20057002625 A KR20057002625 A KR 20057002625A KR 20050038013 A KR20050038013 A KR 20050038013A
Authority
KR
South Korea
Prior art keywords
semiconductor device
substrate
dielectric
conductive material
layer
Prior art date
Application number
KR1020057002625A
Other languages
English (en)
Other versions
KR101026953B1 (ko
Inventor
고르돈 엠. 그리브나
Original Assignee
세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 filed Critical 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Publication of KR20050038013A publication Critical patent/KR20050038013A/ko
Application granted granted Critical
Publication of KR101026953B1 publication Critical patent/KR101026953B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42304—Base electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

트랜지스터(10)는 페데스탈 구조(24)로 형성된 윗면(48)을 갖는 반도체 기판(12)내에 형성된다. 도전성 물질(40)은 트랜지스터의 소스 영역(45)의 에지를 자체-정렬시키기 위해 페데스탈 구조의 측면(28)을 따라 배치된다. 유전체 스페이서(55)는 소스 영역의 접촉 면적(56)을 자체-정렬시키기 위해 도전성 물질의 측면(49)을 따라 형성된다. 트랜지스터의 바디 영역(31)은 페데스탈 구조의 측벽들에 자체-정렬된다. 일 실시예에서, 페데스탈의 측면은 그것의 베이스에 우묵한 부분을 포함한다.

Description

자체 정렬된 구조를 갖는 수직 게이트 반도체 디바이스{Vertical gate semiconductor device with a self-aligned structure}
본 발명은 일반적으로 반도체 디바이스들에 관한 것으로서, 특히 수직 게이트 트랜지스터들에 관한 것이다.
고성능 및 적은 제조 비용의 반도체 디바이스들에 대한 계속되는 요구가 존재한다. 예컨대, 스위칭 레귤레이터들의 제조자들은 레귤레이트된 출력 전압들을 발전시키는 인덕터 전류들을 스위칭하기 위한 더 효율적인 전력의 MOSFET 트랜지스터들을 요구한다. 더 높은 효율은, 레귤레이터의 스위칭 손실들을 감소시키는, 더 높은 주파수 응답을 제공하기 위해 더 짧은 채널들을 갖는 트랜지스터들을 이용함으로써 달성된다.
그러나, 전부가 아니더라도 대부분의 종래 고주파수 트랜지스터들은 스위칭 손실들을 감소시키기 위해 필요한 더 짧은 채널들을 제공하기 위해 작은 배선폭들(small feature sizes)을 분해(resolve)할 수 있는 향상된 사진식각 장비(photolithographic equipment)를 요구한다. 일부 종래 고주파수 트랜지스터들은, 채널 길이들이 사진식각 도구의 배선폭 보다 증착된 게이트 전극의 두께에 의해 정의되는 수직 게이트 구조들로 형성된다. 이 접근법은 고가의 사진식각 장비에 대한 필요성을 감소시키고, 디바이스들을 구축하는 비용을 감소시킨다. 그러나, 종래 수직 게이트 디바이스들은 다이 일드(die yield)를 감소시키고, 디바이스들의 제조 비용을 증가시키는 다수의 마스킹 단계들 및 복잡한 순서의 공정 단계들을 요구한다.
따라서, 고가의 제조 장비에 대한 필요성을 피하기 위해 간단한 시퀀스의 처리 단계들로 생성될 수 있고, 고주파수 및 높은 효율에서 작동하기 위해 짧은 채널을 갖는 반도체 디바이스에 대한 필요성이 존재한다.
도 1은 제 1 제작 스테이지 이후의 반도체 디바이스의 단면도.
도 2는 제 2 제작 스테이지 이후의 반도체 디바이스의 단면도.
도 3은 제 3 제작 스테이지 이후의 반도체 디바이스의 단면도.
도 4는 제 4 제작 스테이지 이후의 반도체 디바이스의 단면도.
도 5는 디바이스 레이아웃의 특징들을 보이는 반도체 디바이스의 평면도.
도들에서, 동일한 참조 번호를 갖는 요소들은 동일한 기능을 갖는다. 여기서 사용된 바와 같은 용어, 전류 전도(current carrying) 또는 도전 전극(conduction electrode)은 전계-효과 트랜지스터의 소스 또는 드레인, 또는 바이폴라 트랜지스터의 이미터 또는 컬렉터와 같은 디바이스를 통해 전류를 전도하는 디바이스의 요소를 가리킨다.
도 1은 제 1 공정 스테이지 이후 반도체 기판(12)으로 형성된 반도체 디바이스(10)의 셀(cell)의 단면도이다. 일 실시예에서, 반도체 디바이스(10)는 1 암페어 이상의 전류에서 작동하는 스위칭 메탈-옥사이드-반도체 전계 효과 트랜지스터(switching metal-oxide-semiconductor field effect transistor)로서 작동한다.
기본층(14)은 대략 250 마이크로미터의 두께를 갖게 형성된다. 일 실시예에서, 기본층(14)은 n-타입 도전성을 갖고, 반도체 디바이스(10)에 대한 낮은 온-저항을 제공하기 위해 대략 0.01 옴-센티미터의 저항성을 갖도록 높게 도핑된다. 일 실시예에서, 기본층(14)은 단결정 실리콘을 포함한다.
에피텍셜층(16)은 기본층(14) 위에 대략 3 마이크로미터의 두께로 성장된다. 일 실시예에서, 에피텍셜층(16)은 n-타입 도전성을 갖고, 대략 3.0*1016 원자/세제곱 센티미터의 도핑 밀도를 갖도록 도핑된다.
블랭켓 n-타입 임플란트(blanket n-type implant)가 드레인 핀치오프로 인한 낮은 전압 브레이크다운을 방지하기 위해, 도핑 밀도가 대략 1.0*1017 원자/세제곱 센티미터인 영역(17)을 생성하도록 기판(12)에 적용된다. 일 실시예에서, 영역(17)은 대략 0.5 마이크로미터의 두께로 형성된다.
게이트 유전층(18)은 에피텍셜층(16) 위에 대략 350 옹스트롬의 두께로 형성된다. 일 실시예에서, 유전층(18)은 열적으로(thermally) 성장된 실리콘 다이옥사이드로 형성된다.
유전층(19)은 유전층(18)위에 대략 1500 옹스트롬의 두께로 형성된다. 일 실시예에서, 유전층(19)은 실리콘 나이트라이드(silicon nitride)를 포함한다.
유전층(20)은 유전층(19)위에 대략 6000 옹스트롬의 두께로 형성된다. 일 실시예에서, 유전층(20)은 증착된 실리콘 다이옥사이드를 형성하기 위해 테트라-에틸 올쏘실리케이트(tetra-ethyl orthosilicate; TEOS) 공정으로 형성된다.
도전성 반도체층(21)은 유전층(20) 위에 대략 1800 옹스트롬의 두께로 중착된다. 일 실시예에서, 반도체층(21)은 낮은 저항을 제공하기 위해 높게 도핑된 다결정 실리콘을 포함한다. 반도체층(21)은 더 낮은 저항을 제공하기 위해 플래티늄, 텅스텐 또는 티타늄 실리사이드 또는 유사한 물질의 막을 포함할 수 있다.
유전층(22)은 반도체층(21) 위에 대략 4000 옹스트롬의 두께로 형성된다. 일 실시예에서, 유전층(22)은 증착된 실리콘 다이옥사이드를 포함하기 위해 TEOS 공정으로 형성된다.
기판(12)의 표면(29)은 올려져 있는 페데스탈 구조(pedestal structure)(24)를 형성하기 위해, 유전층(22), 반도체층(21) 및 유전층들(19 및 18)의 노출된 부분들을 연속으로 제거하는 일련의 표준 에칭 단계들을 마스킹하기 위해 제 1 포토레지스트 단계에서 패터닝된다. 페데스탈 구조(24)에 인접한 우묵한 부분(34)은 실질적인 막 두께들 및 원하는 전압 브레이크다운에 따라, 대략 2 와 3 마이크로미터간의 범위의 거리로 전형적으로 분리된 수직 장벽들 또는 표면들(28)로 경계가 주어진다.
수직 장벽들(28)은 아래에 기술된 바와 같은 반도체 디바이스(10)의 채널을 형성하기 위해 반전하는 기판(12)의 바디 영역(31)으로의 임플란트를 정의하거나 또는 마스킹하기 위해 사용된다. 따라서, 바디 영역(31)은 수직 장벽들(38)에 자체-정렬된다.
그 다음에, 등방성 실리콘 나이트라이드 에칭이 유전층(19)을 언더컷(undercut)하여 수직 장벽들(28)에 대한 그것의 수직 표면(32)을 우묵하게 하도록 적용된다. 이 양식의 우묵한 표면(32)은 바디 영역(31)내에 형성된 채널(도시되지 않음)이 채널 전류가 에피텍셜층(14)으로 흐르도록 허용하기 위해 바디 영역(31)의 경계 또는 엣지(33)까지 확장하는 것을 보장한다. 우묵한 수직 표면(32)은 반도체 디바이스(10)의 채널 길이를 증가시킴으로써, 반도체 디바이스(10)의 작동 전압(operating voltage)을 또한 증가시킨다. 일 실시예에서, 유전층(19)은 대략 0.1 마이크로미터의 거리로 우묵하게 된다.
반도체층(35)은 대략 4000 옹스트롬의 두께로 기판(12)상에 도시된 바와 같이 증착된다. 반도체층(35)은 반도체층(21)과 동일한 도전성 타입 및 낮은 저항을 갖도록 전형적으로 도핑된다. 반도체층들(21 및 35)이 수직 장벽(28)을 따라 서로간에 전기적으로 결합된다는 것을 주의하라.
도 2는 제 2 제작 스테이지 이후의 반도체 디바이스(10)의 단면도이다. 이방성 에칭이 수직 게이트들(40)로서 작동하는 페데스탈 구조(24)에 인접한 스페이서(spacer)들을 형성하기 위해 반도체층(35)에 적용된다. 수직 게이트는 제 1 표면에 수직한 제 2 표면상에 형성된 도전 채널을 제어하기 위해 제 1 표면상에 증착된 게이트 물질로 형성된 제어 전극을 가리킨다. 반도체 디바이스(10)의 경우에서, 채널들(50)은 수평 표면인 것으로 간주되는, 바디 영역(31)의 표면(48)에 형성된다. 제어 전극 막, 즉 반도체층(35)은 표면(48)에 수직하게 이어지고 따라서, 수직 장벽들(28)이라 가리키는 장벽들(28)을 따라 증착된다. 결과로서, 채널 길이는 수직 게이트(40) 막의 두께에 의해 결정된다. 따라서, 수직 게이트들(40)에 인가된 제어 신호는 반도체층(35)의 두께와 대략 동일한 길이를 갖는 채널들(50)을 형성하도록 바디 영역(31)이 윗면(top surface)(48)에서 반전하도록 한다.
수직 게이트들(40)이 형성되면, 이후 공정 동안 오염 또는 정전하가 수직 게이트들(40)의 표면들을 통해 쌓이는 것을 방지하기 위해, 노출된 반도체 표면들상에 얇은 열적 옥사이드(thin thermal oxide)가 성장된다. 일 실시예에서, 이 공정 단계는 수직 게이트들(40)상에 성장된 대략 100 옹스트롬의 실리콘 다이옥사이드를 초래한다.
기본 전극으로써 기능하는 수직 게이트(40)를 갖는 바이폴라 트랜지스터는 반도체층(35)을 바디 영역(31)상에 직접 증착하기 위해 유전층(19)을 우묵하게 하는 에칭 단계를 생략하고, 유전층(18)을 에칭함으로써 형성될 수 있음을 주의하라. 반도체층(35)이 이방성으로 에칭된 이후, 수직 게이트들(40)은 바이폴라 트랜지스터의 기본을 형성하기 위해 바디 영역(31)에 전기적으로 결합된다. 바이폴라 디바이스의 이미터 및 컬렉터로서 각각 작동하는 소스 및 드레인을 갖는 실질적인 공정은 아래 기술된 바와 같다.
제 2 포토레지스트 단계에서, 유전층(22)은 도시된 바와 같이 게이트 접촉(gate contact)(54)을 형성하기 위해 패터닝되고 에칭된다.
그 다음에, 수직 게이트들(40)에 의해 정의되거나, 또는 수직 게이트들(40)에 자체-정렬된 소스 영역(45)을 형성하기 위해 블랭켓 임플란트가 반도체 디바이스(10)에 적용된다. 블랭켓 임플란트는 게이트 접촉(54)의 접촉 저항을 감소시키기 위해 게이트 접촉(54)에 또한 도핑한다. 일 실시예에서, 소스 영역은 n-타입 도전성 및 대략 1019 내지 대략 1020 원자/세제곱 센티미터간의 도핑 밀도를 갖는다.
소스 영역(45)은 채널(50)의 한쪽 끝을 정의하고 바디 영역(31)의 경계(33)는 다른 한쪽을 정의한다는 것을 주의하라. 경계(33)가 수직 장벽(28)에 자체-정렬되고, 소스 영역(45)이 수직 게이트(40)에 자체-정렬되므로, 채널(50)의 길이는 수직 게이트(40) 막의 두께에 의해 실질적으로 결정된다. 일 실시예에서, 채널(50)은 대략 0.4 마이크로미터의 효율적인 길이를 가지면서, 이 지점에 사용되는 사진식각 공정들의 가장 작은 배선폭은 대략 3 마이크로미터 크기일 수 있다. 따라서, 짧은 채널이 저렴한 사진식각 툴을 사용하여 형성되어, 감소된 비용에서 고주파수 성능을 제공한다. 더욱이, 마스킹에 의해 정의된 표면 특징들의 치수(dimensions) 보다 막 두께들이 더 정밀하게 제어될 수 있기 때문에, 성능이 더 안정적이다(consistent).
도 3은 제 3 제작 스테이지 이후의 집적 회로(10)의 단면도를 도시한다. 유전체 물질은 반도체 기판(12)상에 증착되고, 수직 게이트들(40)의 측면들(49)에 인접한 유전체 스페이서들(55)을 생성하기 위해 이방성으로 에칭된다. 유전체 물질은 토포그래픽 단계들(topographic steps)에 걸친 유전체 스페이서들(55)의 얇아짐이 이방성 에칭 단계 동안 수직 게이트들을 노출하게 되지 않음을 보장하기 위해 반도체층(35)의 두께 보다 두꺼운 막 두께로 증착되는 것이 바람직하다. 예컨대, 반도체층(35)이 대략 4000 옹스트롬의 두께를 갖는 일 실시예에서, 스페이서들(55)을 형성하기 위해 사용된 유전체 물질은 대략 5000 옹스트롬의 두께를 갖는다. 이방성 에칭은 유전체 스페이서들(55)에 자체-정렬된 소스 영역(45)위에 소스 접촉(56)을 정의하기 위해 유전층(18)의 노출된 부분들로부터 유전체 물질을 또한 제거한다.
스페이서들(55)은 도시된 바와 같이 소스 영역(45) 아래의 강화 영역(enhancement region)(47)을 생성하는 p-타입 블랭켓 임플란트 단계를 마스킹하기 위해 또한 사용된다. 강화 영역(47)은 바디 영역(31)이 반도체 디바이스(10)의 모든 영역들에서 균일한 전위를 유지하는 낮은 저항 경로를 제공한다. 대안 실시예에서, 강화 영역(47)은 선택된 영역들로의 소스 임플란트를 막기 위한 부가적인 포토마스크 단계를 사용함으로써, 표면(48)상에 선택된 영역들에서 형성될 수 있다.
도 4는 제 4 제작 스테이지 이후의 반도체 디바이스(10)의 단면도이다.
표준 반도체 메탈 막이 기판(12)의 표면들상에 증착된다. 일 실시예에서, 플래티늄의 얇은 층은 게이트 접촉(54) 및 소스 접촉(56)에서 노출된 반도체 물질에 낮은 저항 전기적 연결을 제공하는 플래티늄 실리사이드 층을 형성하도록 증착되고 어닐링된다(annealed). 타타늄층은 120 옹스트롬의 두께로 형성되고, 이어서 800 옹스트롬의 티타늄 나이트라이드의 배리어층이 형성된다. 마지막으로 알루미늄층이 3 내지 4 마이크로미터간의 두께로 증착된다.
제 3 포토레지스트 단계는 소스 단자(60) 및 게이트 단자(62)를 형성하기 위해 메탈 막을 패터닝하기 위해 사용된다. 유사한 블랭켓 메탈 막이 3 내지 4 마이크로미터간의 두께를 갖는 드레인 단자(64)를 형성하기 위해 기판(12)의 바닥면(63)상에 증착된다.
패시베이션층(passivation layer)(도시되지 않음)은 완성된 디바이스를 생성하기 위해 증착되고 패터닝된다. 부가적인 마스킹 단계들이 부가적이거나 또는 상이한 특징들을 제공하기 위해 포함될 수 있다는 것을 주의하라. 예컨대, 하나의 부가적인 포토마스킹 단계는 반도체 디바이스(10)를 수직인 것 보다 옆으로(lateral) 또는 평면의 디바이스로서 형성하기 위해, 소스와 동일한 표면상에 드레인 전극 및/또는 단자를 패터닝함으로써 사용될 수 있다. 또한 예로서, 고전압 적용들에 대해, 부가적인 포토마스크가 반도체 디바이스(10) 주변의 필드 형상 영역(field shaping region)을 패터닝하기 위해 사용될 수 있다.
반도체 디바이스(10)의 수직 구조는 그것의 표준 모드의 작동을 참조함으로써 인식될 수 있다. 소스 단자(60)가 0 볼트의 전위 VS에서 작동한다고 가정하면, 게이트 단자(62)는 반도체 디바이스(10)의 도전 임계값 보다 큰 제어 전압 VG=2.5 볼트를 수신하고, 드레인 단자(64)는 드레인 전위 VD=5.0 볼트에서 작동한다. VG 및 VS의 값들은 소스 영역(45)을 에피텍셜층(16)에 전기적으로 연결하기 위한 채널(50)을 형성하기 위해 바디 영역(31)이 수직 게이트(40) 아래에서 반전하도록 한다. 디바이스 전류 IS는 일반적으로 도시된 바와 같은 점선들(65)을 따라, 소스 단자(60)로부터 흘러서, 소스 영역(45), 채널(50), 영역(17), 에피텍셜 영역(16) 및 기본층(14)을 통해 드레인 단자(64)로 이동된다. 따라서, 전류 IS는 낮은 온-저항을 생성하기 위해 기판(12)을 통해 수직으로 흐른다. 일 실시예에서, IS=1.0 아페어이다.
도 5는 수직 게이트 트랜지스터 레이아웃의 선택된 특징들을 보이는 반도체 디바이스(10)의 개략 평면도이다. 이 실시예에서, 페데스탈 구조(24)는 낮은 온-저항을 제공하기 위해, 기판(12)의 중앙의 넓은 영역내의 소스 단자(60)에 의해 접촉하기 위한 다수의 열들로 배열된 소스 접촉들(56)과 함께, 기판(12)의 대부분의 중앙 부분위에 형성된다. 게이트 단자(62)는 도시된 바와 같이 소스 단자(60)를 둘러싸고, 수직 게이트들(40)이 균일한 전위를 유지하도록 게이트 접촉(54)의 반도체층(21)에 접촉하도록 형성된다.
반도체 디바이스(10)가 고전압 디바이스인 실시예에서, 필드 터미네이션 구조(field termination structure)는 부가적인 포토마스크 단계를 사용하여 기판(12)의 주변 부분들 주위에 형성된다. 필드 터미네이션 구조는 반도체 디바이스(10)의 특정 성능을 감소시키는 국지화된 브레이크다운(localized breakdown)을 방지하기 위해 드레인 단자(64)에 인가된 고전압으로부터 초래하는 전계를 만든다(shape).
요약하면, 본 발명은 신속한 스위칭 속도 및 고주파수 성능을 제공하기 위한 수직 게이트를 갖는 반도체 디바이스를 제공한다. 페데스탈 구조는 기판의 윗면상에 형성된다. 도전성 물질은 반도체 디바이스의 소스 전극의 에지를 자체 정렬시키기 위해 페데스탈 구조의 측면을 따라 배치된다. 유전체 스페이서는 소스 전극의 접촉 면적(contact area)을 자체 정렬시키기 위해 도전성 물질의 측면을 따라 형성된다. 페데스탈 구조는 단일 포토마스킹 단계로 형성되고, 게이트, 소스 및 소스 접촉은 페데스탈 구조의 수직 장벽 또는 측면에 연속으로 자체 정렬된다. 따라서, 트랜지스트가 기판의 바닥면에 드레인 단자를 갖는 수직 전력 디바이스로서 형성되는 실시예에서, 트랜지스터는 게이트 접촉, 메탈라이제이션(metallization) 및 패시베이션 층들을 형성하는 것을 포함하는 4개의 포토마스킹 단계들만을 사용하여 제작될 수 있다. 하나 이상의 마스킹 단계들이 고전압 작동을 위한 필드 터미네이션들을 형성하기 위해서, 또는 트랜지스터를 평면 디바이스로서 구성하기 위해 윗면 드레인 단자를 형성하기 위해 부가될 수 있다.

Claims (10)

  1. 트랜지스터에 있어서,
    페데스탈(pedestal) 구조를 형성하기 위한 윗면(top surface)을 갖는 기판;
    상기 트랜지스터의 제 1 도전 전극의 에지를 정의하기 위해 상기 페데스탈 구조의 측면을 따라 배치된 도전성 물질; 및
    상기 제 1 도전 전극의 접촉 면적(contact area)을 정의하기 위해 상기 도전성 물질의 측면을 따라 형성된 유전체 스페이서(dielectric spacer)를 포함하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 기판은,
    반도체층; 및
    상기 페데스탈 구조, 상기 도전성 물질, 및 상기 유전체 스페이서를 지지하기 위해 상기 반도체층위에 형성된 제 1 유전층을 포함하는, 트랜지스터.
  3. 제 2 항에 있어서,
    상기 유전체 스페이서의 측면은 상기 접촉 면적을 형성하기 위해 상기 반도체층을 노출시키는 상기 제 1 유전층내의 개구를 정의하는, 트랜지스터.
  4. 제 1 항에 있어서,
    상기 기판은 상기 페데스탈 구조의 상기 측면에 의해 정의된 에지를 갖는 바디 영역(body region)으로 형성되는, 트랜지스터.
  5. 제 4 항에 있어서,
    상기 도전성 물질은 상기 기판의 상기 윗면에 채널을 형성하기 위해 상기 바디 영역을 반전시키는(invert), 트랜지스터.
  6. 제 5 항에 있어서,
    상기 기판의 바닥면에 형성된 상기 트랜지스터의 제 2 도전 전극을 더 포함하는, 트랜지스터.
  7. 제 1 항에 있어서,
    상기 페데스탈 구조는,
    상기 기판의 상기 윗면상에 형성된 제 2 유전층;
    상기 제 2 유전층상에 형성된 제 3 유전층; 및
    상기 제 3 유전층상의 상기 도전성 물질로 형성된 도전층을 포함하는, 트랜지스터.
  8. 제 7 항에 있어서,
    상기 도전성 물질은 다결정 실리콘을 포함하는, 트랜지스터.
  9. 반도체 디바이스에 있어서,
    소스 영역을 도핑하고, 상기 반도체 디바이스의 채널을 형성하기 위한 윗면을 갖는 기판;
    상기 윗면상에 형성된 유전체 페데스탈;
    상기 소스 영역의 에지를 정의하기 위해 상기 유전체 페데스탈의 측면을 따라 형성된 제어 전극; 및
    상기 소스 영역의 접촉 면적을 정의하기 위해 상기 제어 전극의 측면을 따라 형성된 유전체 스페이서를 포함하는 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    상기 반도체 디바이스의 도전 전극을 제 1 표면에 수직한 제 2 표면에서 정의하기 위해 상기 제 1 표면상에 배치된 제 1 도전성 물질; 및
    상기 도전 전극의 접촉 면적을 정의하기 위해, 상기 제 1 표면에 평행하게 놓인 상기 제 1 도전성 물질의 표면상에 형성된 유전체 스페이서를 포함하는 반도체 디바이스.
KR1020057002625A 2002-08-16 2003-07-28 자체 정렬된 구조를 갖는 수직 게이트 반도체 디바이스 KR101026953B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/219,190 US7045845B2 (en) 2002-08-16 2002-08-16 Self-aligned vertical gate semiconductor device
US10/219,190 2002-08-16

Publications (2)

Publication Number Publication Date
KR20050038013A true KR20050038013A (ko) 2005-04-25
KR101026953B1 KR101026953B1 (ko) 2011-04-11

Family

ID=31714695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057002625A KR101026953B1 (ko) 2002-08-16 2003-07-28 자체 정렬된 구조를 갖는 수직 게이트 반도체 디바이스

Country Status (8)

Country Link
US (1) US7045845B2 (ko)
EP (1) EP1535344B1 (ko)
JP (1) JP5036130B2 (ko)
KR (1) KR101026953B1 (ko)
CN (1) CN100438071C (ko)
AU (1) AU2003254226A1 (ko)
HK (1) HK1081325A1 (ko)
WO (1) WO2004017419A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1738001A2 (en) * 2004-04-23 2007-01-03 ASM America, Inc. In situ doped epitaxial films
JP4929579B2 (ja) * 2004-10-26 2012-05-09 日産自動車株式会社 半導体装置の製造方法
US7875936B2 (en) * 2004-11-19 2011-01-25 Stmicroelectronics, S.R.L. Power MOS electronic device and corresponding realizing method
ITMI20042243A1 (it) * 2004-11-19 2005-02-19 St Microelectronics Srl Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione
US7397084B2 (en) * 2005-04-01 2008-07-08 Semiconductor Components Industries, L.L.C. Semiconductor device having enhanced performance and method
US7446354B2 (en) * 2005-04-25 2008-11-04 Semiconductor Components Industries, L.L.C. Power semiconductor device having improved performance and method
US7276747B2 (en) * 2005-04-25 2007-10-02 Semiconductor Components Industries, L.L.C. Semiconductor device having screening electrode and method
US7300850B2 (en) * 2005-09-30 2007-11-27 Semiconductor Components Industries, L.L.C. Method of forming a self-aligned transistor
WO2007078802A2 (en) * 2005-12-22 2007-07-12 Asm America, Inc. Epitaxial deposition of doped semiconductor materials
US20110084332A1 (en) * 2009-10-08 2011-04-14 Vishay General Semiconductor, Llc. Trench termination structure
JP2012253291A (ja) * 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US20130154017A1 (en) * 2011-12-14 2013-06-20 Microchip Technology Incorporated Self-Aligned Gate Structure for Field Effect Transistor
US10217644B2 (en) * 2012-07-24 2019-02-26 Infineon Technologies Ag Production of adhesion structures in dielectric layers using photoprocess technology and devices incorporating adhesion structures
US9818831B2 (en) 2013-03-11 2017-11-14 Semiconductor Components Industreis, Llc DMOS transistor including a gate dielectric having a non-uniform thickness
CN109616447A (zh) * 2018-12-13 2019-04-12 武汉新芯集成电路制造有限公司 一种半导体器件及其制造方法
US11569378B2 (en) 2020-12-22 2023-01-31 Texas Instruments Incorporated Semiconductor on insulator on wide band-gap semiconductor
US11557673B2 (en) 2020-12-29 2023-01-17 Texas Instruments Incorporated Hybrid semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04256367A (ja) * 1991-02-08 1992-09-11 Hitachi Ltd 半導体素子
JP3173094B2 (ja) * 1992-01-23 2001-06-04 ソニー株式会社 Ｍｏｓトランジスタの製造方法
JPH065864A (ja) * 1992-06-23 1994-01-14 Shindengen Electric Mfg Co Ltd 絶縁ゲ−ト型電界効果トランジスタおよび製造方法
JP3113426B2 (ja) 1992-11-27 2000-11-27 三洋電機株式会社 絶縁ゲート半導体装置及びその製造方法
JP3166148B2 (ja) * 1995-07-11 2001-05-14 横河電機株式会社 半導体装置
US6110783A (en) 1997-06-27 2000-08-29 Sun Microsystems, Inc. Method for forming a notched gate oxide asymmetric MOS device
DE19731496A1 (de) * 1997-07-22 1999-01-28 Siemens Ag Herstellungsverfahren für ein durch Feldeffekt gesteuertes Halbleiterbauelement
US6593617B1 (en) * 1998-02-19 2003-07-15 International Business Machines Corporation Field effect transistors with vertical gate side walls and method for making such transistors
US6051456A (en) 1998-12-21 2000-04-18 Motorola, Inc. Semiconductor component and method of manufacture
US6197640B1 (en) * 1998-12-21 2001-03-06 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
FR2788629B1 (fr) * 1999-01-15 2003-06-20 Commissariat Energie Atomique Transistor mis et procede de fabrication d'un tel transistor sur un substrat semiconducteur
KR20000051294A (ko) 1999-01-20 2000-08-16 김덕중 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법

Also Published As

Publication number Publication date
WO2004017419A1 (en) 2004-02-26
EP1535344B1 (en) 2012-11-21
JP5036130B2 (ja) 2012-09-26
HK1081325A1 (en) 2006-05-12
CN100438071C (zh) 2008-11-26
US7045845B2 (en) 2006-05-16
US20040031981A1 (en) 2004-02-19
KR101026953B1 (ko) 2011-04-11
AU2003254226A1 (en) 2004-03-03
EP1535344A1 (en) 2005-06-01
CN1675777A (zh) 2005-09-28
JP2005536056A (ja) 2005-11-24

Similar Documents

Publication Publication Date Title
US5897343A (en) Method of making a power switching trench MOSFET having aligned source regions
US6673680B2 (en) Field coupled power MOSFET bus architecture using trench technology
US6566690B2 (en) Single feature size MOS technology power device
KR101026953B1 (ko) 자체 정렬된 구조를 갖는 수직 게이트 반도체 디바이스
TWI804649B (zh) 絕緣閘極半導體器件及用於製造絕緣閘極半導體器件的區域的方法
US5798549A (en) Conductive layer overlaid self-aligned MOS-gated semiconductor devices
US7768078B2 (en) Power semiconductor device having improved performance and method
US7205605B2 (en) Semiconductor component and method of manufacturing
US6207974B1 (en) Process for manufacture of a p-channel MOS gated device with base implant through the contact window
TWI802048B (zh) Ｌｄｍｏｓ電晶體及其製造方法
US6870221B2 (en) Power switching transistor with low drain to gate capacitance
US6803317B2 (en) Method of making a vertical gate semiconductor device
US5523607A (en) Integrated current-limiter device for power MOS transistors
KR20170107396A (ko) 반도체 트랜지스터 및 그 제조 방법
KR100518506B1 (ko) 트랜치 게이트형 전력용 모스 소자 및 그 제조방법
JP3113425B2 (ja) 絶縁ゲート半導体装置およびその製造方法
US5585287A (en) Method of forming integrated current-limiter device for power MOS transistors
JPH06163905A (ja) 絶縁ゲート半導体装置の製造方法
JPH0493083A (ja) 半導体装置およびその製造方法
CN113284953B (zh) 一种屏蔽栅沟槽型mosfet结构及其制造方法
JPH065864A (ja) 絶縁ゲ−ト型電界効果トランジスタおよび製造方法
US20230326972A1 (en) Silicon carbide semiconductor power transistor and method of manufacturing the same
JP2841865B2 (ja) 縦型ｍｏｓｆｅｔの製造方法
JPH0493084A (ja) 半導体装置およびその製造方法
JP2001291868A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140227

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 7