JPH0493084A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0493084A JPH0493084A JP2212336A JP21233690A JPH0493084A JP H0493084 A JPH0493084 A JP H0493084A JP 2212336 A JP2212336 A JP 2212336A JP 21233690 A JP21233690 A JP 21233690A JP H0493084 A JPH0493084 A JP H0493084A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スイッチング電源およびモータ制御等に使
用されるパワーデバイスの一種であり、例えば低耐圧M
O3−FET等の半導体装置およびその製造方法に関す
るものである。
用されるパワーデバイスの一種であり、例えば低耐圧M
O3−FET等の半導体装置およびその製造方法に関す
るものである。
近年、パワーデバイスは、バイポーラトランジスタに代
わって、低電力制御性および高速制御性を有するMOS
−FET (MO3電界効果型トランジスタ)か主流を
占めつつある。しかしMOSFETはオン抵抗か高いた
め、バイポーラトランジスタに比較して、電力損失が高
いという問題かある。また低耐圧MO3−FETにおい
ては、基板を構成するエピタキシャル層は高濃度であり
、オン抵抗成分の中ではチャンネル領域の抵抗か支配的
となる。したかって、低耐圧MO3−FETのオン抵抗
を低減する対策としては、素子の微細化により集積度の
向上させ、チャンネル領域の抵抗を低減するのか一般的
である。
わって、低電力制御性および高速制御性を有するMOS
−FET (MO3電界効果型トランジスタ)か主流を
占めつつある。しかしMOSFETはオン抵抗か高いた
め、バイポーラトランジスタに比較して、電力損失が高
いという問題かある。また低耐圧MO3−FETにおい
ては、基板を構成するエピタキシャル層は高濃度であり
、オン抵抗成分の中ではチャンネル領域の抵抗か支配的
となる。したかって、低耐圧MO3−FETのオン抵抗
を低減する対策としては、素子の微細化により集積度の
向上させ、チャンネル領域の抵抗を低減するのか一般的
である。
第3図および第4図は従来の半導体装置の構造を示す断
面図である。
面図である。
第3図に示す従来の半導体装置は、二重拡散型MO3電
界効果型I・ランジスタ(以下rDMO3FETJ と
いう。)であり、また第4図に示す従来の半導体装置は
、1〜レンチ構造を有する二重拡散型MO3電界効果型
トランジスタ(以下「2MO8−FETJ という。)
である。
界効果型I・ランジスタ(以下rDMO3FETJ と
いう。)であり、また第4図に示す従来の半導体装置は
、1〜レンチ構造を有する二重拡散型MO3電界効果型
トランジスタ(以下「2MO8−FETJ という。)
である。
第3図において、7はn−型のエピタキシャル層、8は
n+型のサブストレート シリコンからなるゲート電極、16はアルミニウムから
なるソース電極、17は層間絶縁膜、18はソースとな
るn+型被拡散領域I9はp型拡散領域、20はp+型
被拡散領域21はチャンネル領域、22はゲート酸化膜
を示す。
n+型のサブストレート シリコンからなるゲート電極、16はアルミニウムから
なるソース電極、17は層間絶縁膜、18はソースとな
るn+型被拡散領域I9はp型拡散領域、20はp+型
被拡散領域21はチャンネル領域、22はゲート酸化膜
を示す。
第3図に示すように、半導体基板Xはn+型のザブスト
レート ル層7から構成され、ドレインとなる。ソースとなるn
1型拡散領域18は、半導体基板Xの表面に形成され、
このn+型被拡散領域18p型拡散領域19にとり囲ま
れる。半導体基板Xの表面から深い位置にはp++拡散
領域20が形成される。
レート ル層7から構成され、ドレインとなる。ソースとなるn
1型拡散領域18は、半導体基板Xの表面に形成され、
このn+型被拡散領域18p型拡散領域19にとり囲ま
れる。半導体基板Xの表面から深い位置にはp++拡散
領域20が形成される。
またエピタキシャル層7, p型拡散領域19および
n+型被拡散領域18−には、膜厚の薄いゲート酸化膜
22か形成され、このゲート酸化膜22上にはゲート電
極15か形成され、さらにゲート電極15とソースとな
るn+型被拡散領域18を絶縁するために層間絶縁膜1
7が形成される。
n+型被拡散領域18−には、膜厚の薄いゲート酸化膜
22か形成され、このゲート酸化膜22上にはゲート電
極15か形成され、さらにゲート電極15とソースとな
るn+型被拡散領域18を絶縁するために層間絶縁膜1
7が形成される。
このDMOS−FETにおいては、動作時、ドレインと
なるn−型のエピタキシャル層7とソスとなるn+型被
拡散領域18の間のp型拡散領域19表面付近にチャン
ネル領域21か形成される。すなわち横方向にチャンネ
ル領域21か形成される。
なるn−型のエピタキシャル層7とソスとなるn+型被
拡散領域18の間のp型拡散領域19表面付近にチャン
ネル領域21か形成される。すなわち横方向にチャンネ
ル領域21か形成される。
また第4図において、4はp+型被拡散領域5はp型拡
散領域、7はn−型のエピタキシャル層、8はn+型の
サブストレート層、23はポリシリコンからなるケート
電極、24はアルミニウムからなるソース電極、25は
層間絶縁膜、26はソース領域となるn+型被拡散領域
27はチャンネル領域、28はゲート酸化膜、100は
溝である。
散領域、7はn−型のエピタキシャル層、8はn+型の
サブストレート層、23はポリシリコンからなるケート
電極、24はアルミニウムからなるソース電極、25は
層間絶縁膜、26はソース領域となるn+型被拡散領域
27はチャンネル領域、28はゲート酸化膜、100は
溝である。
第4図に示すように、半導体基板Xはn+型のサブスト
レート層8およびn−型のエピタキシャル層7から構成
され、ドレインとなる。ゲー)・電極23は、溝100
中に、ゲート酸化膜28を介して形成される。ソースと
なるn+型被拡散領域26、溝100の側壁の上部に形
成される。またソースとなるn+型被拡散領域26とり
囲むようにp型拡散領域5か形成される。さらに半導体
基板Xの深い位置には、p++拡散領域4が形成される
。
レート層8およびn−型のエピタキシャル層7から構成
され、ドレインとなる。ゲー)・電極23は、溝100
中に、ゲート酸化膜28を介して形成される。ソースと
なるn+型被拡散領域26、溝100の側壁の上部に形
成される。またソースとなるn+型被拡散領域26とり
囲むようにp型拡散領域5か形成される。さらに半導体
基板Xの深い位置には、p++拡散領域4が形成される
。
このRMOS−FETにおいては、動作時、溝100の
側壁部とp型拡散領域5との接合付近にチャンネル領域
27が形成される。すなわち縦方向にチャンネル領域2
7が形成される。
側壁部とp型拡散領域5との接合付近にチャンネル領域
27が形成される。すなわち縦方向にチャンネル領域2
7が形成される。
このように第3図に示すDMOS−FETは、横方向に
チャンネル領域21が形成されるのに対し、第4図に示
すRMOS−FETは、縦方向にチャンネル領域27が
形成される。したがって、第4図に示すRMO3−FE
Tは、チャンネル領域27となるp型拡散領域5を形成
する際、このp型拡散領域5の横方向の拡散を考慮しな
くても良いため、ゲー)・電極23を溝100の加工寸
法で形成することができる。その結果、第4図に示すR
MO3−FETは、ゲート電極23の横方向の寸法を第
3図に示す0MO3−FETのゲート電極15よりも縮
小することができ、素子を微細化することができる。
チャンネル領域21が形成されるのに対し、第4図に示
すRMOS−FETは、縦方向にチャンネル領域27が
形成される。したがって、第4図に示すRMO3−FE
Tは、チャンネル領域27となるp型拡散領域5を形成
する際、このp型拡散領域5の横方向の拡散を考慮しな
くても良いため、ゲー)・電極23を溝100の加工寸
法で形成することができる。その結果、第4図に示すR
MO3−FETは、ゲート電極23の横方向の寸法を第
3図に示す0MO3−FETのゲート電極15よりも縮
小することができ、素子を微細化することができる。
しかしながら、第4図に示すRMO3−FETは、ゲー
ト電極23とソースとなるn+型拡散領域26とを絶縁
するため、層間絶縁膜25かn+型拡散領域26にオー
バーラツプしていることか必要であり、また第4図に示
すRMO3−FETのn+型拡散領域26の寸法は、第
3図に示す0MO3−FETのn″′型拡散領域16と
同様に、その加工精度で決定される。その結果、ソース
となるn+型拡散領域26を微細化することは不可能で
あり、素子を微細化することかてきないという問題があ
った。
ト電極23とソースとなるn+型拡散領域26とを絶縁
するため、層間絶縁膜25かn+型拡散領域26にオー
バーラツプしていることか必要であり、また第4図に示
すRMO3−FETのn+型拡散領域26の寸法は、第
3図に示す0MO3−FETのn″′型拡散領域16と
同様に、その加工精度で決定される。その結果、ソース
となるn+型拡散領域26を微細化することは不可能で
あり、素子を微細化することかてきないという問題があ
った。
この発明の目的は、上記問題点に鑑み、ソースとなる拡
散領域の寸法を縮小することにより素子の微細化を図る
ことができ、オン抵抗を低減することのできる半導体装
置およびその製造方法を提供することである。
散領域の寸法を縮小することにより素子の微細化を図る
ことができ、オン抵抗を低減することのできる半導体装
置およびその製造方法を提供することである。
請求項(1)記載の半導体装置は、表面に第1導電型の
エピタキシャル層を形成した半導体基板と、この半導体
基板に形成した溝と、この溝の表面に形成したゲート酸
化膜と、半導体基板の表面より低い高さでゲート酸化膜
上に形成した導電膜からなるゲート電極と、溝の側壁の
上部に形成したソースとなる第1導電型の拡散領域と、
溝の側壁の中央部に形成したチャンネル領域となる第2
導電型の第2の拡散領域と、ゲート電極の上部であって
かつ溝の略延長上に半導体基板から突出して形成した酸
化膜とを備えたものである。
エピタキシャル層を形成した半導体基板と、この半導体
基板に形成した溝と、この溝の表面に形成したゲート酸
化膜と、半導体基板の表面より低い高さでゲート酸化膜
上に形成した導電膜からなるゲート電極と、溝の側壁の
上部に形成したソースとなる第1導電型の拡散領域と、
溝の側壁の中央部に形成したチャンネル領域となる第2
導電型の第2の拡散領域と、ゲート電極の上部であって
かつ溝の略延長上に半導体基板から突出して形成した酸
化膜とを備えたものである。
請求項(2)記載の半導体装置の製造方法は、次のとお
りである。
りである。
表面に第1導電型のエピタキシャル層を形成した半導体
基板上に、第1の酸化膜を形成する。この第1の酸化膜
の所定の領域を選択的にエツチングして除去する。この
第1の酸化膜をマスクとして、半導体基板をエツチング
することにより、溝を形成する。この溝の表面にゲート
酸化膜を形成する。このゲート酸化膜上および第1の酸
化膜上に、導電膜を形成する。第1の酸化膜をマスクと
して導電膜をエッチバックすることにより、第1の酸化
膜上の導電膜を除去し、表面を平坦化する。
基板上に、第1の酸化膜を形成する。この第1の酸化膜
の所定の領域を選択的にエツチングして除去する。この
第1の酸化膜をマスクとして、半導体基板をエツチング
することにより、溝を形成する。この溝の表面にゲート
酸化膜を形成する。このゲート酸化膜上および第1の酸
化膜上に、導電膜を形成する。第1の酸化膜をマスクと
して導電膜をエッチバックすることにより、第1の酸化
膜上の導電膜を除去し、表面を平坦化する。
第1の酸化膜を除去した後、溝の側壁の上部にソースと
なる第1導電型の第1の拡散領域を形成するとともに、
溝の側壁の中央部にチャンネル領域となる第2導電型の
第2の拡散領域を形成する。
なる第1導電型の第1の拡散領域を形成するとともに、
溝の側壁の中央部にチャンネル領域となる第2導電型の
第2の拡散領域を形成する。
全面に窒化膜を形成した後、導電膜上の窒化膜を除去す
る。残置した窒化膜をマスクとして導電膜の上部を選択
的に酸化することにより、第2の酸化膜を形成する。
る。残置した窒化膜をマスクとして導電膜の上部を選択
的に酸化することにより、第2の酸化膜を形成する。
この発明の構成によれは、半導体基板の溝に形成した導
電膜の上部を選択的に酸化して酸化膜を形成することに
より、自己整合的にゲート電極とソースとなる第1の拡
散領域とを絶縁する。すなわち、溝の内部のゲート電極
の」二部であってかつ溝の略延長上に半導体基板から突
出して形成した酸化膜により、ゲート電極とソースとな
る第1の拡散領域とを絶縁する。したかって、従来のゲ
ート電極とソースとなる拡散領域とを絶縁するだめの層
間絶縁膜は、ソースとなる拡散領域にオーバーラツプさ
せることを必要としたか、ゲート電極の上部に形成した
酸化膜は、ソースとなる第1の拡散領域にオーバーラツ
プさせることなく、ゲート電極とソースとなる第1の拡
散領域とを絶縁することかできる。
電膜の上部を選択的に酸化して酸化膜を形成することに
より、自己整合的にゲート電極とソースとなる第1の拡
散領域とを絶縁する。すなわち、溝の内部のゲート電極
の」二部であってかつ溝の略延長上に半導体基板から突
出して形成した酸化膜により、ゲート電極とソースとな
る第1の拡散領域とを絶縁する。したかって、従来のゲ
ート電極とソースとなる拡散領域とを絶縁するだめの層
間絶縁膜は、ソースとなる拡散領域にオーバーラツプさ
せることを必要としたか、ゲート電極の上部に形成した
酸化膜は、ソースとなる第1の拡散領域にオーバーラツ
プさせることなく、ゲート電極とソースとなる第1の拡
散領域とを絶縁することかできる。
この発明の一実施例を第1図ないし第2図に基づいて説
明する。
明する。
第1図はこの発明の一実施例の半導体装置の構造を示す
断面図である。
断面図である。
第1図において、1は導電膜からなるゲート電極、2は
アルミニウムからなるソース電極、3は酸化膜、4はp
++拡散領域、5はp型拡散領域、6はn+型被拡散領
域7はn−型のエピタキシャル層、8はn+型のサブス
トレート層、9はチャンネル領域、】0はゲート酸化膜
、100は溝、Xは半導体基板を示す。
アルミニウムからなるソース電極、3は酸化膜、4はp
++拡散領域、5はp型拡散領域、6はn+型被拡散領
域7はn−型のエピタキシャル層、8はn+型のサブス
トレート層、9はチャンネル領域、】0はゲート酸化膜
、100は溝、Xは半導体基板を示す。
第1図に示すように、半導体装置は、ドレインとなるn
+型のサブストレート層8およびn−型のエピタキシャ
ル層7からなる半導体基板Xと、この半導体基板Xに形
成した溝100と、この溝100の表面に形成したゲー
ト酸化膜10と、半導体基板Xの表面より低い高さでゲ
ート酸化膜lO上に形成した導電膜からなるゲート電極
1と、溝100の側壁の上部に形成したソースとなるn
+型被拡散領域第1の拡散領域)と、溝100の側壁の
中央部に形成したチャンネル領域9となるp型拡散領域
5(第2の拡散領域)と、ゲート電極1上であってかつ
溝100の略延長上に半導体基板Xから突出して形成し
た酸化膜3とからなる。
+型のサブストレート層8およびn−型のエピタキシャ
ル層7からなる半導体基板Xと、この半導体基板Xに形
成した溝100と、この溝100の表面に形成したゲー
ト酸化膜10と、半導体基板Xの表面より低い高さでゲ
ート酸化膜lO上に形成した導電膜からなるゲート電極
1と、溝100の側壁の上部に形成したソースとなるn
+型被拡散領域第1の拡散領域)と、溝100の側壁の
中央部に形成したチャンネル領域9となるp型拡散領域
5(第2の拡散領域)と、ゲート電極1上であってかつ
溝100の略延長上に半導体基板Xから突出して形成し
た酸化膜3とからなる。
また半導体基板Xの深い位置にはp+型被拡散領域4形
成し、ソースとなるn+型被拡散領域上酸化膜3上およ
びp型拡散領域5上には、アルミニウムからなるソース
電極2を形成した。
成し、ソースとなるn+型被拡散領域上酸化膜3上およ
びp型拡散領域5上には、アルミニウムからなるソース
電極2を形成した。
第2図(a)〜(g)はこの発明の一実施例の半導体装
置の製造方法を示す工程順断面図である。
置の製造方法を示す工程順断面図である。
第2図(a)に示すように、n−型のエピタキシャル層
7およびn+型のサブストレート層8からなる半導体基
板X上に、第1の酸化膜となる酸化膜11を形成した後
、この酸化膜11の所定の領域を選択的にエツチングし
て除去する。
7およびn+型のサブストレート層8からなる半導体基
板X上に、第1の酸化膜となる酸化膜11を形成した後
、この酸化膜11の所定の領域を選択的にエツチングし
て除去する。
次に第2図(b)に示すように、酸化膜11をマスクと
して、エピタキシャル層7をエツチングすることにより
溝100を形成する。
して、エピタキシャル層7をエツチングすることにより
溝100を形成する。
次に第2図(C1に示すように、溝100の表面にゲー
ト酸化膜10を形成した後、このゲート酸化膜10およ
び酸化膜11上に、ポリシリコンからなる導電膜1aを
形成する。
ト酸化膜10を形成した後、このゲート酸化膜10およ
び酸化膜11上に、ポリシリコンからなる導電膜1aを
形成する。
次に第2図(d)に示すように、酸化膜11をマスクと
して、導電膜1aをエッチバックすることにより、酸化
膜11上の導電膜1aを除去し、表面を平坦化する。
して、導電膜1aをエッチバックすることにより、酸化
膜11上の導電膜1aを除去し、表面を平坦化する。
次に第2図(e)に示すように、酸化膜11を除去した
後、半導体基板Xの深い位置にp+型型数散層4形成し
、溝100の側壁部の上部にソースとなるn+型被拡散
領域6よび溝100の側壁の中央部にチャンネル領域9
となるp型拡散領域5を蒸着および拡散により形成する
。
後、半導体基板Xの深い位置にp+型型数散層4形成し
、溝100の側壁部の上部にソースとなるn+型被拡散
領域6よび溝100の側壁の中央部にチャンネル領域9
となるp型拡散領域5を蒸着および拡散により形成する
。
次に第2図げ)に示すように、全面に保護酸化膜12を
形成し、この保護酸化膜12上に窒化膜13を形成し、
さらにこの窒化膜13上にレジスト14を形成する。そ
の後、レジスト14をエッチバックすることにより、導
電膜1a上に形成した窒化膜13を露出させる。
形成し、この保護酸化膜12上に窒化膜13を形成し、
さらにこの窒化膜13上にレジスト14を形成する。そ
の後、レジスト14をエッチバックすることにより、導
電膜1a上に形成した窒化膜13を露出させる。
そして、第2図(鉤に示すように、導電膜Ia上に形成
した窒化膜13を除去した後、残置した窒化膜13をマ
スクに用いて、導電膜1aの上部を選択的に酸化するこ
とにより第2の酸化膜となる酸化膜3を形成する。この
酸化膜3により下部のゲート電極lとソースとなるn+
+散領域6とを絶縁する。
した窒化膜13を除去した後、残置した窒化膜13をマ
スクに用いて、導電膜1aの上部を選択的に酸化するこ
とにより第2の酸化膜となる酸化膜3を形成する。この
酸化膜3により下部のゲート電極lとソースとなるn+
+散領域6とを絶縁する。
このように形成した半導体装置は、ゲート電極1となる
導電膜1aの上部を酸化することにより自己整合的に形
成した酸化膜3により、ゲート電極1とソースとなるn
+型被拡散領域6を絶縁する。したがって、第4図に示
す従来例では、ゲート電極23とソースとなるn+型被
拡散領域26を絶縁するための層間絶縁膜25は、ソー
スとなるn+型被拡散領域26オーバーラツプすること
が必要であったが、酸化膜3はソースとなるn+型被拡
散領域6オーバーラツプすることがない。
導電膜1aの上部を酸化することにより自己整合的に形
成した酸化膜3により、ゲート電極1とソースとなるn
+型被拡散領域6を絶縁する。したがって、第4図に示
す従来例では、ゲート電極23とソースとなるn+型被
拡散領域26を絶縁するための層間絶縁膜25は、ソー
スとなるn+型被拡散領域26オーバーラツプすること
が必要であったが、酸化膜3はソースとなるn+型被拡
散領域6オーバーラツプすることがない。
その結果、従来のソースとなるわ“型拡散領域26のオ
ーバーラツプ分を縮小したソースとなるn+型被拡散領
域6形成することができる。したがって、素子を微細化
し、素子の集積度を向上させることができる。また素子
の集積度の向上により、チャンネル領域9の抵抗を低減
することができるため、オン抵抗を低減することができ
る。
ーバーラツプ分を縮小したソースとなるn+型被拡散領
域6形成することができる。したがって、素子を微細化
し、素子の集積度を向上させることができる。また素子
の集積度の向上により、チャンネル領域9の抵抗を低減
することができるため、オン抵抗を低減することができ
る。
なお第2図(d)に示す工程において、第2図(c)に
示す導電膜1aを除去し、表面を平坦化する際、酸化膜
11をマスクに用いて、導電膜1aを研磨することによ
り表面を平坦化しても良い。
示す導電膜1aを除去し、表面を平坦化する際、酸化膜
11をマスクに用いて、導電膜1aを研磨することによ
り表面を平坦化しても良い。
この発明の半導体装置およびその製造方法によれば、溝
の内部のゲート電極の上部であってかつ溝の略延長上に
半導体基板から突出して形成した酸化膜により、ゲート
電極とソースとなる第1の拡散領域とを絶縁する。した
がって、従来のゲート電極とソースとなる拡散領域とを
絶縁するための層間絶縁膜は、ソースとなる拡散領域に
オーバーラツプさせることを必要としたのに対し、ゲー
ト電極の上部に形成した酸化膜は、ソースとなる第2の
拡散領域にオーバーラツプさせることなく、ゲート電極
とソースとなる第1の拡散領域とを絶縁することができ
る。
の内部のゲート電極の上部であってかつ溝の略延長上に
半導体基板から突出して形成した酸化膜により、ゲート
電極とソースとなる第1の拡散領域とを絶縁する。した
がって、従来のゲート電極とソースとなる拡散領域とを
絶縁するための層間絶縁膜は、ソースとなる拡散領域に
オーバーラツプさせることを必要としたのに対し、ゲー
ト電極の上部に形成した酸化膜は、ソースとなる第2の
拡散領域にオーバーラツプさせることなく、ゲート電極
とソースとなる第1の拡散領域とを絶縁することができ
る。
その結果、従来は必要であったソースとなる拡散領域と
層間絶縁膜とのオーバーラツプ分の寸法だけ、ソースと
なる第1の拡散領域は縮小すなわち微細化することかで
き、これにより素子の集積度を向上させることかできる
。また素子の集積度を向上させることにより、チャンネ
ル領域の抵抗を低減することができるため、オン抵抗を
低減することができる。
層間絶縁膜とのオーバーラツプ分の寸法だけ、ソースと
なる第1の拡散領域は縮小すなわち微細化することかで
き、これにより素子の集積度を向上させることかできる
。また素子の集積度を向上させることにより、チャンネ
ル領域の抵抗を低減することができるため、オン抵抗を
低減することができる。
第1図はこの発明の一実施例の半導体装置の構造を示す
断面図、第2図(a)〜(栃は同半導体装置の製造方法
を示す工程順断面図、第3図および第4図は従来の半導
体装置の構造を示す断面図である。 X・・・半導体基板、3・・・酸化膜(第2の酸化膜)
、5・・・p型拡散領域(第2の拡散領域)、6・・・
n+型被拡散領域第1の拡散領域)、7・・・エピタキ
シャル層、9・・・チャンネル領域、10・・・ゲート
酸化膜、11・・・酸化膜(第1の酸化膜)、100・
・・溝X・−・半導体基板 9・・・チャンネル領域 10・−・ゲート酸化膜 11・−酸化膜(第2の酸化膜) 100・−・溝 第2図 (a)
断面図、第2図(a)〜(栃は同半導体装置の製造方法
を示す工程順断面図、第3図および第4図は従来の半導
体装置の構造を示す断面図である。 X・・・半導体基板、3・・・酸化膜(第2の酸化膜)
、5・・・p型拡散領域(第2の拡散領域)、6・・・
n+型被拡散領域第1の拡散領域)、7・・・エピタキ
シャル層、9・・・チャンネル領域、10・・・ゲート
酸化膜、11・・・酸化膜(第1の酸化膜)、100・
・・溝X・−・半導体基板 9・・・チャンネル領域 10・−・ゲート酸化膜 11・−酸化膜(第2の酸化膜) 100・−・溝 第2図 (a)
Claims (2)
- (1)表面に第1導電型のエピタキシャル層を形成した
半導体基板と、この半導体基板に形成した溝と、この溝
の表面に形成したゲート酸化膜と、前記半導体基板の表
面より低い高さで前記ゲート酸化膜上に形成した導電膜
からなるゲート電極と、前記溝の側壁の上部に形成した
ソースとなる第1導電型の第1の拡散領域と、前記溝の
側壁の中央部に形成したチャンネル領域となる第2導電
型の第2の拡散領域と、前記ゲート電極の上部であって
かつ前記溝の略延長上に前記半導体基板から突出して形
成した酸化膜とを備えた半導体装置。 - (2)表面に第1導電型のエピタキシャル層を形成した
半導体基板上に、第1の酸化膜を形成する工程と、 この第1の酸化膜の所定の領域を選択的にエッチングし
て除去する工程と、 この第1の酸化膜をマスクとして、前記半導体基板をエ
ッチングすることにより溝を形成する工程と、 この溝の表面にゲート酸化膜を形成する工程と、このゲ
ート酸化膜上および前記第1の酸化膜上に、導電膜を形
成する工程と、 前記第1の酸化膜をマスクとして前記導電膜をエッチバ
ックすることにより、前記第1の酸化膜上の前記導電膜
を除去し、表面を平坦化する工程と、 前記第1の酸化膜を除去した後、前記溝の側壁の上部に
ソースとなる第1導電型の第1の拡散領域を形成すると
ともに、前記溝の側壁の中央部にチャンネル領域となる
第2導電型の第2の拡散領域を形成する工程と、 全面に窒化膜を形成した後、前記導電膜上の前記窒化膜
を除去する工程と、 残置した前記窒化膜をマスクとして前記導電膜の上部を
選択的に酸化することにより、第2の酸化膜を形成する
工程とを含む半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2212336A JPH0493084A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2212336A JPH0493084A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0493084A true JPH0493084A (ja) | 1992-03-25 |
Family
ID=16620853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2212336A Pending JPH0493084A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0493084A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1096574A3 (en) * | 1999-10-27 | 2003-03-12 | Siliconix Incorporated | Power MOSFET having a trench gate electrode and method of making the same |
US6674123B2 (en) * | 1997-09-10 | 2004-01-06 | Samsung Electronics Co., Ltd. | MOS control diode and method for manufacturing the same |
-
1990
- 1990-08-08 JP JP2212336A patent/JPH0493084A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6674123B2 (en) * | 1997-09-10 | 2004-01-06 | Samsung Electronics Co., Ltd. | MOS control diode and method for manufacturing the same |
EP1096574A3 (en) * | 1999-10-27 | 2003-03-12 | Siliconix Incorporated | Power MOSFET having a trench gate electrode and method of making the same |
EP1988579A3 (en) * | 1999-10-27 | 2008-11-19 | Siliconix Incorporated | Power MOSFET having a trench gate electrode |
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