JP2000299464A - パワートレンチｍｏｓゲート装置およびその製造方法 - Google Patents
パワートレンチｍｏｓゲート装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Abstract
(57)【要約】 （修正有）
【課題】 スイッチングロスを改善し、オン抵抗を小さ
くしたパワートレンチＭＯＳゲート装置を提供する。 【解決手段】 重くドープした半導体基体２０１と、こ
の基体上に第１導電型にドープしたＮ−エピタキシャル
層２０２と第２導電型にドープしたウエル層２１５から
なる上側層内に、絶縁層２１２で分離された深いトレン
チゲート２１３とを設け、トレンチゲート２１３の下に
強導電性ドレイン領域２１１を設ける。又、選択的な注
入によりトレンチゲート２１３に隣接して第１導電型に
重くドープしたソース領域２１６と第２導電型ウエル層
２１５上部により重くドープした本体領域２１７を設け
る。これによりドレイン領域２１１のオン抵抗を小さく
できる。
くしたパワートレンチＭＯＳゲート装置を提供する。 【解決手段】 重くドープした半導体基体２０１と、こ
の基体上に第１導電型にドープしたＮ−エピタキシャル
層２０２と第２導電型にドープしたウエル層２１５から
なる上側層内に、絶縁層２１２で分離された深いトレン
チゲート２１３とを設け、トレンチゲート２１３の下に
強導電性ドレイン領域２１１を設ける。又、選択的な注
入によりトレンチゲート２１３に隣接して第１導電型に
重くドープしたソース領域２１６と第２導電型ウエル層
２１５上部により重くドープした本体領域２１７を設け
る。これによりドレイン領域２１１のオン抵抗を小さく
できる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ半導体装置に
関するものであり、特にパワートレンチＭＯＳゲート装
置とその製造方法に関する。
関するものであり、特にパワートレンチＭＯＳゲート装
置とその製造方法に関する。
【０００２】
【従来の技術】図１７は、公知のトレンチゲート型ＭＯ
ＳＦＥＴ装置１００の断面図である。装置１００は上側
エピタキシャル層１０２を有するＮ＋型基板１０１の上
に設けられている。トレンチゲート１０３はトレンチを
具え、このトレンチはサイドウオール上に配置されたゲ
ート誘電体１０４を有し、ゲート電極として作用するド
ープされたポリシリコンが満たされている。上側メタル
１０６は、Ｐ−型ウエル領域１０９に配設されているソ
ース領域および本体領域１０７、１０８にそれぞれ連結
されており、このメタルを介してソース接続がなされて
いる。基板１０１の裏側はドレインとして用いられる。
図１７には一つのＭＯＳＦＥＴしか示されていないが、
通常のデバイスは現在工業的に使用されている様々なセ
ルラまたはストライプのレイアウトに配置したアレイで
構成されている。
ＳＦＥＴ装置１００の断面図である。装置１００は上側
エピタキシャル層１０２を有するＮ＋型基板１０１の上
に設けられている。トレンチゲート１０３はトレンチを
具え、このトレンチはサイドウオール上に配置されたゲ
ート誘電体１０４を有し、ゲート電極として作用するド
ープされたポリシリコンが満たされている。上側メタル
１０６は、Ｐ−型ウエル領域１０９に配設されているソ
ース領域および本体領域１０７、１０８にそれぞれ連結
されており、このメタルを介してソース接続がなされて
いる。基板１０１の裏側はドレインとして用いられる。
図１７には一つのＭＯＳＦＥＴしか示されていないが、
通常のデバイスは現在工業的に使用されている様々なセ
ルラまたはストライプのレイアウトに配置したアレイで
構成されている。
【０００３】図１７に示すような公知の装置がブロッキ
ング（オフ）状態にある場合、正の電圧がドレインター
ミナルに印可されると、Ｐ−型ウエルとＮ型ドレインダ
イオードに逆バイアスがかかる。ゲート電極に電圧がか
かっていなければ、ドレイン電極とソース電極間に電流
を流すチャンネルは存在しない。Ｐ−型ウエル／Ｎ型ド
レインダイオードに逆バイアスがかかっているので、電
界を含む空乏領域が形成される。この電界は、トレンチ
の底の角部のゲート酸化物１０４を伴うＰ−型ウエル領
域１０９のシリコンインターフェース１１０で最大に達
する。大きな電界がシリコン酸化物インターフェース１
１０にて生じると、この酸化物がキャリア注入によって
チャージされ、ブレークダウン電圧が不安定になる。ま
た、最悪の場合は、酸化物が破壊されてゲート−ドレイ
ン間がショートしてしまう。それほどひどくないケース
でも、イオン化がデバイスのチャンネルエリア付近に偏
ってしまい、装置の高温のブレークダウン電圧が下がっ
て、非クランプ誘導スイッチング（Unclamped Inductiv
e Switching）能力が下がってしまう。図１７に示すよ
うに、トレンチの角部周辺で電界を僅かに小さくする試
みがなされている。
ング（オフ）状態にある場合、正の電圧がドレインター
ミナルに印可されると、Ｐ−型ウエルとＮ型ドレインダ
イオードに逆バイアスがかかる。ゲート電極に電圧がか
かっていなければ、ドレイン電極とソース電極間に電流
を流すチャンネルは存在しない。Ｐ−型ウエル／Ｎ型ド
レインダイオードに逆バイアスがかかっているので、電
界を含む空乏領域が形成される。この電界は、トレンチ
の底の角部のゲート酸化物１０４を伴うＰ−型ウエル領
域１０９のシリコンインターフェース１１０で最大に達
する。大きな電界がシリコン酸化物インターフェース１
１０にて生じると、この酸化物がキャリア注入によって
チャージされ、ブレークダウン電圧が不安定になる。ま
た、最悪の場合は、酸化物が破壊されてゲート−ドレイ
ン間がショートしてしまう。それほどひどくないケース
でも、イオン化がデバイスのチャンネルエリア付近に偏
ってしまい、装置の高温のブレークダウン電圧が下がっ
て、非クランプ誘導スイッチング（Unclamped Inductiv
e Switching）能力が下がってしまう。図１７に示すよ
うに、トレンチの角部周辺で電界を僅かに小さくする試
みがなされている。
【０００４】
【発明が解決しようとする課題】従来の装置の使用が限
定される他の主な要因は、スイッチング速度と、それに
関連するスイッチングロスである。ＭＯＳＦＥＴにおけ
るスイッチングロスのほとんどが、ミラーキャパシタン
スと呼ばれるゲート／ドレイン容量によることは良く知
られている。キャパシタンスは、酸化物インターフェー
スにおけるゲートとドレイン間の面積に直接的に比例
し、これを小さくすることによって装置のスイッチング
能力は改善される。本発明の装置は従来の装置のこれら
の双方の欠点を除くものである。
定される他の主な要因は、スイッチング速度と、それに
関連するスイッチングロスである。ＭＯＳＦＥＴにおけ
るスイッチングロスのほとんどが、ミラーキャパシタン
スと呼ばれるゲート／ドレイン容量によることは良く知
られている。キャパシタンスは、酸化物インターフェー
スにおけるゲートとドレイン間の面積に直接的に比例
し、これを小さくすることによって装置のスイッチング
能力は改善される。本発明の装置は従来の装置のこれら
の双方の欠点を除くものである。
【０００５】
【課題を解決するための手段】本発明のパワートレンチ
ＭＯＳゲート装置は、重くドープされた半導体基体と、
前記基体上に形成された第１導電型にドープされた上側
層と、前記上側層内に設けられており、絶縁層によって
前記上側層から分離された導電材料を具えるトレンチゲ
ートを具える。強導電性（Enhanced Conductivity）の
ドレイン領域がトレンチゲートの下に位置しており、第
１導電型に重くドープされたソース領域と、第１導電型
と逆の第２導電型に重くドープされた本体領域とが前記
上側層の上側表面に設けられている。第２導電型の深い
ウエル領域が前記ソース及び本体領域の下に位置してお
り、このウエル領域は、前記トレンチゲートの下へ延在
していると共に、強導電性のドレイン領域に隣接してい
る。
ＭＯＳゲート装置は、重くドープされた半導体基体と、
前記基体上に形成された第１導電型にドープされた上側
層と、前記上側層内に設けられており、絶縁層によって
前記上側層から分離された導電材料を具えるトレンチゲ
ートを具える。強導電性（Enhanced Conductivity）の
ドレイン領域がトレンチゲートの下に位置しており、第
１導電型に重くドープされたソース領域と、第１導電型
と逆の第２導電型に重くドープされた本体領域とが前記
上側層の上側表面に設けられている。第２導電型の深い
ウエル領域が前記ソース及び本体領域の下に位置してお
り、このウエル領域は、前記トレンチゲートの下へ延在
していると共に、強導電性のドレイン領域に隣接してい
る。
【０００６】本発明のパワートレンチＭＯＳゲート装置
は、重くドープされた半導体基体と、前記基体の上に配
置された第１導電型にドープされた上側層と、前記上側
層内に配置され、前記上側層から絶縁層で分離された導
電材料を具えるトレンチゲートと、前記上側層内におい
て前記トレンチゲートの下に位置する強導電性のドレイ
ン領域を具え、前記第１導電型に重くドープされたソー
ス領域と第１導電型と逆の第２導電型に重くドープされ
た本体領域とが前記上側層の上側表面に配置されてお
り、前記第２導電型の深いウエル領域が前記上側領域内
において前記ソースおよび本体領域の下に設けられてお
り、前記深いウエル領域は前記トレンチゲートの下に延
在すると共に前記強導電性ドレイン領域に隣接してお
り、前記強導電性ドレイン領域が前記ドープされた上側
層よりより重くドープされていることを特徴とする。
は、重くドープされた半導体基体と、前記基体の上に配
置された第１導電型にドープされた上側層と、前記上側
層内に配置され、前記上側層から絶縁層で分離された導
電材料を具えるトレンチゲートと、前記上側層内におい
て前記トレンチゲートの下に位置する強導電性のドレイ
ン領域を具え、前記第１導電型に重くドープされたソー
ス領域と第１導電型と逆の第２導電型に重くドープされ
た本体領域とが前記上側層の上側表面に配置されてお
り、前記第２導電型の深いウエル領域が前記上側領域内
において前記ソースおよび本体領域の下に設けられてお
り、前記深いウエル領域は前記トレンチゲートの下に延
在すると共に前記強導電性ドレイン領域に隣接してお
り、前記強導電性ドレイン領域が前記ドープされた上側
層よりより重くドープされていることを特徴とする。
【０００７】本発明はパワートレンチＭＯＳゲート装置
の製造方法に関するものであり、この方法は、第１導電
型にドープされ、上側表面を有する上側層を具える半導
体基体を設ける工程と、前記上側表面に第１導電型と逆
の第２導電型のドーパントを注入して前記上側層内にウ
エル領域を形成する工程と、前記上側層の前記上側表面
に窒化層を形成する工程と、当該窒化層と前記上側層を
選択的にエッチングして、前記上側層内にトレンチを形
成する工程と、前記トレンチのサイドウオールとフロア
を薄い絶縁層でライニングする工程とを具え、前記トレ
ンチフロアを介して第１導電型のドーパントを注入して
前記トレンチフロアの下に強導電性のドレイン領域を形
成し、前記トレンチから前記薄い絶縁層を除去し、前記
トレンチのサイドウオールとフロア上にゲート絶縁材料
層を形成し、前記トレンチを導電材料でほぼ埋めてトレ
ンチゲートを形成し、前記上側層の上側表面から前記窒
化層を除去し、前記上側層内の前記ウエル領域を熱拡散
して前記上側層内に深いウエル領域を形成し、前記深い
ウエル領域は前記トレンチゲートの下に延在すると共に
前記強導電性のドレイン領域に隣接し、第１導電型のド
ーパントを前記上側層に選択的に注入して、前記ゲート
トレンチに隣接する重くドープされたソース領域を形成
し、前記上側層に第２導電型のドーパントを選択的に注
入して前記ソース領域に隣接する重くドープされた本体
領域を形成することを特徴とする。
の製造方法に関するものであり、この方法は、第１導電
型にドープされ、上側表面を有する上側層を具える半導
体基体を設ける工程と、前記上側表面に第１導電型と逆
の第２導電型のドーパントを注入して前記上側層内にウ
エル領域を形成する工程と、前記上側層の前記上側表面
に窒化層を形成する工程と、当該窒化層と前記上側層を
選択的にエッチングして、前記上側層内にトレンチを形
成する工程と、前記トレンチのサイドウオールとフロア
を薄い絶縁層でライニングする工程とを具え、前記トレ
ンチフロアを介して第１導電型のドーパントを注入して
前記トレンチフロアの下に強導電性のドレイン領域を形
成し、前記トレンチから前記薄い絶縁層を除去し、前記
トレンチのサイドウオールとフロア上にゲート絶縁材料
層を形成し、前記トレンチを導電材料でほぼ埋めてトレ
ンチゲートを形成し、前記上側層の上側表面から前記窒
化層を除去し、前記上側層内の前記ウエル領域を熱拡散
して前記上側層内に深いウエル領域を形成し、前記深い
ウエル領域は前記トレンチゲートの下に延在すると共に
前記強導電性のドレイン領域に隣接し、第１導電型のド
ーパントを前記上側層に選択的に注入して、前記ゲート
トレンチに隣接する重くドープされたソース領域を形成
し、前記上側層に第２導電型のドーパントを選択的に注
入して前記ソース領域に隣接する重くドープされた本体
領域を形成することを特徴とする。
【０００８】より好ましくは、本発明のパワートレンチ
ＭＯＳゲート装置を形成する方法は、第１導電型にドー
プされた上側層を有する半導体基板を設ける工程を具え
る。第１導電型と逆の第２導電型のドーパントを前記上
側層の上側表面に注入して、上側層内にウエル領域を形
成し、前記上側表面上に窒化層を蒸着する。
ＭＯＳゲート装置を形成する方法は、第１導電型にドー
プされた上側層を有する半導体基板を設ける工程を具え
る。第１導電型と逆の第２導電型のドーパントを前記上
側層の上側表面に注入して、上側層内にウエル領域を形
成し、前記上側表面上に窒化層を蒸着する。
【０００９】前記窒化層と上側層を選択的にエッチング
して前記上側層内にトレンチを形成する。当該トレンチ
のサイドウオールとフロアとは、薄い絶縁層でライニン
グされ、第１導電型のドーパントをトレンチフロア上の
前記薄い絶縁層を介して注入し、トレンチフロアの下の
上側層内に強導電性のドレイン領域を形成する。前記薄
い絶縁層をトレンチから除去して、ゲート絶縁材料の層
を前記トレンチのサイドウオールとフロア上に形成す
る。次いで、トレンチを導電材料で満たしてトレンチゲ
ートを形成する。
して前記上側層内にトレンチを形成する。当該トレンチ
のサイドウオールとフロアとは、薄い絶縁層でライニン
グされ、第１導電型のドーパントをトレンチフロア上の
前記薄い絶縁層を介して注入し、トレンチフロアの下の
上側層内に強導電性のドレイン領域を形成する。前記薄
い絶縁層をトレンチから除去して、ゲート絶縁材料の層
を前記トレンチのサイドウオールとフロア上に形成す
る。次いで、トレンチを導電材料で満たしてトレンチゲ
ートを形成する。
【００１０】前記窒化層を上側層の上側表面から除去
し、上側層内のウエル領域を熱拡散して、上側層に深い
ウエル領域が形成する。この深いウエル領域はトレンチ
ゲートの下に延在するとともに、前記強導電性のドレイ
ン領域に隣接している。第１の導電型のドーパントを上
側層内に選択的に注入して、ゲートトレンチに隣接する
重くドープしたソース領域を形成する。また、前記上側
層に第２の導電型のドーパントを選択的に注入して前記
ソース領域に隣接する重くドープした本体領域を形成す
る。
し、上側層内のウエル領域を熱拡散して、上側層に深い
ウエル領域が形成する。この深いウエル領域はトレンチ
ゲートの下に延在するとともに、前記強導電性のドレイ
ン領域に隣接している。第１の導電型のドーパントを上
側層内に選択的に注入して、ゲートトレンチに隣接する
重くドープしたソース領域を形成する。また、前記上側
層に第２の導電型のドーパントを選択的に注入して前記
ソース領域に隣接する重くドープした本体領域を形成す
る。
【００１１】
【発明の実施の形態】本発明の実施形態を図面を参照し
て詳細に説明する。図１６は本発明にかかる装置２００
を示す。この装置の製造工程を図１ないし図１６に示
す。
て詳細に説明する。図１６は本発明にかかる装置２００
を示す。この装置の製造工程を図１ないし図１６に示
す。
【００１２】図１ないし図３に示すように、ドープされ
た上側層２０２を有する高ドープ基体２０１にドーパン
トを注入し、このドーパントが熱的にドライブされてＰ
−型ウエル領域２０３が形成される。基体２０１と層２
０２はＮ導電型であり、ドーパントはＰ導電型である。
上側層２０２とウエル領域はＮ型とＰ型であるが、これ
らの要素の導電型は逆であっても良い。基体２０１は単
結晶シリコンとすることができ、上側層２０１は所望の
ブレークダウン電圧に必要な厚さと抵抗特性を有するエ
ピタキシャル層とすることができる。代替として、上側
層２０２が基体２０１内に含まれていても良い。層２０
２の上側表面２０４には、図４に示すように、光学スク
リーン酸化物層２０５と窒化層２０６を具えるスタック
が形成されている。
た上側層２０２を有する高ドープ基体２０１にドーパン
トを注入し、このドーパントが熱的にドライブされてＰ
−型ウエル領域２０３が形成される。基体２０１と層２
０２はＮ導電型であり、ドーパントはＰ導電型である。
上側層２０２とウエル領域はＮ型とＰ型であるが、これ
らの要素の導電型は逆であっても良い。基体２０１は単
結晶シリコンとすることができ、上側層２０１は所望の
ブレークダウン電圧に必要な厚さと抵抗特性を有するエ
ピタキシャル層とすることができる。代替として、上側
層２０２が基体２０１内に含まれていても良い。層２０
２の上側表面２０４には、図４に示すように、光学スク
リーン酸化物層２０５と窒化層２０６を具えるスタック
が形成されている。
【００１３】フォトレジストトレンチマスクＴＭが形成
され、酸化物層２０５と窒化層２０６を選択的にエッチ
ングしてトレンチ２０７を形成される。このトレンチ２
０７は図５に示すように、層２０２内にＰ−ウエル領域
２０３の下のまで深く延在している。トレンチ２０７は
例えば、幅約０．８μｍから約０．９μｍ、深さ約０．
５μｍから約４μｍである。
され、酸化物層２０５と窒化層２０６を選択的にエッチ
ングしてトレンチ２０７を形成される。このトレンチ２
０７は図５に示すように、層２０２内にＰ−ウエル領域
２０３の下のまで深く延在している。トレンチ２０７は
例えば、幅約０．８μｍから約０．９μｍ、深さ約０．
５μｍから約４μｍである。
【００１４】図６に示すように、厚さ約５００〜２００
０オングストロームの薄い酸化層２０８が、トレンチ２
０７のサイドウオール２０９とフロア２１０上に熱成長
する。酸化層２０８を介してトレンチフロア２１０上
に、例えば、約１ｅ１２から５ｅ１２の濃度、約２０Ｋ
ｅＶ〜２００ＫｅＶのエネルギーでＮ型ドーパントを注
入し、強導電性ドレイン領域２１１を形成する。図７に
示すようにこの領域はトレンチフロア２１０の下に位置
しており、フロアに自己整合する。トレンチ２０７内に
残っている酸化物２０８はウエット酸化物エッチングな
どの非選択的なエッチング技術を用いて除去する。
０オングストロームの薄い酸化層２０８が、トレンチ２
０７のサイドウオール２０９とフロア２１０上に熱成長
する。酸化層２０８を介してトレンチフロア２１０上
に、例えば、約１ｅ１２から５ｅ１２の濃度、約２０Ｋ
ｅＶ〜２００ＫｅＶのエネルギーでＮ型ドーパントを注
入し、強導電性ドレイン領域２１１を形成する。図７に
示すようにこの領域はトレンチフロア２１０の下に位置
しており、フロアに自己整合する。トレンチ２０７内に
残っている酸化物２０８はウエット酸化物エッチングな
どの非選択的なエッチング技術を用いて除去する。
【００１５】図８及び図９に示すように、例えば２酸化
シリコンでできたゲート絶縁層２１２を、トレンチ２０
７のフロアとサイドウオールの上に形成いして、高ドー
プポリシリコンなどの導電材料２１３の厚い層をトレン
チ２０７内に形成する。導電材料２１３は平坦化されて
窒化層２０６を露出させる。この窒化層はエッチングに
よって除去される。トレンチ内の導電材料２１３を、図
１０に示すように、ウエハ表面のわずか下のポイントま
で必要に応じてエッチングして、トレンチゲート２１４
を形成する。
シリコンでできたゲート絶縁層２１２を、トレンチ２０
７のフロアとサイドウオールの上に形成いして、高ドー
プポリシリコンなどの導電材料２１３の厚い層をトレン
チ２０７内に形成する。導電材料２１３は平坦化されて
窒化層２０６を露出させる。この窒化層はエッチングに
よって除去される。トレンチ内の導電材料２１３を、図
１０に示すように、ウエハ表面のわずか下のポイントま
で必要に応じてエッチングして、トレンチゲート２１４
を形成する。
【００１６】Ｐ−型ウエル領域２０３を高温で拡散する
ことによって上側層２０２に深いＰ−ウエル領域２１５
を形成する。深いＰ−ウエル領域２１５の深さは、使用
される熱バジェットに依存する。しかしながら、この領
域は強導電性ドレイン領域２１１に隣接しているので、
トレンチゲート２１４付近で、深いＰ−ウエル領域２１
５はトレンチフロア２１０を完全に囲む深さまでは伸び
ない。
ことによって上側層２０２に深いＰ−ウエル領域２１５
を形成する。深いＰ−ウエル領域２１５の深さは、使用
される熱バジェットに依存する。しかしながら、この領
域は強導電性ドレイン領域２１１に隣接しているので、
トレンチゲート２１４付近で、深いＰ−ウエル領域２１
５はトレンチフロア２１０を完全に囲む深さまでは伸び
ない。
【００１７】図１２に示すように、フォトレジストマス
クＳＭを用いて、上側層２０２に選択的にイオン注入を
行うことによってＮ＋ソース領域２１６を形成する。マ
スクＳＭを除去した後、図１３に示すように本体マスク
ＰＭを用いた選択的なイオン注入によってＰ＋本体領域
２１７を形成する。マスクＰＭを除去して、図１４に示
すようにインターレベル誘電層２１８を設け、緻密化す
る。この緻密化条件も、Ｎ＋ソース領域およびＰ＋本体
領域内でドーパントをアクティベートするよう作用す
る。好適なＮ＋、すなわち第１導電型のドーパントはヒ
素と燐である。ボロンはＰ＋、すなわち第２導電型の、
ドーパントとして使用できる。ＢＰＳＧ（borophosphos
ilicate）グラス、あるいはＰＳＧ（phosphosilicate）
グラスの、インターレベル誘電層を、フォトレジストマ
スク（図示せず）を用いてパターン化して、図１５に示
すように、本体およびソースコンタクト領域２１９と２
２０を露出させる。次いで金属コンタクト層２２１が、
コンタクト領域２１９、２２０に蒸着されて、図１６に
示す本発明のデバイス２００が完成する。ドレインメタ
ル層（図示せず）は、装置２００の裏側に形成されてい
る。
クＳＭを用いて、上側層２０２に選択的にイオン注入を
行うことによってＮ＋ソース領域２１６を形成する。マ
スクＳＭを除去した後、図１３に示すように本体マスク
ＰＭを用いた選択的なイオン注入によってＰ＋本体領域
２１７を形成する。マスクＰＭを除去して、図１４に示
すようにインターレベル誘電層２１８を設け、緻密化す
る。この緻密化条件も、Ｎ＋ソース領域およびＰ＋本体
領域内でドーパントをアクティベートするよう作用す
る。好適なＮ＋、すなわち第１導電型のドーパントはヒ
素と燐である。ボロンはＰ＋、すなわち第２導電型の、
ドーパントとして使用できる。ＢＰＳＧ（borophosphos
ilicate）グラス、あるいはＰＳＧ（phosphosilicate）
グラスの、インターレベル誘電層を、フォトレジストマ
スク（図示せず）を用いてパターン化して、図１５に示
すように、本体およびソースコンタクト領域２１９と２
２０を露出させる。次いで金属コンタクト層２２１が、
コンタクト領域２１９、２２０に蒸着されて、図１６に
示す本発明のデバイス２００が完成する。ドレインメタ
ル層（図示せず）は、装置２００の裏側に形成されてい
る。
【００１８】装置２００では、深いＰ−ウエル領域２１
５がトレンチゲート２１４より深く、ゲート２１４の真
下にあるドレイン領域２１１の導電性が強調されてい
る。両領域を形成するのに自己整合法が使用されてお
り、セルのサイズを小さくすることができる。深いウエ
ル領域２１５を設ける目的は、トレンチの角部２２１に
おける最大電界を小さくすることである。デバイスがオ
フ状態にある間に形成される空乏層は、ドレイン側へよ
り深く達し、ゲート酸化物／ドレイン間のインターフェ
ース２２２からは遠くなる。この結果、ゲート酸化物／
ドレイン間のシリコンインターフェース２２２がシール
ディングされ、このインターフェースにおける電界が弱
まる。
５がトレンチゲート２１４より深く、ゲート２１４の真
下にあるドレイン領域２１１の導電性が強調されてい
る。両領域を形成するのに自己整合法が使用されてお
り、セルのサイズを小さくすることができる。深いウエ
ル領域２１５を設ける目的は、トレンチの角部２２１に
おける最大電界を小さくすることである。デバイスがオ
フ状態にある間に形成される空乏層は、ドレイン側へよ
り深く達し、ゲート酸化物／ドレイン間のインターフェ
ース２２２からは遠くなる。この結果、ゲート酸化物／
ドレイン間のシリコンインターフェース２２２がシール
ディングされ、このインターフェースにおける電界が弱
まる。
【００１９】ゲートトレンチ２１４の真下にあり、深い
Ｐ−型ウエル２１５／Ｐ＋型本体領域２１７間に位置す
る強導電性ドレイン領域２１１は、二つの利点を有す
る。第１に、深いＰ−型ウエル／Ｐ＋型本体のフォーメ
ーションに際して自己整合を提供することであり、これ
によって前記フォーメーションが上側ドレイン領域内に
浸食しすぎることを防止できる。深いＰ−型ウエル領域
２１５が強導電性ドレイン領域２１１と共に使用されな
い場合は、トレンチの深さの制御が臨界的になり、ウエ
ルのより深い拡散が防げられる。ＭＯＳＦＥＴがオン状
態にあるときに、ソース電極に対してゲートに正のバイ
アスをかけると、薄いチャンネルが形成され、ドレイン
電極からソース電極に電流が流れる。ドレインを介して
薄いチャンネルに流れる電流は有意に抑制され、デバイ
スのオン抵抗が高くなり、かつ変化する。
Ｐ−型ウエル２１５／Ｐ＋型本体領域２１７間に位置す
る強導電性ドレイン領域２１１は、二つの利点を有す
る。第１に、深いＰ−型ウエル／Ｐ＋型本体のフォーメ
ーションに際して自己整合を提供することであり、これ
によって前記フォーメーションが上側ドレイン領域内に
浸食しすぎることを防止できる。深いＰ−型ウエル領域
２１５が強導電性ドレイン領域２１１と共に使用されな
い場合は、トレンチの深さの制御が臨界的になり、ウエ
ルのより深い拡散が防げられる。ＭＯＳＦＥＴがオン状
態にあるときに、ソース電極に対してゲートに正のバイ
アスをかけると、薄いチャンネルが形成され、ドレイン
電極からソース電極に電流が流れる。ドレインを介して
薄いチャンネルに流れる電流は有意に抑制され、デバイ
スのオン抵抗が高くなり、かつ変化する。
【００２０】強導電性ドレイン領域２１１を設けること
の第２の利点は、デバイスのオン抵抗を小さくすること
である。上側ドレイン領域における電流のピンチ（クラ
ウド）は、装置のオン抵抗を有意に大きくする。この臨
界領域の導電性を強くすることによって、この電流で生
じる抵抗が下がり、電流のクラウドによって更なるロス
が生じることを防ぐことができる。
の第２の利点は、デバイスのオン抵抗を小さくすること
である。上側ドレイン領域における電流のピンチ（クラ
ウド）は、装置のオン抵抗を有意に大きくする。この臨
界領域の導電性を強くすることによって、この電流で生
じる抵抗が下がり、電流のクラウドによって更なるロス
が生じることを防ぐことができる。
【００２１】図１８及び図１９はコンピュータのシュミ
レーションによる、従来のデバイス１００と本発明のデ
バイス２００についての、図１６及び１７の断面Ａ−Ａ
における電界の強さを示す。装置１００対２００につい
て、トレンチフロアの中央で（グラフにおける距離ゼ
ロ）電界に３０％の減少が見られる。デバイス２００は
トレンチより０．８μｍ深く拡散されたウエルを有す
る。コーナ２２１が深いＰ−ウエル領域２１５内にある
ので、この改良点は、従来の装置で電界が最も大きい場
所であるトレンチフロアのコーナ２２１においてより顕
著である。本発明の装置２００の従来の装置１００に対
する更なる利点は、ミラーキャパシタンスとスイッチン
グロスの減少であり、これはゲート酸化物の下のドレイ
ン領域が小さくなったことによる。
レーションによる、従来のデバイス１００と本発明のデ
バイス２００についての、図１６及び１７の断面Ａ−Ａ
における電界の強さを示す。装置１００対２００につい
て、トレンチフロアの中央で（グラフにおける距離ゼ
ロ）電界に３０％の減少が見られる。デバイス２００は
トレンチより０．８μｍ深く拡散されたウエルを有す
る。コーナ２２１が深いＰ−ウエル領域２１５内にある
ので、この改良点は、従来の装置で電界が最も大きい場
所であるトレンチフロアのコーナ２２１においてより顕
著である。本発明の装置２００の従来の装置１００に対
する更なる利点は、ミラーキャパシタンスとスイッチン
グロスの減少であり、これはゲート酸化物の下のドレイ
ン領域が小さくなったことによる。
【００２２】図２０及び図２１は、従来の装置１００と
本発明の装置２００について、コンピュータでシュミレ
ートしたスイッチングパワーロスとゲートチャージ曲線
である。この曲線から、本発明の装置がゲート−ドレイ
ン容量Ｃｇ−ｄについて、従来の装置の２倍の改善がな
されており、これはスイッチングを行う間のパワーロス
に換算すると約４０％の減少となることがわかる。
本発明の装置２００について、コンピュータでシュミレ
ートしたスイッチングパワーロスとゲートチャージ曲線
である。この曲線から、本発明の装置がゲート−ドレイ
ン容量Ｃｇ−ｄについて、従来の装置の２倍の改善がな
されており、これはスイッチングを行う間のパワーロス
に換算すると約４０％の減少となることがわかる。
【００２３】本発明のトレンチＭＯＳゲート装置は、従
来の装置に比して、ブレークダウン電圧の信頼性が改善
されており、スイッチングロスが少ない。これによっ
て、パワーハンドリングおよび効率が向上する。これら
の改善は、トレンチフロアの下の位置へのウエル／本体
の深い拡散によって、装置がオフ状態にある間電界がシ
ールドされることによる。トレンチフロアの下の強導電
性ドレイン領域２１１は、深いウエル領域２１５を形成
するに際して自己整合工程を可能にし、その結果電流の
クラウドが生じる領域におけるオン抵抗が小さくなる。
来の装置に比して、ブレークダウン電圧の信頼性が改善
されており、スイッチングロスが少ない。これによっ
て、パワーハンドリングおよび効率が向上する。これら
の改善は、トレンチフロアの下の位置へのウエル／本体
の深い拡散によって、装置がオフ状態にある間電界がシ
ールドされることによる。トレンチフロアの下の強導電
性ドレイン領域２１１は、深いウエル領域２１５を形成
するに際して自己整合工程を可能にし、その結果電流の
クラウドが生じる領域におけるオン抵抗が小さくなる。
【００２４】パワートレンチＭＯＳゲート装置は、重く
ドープされた半導体基体と、前記基体上に形成された第
１導電型にドープされた上側層と、前記上側層内に設け
られたトレンチゲートを具え、このトレンチゲートは絶
縁層によって分離された導電材料を具える。強導電性の
ドレイン領域がトレンチゲートの下に位置しており、第
１導電型に重くドープされたソース領域と、第１導電型
と逆の第２導電型に重くドープされた本体領域とが上側
層の上側表面に設けられている。第２導電型の深いウエ
ル領域が前記ソース及び本体領域の下まで位置してお
り、このウエル領域は、前記トレンチゲートの下に延在
すると共に、強導電性のドレイン領域に隣接している。
本発明のパワートレンチＭＯＳゲート装置の製造方法
は、第１導電型にドープされた上側層を具える半導体基
体を設ける工程を具える。前記上側層の上側表面に第１
導電型と逆の第２導電型のドーパントを注入して前記上
側層内にウエル領域を形成し、前記上側表面に窒化層を
蒸着する。この窒化層と前記上側層を選択的にエッチン
グして、前記上側層内にトレンチを形成する。薄い絶縁
層で前記トレンチのサイドウオールとフロアをライニン
グして、この薄い絶縁層を介して前記トレンチフロアに
前記第１導電型のドーパントを注入して、前記トレンチ
フロアの下の上側層内に強導電性のドレイン領域を形成
する。前記薄い絶縁層はトレンチから除去され、ゲート
絶縁材料層をトレンチのサイドウオールとフロア上に形
成する。トレンチを導電材料でほぼ埋めてトレンチゲー
トを形成する。窒化層を前記上側層の上側表面から除去
し、前記上側層内のウエル領域を熱拡散して前記上側層
内に深いウエル領域を形成する。
ドープされた半導体基体と、前記基体上に形成された第
１導電型にドープされた上側層と、前記上側層内に設け
られたトレンチゲートを具え、このトレンチゲートは絶
縁層によって分離された導電材料を具える。強導電性の
ドレイン領域がトレンチゲートの下に位置しており、第
１導電型に重くドープされたソース領域と、第１導電型
と逆の第２導電型に重くドープされた本体領域とが上側
層の上側表面に設けられている。第２導電型の深いウエ
ル領域が前記ソース及び本体領域の下まで位置してお
り、このウエル領域は、前記トレンチゲートの下に延在
すると共に、強導電性のドレイン領域に隣接している。
本発明のパワートレンチＭＯＳゲート装置の製造方法
は、第１導電型にドープされた上側層を具える半導体基
体を設ける工程を具える。前記上側層の上側表面に第１
導電型と逆の第２導電型のドーパントを注入して前記上
側層内にウエル領域を形成し、前記上側表面に窒化層を
蒸着する。この窒化層と前記上側層を選択的にエッチン
グして、前記上側層内にトレンチを形成する。薄い絶縁
層で前記トレンチのサイドウオールとフロアをライニン
グして、この薄い絶縁層を介して前記トレンチフロアに
前記第１導電型のドーパントを注入して、前記トレンチ
フロアの下の上側層内に強導電性のドレイン領域を形成
する。前記薄い絶縁層はトレンチから除去され、ゲート
絶縁材料層をトレンチのサイドウオールとフロア上に形
成する。トレンチを導電材料でほぼ埋めてトレンチゲー
トを形成する。窒化層を前記上側層の上側表面から除去
し、前記上側層内のウエル領域を熱拡散して前記上側層
内に深いウエル領域を形成する。
【図１】 図１は、本発明にかかるパワートレンチＭＯ
Ｓゲートトランジスタの製造工程を示す図である。
Ｓゲートトランジスタの製造工程を示す図である。
【図２】 図２は、本発明にかかるパワートレンチＭＯ
Ｓゲートトランジスタの製造工程を示す図である。
Ｓゲートトランジスタの製造工程を示す図である。
【図３】 図３は、本発明にかかるパワートレンチＭＯ
Ｓゲートトランジスタの製造工程を示す図である。
Ｓゲートトランジスタの製造工程を示す図である。
【図４】 図４は、本発明にかかるパワートレンチＭＯ
Ｓゲートトランジスタの製造工程を示す図である。
Ｓゲートトランジスタの製造工程を示す図である。
【図５】 図５は、本発明にかかるパワートレンチＭＯ
Ｓゲートトランジスタの製造工程を示す図である。
Ｓゲートトランジスタの製造工程を示す図である。
【図６】 図６は、本発明にかかるパワートレンチＭＯ
Ｓゲートトランジスタの製造工程を示す図である。
Ｓゲートトランジスタの製造工程を示す図である。
【図７】 図７は、本発明にかかるパワートレンチＭＯ
Ｓゲートトランジスタの製造工程を示す図である。
Ｓゲートトランジスタの製造工程を示す図である。
【図８】 図８は、本発明にかかるパワートレンチＭＯ
Ｓゲートトランジスタの製造工程を示す図である。
Ｓゲートトランジスタの製造工程を示す図である。
【図９】 図９は、本発明にかかるパワートレンチＭＯ
Ｓゲートトランジスタの製造工程を示す図である。
Ｓゲートトランジスタの製造工程を示す図である。
【図１０】 図１０は、本発明にかかるパワートレンチ
ＭＯＳゲートトランジスタの製造工程を示す図である。
ＭＯＳゲートトランジスタの製造工程を示す図である。
【図１１】 図１１は、本発明にかかるパワートレンチ
ＭＯＳゲートトランジスタの製造工程を示す図である。
ＭＯＳゲートトランジスタの製造工程を示す図である。
【図１２】 図１２は、本発明にかかるパワートレンチ
ＭＯＳゲートトランジスタの製造工程を示す図である。
ＭＯＳゲートトランジスタの製造工程を示す図である。
【図１３】 図１３は、本発明にかかるパワートレンチ
ＭＯＳゲートトランジスタの製造工程を示す図である。
ＭＯＳゲートトランジスタの製造工程を示す図である。
【図１４】 図１４は、本発明にかかるパワートレンチ
ＭＯＳゲートトランジスタの製造工程を示す図である。
ＭＯＳゲートトランジスタの製造工程を示す図である。
【図１５】 図１５は、本発明にかかるパワートレンチ
ＭＯＳゲートトランジスタの製造工程を示す図である。
ＭＯＳゲートトランジスタの製造工程を示す図である。
【図１６】 図１６は、本発明にかかるパワートレンチ
ＭＯＳゲートトランジスタの製造工程を示す図である。
ＭＯＳゲートトランジスタの製造工程を示す図である。
【図１７】 図１７は、公知のパワートレンチＭＯＳゲ
ートトランジスタの構成を示す断面図である。
ートトランジスタの構成を示す断面図である。
【図１８】 図１８は、公知の装置の電界と距離の関係
を示すグラフである。
を示すグラフである。
【図１９】 図１９は、本発明の装置の電界と距離の関
係を示すグラフである。
係を示すグラフである。
【図２０】 図２０は、公知の装置のスイッチングロス
を示すグラフである。
を示すグラフである。
【図２１】 図２１は、本発明の装置のスイッチングロ
スを示すグラフである。
スを示すグラフである。
２０１ Ｎ＋型基体 ２０２ Ｎ−型エピタキシャル層（上側層） ２０３ Ｐ−型ウエル ２０４ 上側表面 ２０５ 酸化層 ２０６ 窒化層 ２０７ トレンチ ２０８ 酸化層 ２０９ サイドウオール ２１０ フロア ２１１ ドレイン領域 ２１２ ゲート絶縁層 ２１３ 導電材料 ２１４ トレンチゲート ２１５ Ｐ−ウエル領域 ２１６ Ｎ＋ソース領域 ２１７ Ｐ＋本体領域 ２１８ インターレベル誘電層 ２１９ ソース領域 ２２０ 本体領域 ２２１ トレンチ角部 ２２２ インターフェース ＴＭ フォトレジストトレンチマスク ＳＭ フォトレジストマスク
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/74 Ｈ０１Ｌ 29/74 Ｆ
Claims (9)
- 【請求項１】 重くドープされた半導体基体と、前記基
体上に配置された第１導電型にドープされた上側層と、
前記上側層に配置され、絶縁層で前記上側層から分離さ
れている導電材料を具えるトレンチゲートと、前記上側
層内において前記トレンチゲートの下に位置する強導電
性ドレイン領域とを具えるパワートレンチＭＯＳゲート
装置において、第１導電型の重くドープされたソース領
域と、第１導電型と逆の第２導電型に重くドープされた
本体領域とが前記上側層の上側表面に配置されており、
前記上側層において前記ソースおよび本体領域の下に第
２導電型の深いウエル領域が配置されており、この深い
ウエル領域が前記トレンチゲートの下に延在すると共に
前記強導電性ドレイン領域に隣接しており、前記強導電
性ドレイン領域が前記ドープされた上側層より重くドー
プされていることを特徴とするパワートレンチＭＯＳゲ
ート装置。 - 【請求項２】 請求項１に記載の装置において、さら
に、前記ソース領域と前記本体領域に接触する上側メタ
ルコンタクトを具え、前記上側層が前記基体内に含まれ
ており、前記上側層がエピタキシャル層を具えることを
特徴とする装置。 - 【請求項３】 請求項１に記載の装置において、前記第
１の導電型がＮ型であり、前記第２の導電型がＰ型であ
り、前記基体がモノクリスタルシリコンを具え、前記絶
縁層が２酸化シリコンを具え、前記トレンチゲート内の
導電材料が高濃度にドープされたポリシリコンであり、
前記インターレベル誘電材料がＢＰＳＧ（borophosphos
ilicate）またはＰＳＧ（phosphosilicate）であり、前
記装置がパワーＭＯＳＦＥＴ、絶縁ゲートバイポーラト
ランジスタ、およびＭＯＳ制御サイリスタからなる群か
ら選択されたものであることを特徴とする装置。 - 【請求項４】 パワートレンチＭＯＳゲート装置を製造
する方法において、第１導電型にドープされ、上側表面
を有する上側層を具える半導体基体を形成する工程と、
前記上側表面内に前記第１の導電型と逆の第２導電型の
ドーパントを注入して前記上側層内にウエル領域を形成
する工程と、前記上側層の上側表面上に窒化層を形成す
る工程と、前記窒化層と前記上側層を選択的にエッチン
グして前記上側層内にトレンチを形成する工程と、前記
トレンチのサイドウオールとフロアとを薄い絶縁層でラ
イニングする工程とを具え、前記トレンチフロアを介し
て第１導電型のドーパントを注入して前記トレンチフロ
アの下に強導電性ドレイン領域を形成し、前記トレンチ
から前記薄い絶縁層を除去し、前記トレンチのサイドウ
オールとフロアの上にゲート絶縁材料層を形成し、次い
で、前記トレンチを導電材料で埋めてトレンチゲートを
形成し、前記上側層の上側表面から前記窒化層を除去
し、前記上側層内に前記ウエル領域を熱拡散して前記上
側層内に深いウエル領域を形成し、前記深いウエル領域
は前記トレンチゲートの下に延在すると共に前記強導電
性ドレイン領域に隣接しており、前記上側領域内に前記
第１導電型のドーパントを注入して重くドープされたソ
ース領域を前記ゲートトレンチに隣接させて形成し、前
記上側層内に第２導電型のドーパントを注入して前記ソ
ース領域に隣接する重くドープされた本体領域を形成す
ることを特徴とする方法。 - 【請求項５】 請求項４に記載の方法において、前記ト
レンチゲートと前記上側層の上側表面の上にインターレ
ベル誘電材料層を形成し、前記インターレベル誘電層を
選択的にエッチングして、ソース領域コンタクトエリア
と本体領域コンタクトエリアとを形成し、前記ソース領
域コンタクトエリア上及び前記本体領域コンタクトエリ
ア上にメタルコンタクトを形成し、前記窒化層の形成に
先立って前記上側層の上側表面上に酸化物でできたスク
リーン層を形成し、前記上側層が前記基体内に含まれて
おり、前記上側層がエピタキシャル層を具えることを特
徴とする方法。 - 【請求項６】 請求項４に記載の方法において、前記第
１導電型がＮ型であり、前記第２導電型がＰ型であり、
前記基体がモノクリスタルシリコンを具え、前記絶縁層
が２酸化シリコンを具え、前記トレンチゲート内の前記
導電材料が高濃度にドープされたポリシリコンであるこ
とを特徴とする方法。 - 【請求項７】 請求項４に記載の方法において、第１導
電型のドーパントがヒ素または燐を含み、前記第２導電
型のドーパントがボロンを含み、前記インターレベル誘
電材料がＢＰＳＧ（borophosphosilicate）またはＰＳ
Ｇ（phosphosilicate）を含み、前記装置がパワーＭＯ
ＳＦＥＴ、絶縁ゲートバイポーラトランジスタ、および
ＭＯＳ制御サイリスタでなる群から選択されたものであ
ることを特徴とする方法。 - 【請求項８】 基体上に配置され、第１導電型にドープ
された上側層内にゲートトレンチを形成する工程と、前
記上側層内に第１導電型のドーパントおよび前記第１導
電型と逆の第２導電型のドーパントを注入して前記上側
層内にソース領域と本体領域を形成する工程を具えるパ
ワートレンチＭＯＳゲート装置を製造する方法におい
て、前記ゲートトレンチのフロア近くにおいて前記上側
層の一部のドーピングを多くすることによって前記トレ
ンチフロアの下に第１の導電型の強導電性ドレイン領域
を形成し、前記上側層内に、前記トレンチゲートの下に
延在し、前記強導電性ドレイン領域に隣接する第２の導
電型の深いウエル領域を形成し、前記トレンチゲート上
と前記上側層の上側表面の上にインターレベル誘電材料
層を形成し、前記インターレベル誘電層を選択的にエッ
チングしてソース領域コンタクトエリアと本体領域コン
タクトエリアとを形成し、前記ソースおよび本体領域コ
ンタクトエリア上にメタルコンタクトを形成することを
特徴とするパワートレンチＭＯＳゲートを装置を製造す
る方法。 - 【請求項９】 請求項８に記載の方法において、前記上
側層がモノクリスタルシリコンを含む基体に含まれてお
り、前記基体がモノクリスタルシリコンを含み、前記上
側層がシリコンのエピタキシャル層を含み、前記第１導
電型がＮ型であり、前記第２の導電型がＰ型であり、前
記インターレベル誘電材料がＢＰＳＧ（borophosphosil
icate）またはＰＳＧ（phosphosilicate）を含み、前記
装置がパワーＭＯＳＦＥＴ、絶縁ゲートバイポーラトラ
ンジスタ、およびＭＯＳ制御サイリスタでなる群から選
択されたものであることを特徴とする方法。
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