CN114613848B - 一种低压沟槽栅功率器件及其制造方法 - Google Patents

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Abstract

一种低压沟槽栅功率器件，在第一导电类型外延层的上方设有第二导电类型体区，在所述第二导电类型体区的表面设有沟槽，在沟槽水平延伸的方向上，沟槽的两侧的第二导电类型体区的表面间隔设置第一导电类型源区与第二导电类型源区，在沟槽与第二导电类型源区接触的槽段下方的第一导电类型外延层内设有块状第一导电类型阱区，或者，在所述第二导电类型源区的下方设有第二导电类型高掺杂阱区，所述第二导电类型高掺杂阱区穿透第二导电类型体区进入第一导电类型外延层内，本发明能够抑制三极管的开启，提高沟槽栅功率器件的可靠性，并降低导通电阻。

Description

一种低压沟槽栅功率器件及其制造方法
技术领域
本发明主要涉及功率半导体晶体管技术领域，具体涉及一种低压沟槽栅功率器件。
背景技术
随着移动设备的普及，与向移动设备供电的电池相关的技术变得越来越重要。根据向移动设备供电的目的，通常使用能够放电或充电的二次电池。因此，根据电池规范，应该在二次电池中设置电池保护电路，该电池保护电路管理电池的放电和充电。
低压功率沟槽栅MOSFET被广泛地作为构成电池保护电路的部件，原因是高密度元胞可以实现低导通电阻(Ron)。随着沟槽栅MOSFET的元胞密度不断的增大，在相邻沟槽之间的硅表面上已经无法直接打孔，因为这种限制，本领域的专家提出了一种新的器件结构，如图3所示，包括N型衬底2，在所述N型衬底2的下方设置漏极金属电极1，在所述N型衬底2的上方设有N型外延层3，在所述N型外延层3的上方设有P型体区4，在所述P型体区4的表面设有互相平行的沟槽5，所述沟槽5向下纵向延伸，穿透第二导电类型体区4进入第一导电类型外延层3内，在沟槽5水平延伸的方向上，沟槽5的两侧的P型体区4的表面间隔设置N型源区6与P型源区9，所述P型源区9与其下方的P型体区4连接；在所述N型源区6、P型源区9与沟槽5的上方设有源极金属电极11，所述源极金属电极11与N型源区6、P型源区9欧姆接触。当上述器件结构击穿时，击穿产生的雪崩电流会进入P型体区4内，沿着N型源区6向P型源区9运动，由于P型体区4内存在寄生电阻，P型体区4内的电势会上升，当P型体区4与N型源区6之间的电势差达到0.7V时，N型源区6、P型体区4、N型外延层3组成的寄生NPN三极管就会开启，导致器件结构的电流不受栅极控制，电流迅速增大，导致器件烧毁失效，如果在沟槽5水平延伸的方向上增加N型源区6的长度，相当于增加P型体区4内的寄生电阻，导致P型体区4内的电势更快上升到0.7V，虽然器件的导电沟道宽度会增大，导通电阻会减小，但是器件更容易失效。
为了能够增加N型源区6的长度而不使寄生NPN三极管开启，需要一种简单且低成本的方案。
发明内容
本发明针对上述器件的问题，提出了一种新型沟槽栅MOSFET器件，能够增加第一导电类型源区的长度而不使寄生NPN三极管开启，同时新器件的制造工艺与现有工艺兼容。
为实现以上技术目的，本发明的技术方案是：
一种低压沟槽栅功率器件，包括第一导电类型衬底，在所述第一导电类型衬底的下方设置漏极金属电极，在所述第一导电类型衬底的上方设有第一导电类型外延层，在所述第一导电类型外延层的上方设有第二导电类型体区，在所述第二导电类型体区的表面设有互相平行的沟槽，所述沟槽向下纵向延伸，穿透第二导电类型体区进入第一导电类型外延层内；在沟槽水平延伸的方向上，沟槽的两侧的第二导电类型体区的表面间隔设置第一导电类型源区与第二导电类型源区，所述第二导电类型源区与其下方的第二导电类型体区连接；在所述第一导电类型源区、第二导电类型源区与沟槽的上方设有源极金属电极，所述源极金属电极与第一导电类型源区、第二导电类型源区欧姆接触；在所述沟槽内设有接栅极电位的栅极导电多晶硅，所述栅极导电多晶硅通过沟槽侧壁与底部的栅氧层与第一导电类型源区、第二导电类型源区、第二导电类型体区、第一导电类型外延层绝缘，所述栅极导电多晶硅通过沟槽顶部的绝缘介质层与源极金属电极绝缘；还包括高掺杂阱区，所述高掺杂阱区为设置在沟槽与第二导电类型源区接触的槽段下方的第一导电类型外延层内的块状第一导电类型阱区，所述第一导电类型阱区内第一导电类型杂质的掺杂浓度大于第一导电类型外延层内第一导电类型杂质的掺杂浓度，或者为设置在所述第二导电类型源区正下方的第二导电类型高掺杂阱区，所述第二导电类型高掺杂阱区穿透第二导电类型体区进入第一导电类型外延层内，所述第二导电类型高掺杂阱区内第二导电类型杂质的掺杂浓度大于第二导电类型体区内第二导电类型杂质的掺杂浓度。在沟槽水平延伸的方向上，所述高掺杂阱区的长度小于或等于第二导电类型源区的长度。
所述栅极导电多晶硅的上表面高于第一导电类型源区的下表面。
在沟槽水平延伸的方向上，第一导电类型源区的长度小于30微米，第二导电类型源区的长度大于0.5微米。
所述栅氧层与绝缘介质层由二氧化硅或氮化硅构成。
设置有第一导电类型阱区的低压沟槽栅功率器件的制造方法，包括以下步骤：
第一步：在第一导电类型衬底的上表面生长第一导电类型外延层；
第二步：在第一导电类型外延层的上表面选择性刻蚀形成沟槽；
第三步：在沟槽的底部选择性注入第一导电类型杂质，形成第一导电类型阱区；
第四步：在沟槽的侧壁与底部、第一导电类型外延层的表面形成栅氧层，然后在栅氧层的表面淀积导电多晶硅，接着刻蚀去除第一导电类型外延层上表面的与沟槽上方的导电多晶硅，以及沟槽内的靠近沟槽顶部的导电多晶硅，沟槽的顶部形成了一个凹槽，在沟槽内形成栅极导电多晶硅；
第五步：在沟槽的上方与第一导电类型外延层上表面淀积绝缘介质，然后去除沟槽上方与第一导电类型外延层上表面的绝缘介质，在沟槽的顶部的凹槽内保留下的绝缘介质就是绝缘介质层；
第六步：在第一导电类型外延层的上表面注入第二导电类型杂质，退火后形成第二导电类型体区；
第七步：在第二导电类型体区的上表面选择性注入第一导电类型杂质，然后再次选择性注入第二导电类型杂质，两种杂质激活后形成第一导电类型源区与第二导电类型源区；
第八步：在第一导电类型源区、第二导电类型源区与绝缘介质层的上方淀积金属，形成源极金属电极，在第一导电类型衬底的下表面形成漏极金属电极。
设置有第二导电类型高掺杂阱区的低压沟槽栅功率器件的制造方法，包括以下步骤：
第一步：在第一导电类型衬底的上表面生长第一导电类型外延层；
第二步：在第一导电类型外延层的上表面选择性刻蚀形成沟槽；
第三步：在沟槽的侧壁与底部、第一导电类型外延层的表面形成栅氧层，然后在栅氧层的表面淀积导电多晶硅，接着刻蚀去除第一导电类型外延层上表面的与沟槽上方的导电多晶硅，以及沟槽内的靠近沟槽顶部的导电多晶硅，沟槽的顶部形成了一个凹槽，在沟槽内形成栅极导电多晶硅；
第四步：在沟槽的上方与第一导电类型外延层上表面淀积绝缘介质，然后去除沟槽上方与第一导电类型外延层上表面的绝缘介质，在沟槽的顶部的凹槽内保留下的绝缘介质就是绝缘介质层；
第五步：在第一导电类型外延层的上表面注入第二导电类型杂质，退火后形成第二导电类型体区；
第六步：在第二导电类型体区的上表面选择性注入第一导电类型杂质，然后选择性注入第二导电类型杂质，然后在上述选择性注入第二导电类型杂质的位置，用大能量若干次注入第二导电类型杂质，使注入的第二导电类型杂质能够进入第二导电类型体区与第一导电类型外延层内，两种杂质激活后形成第一导电类型源区、第二导电类型源区与第二导电类型高掺杂阱区；
第七步：在第一导电类型源区、第二导电类型源区与绝缘介质层的上方淀积金属，形成源极金属电极，在第一导电类型衬底的下表面形成漏极金属电极。
与现有技术相比，在器件击穿时，本发明的击穿位置一定位于高掺杂阱区内，由于高掺杂阱区位于沟槽与第二导电类型源区接触的槽段下方的第一导电类型外延层内，或者位于第二导电类型源区的正下方，器件击穿产生的雪崩电流会直接进入离高掺杂阱区最近的第二导电类型源区内，雪崩电流不会经过第一导电类型源区下方的第二导电类型体区，因此由第一导电类型源区、第二导电类型体区、第一导电类型外延层组成的寄生三极管更难开启（寄生三极管开启会导致器件烧毁失效），本发明器件的可靠性更高；本发明在沟槽水平延伸的方向上，即使加长了第一导电类型源区的长度，雪崩电流也不会经过第一导电类型源区下方的第二导电类型体区导致器件失效，因此可以适当加长第一导电类型源区的长度使得导电沟道宽度增加，在相同的芯片面积下，本发明的导通电阻更低；本发明的制造工艺与现有工艺兼容，简单易实现。
附图说明
图1是本发明实施例1的三维结构示意图；
图2是本发明实施例2的三维结构示意图；
图3是常规的高密度元胞的沟槽栅功率半导体器件的三维示意图；
图4是本发明产品的元胞区的剖面图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1、图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明公开了一种低压沟槽栅功率器件，器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，器件为P型器件，第一导电类型为P型，第二导电类型为N型。本实施例以N型器件为例，如图1所示，包括N型衬底2，在所述N型衬底2的下方设置漏极金属电极1，在所述N型衬底2的上方设有N型外延层3，在所述N型外延层3的上方设有P型体区4，在所述P型体区4的表面设有互相平行的沟槽5，所述沟槽5向下纵向延伸，穿透P型体区4进入N型外延层3内，在沟槽5水平延伸的方向上，沟槽5的两侧的P型体区4的表面间隔设置N型源区6与P型源区9，所述P型源区9与其下方的P型体区4连接；
在所述N型源区6、P型源区9与沟槽5的上方设有源极金属电极11，所述源极金属电极11与N型源区6、P型源区9欧姆接触；
在所述沟槽5内设有接栅极电位的栅极导电多晶硅8，所述栅极导电多晶硅8通过沟槽5侧壁与底部的栅氧层7与N型源区6、P型源区9、P型体区4、N型外延层3绝缘，所述栅极导电多晶硅8通过沟槽5顶部的绝缘介质层13与源极金属电极11绝缘；
在沟槽5与P型源区9接触的槽段下方的N型外延层3内设置块状的N型阱区10，所述N型阱区10内N型杂质的掺杂浓度大于N型外延层3内N型杂质的掺杂浓度，在沟槽5水平延伸的方向上，所述N型阱区10的长度等于P型源区9的长度。
所述栅极导电多晶硅8的上表面高于N型源区6的下表面，这是为了保证在N型源区6与N型外延层3之间能够形成导电沟道。
在沟槽5水平延伸的方向上，N型源区6的长度为10微米，P型源区9的长度为1微米。
所述栅氧层7与绝缘介质层13由二氧化硅构成。
本实施例的器件在耐压时，电场会在沟槽5底部集中，由于在沟槽5与P型源区9接触的槽段下方的N型外延层3内设有N型阱区10，且与N型外延层3相比，N型阱区10内的N型杂质的掺杂浓度更高，导致N型阱区10内的电场强度远高于在沟槽5与N型源区6接触的槽段下方的N型外延层3内的电场强度，这意味着N型阱区10处会首先击穿，由击穿产生的雪崩电流会沿着沟槽5进入P型源区9下方的P型体区4，然后经过P型源区9进入源极金属电极11，雪崩电流不经过N型源区6下方的P型体区4，所以寄生三极管不会开启。
本实施例的制造方法，包括以下步骤：
第一步：在N型衬底2的上表面生长N型外延层3；
第二步：在N型外延层3的上表面选择性刻蚀形成沟槽5；
第三步：在沟槽5的底部选择性注入磷，注入条件为能量40keV剂量2e12，形成N型阱区10；
第四步：在沟槽5的侧壁与底部、N型外延层3的表面形成栅氧层7，然后在栅氧层7的表面淀积导电多晶硅，接着刻蚀去除N型外延层3上表面的与沟槽5上方的导电多晶硅，以及沟槽5内的靠近沟槽顶部的导电多晶硅，沟槽5的顶部形成了一个凹槽，在沟槽5内形成栅极导电多晶硅8；
第五步：在沟槽5的上方与N型外延层3上表面淀积绝缘介质，然后去除沟槽5上方与N型外延层3上表面的绝缘介质，在沟槽5的顶部的凹槽内保留下的绝缘介质就是绝缘介质层13；
第六步：在N型外延层3的上表面注入P型杂质，退火后形成P型体区4；
第七步：在P型体区4的上表面选择性注入N型杂质，然后再次选择性注入P型杂质，两种杂质激活后形成N型源区6与P型源区9；
第八步：在N型源区6、P型源区9与绝缘介质层13的上方淀积金属，形成源极金属电极11，在N型衬底2的下表面形成漏极金属电极1。
实施例二
实施例二与实施例一的区别在于，如图2所示，实施例二没有设置N型阱区10，而在所述P型源区9的正下方设有P型高掺杂阱区12，所述P型高掺杂阱区12穿透P型体区4进入N型外延层3内，所述P型高掺杂阱区12内P型杂质的掺杂浓度大于P型体区4内P型杂质的掺杂浓度。
本实施例的器件在耐压时，P型高掺杂阱区12与N型外延层3组成的PN二极管的击穿电压受到P型高掺杂阱区12深度的影响，P型高掺杂阱区12越深，PN二极管的击穿电压越低，通过控制P型高掺杂阱区12的深度，使上述PN二极管先于器件击穿，那么击穿产生的雪崩电流会直接进入P型高掺杂阱区12，然后经过P型源区9进入源极金属电极11，同样，雪崩电流不经过N型源区6下方的P型体区4，所以寄生三极管不会开启。
本实施例的制造方法，包括以下步骤：
第一步：在N型衬底2的上表面生长N型外延层3；
第二步：在N型外延层3的上表面选择性刻蚀形成沟槽5；
第三步：在沟槽5的侧壁与底部、N型外延层3的表面形成栅氧层7，然后在栅氧层7的表面淀积导电多晶硅，接着刻蚀去除N型外延层3上表面的与沟槽5上方的导电多晶硅，以及沟槽5内的靠近沟槽顶部的导电多晶硅，沟槽5的顶部形成了一个凹槽，在沟槽5内形成栅极导电多晶硅8；
第四步：在沟槽5的上方与N型外延层3上表面淀积绝缘介质，然后去除沟槽5上方与N型外延层3上表面的绝缘介质，在沟槽5的顶部的凹槽内保留下的绝缘介质就是绝缘介质层13；
第五步：在N型外延层3的上表面注入P型杂质，退火后形成P型体区4；
第六步：在P型体区4的上表面选择性注入N型杂质，然后选择性注入P型杂质，然后在上述选择性注入P型杂质的位置，用大能量注入一次P型杂质，例如200keV，使注入的P型杂质能够进入P型体区4与N型外延层3内，两种杂质激活后形成N型源区6、P型源区9与P型高掺杂阱区12；
第七步：在N型源区6、P型源区9与绝缘介质层13的上方淀积金属，形成源极金属电极11，在N型衬底2的下表面形成漏极金属电极1。
综上所述，本发明通过设置N型阱区10或P型高掺杂阱区12，改变雪崩电流路径，防止寄生三极管开启，因此本发明可以增加N型源区6的长度，降低导通电阻。
如图4所示，为本发明产品的元胞区的剖面结构图，通过采用本发明的方案，已经实现了0.5微米元胞尺寸的低压功率沟槽MOSFET的量产，本发明的工艺与现有的工艺兼容，工艺简单成本低廉。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种低压沟槽栅功率器件，包括第一导电类型衬底，在所述第一导电类型衬底的下方设置漏极金属电极，在所述第一导电类型衬底的上方设有第一导电类型外延层，在所述第一导电类型外延层的上方设有第二导电类型体区，在所述第二导电类型体区的表面设有互相平行的沟槽，所述沟槽向下纵向延伸，穿透第二导电类型体区进入第一导电类型外延层内；
在沟槽水平延伸的方向上，沟槽的两侧的第二导电类型体区的表面间隔设置第一导电类型源区与第二导电类型源区，所述第二导电类型源区与其下方的第二导电类型体区连接；
在所述第一导电类型源区、第二导电类型源区与沟槽的上方设有源极金属电极，所述源极金属电极与第一导电类型源区、第二导电类型源区欧姆接触；
在所述沟槽内设有接栅极电位的栅极导电多晶硅，所述栅极导电多晶硅通过沟槽侧壁与底部的栅氧层与第一导电类型源区、第二导电类型源区、第二导电类型体区、第一导电类型外延层绝缘，所述栅极导电多晶硅通过沟槽顶部的绝缘介质层与源极金属电极绝缘；
其特征在于：还包括高掺杂阱区，所述高掺杂阱区为设置在沟槽与第二导电类型源区接触的槽段下方的第一导电类型外延层内的第一导电类型阱区，或者为设置在所述第二导电类型源区正下方的第二导电类型高掺杂阱区，所述第二导电类型高掺杂阱区穿透第二导电类型体区进入第一导电类型外延层内，在沟槽水平延伸的方向上，所述高掺杂阱区的长度小于或等于第二导电类型源区的长度。
2.根据权利要求1所述的低压沟槽栅功率器件，其特征在于：所述第一导电类型阱区内第一导电类型杂质的掺杂浓度大于第一导电类型外延层内第一导电类型杂质的掺杂浓度。
3.根据权利要求1所述的低压沟槽栅功率器件，其特征在于：所述第二导电类型高掺杂阱区内第二导电类型杂质的掺杂浓度大于第二导电类型体区内第二导电类型杂质的掺杂浓度。
4.根据权利要求1所述的低压沟槽栅功率器件，其特征在于：所述栅极导电多晶硅的上表面高于第一导电类型源区的下表面。
5.根据权利要求1所述的低压沟槽栅功率器件，其特征在于：在沟槽水平延伸的方向上，所述第一导电类型源区的长度小于30微米，第二导电类型源区的长度大于0.5微米。
6.根据权利要求1所述的低压沟槽栅功率器件，其特征在于：所述栅氧层与绝缘介质层由二氧化硅或氮化硅构成。
7.一种根据权利要求1所述的低压沟槽栅功率器件的制造方法，其特征在于，包括以下步骤：
第一步：在第一导电类型衬底的上表面生长第一导电类型外延层；
第二步：在第一导电类型外延层的上表面选择性刻蚀形成沟槽；
第三步：在沟槽的底部选择性注入第一导电类型杂质，形成第一导电类型阱区；
第四步：在沟槽的侧壁与底部、第一导电类型外延层的表面形成栅氧层，然后在栅氧层的表面淀积导电多晶硅，接着刻蚀去除第一导电类型外延层上表面的与沟槽上方的导电多晶硅，以及沟槽内的靠近沟槽顶部的导电多晶硅，沟槽的顶部形成了一个凹槽，在沟槽内形成栅极导电多晶硅；
第五步：在沟槽的上方与第一导电类型外延层上表面淀积绝缘介质，然后去除沟槽上方与第一导电类型外延层上表面的绝缘介质，在沟槽的顶部的凹槽内保留下的绝缘介质就是绝缘介质层；
第六步：在第一导电类型外延层的上表面注入第二导电类型杂质，退火后形成第二导电类型体区；
第七步：在第二导电类型体区的上表面选择性注入第一导电类型杂质，然后再次选择性注入第二导电类型杂质，两种杂质激活后形成第一导电类型源区与第二导电类型源区；
第八步：在第一导电类型源区、第二导电类型源区与绝缘介质层的上方淀积金属，形成源极金属电极，在第一导电类型衬底的下表面形成漏极金属电极。
8.一种根据权利要求1所述的低压沟槽栅功率器件的制造方法，其特征在于，包括以下步骤：
第一步：在第一导电类型衬底的上表面生长第一导电类型外延层；
第二步：在第一导电类型外延层的上表面选择性刻蚀形成沟槽；
第三步：在沟槽的侧壁与底部、第一导电类型外延层的表面形成栅氧层，然后在栅氧层的表面淀积导电多晶硅，接着刻蚀去除第一导电类型外延层上表面的与沟槽上方的导电多晶硅，以及沟槽内的靠近沟槽顶部的导电多晶硅，沟槽的顶部形成了一个凹槽，在沟槽内形成栅极导电多晶硅；
第四步：在沟槽的上方与第一导电类型外延层上表面淀积绝缘介质，然后去除沟槽上方与第一导电类型外延层上表面的绝缘介质，在沟槽的顶部的凹槽内保留下的绝缘介质就是绝缘介质层；
第五步：在第一导电类型外延层的上表面注入第二导电类型杂质，退火后形成第二导电类型体区；
第六步：在第二导电类型体区的上表面选择性注入第一导电类型杂质，然后选择性注入第二导电类型杂质，然后在上述选择性注入第二导电类型杂质的位置，用大能量若干次注入第二导电类型杂质，使注入的第二导电类型杂质能够进入第二导电类型体区与第一导电类型外延层内，两种杂质激活后形成第一导电类型源区、第二导电类型源区与第二导电类型高掺杂阱区；
第七步：在第一导电类型源区、第二导电类型源区与绝缘介质层的上方淀积金属，形成源极金属电极，在第一导电类型衬底的下表面形成漏极金属电极。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1695252A (zh) * 2001-11-21 2005-11-09 通用半导体公司 具有增加的导通电阻的沟槽mosfet器件
CN104347689A (zh) * 2013-07-31 2015-02-11 万国半导体股份有限公司 双沟槽-栅极绝缘栅双极晶体管结构
CN107204372A (zh) * 2017-07-19 2017-09-26 无锡新洁能股份有限公司 一种优化终端结构的沟槽型半导体器件及制造方法
CN111863942A (zh) * 2020-08-27 2020-10-30 无锡新洁能股份有限公司 防闩锁高密度元胞功率半导体器件结构及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010001494A1 (en) * 1999-04-01 2001-05-24 Christopher B. Kocon Power trench mos-gated device and process for forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1695252A (zh) * 2001-11-21 2005-11-09 通用半导体公司 具有增加的导通电阻的沟槽mosfet器件
CN104347689A (zh) * 2013-07-31 2015-02-11 万国半导体股份有限公司 双沟槽-栅极绝缘栅双极晶体管结构
CN107204372A (zh) * 2017-07-19 2017-09-26 无锡新洁能股份有限公司 一种优化终端结构的沟槽型半导体器件及制造方法
CN111863942A (zh) * 2020-08-27 2020-10-30 无锡新洁能股份有限公司 防闩锁高密度元胞功率半导体器件结构及其制造方法

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