JP2662217B2 - 垂直ゲート半導体装置及びその製造方法 - Google Patents

垂直ゲート半導体装置及びその製造方法

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Description

【発明の詳細な説明】 本発明は垂直なチャンネル領域を持った二重拡散MOS
(DMOS)トランジスタに関するものであって、更に詳細
には、垂直ゲートをもったプレーナDMOSトランジスタに
関するものである。 二重拡散MOS(DMOS)トランジスタは従来公知であ
る。例えば、1982年8月10日にPao et al.に対して発行
された米国特許第4,344,081号は、この様な1つの従来
の構成体を示している。第1図は従来のNチャンネルDM
OSパワートランジスタの断面図である。この従来の構成
体はN+シリコン基板10上に形成されたN−エピタキシ
ャル層11を有している。ゲート酸化層16がエピタキシャ
ル層11上に形成されており且つドープされたポリシリコ
ンゲート15が酸化層16上に形成されている。酸化層9は
ゲート15を被覆している。P型本体領域12a及び12bはエ
ピタキシャル層11内へ拡散されており、且つN+ソース
領域13a及び13bは夫々本体領域12a及び12b内へ拡散され
ている。ソース領域13a及び13bはメタルコンタクト18及
び19によって夫々本体領域12a及び12bへ電気的に接続さ
れている。コンタクト18及び19は又電気的に共通接続さ
れている。本体領域12a及び12b内のゲート15下側の領域
12c1及び12c2は夫々チャンネル領域である。ゲート15及
びソース領域13a及び13bの間の電位が十分に高く且つド
レインコンタクト17上に正の電圧があると、キャリアが
夫々チャンネル領域12a及び12bを介してソース領域13a
及び13bからドレイン領域11へ横方向へ流れ、次いでド
レイン領域11及びN+基板10を介してドレインコンタク
ト17へ垂直下方向へ流れる。このキャリアの流れを第1
図に矢印20a及び20bで示してある。PcチャンネルDMOSト
ランジスタは同様の構成を有しているが、P型及びN型
領域は逆にされており、且つ反対極性の電圧が電流の流
れを発生している。 上に説明した如く、第1図に示した従来の垂直DMOSト
ランジスタ内を流れるキャリアは方向を変化せねばなら
ず、最初に横方向に流れ次いで垂直方向へ流れる。ソー
ス領域と、本体領域と、ドレイン領域とが第2図に示し
た如く垂直に配列されている場合には、キャリアの流れ
は一層能率的である。第2図は、従来のDMOSトランジス
タの断面を示しており、U形状ゲートがエピタキシャル
層内へ延在している。この構成は、Ueda et al.に基づ
くものであって、「オン抵抗を極めて減少させた新たな
垂直パワーMOSFET構成体(A New Vertical Power MOSFE
T Structure with Extremely Reduced On−Resisanc
e)」、IEEEトランズアクションズオンエレクトロンデ
バイシーズ、Vol.ED−32、NO.1、1985年1月、の文献に
更に詳細に記載されている。この従来の構成体において
は、N−エピタキシャル層11がN+基板10上に形成され
ている。P型ドーパントがエピタキシャル層11内に拡散
されており、且つN+型ドーパントがP型ドーパントで
ドープされエピタキシャル層の一部内に拡散されてい
る。垂直壁を持った矩形溝23を反応性イオンビームエッ
チングを使用してエピタキシャル層内にエッチし、その
際に、第2図に示した如く、P型本体領域20a及び20bと
対応するN+ソース領域21a及び21bを形成する。ソース
領域21a及び21bは、メタルコンタクト18及び19によって
夫々本体領域20a及び20bへ電気的に接続されており、こ
れらのメタルコンタクトも電気的に接続されている。次
いで、わずかのウエットエッチングを適用して、溝23の
表面を滑らかとさせる。ゲート酸化物24が矩形溝23内に
形成されており、U形状ポリシリコンゲート25がゲート
酸化物24上に形成されている。 第2図の従来の構成体は、ゲート対ソース電位がトラ
ンジスタをターンオンさせるのに十分である場合、キャ
リアが本体領域20a及び20b内のチャンネル領域22c1及び
22c2を介してN+ソース領域21a及び21bから垂直に流れ
且つドレイン領域11を介してN+基板10及びドレインコ
ンタンクト17へ垂直下方向へ継続して流れるという利点
を持っている。然し乍ら、第2図の構成体は、U形状ゲ
ートを形成することを必要とし且つプレーナでない即ち
平坦でない表面を持ったトランジスタとなるので製造が
困難であるという欠点がある。 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、垂直なゲートとプ
レーナ即ち平坦な表面を持ったDMOSトランジスタ及びそ
の製造方法を提供することを目的とする。 本発明装置は、全てのマスキングステップに対して平
坦な表面を持っており、一方垂直なゲートへコンタクト
を形成することも可能としている。1実施例において
は、DMOSパワートランジスタが提供され、それは第1導
電型のドレイン領域と、該ドレイン領域の上方に形成さ
れている第2導電型の本体領域と、第1導電型のソース
領域とを有している。上向き開口矩形溝が、該ソース領
域及び本体領域を介して該ドレイン領域内へ延在してお
り、従って第1本体領域内の第1ソース領域は該矩形溝
の1側部上に存在しており且つ第2本体領域内の第2ソ
ース領域は該矩形溝の他側部上に存在している。 上向き開口矩形溝は、上向き開口絶縁領域でライニン
グされており、該絶縁領域はゲート領域で充填されてお
り、従って垂直ゲートが形成されており、該第1及び第
2ソース領域の間に存在する上部表面を持っている。次
いで、絶縁層を該構成体の上方へ形成し、従って平坦な
表面を持ったトランジスタが得られる。動作に付いて説
明すると、キャリアが該ソース領域と該ドレイン領域と
の間に垂直に流れる。 別の実施例においては、垂直ゲート領域を持った半導
体装置が半導体物質のブロック内に形成される。該垂直
ゲート領域は、上向き開口矩形溝とライニングする上向
き開口絶縁領域内に存在している。第1導電型のソース
領域が、第1導電型のドレイン領域の上方へ存在する第
2導電型の本体領域の上方に形成されている。該ソース
領域と、本体領域と、ドレイン領域は、全て、該絶縁物
質の1つの垂直表面に隣接している。該垂直ゲート領域
の上部表面は該ソース領域と対向して存在しており、且
つ該ゲート領域の底部表面は該ドレイン領域と対向して
存在している。この第2実施例は又該ゲート領域、ソー
ス領域、本体領域上に形成された絶縁層を有しており、
平坦な上部表面を持った装置を提供している。その他の
実施例に付いては以下に詳細に説明する。 第3図は本発明の垂直ゲートプレーナDMOSパワートラ
ンジスタの1実施例を示している。Nチャンネルトラン
ジスタを製造するプロセスの順番を第4a図乃至第4f図に
示してある。その他の実施例においては、本発明の垂直
ゲートプレーナDMOSトランジスタはPチャンネル装置で
ある。 第4a図に示した基板10はN型不純物でドープしたシリ
コンウエハであり、従ってその固有抵抗は0.005乃至0.1
Ω・cmの範囲内である(1実施例においては、0.02Ω・
cmである)。固有抵抗0.2と100Ω・cm(1実施例におい
ては、2.4Ω・cm)の間の固有抵抗を持ったN型エピタ
キシャル層11を基板10の上に6及び150ミクロン(1実
施例においては、13.5ミクロン)の厚さに成長させる。
基板10及びエピタキシャル層11は、典型的に、[100]
結晶配向を持っている。 次いで、約900乃至1,200℃で酸素雰囲気中においてウ
エハを加熱することによってウエハ上に絶縁物質層(不
図示)を形成し、該ウエハの表面上に約1,000乃至10,00
0Åの厚さの二酸化シリコン層を形成する。標準のホト
レジスト技術を使用して、本体マスクパターンを該二酸
化シリコン層の表面へ転写させ、それによりイオンが注
入されてP領域20を形成する二酸化シリコン層の領域を
露出させる。(1例においては、本体マスクは必要では
なく、P型ドーパントをイオン注入して領域20を形成す
る。)1実施例においては、エネルギレベルが40と120K
eVの間でドーズが1013乃至2×1014イオン/cm2の間でボ
ロンイオンを注入し、且つ酸素又は窒素の雰囲気中で約
4乃至12時間の間本構成体をアニールすることによって
P領域20を形成する。P領域20は典型的に2乃至4ミク
ロンの深さの範囲である。別法として、P領域20は標準
の拡散技術を使用して形成することが可能である。 ソースマスクをウエハへ付与した後に、ウエハをエッ
チしてアニーリングプロセス中に形成した二酸化シリコ
ンを薄くするか又は除去する。(本体拡散の後に形成さ
れる酸化物が厚過ぎない場合、即ちイオン注入物を阻止
しない場合、薄くする為のエッチは必要ではない。)50
乃至150KeVのイオン注入エネルギを使用して、5×1014
乃至1×1016イオン/cm2の範囲内のドーズで砒素又は燐
イオンを使用してN型イオン注入を実施例する。次い
で、酸素及び窒素の雰囲気中で約0.5乃至3時間の間900
乃至1,200℃の温度でアニールして、典型的に深さが1
乃至2ミクロンの範囲のN+ソース領域21を形成する。 二酸化シリコン層30を上述したソースドライブインの
間に形成する。ゲート溝マスク(不図示)を付与し、且
つ二酸化層を緩衝HFを使用してエッチする。 第4b図に示した如く、次いで、反応性イオンビームエ
ッチング又は結晶配向に無関係に非等方性エッチングを
可能とするその他エッチング技術を使用して、垂直側壁
を持った矩形溝31をエッチする。溝31は好適には2ミク
ロン以下の幅と3ミクロン及び10ミクロンの間の深さを
持っている。第4c図に示した如く、次いで、ゲート絶縁
層32を溝31の表面上に形成する。1実施例においては、
ゲート絶縁層32は500乃至1,000Åの範囲の厚さを持った
二酸化シリンコンであり、0.5乃至2時間の間900乃至1,
100℃の温度で水を含有する酸素雰囲気中でウエハを加
熱することによって形成される(別の実施例において
は、絶縁層32は成長又は付着される二酸化シリコンと窒
化シリコンの組合せである。)該ゲート絶縁層は、内部
上向き開口矩形溝31*を形成する。 次いで、低圧力CVDプロセス(LPCVD)を使用して、ポ
リシリコン層33(第4d図に示してある)を矩形溝31*を
充填するのに十分な厚さへ付着させる。例えば、溝31が
1.5ミクロン幅で6ミクロンの深さの場合、多結晶シリ
コン層33を1乃至2ミクロンの厚さに付着する。多結晶
シリコン層33は、典型的に燐を使用して、付着の間又は
付着に続いてドープし、従ってそれは30及び50Ω/□の
間のシート抵抗を持っている。別法として、別の実施例
においては、層33は、従来の技術を使用して矩形溝31*
を充填するのに十分な深さに形成したシリサイドからな
る層を有している。 次いで、溝31*内に無い多結晶シリコンを除去する為
に、多結晶シリコン層33を溝領域乃至は溝31*内におい
てマスクを使用すること無しにCF4エッチ又は別のエッ
チ技術へ露呈させる(第4e図に示した後に形成すべきゲ
ート34に対してコンタクトパッド(不図示)を保持する
為に溝31の長さに沿った任意の点に配置させることの可
能なマスク(不図示)を除く)。CF4エッチ後に溝31*
内に残存する多結晶シリコン層33の部分は第4e図中34で
示してあり、垂直DMOSトランジスタのゲートとして機能
する。上表面34aが層30の上表面の0.25乃至0.5ミクロン
下側に位置する迄このエッチは継続される。この上表面
深さはフィールドをクリアして通過するエッチ時間によ
って制御される。爾後の酸化ステップの後に第4f図に示
したN+領域21a及び21bとゲート34が重畳する様にこの
エッチが終了されねばならない。次いで、ゲート34上方
の酸化部分35の上表面が、領域35の形成中に多少厚さが
増加することのあるパッシベーション層30の上表面と基
本的に平坦な即ちプレーナ構造の表面を形成する迄、ウ
エハを酸素(これは溝31*内のポリシリコン層33の一部
を消費する)を含有する雰囲気中で酸化させる。重要な
ことであるが、二酸化シリコン層35を形成する酸化の後
に、ゲート34の上部分がN+ソース領域21a及び21bと重
畳する様にさせる為に表面34aを形成する為のエッチは
十分に早く終了させねばならない(第4f図参照)。 上述した構成は、ゲート領域へのコンタクトを可能と
しながら全てのマスクステップに対して平坦な表面を持
っている。第3図に概略示したソース/本体コンタクト
は、従来技術を使用して製造され、且つ断面は典型的に
第1図に示した如くである。 ゲート対ソース電位が十分に高く且つドレイン上に正
の電位があると(第3図)、電子が本体領域20a及び20b
内のチャンネル領域22c1及び22c2を介してN+ソース領
域21a及び21bから垂直に流れ、且つドレイン11及びN+
基板(ドレイン)10を介してドレインコンタクト17へ垂
直に下方向へ流れ続ける。 典型的に、第3図中に断面で示したものと類似した多
くのDMOS装置は同時的に形成される。レイアウト効率は
表面の幾何学的形状と共に変化する。広範な種類のレイ
アウトが存在する。第9図は本発明によって使用される
1つの表面幾何学形状、即ち正方形のゲート格子35上の
正方形のソース及び本体領域の平面図である。第9図に
おいて、Sはソース領域の位置を示しており、Bは本体
領域の位置を示しており、Gはゲート領域の位置を示し
ている。第9図中に示した点線は、第3図中に示した断
面に対応している。別のレイアウト(不図示)において
は、ゲート及びソース及び本体領域は互いに噛み合って
いる。別のレイアウト(不図示)は6角形のゲート格子
上6角形のソース及び本体領域を持っている。更に別の
レイアウトは、6角形ゲート格子上に正方形のソース及
び本体領域を使用している。後者のレイアウトはその他
のものよりも一層効率的である。その他のソース幾何学
形状は、矩形、円、及び三角形を有している。 第3図に示した構成は、全面積の必要性を30%乃至50
%から第2図に示したUeda装置のもの以下に減少させて
いる。 第5図は、P−エピタキシャル層40がN−エピタキシ
ャル層11の代わりに基板10上に形成されており、且つ溝
31内のゲート34がN+基板へ貫通している本発明の別の
実施例の断面を示している。この実施例において、P−
エピタキシャル層はトランジスタの本体領域として機能
する。この実施例は、第4a図に示した装置よりも高々2
倍程度低いオン抵抗を持っており、且つ第4a図に示した
装置よりも低いブレークダウン電圧(典型的に約30V)
を持ったトランジスタを製造する。 第6図は第4f図に示した実施例と類似した本発明の別
の実施例を示しているが、異なる点としては、溝31が十
分に深く形成されており、従ってゲート34が完全にエピ
タキシャル層11を介して且つ基板領域10内へ延在してい
る。この別の実施例も第4a図に示した装置よりもより低
いオン抵抗及びより低いブレークダウン電圧(典型的に
約30V)を持っている。このことは、例えば、低電圧モ
ータ及びショットキーダイオード置換等の低電圧適用に
おいて許容可能である。 上述した説明は、DMOSトランジスタに付いてのもので
あるが、本発明は又例えばMOSゲートSCR又はMOSゲート
導電型変調装置等のその他のMOSゲート装置へ適用する
ことが可能である。 第7図は絶縁ゲートトランジスタの1実施例の断面図
である。第8図はMOSゲートシリコン制御型整流器の1
実施例の断面図である。 第8図に示したシリコン制御型整流器は、出発物質が
例えば0.01Ω・cmの固有抵抗へボロンでドープした如く
P型物質で高度にドープしたシリコン基板41である点を
除けば、第4a図乃至第4f図に関連して第3図に示したト
ランジスタに対して上述したのと同一の態様で製造され
る。 動作に付いて説明すると、シリコン制御型整流器60は
適宜にバイアスするソース/本体端子50(第8図に概略
示してある)によってスイッチオンされ、該端子はソー
ス領域21a及び21b及び本体領域20a及び20b、ゲート34へ
コンタンクトするゲート端子49、及び基板コンタクト51
への電気的コンタクトを与える。ゲートコンタクト49及
び基板コンタクト51はソース/本体コンタクト50と相対
的に正にバイアスされている。MOSFETモード導通は、ソ
ース領域21a及び21bからチャンネル領域22c1及び22c2を
夫々介してN−ドレイン領域11へ流れる電子によって開
始される。 ドレイン領域11も、エミッタ領域20a、ベース11、及
びコレクタ領域41、及びエミッタ領域20b、ベース11、
及びコレクタ領域41を有するPNPバイポーラ(接合)ト
ランジスタ用のベースとして機能する。基板コンタクト
51をソース/本体コンタント50に関して正にバイアスさ
せ且つ電子がベースへ流れる状態で、該バイポーラトラ
ンジスタは導通状態へトリガされ且つゲートバイアスが
除去された場合でもオン状態にラッチされる場合があ
る。 第7図に示した絶縁ゲートトランジスタは、サイリス
タ動作を抑圧する為に、第7図に示したIGTはソース領
域下側の横方向本体抵抗を減少させる狭いN+ソース領
域21a及び21bで構成されているという点を除いて、第8
図に示した構成と類似している。この点に関して、「絶
縁ゲートトランジスタ:新しい3端子MOS制御型バイポ
ーラパワー装置(The Insulated Gate Transistor:A Ne
w Three−Terminal MOS−Controlled Bipolar Power De
vice)」、IEEEトランズアクションズオンエレクトロン
デバイシーズ、Vol.ED−31 No.6、1984年6月、の文献
を参照すると良い。例えば、第7図中のN+ソース領域
21a及び21bの幅w′は典型的に2ミクロンと4ミクロン
との間であり、且つ第8図中のN+ソース領域21a及び2
1bの幅wは典型的に6ミクロンと8ミクロンとの間であ
る。第7図中のソース領域21a及び21b下側の本体領域の
ドーピング分布もソース領域21a及び21b下側の横方向本
体抵抗を減少させるべく選択されている。この点に関し
ては、1982年8月17日にBlanchardに対して発行された
米国特許第4,345,265号を参照すると良い。第7図中の
ソース領域21a及び21b下側の低横方向本体抵抗は、ソー
ス領域21a及び21b、本体領域22c1及び22c2、及びN型ド
レイン領域11から構成されるNPNトランジスタが活性化
することを防止する。このNPNバイポーラトランジスタ
がターンオンしない限り、SCRの再生的な動作特性は発
生しない。 以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
【図面の簡単な説明】 第1図は従来のNチャンネルDMOSトランジスタの概略
図、第2図は垂直チャンネル領域を持った従来のDMOSト
ランジスタの概略図、第3図は本発明のDMOS構成の1実
施例を示した概略図、第4a図乃至第4f図は第3図に示し
たトランジスタの形成における処理ステップを示した各
概略図、第5図は本発明のDMOSトランジスタの第2実施
例を示した概略図、第6図は本発明のDMOSトランジスタ
の第3実施例を示した概略図、第7図は本発明に従って
形成した絶縁ゲート型トランジスタの断面図、第8図は
本発明に従って形成したMOSゲートシリコン制御型整流
器の断面図、第9図は本発明によって使用される1つの
表面幾何学形状の平面図、である。 (符号の説明) 10:基板 20:P領域 30:二酸化シリコン層 31:矩形溝 32:ゲート絶縁層 33:ポリシリコン層 34:ゲート 35:酸化部分

Claims (1)

  1. (57)【特許請求の範囲】 1.垂直ゲート半導体装置において、 第1導電型のドレイン領域、 前記ドレイン領域の上側に設けられており第1導電型と
    反対極性の第2導電型の本体領域、 前記本体領域の内部に設けられ前記本体領域と同一面状
    の上表面を有しており前記本体領域によって前記ドレイ
    ン領域から離隔されている第1導電型のソース領域、 前記ソース領域及び本体領域を貫通し且つ前記ドレイン
    領域内に下方向へ延在する溝を画定する第1絶縁領域、 前記溝内に設けられており前記ソース領域の上表面より
    落ち込んだ上表面を具備しており少なくとも前記ソース
    領域の底部まで前記溝を充填しているゲート領域、 前記溝内のゲート領域の上側に設けられており少なくと
    も前記溝内の前記ゲート領域が存在しない部分を充填し
    ており前記第1絶縁領域の上表面と実質的に同一面状で
    ある第2絶縁領域、 前記ソース領域の上表面と前記本体領域の上表面の両方
    に電気的に接触する導電性領域、 を有することを特徴とする半導体装置。 2.特許請求の範囲第1項において、前記ソース領域及
    び前記本体領域は第1導電型を持ったエピタキシャル層
    内に形成されていることを特徴とする半導体装置。 3.特許請求の範囲第1項において、前記ドレイン領域
    は半導体基板を有しており、前記本体領域は前記基板上
    に形成されたエピタキシャル層を有しており、且つ前記
    ゲート領域は前記基板内に延在していることを特徴とす
    る半導体装置。 4.特許請求の範囲第1項において、前記ドレイン領域
    は半導体基板及び前記半導体基板上に形成したエピタキ
    シャル層の選択部分を有しており、前記ゲート領域は前
    記ドレイン領域の前記エピタキシャル部分を介して前記
    基板内へ延在していることを特徴とする半導体装置。 5.特許請求の範囲第1項において、第2導電型の付加
    的領域が前記ドレイン領域の下側に設けられており、前
    記本体領域と、ドレイン領域と、付加的領域とが、夫
    々、接合トランジスタのエミッタ、ベース、コレクタを
    構成していることを特徴とする半導体装置。 6.特許請求の範囲第1項乃至第5項の内のいずれか1
    項において、前記溝が前記ソース領域及び本体領域を横
    方向に取り囲んでいることを特徴とする半導体装置。 7.特許請求の範囲第1項乃至第6項の内のいずれか1
    項において、前記ゲート領域がシリコンを有することを
    特徴とする半導体装置。 8.特許請求の範囲第1項乃至第7項の内のいずれか1
    項において、前記ゲート領域の一部が前記溝の外部へ延
    在しており、導電層が前記ゲート領域の一部へ電気的に
    接触していることを特徴とする半導体装置。 9.特許請求の範囲第1項乃至第7項の内のいずれか1
    項において、前記ゲート領域が少なくとも前記ソース領
    域まで前記溝を完全に充填していることを特徴とする半
    導体装置。 10.垂直MOSトランジスタにおいて、 第1導電型の半導体物質からなるドレイン領域、 前記ドレイン領域上に形成されており第1導電型と反対
    極性の第2導電型の第1複数個の本体領域、 第1導電型の第2複数個のソース領域であって、前記第
    2複数個における各領域が前記第1複数個における関連
    する領域内に同一面状に形成されており、前記第2複数
    個における各領域及びそれと関連する前記第1複数個に
    おける領域が溝によって前記第1複数個及び第2複数個
    における他の領域から分離されており、前記溝が前記第
    1複数個の本体領域及び第2複数個のソース領域を横方
    向に取り囲んでいる、第2複数個のソース領域、 前記溝の内側面上に形成した第1絶縁層、 前記溝内に形成されており且つ前記第1絶縁層によって
    前記ドレイン領域、前記第1複数個の本体領域及び第2
    複数個のソース領域から絶縁されているゲート構成体で
    あって、前記第1複数個における各領域及び前記第2複
    数個における各領域を横方向に取り囲んでおり、少なく
    とも前記第2複数個のソース領域の底部より下側に延在
    する前記溝の部分を完全に充填しているゲート構成体、 前記ゲート構成体の上に形成されており前記溝内の前記
    ゲート構成体が延在しない部分を充填しており前記第1
    絶縁層の上表面と実質的に同一面状である第2絶縁層、 を有することを特徴とするトランジスタ。 11.特許請求の範囲第10項において、導電層が前記第
    2複数個のソース領域と電気的に接触していることを特
    徴とするトランジスタ。 12.特許請求の範囲第11項において、前記ゲート構成
    体の上表面が前記第2複数個のソース領域の上表面と相
    対的に凹設されていることを特徴とするトランジスタ。 13.特許請求の範囲第12項において、前記第2絶縁層
    が熱成長されたものであることを特徴とするトランジス
    タ。 14.半導体装置の製造方法において、 第1導電型の半導体物質からなるドレイン領域を設け、 前記ドレイン領域上方に第2導電型の半導体物質からな
    る本体領域を形成し、 前記本体領域の内部に同一面状に第1導電型のソース領
    域を形成し、 前記ソース領域の第1部分と前記本体領域の第1部分と
    が第1溝の少なくとも片側に位置するように前記ソース
    領域及び本体領域を貫通して前記第1領域内へ下方向へ
    延在させて第1溝を形成し、 前記第1溝の表面上に絶縁物質を形成してその際に第2
    溝を形成し、 前記第2溝の上部部分ではなくその底部部分にゲートと
    して作用する導電物質で充填し、前記第2溝内の前記導
    電物質の上表面を前記ソース領域に隣接した絶縁物質の
    部分と接触して位置させ、 前記導電物質上方の前記絶縁層の部分が前記ソース領域
    上方の前記絶縁層の部分よりも一層厚いように形成して
    全体的に実質的に平坦な上表面を具備する絶縁層を形成
    し、 前記ソース領域上方の前記絶縁層の少なくとも一部を除
    去し、 前記ソース領域と本体領域とを共に電気的に接触する導
    電層を形成する、上記各ステップを有することを特徴と
    する方法。 15.特許請求の範囲第14項において、 前記第2溝内の前記導電物質の第1部分上にマスクを形
    成し、その場合に前記導電物質の第2部分は前記マスク
    によって被覆されないようにし、 前記導電物質の前記第2部分の一部を除去し、その場合
    に前記第2溝内に残存する導電物質がゲートとして作用
    し、 前記導電物質の前記第1部分に電気的に接触させて導電
    層を形成する、上記各ステップを有することを特徴とす
    る方法。 16.特許請求の範囲第14項において、前記絶縁物質に
    隣接する前記第2溝内の上部部分が導電物質で充填され
    ないように前記第2溝内の前記導電物質の一部を除去す
    るステップを有しており、前記絶縁層を形成するステッ
    プが前記第2溝の前記上部部分内に絶縁物質を形成する
    ことを包含することを特徴とする方法。 17.特許請求の範囲第14項において、前記底部部分を
    充填するステップが、前記第2溝内及び前記ソース領域
    の表面上に前記導電物質を形成し、次いで前記第2溝に
    隣接する前記ソース領域の表面上の前記導電物質が除去
    されるように導前記導電物質をエッチングすることを包
    含することを特徴とする方法。 18.特許請求の範囲第14項において、前記底部部分を
    充填するステップが、前記第2溝内に前記導電物質を形
    成し且つ前記第2溝内の前記導電物質の一部をエッチン
    グすることを包含することを特徴とする方法。 19.半導体装置の製造方法において、 第1導電型の半導体物質からなるドレイン領域を設け、 前記ドレイン領域上に第2導電型の半導体物質からなる
    本体領域を形成し、 前記本体領域内に第1導電型の半導体物質からなる複数
    個のソース領域を形成し、 前記複数個のソース領域の内の関連する一つを貫通し、
    前記本体領域を貫通し、且つ前記ドレイン領域内へ各溝
    が延在するように複数個の溝をエッチング形成し、 前記複数個の溝の表面上に絶縁層を形成し、 前記溝の底部部分をゲートとして作用する導電物質で充
    填し、 半導体装置の上表面が平坦状となるように前記導電物質
    上に絶縁層を形成し、 前記本体領域の上表面と前記複数個のソース領域の上表
    面とを電気的に接触させる導電性領域を形成する、 上記各ステップを有しており、前記複数個のソース領域
    と、ドレイン領域と、本体領域と、前記複数個の溝内の
    前記導電物質とが垂直トランジスタの複数個のセルとし
    て作用するものであり、且つ前記複数個の溝をエッチン
    グするステップの終了時に、前記溝が前記本体領域を第
    2導電型の複数個のソース領域へ分割し、且つ前記複数
    個の溝は前記複数個の第1導電型のソース領域と前記複
    数個の第2導電型の本体領域とを横方向に囲繞し、且つ
    前記溝の底部部分を充填するステップの終了時に、前記
    ゲートが前記複数個の第1及び第2導電型のソース及び
    本体領域を横方向に囲繞することを特徴とする方法。
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