JP2000260990A - 高電圧素子及びその製造方法 - Google Patents
高電圧素子及びその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 シリコン基板の厚さを厚くしないでも高電圧
で動作させることができる半導体素子とその製造方法を
提供する。 【解決手段】 基板表面にゲート電極７４と、エミッタ
電極７５ａと、コレクタ電極７６ａとを有する素子の表
面部を除く周辺を薄膜ダイオード（６９ａ、６３、６８
ａ）で覆い、ダイオードのカソードをエミッタ電極に、
アノードをコレクタ電極に接続した。これらのダイオー
ドで覆った素子を基板の昼間部に設けた埋込絶縁層の上
側に形成させた。
で動作させることができる半導体素子とその製造方法を
提供する。 【解決手段】 基板表面にゲート電極７４と、エミッタ
電極７５ａと、コレクタ電極７６ａとを有する素子の表
面部を除く周辺を薄膜ダイオード（６９ａ、６３、６８
ａ）で覆い、ダイオードのカソードをエミッタ電極に、
アノードをコレクタ電極に接続した。これらのダイオー
ドで覆った素子を基板の昼間部に設けた埋込絶縁層の上
側に形成させた。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子に関する
もので、特にダイオードを用いてシリコンに及ぼす電界
の影響を減少させて、上部シリコンの厚さを増加させる
ことなく高い動作電圧を有する高電圧素子及びその製造
方法に関するものである。
もので、特にダイオードを用いてシリコンに及ぼす電界
の影響を減少させて、上部シリコンの厚さを増加させる
ことなく高い動作電圧を有する高電圧素子及びその製造
方法に関するものである。
【０００２】
【従来の技術】一般的に、パワーＭＯＳＦＥＴは、他の
半導体素子に比べてスイッチング速度が優れており、比
較的耐圧の低い３００Ｖ以下の素子ではターンオン抵抗
が低いので、高電圧ラテラルパワーＭＯＳＦＥＴは高集
積用パワー素子として注目されている。高電圧パワー素
子としては、２重拡散形ＭＯＳＦＥＴ（ＤＭＯＳＦＥ
Ｔ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）、ＥＤＭＯＳＦＥＴ（Extended Drain MOSFET）、
ＬＤＭＯＳＦＥＴ（Lateral Double-diffused MOSFET
）などがある。ＬＤＭＯＳＦＥＴは、チップ内で ＨＳ
Ｄ（High Side Driver)、ＬＳＤ（LowSide Driver)、ま
たはＨ−ブリッジ回路等と多様に使用可能であり、製造
ステップも容易である。しかし、ＬＤＭＯＳＦＥＴ自体
の構造であるチャネル領域のドーピング濃度が不均一
で、しきい値電圧が高く、降伏現象がチャネルに近いド
リフト領域のシリコン基板の表面で起こるという欠点が
ある。
半導体素子に比べてスイッチング速度が優れており、比
較的耐圧の低い３００Ｖ以下の素子ではターンオン抵抗
が低いので、高電圧ラテラルパワーＭＯＳＦＥＴは高集
積用パワー素子として注目されている。高電圧パワー素
子としては、２重拡散形ＭＯＳＦＥＴ（ＤＭＯＳＦＥ
Ｔ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）、ＥＤＭＯＳＦＥＴ（Extended Drain MOSFET）、
ＬＤＭＯＳＦＥＴ（Lateral Double-diffused MOSFET
）などがある。ＬＤＭＯＳＦＥＴは、チップ内で ＨＳ
Ｄ（High Side Driver)、ＬＳＤ（LowSide Driver)、ま
たはＨ−ブリッジ回路等と多様に使用可能であり、製造
ステップも容易である。しかし、ＬＤＭＯＳＦＥＴ自体
の構造であるチャネル領域のドーピング濃度が不均一
で、しきい値電圧が高く、降伏現象がチャネルに近いド
リフト領域のシリコン基板の表面で起こるという欠点が
ある。
【０００３】このような問題を解決するために最近開発
された高電圧トランジスタがＥＤＭＯＳＦＥＴである。
通常、高電圧素子は、動作電圧が高くなるにつれて最大
電界強さが増加し、素子の動作特性を制限するので、高
電圧素子であるほど電界の減少のためにシリコンを厚く
しなければならない。しかし、それによって素子間の誘
電体分離技術の使用が難しかしくなった。
された高電圧トランジスタがＥＤＭＯＳＦＥＴである。
通常、高電圧素子は、動作電圧が高くなるにつれて最大
電界強さが増加し、素子の動作特性を制限するので、高
電圧素子であるほど電界の減少のためにシリコンを厚く
しなければならない。しかし、それによって素子間の誘
電体分離技術の使用が難しかしくなった。
【０００４】現在、高電圧素子と低電圧素子とを一つの
半導体チップに集積する技術が広範囲に用いられてお
り、これによって素子間の分離にＳＯＩ（Silicon On I
nsulator)ウェーハを用いた誘電体分離技術が脚光を浴
びている。
半導体チップに集積する技術が広範囲に用いられてお
り、これによって素子間の分離にＳＯＩ（Silicon On I
nsulator)ウェーハを用いた誘電体分離技術が脚光を浴
びている。
【０００５】以下、添付の図面を参照して従来の技術に
よる高電圧素子を説明する。図１は、従来の技術による
高電圧素子の構造断面図である。図１に示されたよう
に、従来の高電圧素子は、第２導電型であるＮ型の基板
１１と、基板１１内に形成された埋込絶縁膜１２と、埋
込絶縁膜１２上に形成されるＰ型の半導体層１３と、半
導体層１３内に形成されるＮ型のドリフト領域１４と、
Ｎ型のドリフト領域１４内に形成されるＮ型のウェル領
域１５と、Ｎ型のウェル１５領域内に形成されるコレク
タ不純物領域１６と、Ｎ型のドリフト領域１４と離隔さ
れて半導体層１３内に形成される第１導電型であるＰ型
のドリフト領域１７と、Ｐ型のドリフト領域１７内に形
成されるＰ型のウェル領域１８と、Ｐ型のウェル領域１
８内に形成されるエミッタ不純物領域１９と、Ｐ型のド
リフト領域１７の表面に現れている箇所の上からエミッ
タ不純物領域１９の一部にまで形成される第１絶縁層２
０と、コレクタ不純物領域１６とＰ型のドリフト領域１
７との間であってＮ型のドリフト領域１４上に形成され
る第２絶縁層２１と、第１絶縁層２０の上全体から第２
絶縁層２１の所定部位までオーバーラップされるゲート
電極２２と、第２絶縁層２１上にゲート電極２２をカバ
ーするように形成される第３絶縁層２３と、第３絶縁層
２３によりゲート電極２２と絶縁され、エミッタ不純物
領域１９と電気的に連結されるエミッタ電極１９ａと、
コレクタ不純物領域１６と電気的に連結されるコレクタ
電極１６ａと、第３絶縁層２３を介してゲート電極２２
の一方の端部とオーバーラップするように形成されたフ
ィールドプレート電極２４とで構成される。
よる高電圧素子を説明する。図１は、従来の技術による
高電圧素子の構造断面図である。図１に示されたよう
に、従来の高電圧素子は、第２導電型であるＮ型の基板
１１と、基板１１内に形成された埋込絶縁膜１２と、埋
込絶縁膜１２上に形成されるＰ型の半導体層１３と、半
導体層１３内に形成されるＮ型のドリフト領域１４と、
Ｎ型のドリフト領域１４内に形成されるＮ型のウェル領
域１５と、Ｎ型のウェル１５領域内に形成されるコレク
タ不純物領域１６と、Ｎ型のドリフト領域１４と離隔さ
れて半導体層１３内に形成される第１導電型であるＰ型
のドリフト領域１７と、Ｐ型のドリフト領域１７内に形
成されるＰ型のウェル領域１８と、Ｐ型のウェル領域１
８内に形成されるエミッタ不純物領域１９と、Ｐ型のド
リフト領域１７の表面に現れている箇所の上からエミッ
タ不純物領域１９の一部にまで形成される第１絶縁層２
０と、コレクタ不純物領域１６とＰ型のドリフト領域１
７との間であってＮ型のドリフト領域１４上に形成され
る第２絶縁層２１と、第１絶縁層２０の上全体から第２
絶縁層２１の所定部位までオーバーラップされるゲート
電極２２と、第２絶縁層２１上にゲート電極２２をカバ
ーするように形成される第３絶縁層２３と、第３絶縁層
２３によりゲート電極２２と絶縁され、エミッタ不純物
領域１９と電気的に連結されるエミッタ電極１９ａと、
コレクタ不純物領域１６と電気的に連結されるコレクタ
電極１６ａと、第３絶縁層２３を介してゲート電極２２
の一方の端部とオーバーラップするように形成されたフ
ィールドプレート電極２４とで構成される。
【０００６】フィールドプレート電極２４は、Ｐ型のド
リフト領域１７内で動作時に発生する電界を分散させて
高い降伏電圧を得るために形成する。
リフト領域１７内で動作時に発生する電界を分散させて
高い降伏電圧を得るために形成する。
【０００７】コレクタ電極１６ａに動作電圧が印加され
ると、Ｎ型のドリフト領域１４が空乏状態になり、電子
がコレクタ不純物領域１６を通って移動する。このよう
に、パワー素子として動作する過程において、ゲート電
極２２及びフィールドプレート電極２４には等電位の電
圧がかかっている状態になり、Ｎ型のドリフト領域１７
内の空乏領域においてゲート電極２２のエッジ部分に集
中される電界を分散させる。これは、ゲート電極２２の
エッジ部分で降伏現象が発生するのを防止している。こ
のようなＳＯＩウェーハにおいて、高電圧素子の形成さ
れるシリコン層の厚さは高電圧の範囲によって決まる
が、このシリコンの厚さは下記の式１によって求められ
る。 Ｖ＝（ｔs／２＋３ｔox）Ｅy-----------------------（１） 式１において、Ｖは降伏電圧、ｔs はシリコンの厚さ、
ｔoxは埋込絶縁膜の厚さ、Ｅy はシリコンの垂直方向の
臨界電界を示す。なお、臨界電界とは降伏が発生する電
界である。
ると、Ｎ型のドリフト領域１４が空乏状態になり、電子
がコレクタ不純物領域１６を通って移動する。このよう
に、パワー素子として動作する過程において、ゲート電
極２２及びフィールドプレート電極２４には等電位の電
圧がかかっている状態になり、Ｎ型のドリフト領域１７
内の空乏領域においてゲート電極２２のエッジ部分に集
中される電界を分散させる。これは、ゲート電極２２の
エッジ部分で降伏現象が発生するのを防止している。こ
のようなＳＯＩウェーハにおいて、高電圧素子の形成さ
れるシリコン層の厚さは高電圧の範囲によって決まる
が、このシリコンの厚さは下記の式１によって求められ
る。 Ｖ＝（ｔs／２＋３ｔox）Ｅy-----------------------（１） 式１において、Ｖは降伏電圧、ｔs はシリコンの厚さ、
ｔoxは埋込絶縁膜の厚さ、Ｅy はシリコンの垂直方向の
臨界電界を示す。なお、臨界電界とは降伏が発生する電
界である。
【０００８】図２は、従来技術による高電圧素子の電圧
分布を示している。実線で表されている多数の曲線が等
電位面を表している。図２に示されたように、等電位面
は、上部シリコン層内にほぼ垂直方向に平行な箇所とほ
ぼ水平方向に平行な箇所があることが分かる。そして、
コレクタ電極の下側では等電位面はほぼ水平方向にな
り、垂直方向の電界が存在することが見られる。なお、
上部シリコン層とは埋込酸化膜１２より上にあるシリコ
ン層を意味している。
分布を示している。実線で表されている多数の曲線が等
電位面を表している。図２に示されたように、等電位面
は、上部シリコン層内にほぼ垂直方向に平行な箇所とほ
ぼ水平方向に平行な箇所があることが分かる。そして、
コレクタ電極の下側では等電位面はほぼ水平方向にな
り、垂直方向の電界が存在することが見られる。なお、
上部シリコン層とは埋込酸化膜１２より上にあるシリコ
ン層を意味している。
【０００９】図３は、従来技術によるコレクタ電極の下
側の電界を示している。コレクタ電極の下の等電位面が
水平であるため、水平方向の電界はなく、垂直方向の電
界が存在する。この垂直方向の電界はＰ導電型の半導体
層１３とＮ導電型のドリフト領域１４との接合面のあた
りで最大である。これは、コレクタ電極に電圧が印加さ
れ始めたとき、この接合面を中心に空乏層が形成され、
電界が集中することを意味する。従って、コレクタ電圧
が増加するほど、空乏層は広くなり、電界も大きくなる
が、最大電界の位置には変化がない。
側の電界を示している。コレクタ電極の下の等電位面が
水平であるため、水平方向の電界はなく、垂直方向の電
界が存在する。この垂直方向の電界はＰ導電型の半導体
層１３とＮ導電型のドリフト領域１４との接合面のあた
りで最大である。これは、コレクタ電極に電圧が印加さ
れ始めたとき、この接合面を中心に空乏層が形成され、
電界が集中することを意味する。従って、コレクタ電圧
が増加するほど、空乏層は広くなり、電界も大きくなる
が、最大電界の位置には変化がない。
【００１０】一方、図４は、従来技術による高電圧素子
のゲート電極に電圧を印加した場合のコレクタ電圧と電
流との関係を示す。図４は、ゲート電極に電圧を印加し
た後、コレクタ電圧を増加させながらコレクタ電流を観
察した結果である。
のゲート電極に電圧を印加した場合のコレクタ電圧と電
流との関係を示す。図４は、ゲート電極に電圧を印加し
た後、コレクタ電圧を増加させながらコレクタ電流を観
察した結果である。
【００１１】
【発明が解決しようとする課題】しかし、従来技術によ
る高電圧素子には次のような問題点があった。式１から
分かるように、降伏電圧が増加するほどウェーハのシリ
コン層の厚さが増加する。シリコンの厚さが増加する
と、誘電体分離技術を行うに必要なトレンチの深さが増
加するため製造が困難になる。高電圧素子の形成時にシ
リコンを厚くしないためには、酸化膜の厚さを厚くする
方法と、シリコンの臨界電界を大きくする方法がある。
しかし、埋込絶縁膜が厚ければ、酸化膜とシリコンとの
特性によりウェーハの曲がりが発生して素子を作ること
ができない。
る高電圧素子には次のような問題点があった。式１から
分かるように、降伏電圧が増加するほどウェーハのシリ
コン層の厚さが増加する。シリコンの厚さが増加する
と、誘電体分離技術を行うに必要なトレンチの深さが増
加するため製造が困難になる。高電圧素子の形成時にシ
リコンを厚くしないためには、酸化膜の厚さを厚くする
方法と、シリコンの臨界電界を大きくする方法がある。
しかし、埋込絶縁膜が厚ければ、酸化膜とシリコンとの
特性によりウェーハの曲がりが発生して素子を作ること
ができない。
【００１２】本発明は、上記の従来技術の問題点を解決
するためになされたもので、シリコンの厚さを増加させ
ることなく動作電圧を高くすることができる高電圧素子
及びその製造方法を提供することが目的である。
するためになされたもので、シリコンの厚さを増加させ
ることなく動作電圧を高くすることができる高電圧素子
及びその製造方法を提供することが目的である。
【００１３】
【発明を解決するための手段】上記の目的を達成するた
めの本発明の高電圧素子は、素子を形成させた半導体基
板の上側部分とその下の埋込絶縁膜との間及び素子の側
面に、素子の表面を除いた周囲を覆うように薄形ダイオ
ードを形成してシリコンに及ぼす電界の影響を減少させ
るようにしたことを特徴とするものである。さらに具体
的には、上部と下部とからなる第２導電型基板の下部と
上部の間に、第１絶縁層と第２絶縁層がそれぞれ形成さ
れ、それらの絶縁層の間に形成された第２導電型の第１
半導体層と、前記第２絶縁層上の基板に互いに分離して
形成された第１導電型のドリフト領域及び第２導電型の
ドリフト領域と、前記第１導電型のドリフト領域内に形
成されたエミッタ不純物領域と、前記第２導電型のドリ
フト領域内に形成されたコレクタ不純物領域と、前記エ
ミッタ不純物領域の一方の側に素子分離膜を介して形成
され、前記第２導電型の第１半導体層と連結される第１
導電型の第２半導体層と、前記コレクタ不純物領域の一
方の側に素子分離膜を介して形成され、前記第２導電型
の第１半導体層と連結される第２導電型の第３半導体層
と、前記第１ドリフト領域の表面に形成されたゲート電
極と、前記エミッタ不純物領域及び前記第１導電型の第
２半導体層と連結されるエミッタ電極と、前記コレクタ
不純物領域及び前記第２導電型の第３半導体層と電気的
に連結されるコレクタ電極と、前記コレクタ電極とエミ
ッタ電極との間に形成され、前記ゲート電極と絶縁され
るフィールドプレート電極とを含むことを特徴とする。
めの本発明の高電圧素子は、素子を形成させた半導体基
板の上側部分とその下の埋込絶縁膜との間及び素子の側
面に、素子の表面を除いた周囲を覆うように薄形ダイオ
ードを形成してシリコンに及ぼす電界の影響を減少させ
るようにしたことを特徴とするものである。さらに具体
的には、上部と下部とからなる第２導電型基板の下部と
上部の間に、第１絶縁層と第２絶縁層がそれぞれ形成さ
れ、それらの絶縁層の間に形成された第２導電型の第１
半導体層と、前記第２絶縁層上の基板に互いに分離して
形成された第１導電型のドリフト領域及び第２導電型の
ドリフト領域と、前記第１導電型のドリフト領域内に形
成されたエミッタ不純物領域と、前記第２導電型のドリ
フト領域内に形成されたコレクタ不純物領域と、前記エ
ミッタ不純物領域の一方の側に素子分離膜を介して形成
され、前記第２導電型の第１半導体層と連結される第１
導電型の第２半導体層と、前記コレクタ不純物領域の一
方の側に素子分離膜を介して形成され、前記第２導電型
の第１半導体層と連結される第２導電型の第３半導体層
と、前記第１ドリフト領域の表面に形成されたゲート電
極と、前記エミッタ不純物領域及び前記第１導電型の第
２半導体層と連結されるエミッタ電極と、前記コレクタ
不純物領域及び前記第２導電型の第３半導体層と電気的
に連結されるコレクタ電極と、前記コレクタ電極とエミ
ッタ電極との間に形成され、前記ゲート電極と絶縁され
るフィールドプレート電極とを含むことを特徴とする。
【００１４】本発明による高電圧素子の製造方法は、第
２導電型基板の内部の中間部分に第１絶縁層、その上に
第２導電型の第１半導体層、さらにその上に第２絶縁層
を形成するステップと、前記基板の第２絶縁層上の部分
に第１導電型のドリフト領域と第２導電型のドリフト領
域とを互いに分離させて形成するステップと、前記双方
のドリフト領域を形成させた箇所の所定部分を双方のド
リフト領域を含むように除去するステップと、所定部分
を除去して残した部分の側面に第３絶縁層を形成させる
ステップと、前記第３絶縁層を形成させた外側に、第１
導電型のドリフト領域側に第１導電型の第２半導体層
を、第２ドリフト領域側に第２導電型の第３半導体層を
それぞれが前記第１半導体層と連結されるように形成さ
せるステップと、前記第１導電型のドリフト領域内に準
ＬＤＤ領域と二重拡散領域とをそれぞれ形成した後、前
記準ＬＤＤ領域と二重拡散領域との間の前記第１導電型
のドリフト領域の基板表面にゲート電極を形成するステ
ップと、前記ゲート電極の一方側の二重拡散領域内にエ
ミッタ不純物領域を、前記第２導電型のドリフト領域内
にコレクタ不純物領域を形成するステップと、前記エミ
ッタ不純物領域と連結されるエミッタ電極と、前記コレ
クタ不純物領域と連結されるコレクタ電極をそれぞれゲ
ート電極とは絶縁されるように形成するステップと、前
記エミッタ電極とコレクタ電極との間であって、前記ゲ
ート電極の一方の側に、ゲート電極と絶縁させてフィー
ルドプレート電極を形成するステップとを備えることを
特徴とする。
２導電型基板の内部の中間部分に第１絶縁層、その上に
第２導電型の第１半導体層、さらにその上に第２絶縁層
を形成するステップと、前記基板の第２絶縁層上の部分
に第１導電型のドリフト領域と第２導電型のドリフト領
域とを互いに分離させて形成するステップと、前記双方
のドリフト領域を形成させた箇所の所定部分を双方のド
リフト領域を含むように除去するステップと、所定部分
を除去して残した部分の側面に第３絶縁層を形成させる
ステップと、前記第３絶縁層を形成させた外側に、第１
導電型のドリフト領域側に第１導電型の第２半導体層
を、第２ドリフト領域側に第２導電型の第３半導体層を
それぞれが前記第１半導体層と連結されるように形成さ
せるステップと、前記第１導電型のドリフト領域内に準
ＬＤＤ領域と二重拡散領域とをそれぞれ形成した後、前
記準ＬＤＤ領域と二重拡散領域との間の前記第１導電型
のドリフト領域の基板表面にゲート電極を形成するステ
ップと、前記ゲート電極の一方側の二重拡散領域内にエ
ミッタ不純物領域を、前記第２導電型のドリフト領域内
にコレクタ不純物領域を形成するステップと、前記エミ
ッタ不純物領域と連結されるエミッタ電極と、前記コレ
クタ不純物領域と連結されるコレクタ電極をそれぞれゲ
ート電極とは絶縁されるように形成するステップと、前
記エミッタ電極とコレクタ電極との間であって、前記ゲ
ート電極の一方の側に、ゲート電極と絶縁させてフィー
ルドプレート電極を形成するステップとを備えることを
特徴とする。
【００１５】
【発明の実施の形態】以下、本発明実施形態の高電圧素
子及びその製造方法を添付の図面を参照して説明する。
なお、周知のように、半導体の導電型はＰ型とＮ型とが
あり、それらを第１導電型、第２導電型と称することも
あるが、周知のように第１導電型をＮ型、第２導電型を
Ｐ型としても同様に実施できる。したがって、本発明
は、導電型がＰ型、Ｎ型にこだわらない。これらは単に
説明のために用いているにすぎない。図５は、本実施形
態の高電圧素子の構造断面図である。図５に示すよう
に、本発明の高電圧素子は、Ｎ型の半導体基板６１の所
定の位置に埋込絶縁膜である第１絶縁層６２が形成され
ている。その上にＮ導電型の第１半導体層６３が形成さ
れている。この基板６１の上側部分、すなわち第１半導
体層６３から上の部分に高電圧素子が形成されている。
この素子は、互いに離して基板６１に形成したＰ型ドリ
フト領域６６とＮ型ドリフト領域６５を備えている。Ｐ
型ドリフト領域６６には二重拡散領域７１が形成され、
Ｎ型ドリフト領域６５にはバッファ領域７０が形成され
ている。二重拡散領域７１、バッファ領域７０ともに基
板のそれぞれのドリフト領域から離れた側に形成されて
いる。Ｐ型ドリフト領域６６の基板表面部は準ＬＤＤ領
域７２とされ、その準ＬＤＤ領域７２と二重拡散領域７
１との間の基板表面にはゲート電極７４が絶縁膜を介し
て形成されている。そして、二重拡散領域の表面部にエ
ミッタ不純物領域７５が、バッファ領域の表面部にコレ
クタ不純物領域７６が形成されている。これらの不純物
領域が形成され、ゲート電極７４が形成された基板表面
の双方の不純物領域にわたって第４絶縁層７７が形成さ
れている。この絶縁層７７はゲート電極を覆い、その両
端はそれぞれの不純物領域の一部にかかっているだけで
ある。
子及びその製造方法を添付の図面を参照して説明する。
なお、周知のように、半導体の導電型はＰ型とＮ型とが
あり、それらを第１導電型、第２導電型と称することも
あるが、周知のように第１導電型をＮ型、第２導電型を
Ｐ型としても同様に実施できる。したがって、本発明
は、導電型がＰ型、Ｎ型にこだわらない。これらは単に
説明のために用いているにすぎない。図５は、本実施形
態の高電圧素子の構造断面図である。図５に示すよう
に、本発明の高電圧素子は、Ｎ型の半導体基板６１の所
定の位置に埋込絶縁膜である第１絶縁層６２が形成され
ている。その上にＮ導電型の第１半導体層６３が形成さ
れている。この基板６１の上側部分、すなわち第１半導
体層６３から上の部分に高電圧素子が形成されている。
この素子は、互いに離して基板６１に形成したＰ型ドリ
フト領域６６とＮ型ドリフト領域６５を備えている。Ｐ
型ドリフト領域６６には二重拡散領域７１が形成され、
Ｎ型ドリフト領域６５にはバッファ領域７０が形成され
ている。二重拡散領域７１、バッファ領域７０ともに基
板のそれぞれのドリフト領域から離れた側に形成されて
いる。Ｐ型ドリフト領域６６の基板表面部は準ＬＤＤ領
域７２とされ、その準ＬＤＤ領域７２と二重拡散領域７
１との間の基板表面にはゲート電極７４が絶縁膜を介し
て形成されている。そして、二重拡散領域の表面部にエ
ミッタ不純物領域７５が、バッファ領域の表面部にコレ
クタ不純物領域７６が形成されている。これらの不純物
領域が形成され、ゲート電極７４が形成された基板表面
の双方の不純物領域にわたって第４絶縁層７７が形成さ
れている。この絶縁層７７はゲート電極を覆い、その両
端はそれぞれの不純物領域の一部にかかっているだけで
ある。
【００１６】前記のように、第１半導体層６３の上には
第２絶縁層６４があり、さらに、この絶縁層と共に上記
した素子を囲むように素子の側面に第３絶縁層６７が形
成されている。すなわち、第２絶縁層６４と第３絶縁層
６７とで素子の底部と側面とを覆っている。したがっ
て、これらがいわゆる素子分離膜を形成している。この
素子の側面の第３絶縁層の外側に第２半導体層６９ａと
第３半導体層６８ａがそれぞれ素子の底の部分で第１半
導体層６２と連結されるように配置されている。第２半
導体層６９ａがＰ型で第３半導体層６８ａがＮ型であ
る。Ｐ型の半導体層とＮ型の半導体層とで薄型ダイオー
ドが形成されている。Ｐ型とＮ型の接合部分は図示のよ
うに、Ｐ型ドリフト領域の下の部分にすることが望まし
い。このようにダイオードで周辺部を覆われた素子の上
面、すなわち基板表面にエミッタ電極７５ａとコレクタ
電極７６ａ及びフィールドプレート電極７８がいずれも
互いに分離され、かつゲート電極と絶縁されて形成され
ている。エミッタ電極７５ａはエミッタ不純物領域とダ
イオードのカソードとなる第２半導体層６９ａに接続さ
れており、コレクタ電極７６ａはダイオードのアノード
となる第３半導体層６８ａに接続されている。これらの
構成で本実施形態は、ＩＧＢＴ（Insulator Gate Bipol
ar Transistor)が構成されている。エミッタ不純物領域
をソース不純物領域とし、コレクタ不純物領域をドレー
ン不純物領域にすると、ＩＧＢＴをＭＯＳトランジスタ
とすることができる。
第２絶縁層６４があり、さらに、この絶縁層と共に上記
した素子を囲むように素子の側面に第３絶縁層６７が形
成されている。すなわち、第２絶縁層６４と第３絶縁層
６７とで素子の底部と側面とを覆っている。したがっ
て、これらがいわゆる素子分離膜を形成している。この
素子の側面の第３絶縁層の外側に第２半導体層６９ａと
第３半導体層６８ａがそれぞれ素子の底の部分で第１半
導体層６２と連結されるように配置されている。第２半
導体層６９ａがＰ型で第３半導体層６８ａがＮ型であ
る。Ｐ型の半導体層とＮ型の半導体層とで薄型ダイオー
ドが形成されている。Ｐ型とＮ型の接合部分は図示のよ
うに、Ｐ型ドリフト領域の下の部分にすることが望まし
い。このようにダイオードで周辺部を覆われた素子の上
面、すなわち基板表面にエミッタ電極７５ａとコレクタ
電極７６ａ及びフィールドプレート電極７８がいずれも
互いに分離され、かつゲート電極と絶縁されて形成され
ている。エミッタ電極７５ａはエミッタ不純物領域とダ
イオードのカソードとなる第２半導体層６９ａに接続さ
れており、コレクタ電極７６ａはダイオードのアノード
となる第３半導体層６８ａに接続されている。これらの
構成で本実施形態は、ＩＧＢＴ（Insulator Gate Bipol
ar Transistor)が構成されている。エミッタ不純物領域
をソース不純物領域とし、コレクタ不純物領域をドレー
ン不純物領域にすると、ＩＧＢＴをＭＯＳトランジスタ
とすることができる。
【００１７】このように構成された本発明の高電圧素子
の製造方法を添付の図面を参照して説明する。図６ない
し１０を参照して本発明の実施形態の高電圧素子の製造
方法を説明する。図６Ａに示すように、二つの半導体基
板、すなわちＰ型の第１半導体基板６１と同様にＰ型の
第２半導体基板６１ａを用意する。第１半導体基板６１
上には第１絶縁層６２を形成し、その上にＮ型の第１半
導体層６３を形成する。一方、第２半導体基板６１ａ上
には第２絶縁層６４を形成する。
の製造方法を添付の図面を参照して説明する。図６ない
し１０を参照して本発明の実施形態の高電圧素子の製造
方法を説明する。図６Ａに示すように、二つの半導体基
板、すなわちＰ型の第１半導体基板６１と同様にＰ型の
第２半導体基板６１ａを用意する。第１半導体基板６１
上には第１絶縁層６２を形成し、その上にＮ型の第１半
導体層６３を形成する。一方、第２半導体基板６１ａ上
には第２絶縁層６４を形成する。
【００１８】図６Ｂに示すように、第２絶縁層６４と第
１半導体層６３とが向かい合うように二つの半導体基板
６１，６１ａを接着する。従って、全体的に見ると、上
下の半導体基板の間に下から順に第１絶縁層６２、第１
半導体層６３、第２絶縁層６４が埋め込まれている形状
になる。この時、第１半導体層６３に注入される不純物
の濃度は、要求される素子の電圧範囲により決定され、
第２絶縁層６４の厚さは、後で形成されるダイオードの
電界が高電圧素子に影響を与えない程度に充分に薄くな
ければならない。そして、第１半導体層６３の物質はＮ
導電型のポリシリコンである。ここで、第２絶縁層６４
上の第２半導体基板を上部シリコン層６１ａとして説明
する。
１半導体層６３とが向かい合うように二つの半導体基板
６１，６１ａを接着する。従って、全体的に見ると、上
下の半導体基板の間に下から順に第１絶縁層６２、第１
半導体層６３、第２絶縁層６４が埋め込まれている形状
になる。この時、第１半導体層６３に注入される不純物
の濃度は、要求される素子の電圧範囲により決定され、
第２絶縁層６４の厚さは、後で形成されるダイオードの
電界が高電圧素子に影響を与えない程度に充分に薄くな
ければならない。そして、第１半導体層６３の物質はＮ
導電型のポリシリコンである。ここで、第２絶縁層６４
上の第２半導体基板を上部シリコン層６１ａとして説明
する。
【００１９】次いで、図６Ｃに示すように、第２半導体
層６１ａにフォトレジスト（図示しない）を塗布した
後、Ｎ−ドリフト領域を形成させる箇所だけが露出され
るようにフォトランジストをパターニングする。パター
ニングされたフォトランジストをマスクとして用いた不
純物イオン注入によって第２絶縁層６４上の第２半導体
基板６１ａの所定部位にＮ型のドリフト領域６５を形成
する。さらに、フォトレジストを除去した後、新たにフ
ォトレジストを塗布した後パターニングして、不純物イ
オン注入によってＰ型のドリフト領域６６を形成する。
このＮ型ドリフト領域６５とＰ型ドリフト領域６５とは
図示のように一定の間隔を置いて形成させる。それぞれ
の境界が曲線状になるのはイオン注入の結果である。
層６１ａにフォトレジスト（図示しない）を塗布した
後、Ｎ−ドリフト領域を形成させる箇所だけが露出され
るようにフォトランジストをパターニングする。パター
ニングされたフォトランジストをマスクとして用いた不
純物イオン注入によって第２絶縁層６４上の第２半導体
基板６１ａの所定部位にＮ型のドリフト領域６５を形成
する。さらに、フォトレジストを除去した後、新たにフ
ォトレジストを塗布した後パターニングして、不純物イ
オン注入によってＰ型のドリフト領域６６を形成する。
このＮ型ドリフト領域６５とＰ型ドリフト領域６５とは
図示のように一定の間隔を置いて形成させる。それぞれ
の境界が曲線状になるのはイオン注入の結果である。
【００２０】図７Ｄに示すように、双方のドリフト領域
の互いに離れた端部を第２絶縁層６４とともにエッチン
グして第１半導体層６３の表面を露出させる。
の互いに離れた端部を第２絶縁層６４とともにエッチン
グして第１半導体層６３の表面を露出させる。
【００２１】そして、露出された第１半導体層６３の上
面並びに双方のドリフト領域６５、６６の側面に沿って
第３絶縁層６７を形成し、図７Ｅに示すように、第１半
導体層６３の上部に形成された第３絶縁層６７を除去し
て第１半導体層６３の表面を再び露出させる。すなわ
ち、エッチングして残した双方のドリフト領域６５，６
６の側面に第２絶縁層６４と同程度の厚さの第３絶縁層
６７を形成し、不純物を注入されないシリコン層６１ａ
を挟んで両側に形成させたＰ型とＮ型のドリフト領域を
絶縁層６４，６７で囲むようにする。結局双方のドリフ
ト領域を含む素子領域を絶縁層で囲んだ形状を形成す
る。そして、その外側、すなわち第３絶縁層６７の外側
で露出された第１半導体層６３の上に、半導体層６８、
６９を形成させる。この半導体層６８、６９は不純物は
注入されていない。また、半導体層６８がＮ型ドリフト
６５側で半導体層６９がＰ型ドリフト６６側である。
面並びに双方のドリフト領域６５、６６の側面に沿って
第３絶縁層６７を形成し、図７Ｅに示すように、第１半
導体層６３の上部に形成された第３絶縁層６７を除去し
て第１半導体層６３の表面を再び露出させる。すなわ
ち、エッチングして残した双方のドリフト領域６５，６
６の側面に第２絶縁層６４と同程度の厚さの第３絶縁層
６７を形成し、不純物を注入されないシリコン層６１ａ
を挟んで両側に形成させたＰ型とＮ型のドリフト領域を
絶縁層６４，６７で囲むようにする。結局双方のドリフ
ト領域を含む素子領域を絶縁層で囲んだ形状を形成す
る。そして、その外側、すなわち第３絶縁層６７の外側
で露出された第１半導体層６３の上に、半導体層６８、
６９を形成させる。この半導体層６８、６９は不純物は
注入されていない。また、半導体層６８がＮ型ドリフト
６５側で半導体層６９がＰ型ドリフト６６側である。
【００２２】図８ｆに示すように、Ｎ型のドリフト領域
６５の側面に形成された半導体層６８にＮ型の不純物を
ドーピングして、Ｎ型の第３半導体層６８ａに変化させ
る。一方、Ｐ型のドリフト領域６６の側面に形成された
半導体層にＰ型の不純物をドーピングして、Ｐ型の第２
半導体層６９ａに変化させる。Ｐ型の第１半導体層６９
ａ及びＮ型の第２半導体層６９ａの物質はポリシリコン
を含む。第２半導体層６９ａに不純物を注入した後、熱
拡散によって、図８Ｇに示すように、第１半導体層６３
の一部も第２半導体層に変える。第２半導体層６９がＰ
型で、第１半導体層６３，第３半導体層６８がＮ型であ
り、これらが接合されているので、ダイオードが形成さ
れる。すなわち、素子領域を絶縁層で囲みその外側を取
り囲むようにダイオードを形成する。このダイオードは
高電圧ダイオードである。このとき、Ｎ型の第３半導体
層６８ａを形成するための不純物ドーピング過程では、
Ｎ型のドリフト領域６５にまでドーピングさせてＮ型の
ドリフト領域６５内の絶縁層６７寄りの一部をバッファ
領域７０とする。このダイオード形成過程において、Ｐ
型の第１半導体層６９ａとＮ型の第１半導体層６３とに
よるＰＮ接合面（“Ａ”）は、図８Ｇに示すように、Ｐ
型のドリフト領域６６の下部に形成するのが望ましい。
６５の側面に形成された半導体層６８にＮ型の不純物を
ドーピングして、Ｎ型の第３半導体層６８ａに変化させ
る。一方、Ｐ型のドリフト領域６６の側面に形成された
半導体層にＰ型の不純物をドーピングして、Ｐ型の第２
半導体層６９ａに変化させる。Ｐ型の第１半導体層６９
ａ及びＮ型の第２半導体層６９ａの物質はポリシリコン
を含む。第２半導体層６９ａに不純物を注入した後、熱
拡散によって、図８Ｇに示すように、第１半導体層６３
の一部も第２半導体層に変える。第２半導体層６９がＰ
型で、第１半導体層６３，第３半導体層６８がＮ型であ
り、これらが接合されているので、ダイオードが形成さ
れる。すなわち、素子領域を絶縁層で囲みその外側を取
り囲むようにダイオードを形成する。このダイオードは
高電圧ダイオードである。このとき、Ｎ型の第３半導体
層６８ａを形成するための不純物ドーピング過程では、
Ｎ型のドリフト領域６５にまでドーピングさせてＮ型の
ドリフト領域６５内の絶縁層６７寄りの一部をバッファ
領域７０とする。このダイオード形成過程において、Ｐ
型の第１半導体層６９ａとＮ型の第１半導体層６３とに
よるＰＮ接合面（“Ａ”）は、図８Ｇに示すように、Ｐ
型のドリフト領域６６の下部に形成するのが望ましい。
【００２３】図９Ｈに示すように、Ｐ型のドリフト領域
６６の第３絶縁層６７に隣接した部位にＰ型の不純物を
注入して二重拡散領域７１を形成する。さらに、Ｐ型の
ドリフト領域６６のうち第２半導体基板６１ａの表面部
分に、ＩＧＢＴのチャネルを形成するための準ＬＤＤ領
域７２を形成する。この準ＬＤＤ領域７２を形成する理
由は、コレクタ電極に低電圧が印加された場合、Ｐ型の
ドリフト領域６６の位置にあるダイオード接合面で降伏
電圧が発生することを防止するためである。
６６の第３絶縁層６７に隣接した部位にＰ型の不純物を
注入して二重拡散領域７１を形成する。さらに、Ｐ型の
ドリフト領域６６のうち第２半導体基板６１ａの表面部
分に、ＩＧＢＴのチャネルを形成するための準ＬＤＤ領
域７２を形成する。この準ＬＤＤ領域７２を形成する理
由は、コレクタ電極に低電圧が印加された場合、Ｐ型の
ドリフト領域６６の位置にあるダイオード接合面で降伏
電圧が発生することを防止するためである。
【００２４】図９Ｉに示すように、二重拡散領域７１と
準ＬＤＤ領域７２との間であって、Ｐ型のドリフト領域
６６の上部面にゲート絶縁膜７３を介してゲート電極７
４を形成する。
準ＬＤＤ領域７２との間であって、Ｐ型のドリフト領域
６６の上部面にゲート絶縁膜７３を介してゲート電極７
４を形成する。
【００２５】図１０Ｊに示すように、ゲート電極７４の
一方の側である二重拡散領域７１の表面部分にエミッタ
不純物領域７５を形成する。そして、バッファ領域７０
の第３絶縁層６７に燐接した箇所の表面部分にコレクタ
不純物領域７６を形成する。
一方の側である二重拡散領域７１の表面部分にエミッタ
不純物領域７５を形成する。そして、バッファ領域７０
の第３絶縁層６７に燐接した箇所の表面部分にコレクタ
不純物領域７６を形成する。
【００２６】次いで、図１０ｋに示すように、エミッタ
不純物領域７５の一部からコレクタ領域７６の一部ま
で、ゲート電極７４をも含めて基板の上を覆うように第
４絶縁層７７を形成する。エミッタ不純物領域７５とコ
レクタ不純物領域７６の他の部分はそれぞれの電極７５
ａ、７６ａと電気的、機械的に接続するために露出して
おく。この後、エミッタ不純物領域７５に電気的に連結
され、第４絶縁層７７にまでオーバーラップされるエミ
ッタ電極７５ａと、エミッタ電極７５ａと一定の間隔を
保って第４絶縁層７７の所定部位にフィールドプレート
電極７８を形成する。又、コレクタ不純物領域７６に電
気的に連結され、第４絶縁層７７にまでオーバーラップ
される電極７６ａを形成することにより、本発明による
高電圧素子の製造ステップを完了する。
不純物領域７５の一部からコレクタ領域７６の一部ま
で、ゲート電極７４をも含めて基板の上を覆うように第
４絶縁層７７を形成する。エミッタ不純物領域７５とコ
レクタ不純物領域７６の他の部分はそれぞれの電極７５
ａ、７６ａと電気的、機械的に接続するために露出して
おく。この後、エミッタ不純物領域７５に電気的に連結
され、第４絶縁層７７にまでオーバーラップされるエミ
ッタ電極７５ａと、エミッタ電極７５ａと一定の間隔を
保って第４絶縁層７７の所定部位にフィールドプレート
電極７８を形成する。又、コレクタ不純物領域７６に電
気的に連結され、第４絶縁層７７にまでオーバーラップ
される電極７６ａを形成することにより、本発明による
高電圧素子の製造ステップを完了する。
【００２７】図１１は本発明の高電圧素子に電圧を印加
した場合の電圧分布を示している。図に示すように、基
板の埋込酸化膜から上側の電圧分布を見ると、等電位面
がほぼ垂直に形成され、これにより電界が水平方向に生
成されているのが分かる。すなわち、本実施形態の場
合、コレクタ電極の下にダイオードの一部となっている
第３半導体層６８ａが形成されており、第３半導体層と
第１半導体層６３との間に電圧が生じず、そこには空乏
層が形成されないため、ダイオードと基板との間の第１
絶縁層６２に電界が存在する。したがって、第１絶縁層
６２から上側のシリコン層を厚くしなくても高電圧を加
えられたときに降伏が生じることがなく、薄いシリコン
層からなる高電圧素子を提供することができる。
した場合の電圧分布を示している。図に示すように、基
板の埋込酸化膜から上側の電圧分布を見ると、等電位面
がほぼ垂直に形成され、これにより電界が水平方向に生
成されているのが分かる。すなわち、本実施形態の場
合、コレクタ電極の下にダイオードの一部となっている
第３半導体層６８ａが形成されており、第３半導体層と
第１半導体層６３との間に電圧が生じず、そこには空乏
層が形成されないため、ダイオードと基板との間の第１
絶縁層６２に電界が存在する。したがって、第１絶縁層
６２から上側のシリコン層を厚くしなくても高電圧を加
えられたときに降伏が生じることがなく、薄いシリコン
層からなる高電圧素子を提供することができる。
【００２８】図１２は本発明による高電圧素子の電流−
電圧分布図を示したものである。図１２は、本発明の高
電圧素子の駆動時のコレクタ電圧とコレクタ電流との関
係を示している。図１２からゲート電圧が５Ｖの場合と
９Ｖの場合には電流が正常に流れることが分かる。そし
て、ゲート電圧が１５Ｖの場合には、電流がバイポーラ
ジャンクショントランジスタ（ＢＪＴ）の特性のアーリ
ー効果を示していることが分かる。これは、本発明によ
る高電圧素子がＭＯＳＦＥＴとＢＪＴの特性を合わせた
ＩＧＢＴ（Insulator Gate Bipolar Transistor)である
ため表れる特性である。
電圧分布図を示したものである。図１２は、本発明の高
電圧素子の駆動時のコレクタ電圧とコレクタ電流との関
係を示している。図１２からゲート電圧が５Ｖの場合と
９Ｖの場合には電流が正常に流れることが分かる。そし
て、ゲート電圧が１５Ｖの場合には、電流がバイポーラ
ジャンクショントランジスタ（ＢＪＴ）の特性のアーリ
ー効果を示していることが分かる。これは、本発明によ
る高電圧素子がＭＯＳＦＥＴとＢＪＴの特性を合わせた
ＩＧＢＴ（Insulator Gate Bipolar Transistor)である
ため表れる特性である。
【００２９】
【発明の効果】上述した本発明の高電圧素子及びその製
造方法は次のような効果がある。本発明高電圧素子は、
半導体基板内に形成される埋込絶縁膜上に薄形のダイオ
ードを形成しているので、コレクタに高電圧を加える
と、ダイオードのアノードにも高電圧が加わり、したが
って、コレクタと第１半導体層との間に電圧が発生する
ことがない。すなわち、コレクタの下側のシリコン層に
垂直方向の電界が生じないので、上部シリコンが電界の
影響を受けない。これによって素子の性能を制限する要
素を除去することができる。そのため、例えば、実施形
態の図１１に示すように薄型にしても十分に高電圧に耐
えることができる。
造方法は次のような効果がある。本発明高電圧素子は、
半導体基板内に形成される埋込絶縁膜上に薄形のダイオ
ードを形成しているので、コレクタに高電圧を加える
と、ダイオードのアノードにも高電圧が加わり、したが
って、コレクタと第１半導体層との間に電圧が発生する
ことがない。すなわち、コレクタの下側のシリコン層に
垂直方向の電界が生じないので、上部シリコンが電界の
影響を受けない。これによって素子の性能を制限する要
素を除去することができる。そのため、例えば、実施形
態の図１１に示すように薄型にしても十分に高電圧に耐
えることができる。
【００３０】また、本発明は、コレクタ電極の下部で垂
直方向の電界が生じないので、高電圧に応じて耐電圧性
を高めるために上部シリコン層の厚さ厚くする必要がな
くなる。これによって誘電体分離が可能になり、上部シ
リコン層の厚さを素子の性能にあわせて自由に選択する
ことができる。
直方向の電界が生じないので、高電圧に応じて耐電圧性
を高めるために上部シリコン層の厚さ厚くする必要がな
くなる。これによって誘電体分離が可能になり、上部シ
リコン層の厚さを素子の性能にあわせて自由に選択する
ことができる。
【００３１】さらに、本発明は埋込絶縁膜上に薄形のダ
イオードを形成する高電圧素子で、上部シリコン層にＩ
ＧＢＴを形成するか、又はＭＯＳトランジスタを形成す
ることが可能である。
イオードを形成する高電圧素子で、上部シリコン層にＩ
ＧＢＴを形成するか、又はＭＯＳトランジスタを形成す
ることが可能である。
【００３２】本発明は、素子分離のためにトレンチ分離
を行っているので、高密度高電圧素子に適し、また、ダ
イオードのカソード及びアノードが作りやすくなる。
を行っているので、高密度高電圧素子に適し、また、ダ
イオードのカソード及びアノードが作りやすくなる。
【図１】 従来技術による高電圧素子の構造断面図。
【図２】 従来技術による高電圧素子の電圧分布図。
【図３】 従来技術によるコレクタ電極下部での電界分
布図。
布図。
【図４】 従来技術による高電圧素子のゲート電極に電
圧を印加した場合のコレクタ電圧と電流との関係を示す
図。
圧を印加した場合のコレクタ電圧と電流との関係を示す
図。
【図５】 本発明実施形態の高電圧素子による構造断面
図。
図。
【図６】 本発明実施形態の高電圧素子の製造方法を説
明するための工程断面図。
明するための工程断面図。
【図７】 本発明実施形態の高電圧素子の製造方法を説
明するための工程断面図。
明するための工程断面図。
【図８】 本発明実施形態の高電圧素子の製造方法を説
明するための工程断面図。
明するための工程断面図。
【図９】 本発明実施形態の高電圧素子の製造方法を説
明するための工程断面図。
明するための工程断面図。
【図１０】 本発明実施形態の高電圧素子の製造方法を
説明するための工程断面図。
説明するための工程断面図。
【図１１】 本発明実施形態の高電圧素子に電圧を印加
した場合の電圧分布図。
した場合の電圧分布図。
【図１２】 本発明実施形態による高電圧素子の電流−
電圧分布図。
電圧分布図。
６１：半導体基板、 ６２：第１絶縁層、 ６３：Ｎ型
の第１半導体層、６４：第２絶縁層、 ６５：Ｎ型のド
リフト領域、 ６６：Ｐ型のドリフト領域、 ６７：第
３絶縁層、 ６８ａ：Ｎ型の第３半導体層、 ６９ａ：
Ｐ型の第２半導体層、 ７０：バッファ領域、 ７１：
二重拡散領域、 ７２：準ＬＤＤ領域、 ７４：ゲート
電極、 ７５：エミッタ不純物領域、 ７６：コレクタ
不純物領域、 ７５ａ：エミッタ電極、 ７６ａ：コレ
クタ電極、 ７８：フィールドプレート電極。
の第１半導体層、６４：第２絶縁層、 ６５：Ｎ型のド
リフト領域、 ６６：Ｐ型のドリフト領域、 ６７：第
３絶縁層、 ６８ａ：Ｎ型の第３半導体層、 ６９ａ：
Ｐ型の第２半導体層、 ７０：バッファ領域、 ７１：
二重拡散領域、 ７２：準ＬＤＤ領域、 ７４：ゲート
電極、 ７５：エミッタ不純物領域、 ７６：コレクタ
不純物領域、 ７５ａ：エミッタ電極、 ７６ａ：コレ
クタ電極、 ７８：フィールドプレート電極。
Claims (13)
- 【請求項１】 素子を形成させた半導体基板の上側部分
と前記上側部分の下の埋込絶縁膜との間及び形成させた
素子の側面に、その素子の表面部分を除いた周囲を覆う
ように薄形ダイオードを形成したことを特徴とする高電
圧素子。 - 【請求項２】 上部と下部とからなる第１導電型基板の
下部と上部の間に、第１絶縁層と第２絶縁層がそれぞれ
形成され、それらの絶縁層の間に形成された第２導電型
の第１半導体層と、 前記基板の上部である第２絶縁層の上に互いに分離して
形成された第１導電型のドリフト領域及び第２導電型の
ドリフト領域と、 前記第１導電型のドリフト領域内に形成されたエミッタ
不純物領域と、 前記第２導電型のドリフト領域内に形成されたコレクタ
不純物領域と、 前記エミッタ不純物領域の一方の側に素子分離膜を介し
て形成され、前記第２導電型の第１半導体層と連結され
る第１導電型の第２半導体層と、 前記コレクタ不純物領域の一方の側に素子分離膜を介し
て形成され、前記第２導電型の第１半導体層と連結され
る第２導電型の第３半導体層と、 前記第１導電型のドリフト領域の表面に形成されたゲー
ト電極と、 前記エミッタ不純物領域及び前記第１導電型の第２半導
体層と連結されるエミッタ電極と、 前記コレクタ不純物領域及び前記第２導電型の第３半導
体層と電気的に連結されるコレクタ電極と、 前記コレクタ電極とエミッタ電極との間に形成され、前
記ゲート電極と絶縁されるフィールドプレート電極とを
含むことを特徴とする高電圧素子。 - 【請求項３】 前記第２導電型の第１半導体層とその一
方の側に連結される第１導電型の第２半導体層によりダ
イオードが構成されることを特徴とする請求項２記載の
高電圧素子。 - 【請求項４】 前記第１、第２、第３半導体層の物質が
ポリシリコンであることを特徴とする請求項２記載の高
電圧素子。 - 【請求項５】 前記ゲート電極と、そのゲート電極とは
絶縁されエミッタ不純物領域と連結されるエミッタ電極
と、前記ゲート電極とは絶縁されコレクタ不純物領域と
連結されるコレクタ電極によりＩＧＢＴ素子が構成され
ることを特徴とする請求項２記載の高電圧素子。 - 【請求項６】 前記第１導電型の第２半導体層は、ダイ
オードのカソード電極として作用することを特徴とする
請求項２記載の高電圧素子。 - 【請求項７】 前記第２導電型の第１半導体層は、ダイ
オードのアノード電極として作用することを特徴とする
請求項３記載の高電圧素子。 - 【請求項８】 前記エミッタ不純物領域をソース不純物
領域とし、前記コレクタ不純物領域をドレイン不純物領
域として、それぞれの不純物領域と連結される電極を形
成することにより前記ＩＧＢＴ素子をＭＯＳトランジス
タとすることができることを特徴とする請求項５記載の
高電圧素子。 - 【請求項９】 第１導電型基板の内部の中間部分に第１
絶縁層、その上に第２導電型の第１半導体層、さらにそ
の上に第２絶縁層を形成するステップと、 前記基板の第２絶縁層上の部分に第１導電型のドリフト
領域と第２導電型のドリフト領域とを互いに分離させて
形成するステップと、 前記双方のドリフト領域を形成させた箇所の所定部分を
双方のドリフト領域を含むように除去するステップと、 前記除去した基板の部分の側面に第３絶縁層を形成させ
るステップと、 前記第３絶縁層を形成させた外側に、第１導電型のドリ
フト領域側に第１導電型の第２半導体層を、第２ドリフ
ト領域側に第２導電型の第３半導体層をそれぞれが前記
第１半導体層と連結されるように形成させるステップ
と、 前記第１導電型のドリフト領域内に準ＬＤＤ領域と二重
拡散領域とをそれぞれ形成した後、前記ＬＤＤ領域と二
重拡散領域との間の前記第１導電型のドリフト領域の基
板表面にゲート電極を形成するステップと、 前記ゲート電極の一方側の二重拡散領域内にエミッタ不
純物領域を、前記第２導電型のドリフト領域内にコレク
タ不純物領域を形成するステップと、 前記エミッタ不純物領域と連結されるエミッタ電極と、
前記コレクタ不純物領域と連結されるコレクタ電極をそ
れぞれゲート電極とは絶縁されるように形成するステッ
プと、 前記エミッタ電極とコレクタ電極との間であって、前記
ゲート電極の一方の側に、ゲート電極と絶縁させてフィ
ールドプレート電極を形成するステップとを備えること
を特徴とする高電圧素子製造方法。 - 【請求項１０】 前記第２導電型の第１半導体層の一方
の側に第２導電型の第３半導体層が連結され、他方の側
には第１導電型の第２半導体層が連結され、これらの半
導体層でダイオードが形成されることを特徴とする請求
項９記載の高電圧素子の製造方法。 - 【請求項１１】 前記第２導電型の第３半導体層と、前
記第１導電型の第２半導体層を形成するステップは、 前記基板の第２絶縁層上の部分を第１導電型のドリフト
領域と第２導電型のドリフト領域とに分離した後、基板
の双方のドリフト領域の縁部と第２絶縁層を除去して前
記第２導電型の第１半導体層の表面を露出させるステッ
プと、 露出された第２導電型の第１半導体層を含む全面に絶縁
層を形成するステップと、 前記第２導電型の第１半導体層の表面の絶縁層を除去す
るステップと、 前記第２導電型の第１半導体層上に、第２導電型の第３
半導体層と第１導電型の第２半導体層を形成するステッ
プとを備えることを特徴とする請求項９記載の高電圧素
子の製造方法。 - 【請求項１２】 前記第２導電型の第３半導体層と前記
第１導電型の第２半導体層の物質はポリシリコンである
ことを特徴とする請求項１１記載の高電圧素子の製造方
法。 - 【請求項１３】 第１導電型の第２半導体層と第２導電
型の第３半導体層は、不純物のドーピングされていない
ポリシリコンを蒸着した後、選択的に導電性不純物を注
入して形成することを特徴とする請求項１２記載の高電
圧素子の製造方法。
Applications Claiming Priority (2)
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| KR7178/1999 | 1999-03-04 |
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| Publication Number | Publication Date |
|---|---|
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| JP3354127B2 JP3354127B2 (ja) | 2002-12-09 |
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ID=19575597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000048775A Expired - Lifetime JP3354127B2 (ja) | 1999-03-04 | 2000-02-25 | 高電圧素子及びその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3354127B2 (ja) |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002318555A (ja) * | 2000-12-21 | 2002-10-31 | Semiconductor Energy Lab Co Ltd | 発光装置及びその作製方法 |
| JP2008090322A (ja) * | 2000-12-21 | 2008-04-17 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| US8013346B2 (en) | 2000-12-21 | 2011-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100409093B1 (ko) * | 2001-07-12 | 2003-12-11 | 주식회사 엘리아테크 | 고전압소자 및 그의 메탈 배선 방법 |
| US6544828B1 (en) * | 2001-11-07 | 2003-04-08 | Taiwan Semiconductor Manufacturing Company | Adding a poly-strip on isolation's edge to improve endurance of high voltage NMOS on EEPROM |
| US7244989B2 (en) * | 2005-06-02 | 2007-07-17 | Freescale Semiconductor, Inc. | Semiconductor device and method of manufacture |
| JP5580150B2 (ja) * | 2010-09-09 | 2014-08-27 | 株式会社東芝 | 半導体装置 |
| CN107681003B (zh) * | 2017-09-11 | 2020-05-01 | 西安电子科技大学 | 一种具有多环电场调制衬底的元素半导体横向超结双扩散晶体管 |
| CN113594241A (zh) * | 2021-05-25 | 2021-11-02 | 广东美的白色家电技术创新中心有限公司 | 一种igbt器件 |
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|---|---|---|---|---|
| US5793064A (en) * | 1996-09-24 | 1998-08-11 | Allen Bradley Company, Llc | Bidirectional lateral insulated gate bipolar transistor |
-
1999
- 1999-03-04 KR KR1019990007178A patent/KR100290913B1/ko not_active IP Right Cessation
-
2000
- 2000-02-25 JP JP2000048775A patent/JP3354127B2/ja not_active Expired - Lifetime
- 2000-03-02 US US09/517,303 patent/US6339243B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4741569B2 (ja) * | 2000-12-21 | 2011-08-03 | 株式会社半導体エネルギー研究所 | 発光装置 |
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| KR20000059529A (ko) | 2000-10-05 |
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