JP2005510881A - オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタデバイス - Google Patents

オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタデバイス Download PDF

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Abstract

トレンチＭＯＳＦＥＴデバイスは、第１の伝導性を有する基板（２００）と、基板上に形成され、第１の伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層（２０２）と、エピタキシャル層内に延びるトレンチと、トレンチの内に形成された絶縁された導電領域（２１１）と、第１の伝導性を有し、エピタキシャル層内の、トレンチの底部と基板との間に形成され、基板より低く、エピタキシャル層より高い多数キャリア濃度を有する不純物ドープ領域（２０６）と、エピタキシャル層の上部内にトレンチに隣接して形成され、エピタキシャル層の上面から、トレンチより浅い深さまで延びる、第２の伝導性を有するボディ領域（２０４）と、ボディ領域に形成されたソース領域（２１２）とを備える。

Description

本発明は、トレンチ金属酸化膜半導体電界効果トランジスタデバイスに関し、詳しくは、オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタデバイスに関する。
トレンチ金属酸化膜半導体電界効果トランジスタ（metal-oxide-semiconductor field-effect transistor：以下、ＭＯＳＦＥＴという。）は、チャネルが縦に形成されるとともに、ゲートがソースとドレイン間に延びるトレンチ内に形成されたトランジスタである。トレンチは、内壁が酸化膜のような薄い絶縁層で覆われるとともに、ポリシリコン（すなわち、多結晶シリコン）のような導体で埋められており、電流の流れが余り制限されず、これにより固有オン抵抗（specific on-resistance）をより小さくすることができる。ＭＯＳＦＥＴの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号にも開示されており、これらは参照することにより、本願に援用される。
図１は、米国特許第５，０７２，２６６号に開示されている六角形の形状を有する従来のトレンチＭＯＳＦＥＴ２１の半分を示している。この構造体２１は、ｎ＋基板２３と、このｎ＋基板２３上に、不純物が軽くドープされて成長された所定の厚さｄｅｐｉのｎエピタキシャル層２５とを備える。ｎエピタキシャル層２５内には、ｐボディ領域２７（ｐ、ｐ＋）が形成されている。この設計では、ｐボディ領域２７（中央の領域を除く）は、ｎエピタキシャル層２５の上面から距離ｄｍｉｎの深さに実質的に平面状に形成されている。ｐボディ領域２７の大部分上には、デバイスのソースとして機能する別の（ｎ＋）層２８が設けられている。ｎエピタキシャル層２５内には、六角形の形状を有する一連のトレンチ２９が設けられており、これらのトレンチ２９は、上面に向かって開き、所定の深さｄｔｒを有している。通常、トレンチ２９の内壁は酸化物で覆われており、その内部には、導電性ポリシリコンが埋め込まれ、これによりＭＯＳＦＥＴデバイスのゲートが形成されている。トレンチ２９は、セル領域３１を画定し、これらのセル領域３１も水平断面において六角形の形状を有する。セル領域３１内のｐボディ領域２７は、ｎエピタキシャル層２５の上面まで達しており、これによりセル領域３１の上面における水平方向の断面に露呈したパターン３３が形成される。図１に示す特定の設計では、ｐボディ領域２７の中央のｐ＋部分のｎエピタキシャル層２５の表面から延びる深さｄｍａｘは、トランジスタセルのトレンチ深さｄｔｒより深く、これにより、降伏電圧は、トレンチ２９の表面ではなく、半導体物質の大部分（bulk）にかかる。
典型的なＭＯＳＦＥＴデバイスは、単一の集積回路（chip、すなわち半導体ウェハの部分）内に並列に製造された多数の独立したＭＯＳＦＥＴトランジスタセル３１を備える。したがって、図１に示す集積回路は、多数の六角形状のセル３１を含んでいる（図１には、５つのセルの部分のみを示している）。このような六角形の構造以外のセル構造、例えば正方形の構造等も広く用いられている。図１に示す設計では、ｎ＋基板２３は、個々のＭＯＳＦＥＴセル３１の全てに対して、共通のドレインとして機能する。図には示していないが、ＭＯＳＦＥＴセル３１の全てのソースは、通常、ｎ＋ソース領域２８上に配設された金属ソースコンタクトを介して、互いに短絡されている。ゲート領域がソース領域と短絡することを防止するために、通常、トレンチ２９内のポリシリコンと金属ソースコンタクト間には、例えばＢＰＳＧ（boro-phospho-silicate glass）からなる絶縁領域（図示せず）が設けられている。この結果、ゲートコンタクトを形成するために、トレンチ２９内のポリシリコンは、通常、ＭＯＳＦＥＴセル３１を越えて端子領域（termination region）まで延びるとともに、このポリシリコン上に金属ゲートコンタクトが形成されている。ポリシリコンゲート領域は、トレンチ２９を介して互いに接続されるので、この構成により、デバイスの全てのゲート領域に対して共通の単一のゲートコンタクトが実現される。この結果、集積回路は、個々のトランジスタセル３１のマトリクスからなるが、これらの複数のトランジスタセル３１は、１個の大きなトランジスタとして動作する。
トレンチＭＯＳＦＥＴデバイスでは、オン抵抗を更に低くしたいという要求が根強く存在する。オン抵抗を低減する１つの方法は、エピタキシャル層の厚さを薄くすることである。これにより、ボディ領域及び基板の間に存在するエピタキシャル層（図１の符号２５参照）の厚さが薄くなる。この領域は、比較的高い抵抗率を有するため、これにより、デバイスのオン抵抗が低減される。しかしながら、当分野において周知のように、エピタキシャル層が薄くなると、特に降伏によって破損しやすい端子領域（termination region）において降伏が発生する可能性が高くなってしまう。
本発明は、トレンチ金属酸化膜半導体電界効果トランジスタデバイスを提供する。本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタデバイスは、（ａ）第１の伝導性を有する基板と、（ｂ）基板上に形成され、第１の伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、（ｃ）エピタキシャル層の上面からエピタキシャル層内に延びるトレンチと、（ｄ）トレンチの内壁の少なくとも一部を覆う絶縁層と、（ｅ）絶縁層に接し、トレンチ内に埋め込まれた導電領域と、（ｆ）第１の伝導性を有し、エピタキシャル層内の、トレンチの底部と基板との間に形成され、基板より低く、エピタキシャル層より高い多数キャリア濃度を有する不純物ドープ領域と、（ｇ）エピタキシャル層の上部内にトレンチに隣接して形成され、エピタキシャル層の上面から、トレンチより浅い深さまで延びる、第２の伝導性を有するボディ領域と、（ｈ）ボディ領域の上部内にトレンチに隣接して形成された、第１の伝導性を有するソース領域とを備える。
トレンチの底部と基板との間に不純物ドープ領域（「トレンチ底部インプラント」とも呼ぶ。）を設けることにより、デバイスのオン抵抗を低減できる。この不純物ドープ領域は、好ましくは、トレンチ底部から基板に亘る距離の５０％より大きく延びるよう形成し、より好ましくは、トレンチ底部から基板に亘る距離の１００％に亘って延びるよう形成する。
本発明は、他の側面として、トレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法を提供する。本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法は、（ａ）第１の伝導性を有する基板を準備する工程と、（ｂ）基板上に、第１の伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層を成長させる工程と、（ｃ）エピタキシャル層の上部内に第２の伝導性を有するボディ領域を形成する工程と、（ｄ）エピタキシャル層の上面からエピタキシャル層内に延び、エピタキシャル層の上面から、ボディ領域より深い深さまで延びるトレンチをエッチングする工程と、（ｅ）エピタキシャル層内の、トレンチの底部と基板との間に、第１の伝導性を有し、基板より低く、エピタキシャル層より高い多数キャリア濃度を有する不純物ドープ領域を形成する工程と、（ｆ）トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、（ｇ）絶縁層に接し、トレンチ内に埋め込まれた導電領域を形成する工程と、（ｈ）ボディ領域の上部内にトレンチに隣接する、第１の伝導性を有するソース領域を形成する工程とを有する。
不純部ドープ領域を形成する工程は、好ましくは、エピタキシャル層に第１の伝導性を有する不純物を打ち込む工程と、高温により第１の伝導性を有する不純物を拡散させる工程とを有する。より好ましくは、トレンチを形成する工程及び不純物ドープ領域を形成する工程は、（ａ）エピタキシャル層上にトレンチマスクを形成する工程と、（ｂ）トレンチマスクを介してトレンチをエッチングする工程と、（ｃ）トレンチマスクを介して、第１の伝導性を有する不純物を打ち込む工程と、（ｄ）第１の伝導性を有する不純物を高温により拡散させる工程とを有する。更に好ましくは、高温により不純物を拡散させる工程は、トレンチの内壁に犠牲酸化層を成長させる工程と同時に行われる。
トレンチ底部インプラントは、トレンチより深く延びる深いボディ領域（例えば、図１に示す深いボディ領域）を有するデバイスにおいて生じる問題を解決するために、以前から用いられている。詳しくは、米国特許第５，９２９，４８１号は、トレンチより深く延びる深いボディ領域を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイスを開示している。しかしながら、これらの深いボディ領域は、トレンチコーナ部の電気的な降伏を回避するために設けられ、これにより、トレンチ底部に寄生接合型電界効果トランジスタ（Junction Field Effect Transistor ：ＪＦＥＴ）を形成してしまうという問題があった。この寄生ＪＦＥＴの形成を抑制するために、トレンチ底部に、周囲のドリフト領域に広がる、不純物がドープされたトレンチ底部インプラント領域を形成する。このトレンチ底部インプラント領域は、周囲のドリフト領域と同じ伝導性を有し、より高濃度に不純物がドープされている。一方、本発明に基づくトレンチ金属酸化膜半導体電界効果トランジスタデバイスは、米国特許第５，９２９，４８１号に開示されるデバイスとは異なり、上述のような深いボディ領域を有していない。これに代えて、本発明に基づくデバイスのトレンチは、ボディ領域より深い深さに延びている。
本発明により、オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタセルを実現できる。
また、本発明により、設計及び製造工程の複雑さを実質的に増加させることなく、オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタセルを実現できる。
更に、本発明により、エピタキシャル層において、トレンチ底部と基板との間の抵抗が低められたトレンチ金属酸化膜半導体電界効果トランジスタセルを実現できる。これにより、エピタキシャル層を薄くすることなく、及び端子領域における降伏特性を犠牲にすることなく、オン抵抗を低減することができる。
本発明のこれらの及び他の実施例及びその利点は、特許請求の範囲及び発明の実施の形態により、当業者にとって明らかとなる。
以下、本発明の好ましい実施例を示す図面を参照して、本発明を更に詳細に説明する。なお、本発明は、後述する実施例とは異なる形式で実現してもよく、したがって、これらの実施例によって限定されてるものではない。
本発明は、トレンチ底部と基板との間に、多数キャリア濃度が比較的高い領域（ここでは、この領域の好ましい形状に基づき「トレンチ底部インプラント（trench bottom implant）とも呼ぶ。）が形成された新規のトレンチＭＯＳＦＥＴ構造を提供する。このようなトレンチＭＯＳＦＥＴ構造により、オン抵抗が向上する。
本発明に基づくトレンチＭＯＳＦＥＴを図２に示す。このトレンチＭＯＳＦＥＴは、ｎ＋基板２００と、このｎ＋基板２００上に成長されたエピタキシャル層２０１とを備える。
この実施例におけるｎ＋基板２００は、シリコン基板からなり、その厚さは、例えば１０〜２５ミル（mil）であり、正味不純物濃度は、例えば１×１０１９〜１×１０２０ｃｍ−３である。
エピタキシャル層２０１の下部には、ｎ領域２０２が形成されている。この実施例では、ｎ領域２０２の厚さは、例えば２〜５μｍであり、正味不純物濃度は、例えば４×１０１５〜８×１０１６ｃｍ−３である。
エピタキシャル層２０１の上部には、ｐボディ領域２０４が形成されている。ここに示す実施例では、これらのｐボディ領域２０４は、１〜２μｍの厚さを有し、正味不純物濃度は、例えば１×１０１７〜１×１０１８ｃｍ−３である。
エピタキシャル層２０１内に形成されたトレンチの内壁は、絶縁体２１０、酸化物等の絶縁体で覆われるとともに、トレンチには、導電体２１１、代表的には不純物がドープされた多結晶シリコンが埋め込まれ、これによりデバイスのゲート電極機能が実現されている。トレンチは、例えば１．５〜２．５μｍの深さに延びている。酸化シリコン（代表的には、二酸化シリコン）を絶縁体２１０として用いる場合、その厚さは、例えば５００〜７００Åとすることができる。導電体２１１として多結晶シリコンを用いる場合、その抵抗率は、例えば１〜１５Ω／ｓｑとすることができる。トレンチ間の領域は、その形状から、「メサ」又は「トレンチメサ」と呼ばれることもある。これらの領域の幅は、例えば１．５〜４μｍである。これらの領域は、一般的に、上面から見て正方形又は六角形の形状を有している。
本発明の実施例では、トレンチ底部とｎ＋基板２００との間にｎ領域２０６（トレンチ底部インプラント（trench bottom implants）とも呼ぶ。）を設けている。ｎ領域２０６の正味不純物濃度は、例えば１×１０１８〜５×１０１９ｃｍ−３である。これらのｎ領域２０６は、図２に示すように、トレンチ底部からｎ＋基板２００までの全領域に亘って形成することが望ましいが、必要であれば、この領域の一部のみをブリッジしてもよい。ｎ領域２０６の深さは、代表的には、１〜６μｍとする。
図２に示すトレンチＭＯＳＦＥＴデバイスは、更に、ｎ＋ソース領域２１２を備え、ここに示す実施例では、このｎ＋ソース領域２１２は、エピタキシャル層２０１の上面から、例えば０．３〜０．５μｍの深さまで延び、正味不純物濃度は、例えば５×１０１９〜５×１０２０ｃｍ−３である。
金属ソースコンタクト２１８は、ｎ＋ソース領域２１２に電気的に接触している。絶縁領域であるＢＰＳＧ（borophosphosilicate glass）領域２１６は、ゲート電極に関する不純物がドープされた多結晶シリコン領域２１１がソースコンタクトを介して、ｎ＋ソース領域２１２に短絡することを防いでいる。通常は、トレンチＭＯＳＦＥＴセルの領域の外側に位置する多結晶シリコン２１１のゲートランナ部分に、別の金属ゲートコンタクト（図示せず）が接続される。更に、通常、ｎ＋基板２００に接する金属ドレインコンタクト（図示せず）も配設される。
図３に示す曲線ａは、図２に示す線Ａ−Ａ’の一部に沿った、トレンチ底部から基板２００内に延びる部分の不純物濃度プロファイルを概略的に示している。この曲線ａの左側の部分は、ｎ領域２０６に対応し、右側の部分は、ｎ＋基板２００に対応する。比較のために、図２に示す線Ｂ−Ｂ’に沿った対応する部分における不純部濃度プロファイルを曲線ｂとして図３示す。この曲線ｂの左側の部分は、ｎ領域２０６に対応し、右側の部分は、ｎ＋基板２００に対応する。
理論に頼ることなく（Although not wishing to be bound by theory）、ｐボディ領域２０４とゲートのポリシリコン領域２１１との間に電位差を生じさせることにより、ゲート酸化物層２１０に隣接するｐボディ領域２０４内に電荷が容量的に誘導され、ｐボディ領域２０４内にチャネルが形成されると考えられている。ここで、ソース２１２とｎ＋基板２００（ドレインとして機能する）との間に更なる電位差を生じさせると、ゲート酸化物層２１０に隣接するｐボディ領域２０４内に形成されたチャネルを介して、ソース２１２からｎ＋基板２００に電流が流れ、トレンチＭＯＳＦＥＴがパワーオン状態となる。更に、図２に示すデバイスでは、トランジスタがパワーオン状態のとき、トレンチの下側に形成されたｎ領域２０６が、ソース２１２からドレイン（ｎ＋基板２００）に流れる電流に対して抵抗が低減されたパスを提供するため、オン抵抗が向上する。
本発明に基づき、図２に示すようなトレンチＭＯＳＦＥＴを製造する製造方法について、図４Ａ〜図４Ｃを用いて説明する。
まず、図４Ａに示すように、ｎ＋にドープされたｎ＋基板２００上にｎにドープされたエピタキシャル層２０１を成長させる。ｎ＋基板２００の厚さを、例えば１０〜２５ミル（mil）とし、正味ｎ型不純物濃度を、例えば１×１０１９〜１×１０２０ｃｍ−３とする。エピタキシャル層２０１の正味ｎ型不純物濃度を、例えば４×１０１５〜８×１０１６ｃｍ−３とし、厚さを、例えば３〜１０μｍとする。
次に、適切なマスクを用いて、打込み及び拡散により、エピタキシャル層２０１内にｐ領域２０４を形成する。ここでは、例えば、エピタキシャル層内にホウ素を打ち込み、高温でホウ素を拡散させて、ｐ領域２０４を形成する。ｐ領域の厚さは、例えば１〜２μｍとし、正味ｐ型不純物濃度は、例えば１×１０１７〜１×１０１８ｃｍ−３とする。この工程の後、エピタキシャル層２０１のｎ領域２０２が２〜５μｍの厚みで残る。ｎ領域２０２は、上述したエピタキシャル層２０１の正味ｎ型不純物濃度と同じ正味ｎ型不純物濃度を有する。
次に、例えば、化学気相成長（chemical vapor deposition：以下、ＣＶＤという。）によってマスク酸化物層２０３を堆積させ、パターン化されたトレンチマスク（図示せず）を形成した後、反応性イオンエッチングによりマスク酸化物層２０３をエッチングする。これにより、図４Ａに示す構造が形成される。次に、パターン化されたマスク酸化物層２０３の開口を介して、例えば反応性イオンエッチングによりトレンチをエッチングする。この実施例では、トレンチの深さを１．５〜２．５μｍとする。このトレンチ形成工程によって、分離した複数のｐボディ領域２０４が画定される。
次に、トレンチマスクを打ち込みマスクとして用いて、ｎ型不純物、好ましくはリンをこの構造体に打ち込む。例えば、この具体例では、８０〜１００ｋｅＶで５×１０１５〜１×１０１７ｃｍ−２のドーズ量でリンを打ち込む。これにより、図４Ｂに示す構造が形成される。トレンチ底部の下の破線は、構造体内に打ち込まれたリンの存在を示している。
打ち込まれたｎ型不純物（例えば、リン）は、この時点で、単に構造体を加熱することによって構造体内に拡散させることができるが、この好ましい実施例では、犠牲酸化物層の形成と同時に行われる。詳しくは、この時点で、例えば２０〜６０分間、９００〜１１５０℃の温度でドライ酸化を行うことにより、トレンチ内に犠牲酸化物層を形成する。この結果、犠牲酸化物層２０５が形成されるとともに、この高温処理によって、先にエピタキシャル層２０１に打ち込まれたｎ型不純物が拡散し、ｎ領域２０６が形成される。これにより、図４Ｃに示す構造が形成される。
次に、トレンチＭＯＳＦＥＴを完成させることにより、図２に示す構造が形成される。詳しくは、好ましくはウェットエッチングによって、図４Ｃに示す犠牲酸化物層２０５をトレンチから取り除く。次に、２０〜６０分間、９００〜１１００℃の温度でドライ酸化を行うことにより、トレンチの底部に好ましくは５００〜７００Åの厚さを有する酸化物層を成長させる。この酸化物層の一部は、最終的なデバイスのゲート酸化物層２１０を構成する。
次に、好ましくはＣＶＤを用いて、多結晶シリコン層によりこの構造体を覆い、及びトレンチを埋め込む。多結晶シリコンには、その抵抗率を低減するために、通常、ｎ型不純物をドープする。ｎ型不純物のドーピングは、例えば、亜リン酸クロライド（phosphorous chloride）を用いたＣＶＤにより、若しくはヒ素又はリンを打ち込むことによって行うことができる。次に、例えば反応性イオンエッチングにより、多結晶シリコン層をエッチングする。トレンチ部分内のポリシリコン層は、エッチングの不均一性を鑑み、通常若干深めにエッチングし、これにより形成されるポリシリコンゲート領域２１１の上面は、隣接するｐボディ領域２０４の表面より０．１〜０．２μｍ低い位置に形成される。
次に、パターン化されたマスク層を形成し、このマスク層を介して、打込み及び拡散工程によって、エピタキシャル層２０１の上面から、例えば０．３〜０．５μｍの深さまで延び、正味不純物濃度が例えば５×１０１９〜５×１０２０ｃｍ−３であるｎ＋ソース領域２１２をエピタキシャル層２０１の上部に形成する。不純物の打込みは、打込みチャネリング効果（implant-channeling effects）、打込み損傷、及び後のソース領域の形成時における重金属汚染を避けるために、好ましくは打込み酸化物層を介して行う。
次に、例えばプラズマＣＶＤ（plasma enhanced chemical vapor deposition：ＰＥＣＶＤ）により、好ましくはＢＰＳＧ（borophosphosilicate glass）層を構造体全体上に設ける。次に、構造体上にパターン化されたフォトレジスト層を形成した後、例えば反応性イオンエッチングを用いて構造体をエッチングし、構造体上の選択された部分のＢＰＳＧ層及び酸化物層を除去し、ＢＰＳＧ領域２１６を形成する。次に、パターン化されたフォトレジスト層を除去し、金属コンタクト層を堆積させて、ソースコンタクト２１８を形成する。通常、ゲート及びドレインコンタクト（図示せず）も形成する。これにより、図２に示す構造が形成される。
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の実施例とは伝導性（conductivities）が逆の構造にも同様に適用することができる。
従来のトレンチＭＯＳＦＥＴデバイスの断面図である。 本発明に基づくトレンチＭＯＳＦＥＴデバイスの要部断面図である。 図２に示す線Ａ−Ａ’及び線Ｂ−Ｂ’における断面の不純物濃度と深さの関係を（任意の単位及びスケールで）プロットしたグラフ図である。 図２に示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。 図２に示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。 図２に示すトレンチＭＯＳＦＥＴデバイスの製造工程を説明するための要部断面図である。

Claims (27)

  1. 第１の伝導性を有する基板と、
    上記基板上に形成され、上記第１の伝導性を有し、上記基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、
    上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチと、
    上記トレンチの内壁の少なくとも一部を覆う絶縁層と、
    上記絶縁層に接し、上記トレンチ内に埋め込まれた導電領域と、
    上記第１の伝導性を有し、上記エピタキシャル層内の、上記トレンチの底部と上記基板との間に形成され、上記基板より低く、上記エピタキシャル層より高い多数キャリア濃度を有する不純物ドープ領域と、
    上記エピタキシャル層の上部内に上記トレンチに隣接して形成され、上記エピタキシャル層の上面から、上記トレンチより浅い深さまで延びる、第２の伝導性を有するボディ領域と、
    上記ボディ領域の上部内に上記トレンチに隣接して形成された、第１の伝導性を有するソース領域とを備えるトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  2. 上記不純物ドープ領域は、上記トレンチ底部から上記基板に亘る距離の５０％より大きく延びるよう形成されていることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  3. 上記不純物ドープ領域は、上記トレンチ底部から上記基板に亘る距離の１００％に亘って延びるよう形成されていることを特徴とする請求項２記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  4. 上記第１の伝導性は、ｎ型伝導性であり、上記第２の伝導性は、ｐ型伝導性であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  5. 上記不純物ドープ領域は、リンがドープされていることを特徴とする請求項４記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  6. 上記基板は、ｎ＋基板であり、上記エピタキシャル層は、ｎエピタキシャル層であり、上記不純物ドープ領域は、ｎ領域であり、上記ボディ領域は、ｐ領域であり、上記ソース領域は、ｎ＋領域であることを特徴とする請求項４記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  7. 当該トレンチ金属酸化膜半導体電界効果トランジスタデバイスは、シリコンデバイスであることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  8. 上記絶縁層は、酸化シリコン層であることを特徴とする請求項７記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  9. 上記導電領域は、不純物がドープされた多結晶シリコンを含むことを特徴とする請求項７記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  10. 上記不純物ドープ領域の厚さは、１〜６μｍであることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  11. 上記不純物ドープ領域の正味ｎ型不純物濃度は、１×１０１８〜５×１０１９ｃｍ−３であることを特徴とする請求項４記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  12. 上記トレンチは、正方形又は六角形の形状を有する複数の金属酸化膜半導体電界効果トランジスタセルを画定することを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  13. ｎ型伝導性を有する基板と、
    上記基板上に形成され、上記ｎ型伝導性を有し、上記基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、
    上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチと、
    上記トレンチの内壁の少なくとも一部を覆う酸化シリコン絶縁層と、
    上記酸化シリコン絶縁層に接し、上記トレンチ内に埋め込まれた不純物がドープされた多結晶シリコン領域と、
    ｎ型伝導性を有し、上記トレンチの底部と上記基板との間に形成され、上記基板より低く、上記エピタキシャル層より高い多数キャリア濃度を有する不純物ドープ領域と、
    上記エピタキシャル層の上部内に上記トレンチに隣接して形成され、上記エピタキシャル層の上面から、上記トレンチより浅い深さまで延びる、ｐ型伝導性を有するボディ領域と、
    上記ボディ領域の上部内に上記トレンチに隣接して形成された、ｎ型伝導性を有するソース領域とを備えるトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  14. 上記不純物ドープ領域は、上記トレンチ底部から上記基板に亘る距離の１００％に亘って延びるよう形成されていることを特徴とする請求項１３記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  15. 上記不純物ドープ領域は、リンがドープされていることを特徴とする請求項１３記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  16. 上記不純物ドープ領域の厚さは、１〜６μｍであることを特徴とする請求項１３記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  17. 上記不純物ドープ領域の正味ｎ型不純物濃度は、１×１０１８〜５×１０１９ｃｍ−３であることを特徴とする請求項１３記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  18. 第１の伝導性を有する基板を準備する工程と、
    上記基板上に、上記第１の伝導性を有し、上記基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層を成長させる工程と、
    上記エピタキシャル層の上部内に第２の伝導性を有するボディ領域を形成する工程と、
    上記エピタキシャル層の上面から該エピタキシャル層内に延び、上記エピタキシャル層の上面から、上記ボディ領域より深い深さまで延びるトレンチをエッチングする工程と、
    上記エピタキシャル層内の、上記トレンチの底部と上記基板との間に、上記第１の伝導性を有し、上記基板より低く、上記エピタキシャル層より高い多数キャリア濃度を有する不純物ドープ領域を形成する工程と、
    上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
    上記絶縁層に接し、上記トレンチ内に埋め込まれた導電領域を形成する工程と、
    上記ボディ領域の上部内に上記トレンチに隣接する、第１の伝導性を有するソース領域を形成する工程とを有するトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  19. 上記不純部ドープ領域を形成する工程は、
    （ａ）上記エピタキシャル層に上記第１の伝導性を有する不純物を打ち込む工程と、
    （ｂ）高温により上記第１の伝導性を有する不純物を拡散させる工程とを有することを特徴とする請求項１８記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  20. 上記不純物は、上記不純部ドープ領域が上記トレンチ底部から上記基板に亘る距離の５０％より大きく延びるまで拡散させることを特徴とする請求項１９記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  21. 上記不純物は、上記不純物ドープ領域が上記トレンチ底部から上記基板に亘る距離の１００％に亘って延びるまで拡散されることを特徴とする請求項１９記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  22. 上記第１の伝導性は、ｎ型伝導性であり、上記第２の伝導性は、ｐ型伝導性であることを特徴とする請求項１９記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  23. 上記不純物はリンであることを特徴とする請求項２２記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  24. 上記トレンチを形成する工程及び上記不純物ドープ領域を形成する工程は、
    （ａ）上記エピタキシャル層上にトレンチマスクを形成する工程と、
    （ｂ）上記トレンチマスクを介して上記トレンチをエッチングする工程と、
    （ｃ）上記トレンチマスクを介して、上記第１の伝導性を有する不純物を打ち込む工程と、
    （ｄ）上記第１の伝導性を有する不純物を高温により拡散させる工程とを有することを特徴とする請求項１８記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  25. 上記高温により不純物を拡散させる工程は、上記トレンチの内壁に犠牲酸化層を成長させる工程と同時に行われることを特徴とする請求項２４記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  26. 上記トレンチ金属酸化膜半導体電界効果トランジスタデバイスは、シリコンデバイスであることを特徴とする請求項１８記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  27. 上記半導体基板に接する金属ドレインコンタクトを形成する工程と、
    上記ソース領域の上面に接する金属ソースコンタクトを形成する工程と、
    上記ソース領域から離れた上記導電領域の上面に金属ゲートコンタクトを形成する工程とを有する請求項１８記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
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