DE102007014038B4 - Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelements mit den Schritten: – Bereitstellung eines Substrats (51) aufweisend ein erstes Halbleitergebiet (1) vom ersten Leitungstyp; – Abscheidung einer Halbleiterschicht (20) vom ersten Leitungstyp auf das erste Halbleitergebiet (1) mittels Epitaxie unter Bilden eines zweiten Halbleitergebiets (2) vom ersten Leitungstyp, das eine geringere Dotierstoffkonzentration als das erste Halbleitergebiet (1) aufweist, wobei die Halbleiterschicht (20) in Wachstumsrichtung eine inhomogene Dotierstoffverteilung mit einem Minimum aufweist; – Bilden eines vom ersten Halbleitergebiet (1) beabstandeten dritten Halbleitergebiets (3) vom zum ersten Leitungstyp komplementären zweiten Leitungstyp im oberen Bereich der Halbleiterschicht (20) unter Ausbildung eines zweiten Übergangsbereichs (5); wobei die Halbleitergebiete so gebildet werden, dass – das zweite Halbleitergebiet (2) zwischen dem ersten und dem dritten Halbleitergebiet angeordnet ist und mit dem ersten Halbleitergebiet (1) einen ersten Übergangsbereich (6) und mit dem dritten Halbleitergebiet (3) den zweiten Übergangsbereich (5) bildet; und – das zweite Halbleitergebiet (2) ein inhomogenes Dotierstoffprofil entlang einer geraden Verbindungslinie (AA') zwischen erstem und drittem Halbleitergebiet (1, 3) mit dem Minimum zwischen erstem und zweitem Übergangsbereich (5, 6) aufweist, wobei das Minimum vom ersten und zweiten Übergangsbereich (5, 6) beabstandet ist; und – während der Abscheidung der Halbleiterschicht (20) die Konzentration des zugeführten Dotierstoffs lediglich während eines ersten Zeitabschnitts oder während der gesamten Abscheidung reduziert wird, und wobei nachfolgend durch Oxidation von freiliegenden Oberflächenbereichen der Halbleiterschicht (20) Dotierstoff aus den oxidierten Oberflächenbereichen (81) in nicht oxidierte Bereiche, insbesondere in den Bereich des zu bildenden zweiten Übergangsbereichs (5), zur Ausbildung des Minimums segregiert wird.

Description

  • HINTERGRUND DER ERFINDUNG
  • Ein wichtiges Ziel bei der Entwicklung neuer Generationen von DMOS-Leistungstransistoren ist die Verringerung des spezifischen Einschaltwiderstandes Ron·A. Damit kann einerseits die statische Verlustleistung minimiert werden, andererseits lassen sich höhere Stromdichten erreichen, wodurch kleinere und billigere Chips für den gleichen Gesamtstrom verwendet werden können. Weiterhin ist jedoch auch eine sehr gute Avalanchefestigkeit für den Sperrfall gefordert. Allerdings bewirken Maßnahmen zur Verringerung des spezifischen Einschaltwiderstandes oft eine Verschlechterung des Avalancheverhaltens.
  • Eine bekannte Methode, den spezifischen Einschaltwiderstand zu verringern, besteht darin, von planaren Strukturen (siehe beispielsweise DE 100 07 415 A1 ) abzugehen und Grabenstrukturen zu verwenden (siehe beispielsweise WO 01 / 01 484 A1 , US 5 973 360 A , US 6 528 355 A und DE 103 61 135 A1 ). Dabei werden die einzelnen Zellen eines Leistungstransistors zumindest teilweise in Grabenstrukturen ausgebildet. Dadurch lässt sich insbesondere der Kanalwiderstand durch eine deutliche Vergrößerung der Kanalweite pro Fläche erniedrigen. Die zwischen den Grabenstrukturen verbleibenden Halbleiterbereiche werden als Mesa-Struktur bezeichnet.
  • Es ist weiterhin bekannt, den Widerstand der Driftstrecke, die typischerweise in einer epitaktisch abgeschiedenen Schicht angeordnet ist, durch Verwendung von tiefen Gräben, wie beispielsweise in US 4 941 026 A beschrieben, zu reduzieren. Der Widerstand der Driftstrecke wird daher häufig auch als Epi-Widerstand bezeichnet. Zur weiteren Reduktion des Epi-Widerstands wird dagegen in US 5 637 898 A eine im gesamten Epi-Gebiet anwachsende Dotierung vorgeschlagen. Ein Drainseitiger Anstieg der Dotierstoffkonzentration in der Driftstrecke ist ebenfalls in EP 1 168 455 A2 beschrieben. Dagegen beschreibt US 2003 / 0 094 624 A1 eine zusätzliche Implantation eines Dotierstoffs in den Boden der Gräben, um so unterhalb des Grabenbodens einen Anstieg der Dotierstoffkonzentration in der Driftstrecke zu erreichen.
  • Eine weitere Maßnahme, um den Einschaltwiderstand zu reduzieren, wird in US 6 885 062 A sowie DE 102 07 309 A1 vorgeschlagen. Bei den dort beschriebenen Bauelementen handelt es sich um sogenannte Dense-Trench-Transistoren, bei denen die Gräben so eng zueinander benachbart angeordnet sind, dass der Avalanchedurchbruchsort im Grabenbodenbereich lokalisiert ist. Dadurch kann die Driftstrecke zur Verringerung ihres Widerstands höher dotiert werden. Zusätzlich kann dort das Dotierstoffprofil in der Driftstrecke ein Maximum aufweisen. Diese Maßnahme hat sich zunächst für niedrige spezifische Einschaltwiderstände als zielführend herausgestellt. Jedoch hat sich in Simulationen gezeigt, dass diese Maßnahme insbesondere bei Bauelementen in höheren Spannungsklassen (beispielsweise größer als 30 Volt) bezüglich der Avalanchefestigkeit und der Feldverteilung in den Mesa-Strukturen weniger effektiv ist und im ungünstigen Hochstromfall sogar zur Zerstörung des Bauelements führen kann.
  • In der oben genannten Patentschrift US 4 941 026 A wird weiterhin für die Optimierung der statischen Durchbruchspannung vorgeschlagen, die Gräben lediglich so weit auszubilden, dass unterhalb der Gräben ein Teilbereich der Epitaxieschicht mit einer Dicke von ungefähr der halben Mesa-Weite verbleibt.
  • Die oben beschriebenen Maßnahmen ermöglichen eine Optimierung des spezifischen Widerstandes bei zum Teil sehr speziellen Bauteilgeometrien. Diese Maßnahmen bewirken jedoch häufig keine Verbesserung der Avalancheeigenschaften der Bauelemente.
  • In der US 6 787 848 B2 wird ein vertikaler Leistungstransistor mit angepasstem Dotierungsprofil im Driftbereich zur Verbesserung des Einschaltwiderstands beschrieben. Das Dotierungsprofil wird bei epitaktischer Abscheidung durch Absenken der Dotierstoffkonzentration und nachfolgender zusätzlicher Implantation eingestellt.
  • US 6 545 316 B1 offenbart ebenfalls ein vertikales Leistungshalbleiterbauelement mit einem drainseitig ansteigenden Dotierungsprofil im Driftbereich. Zusätzlich kann eine hochdotierte Region zwischen dem Kanal- und dem Driftbereich vorgesehen werden. Dadurch soll insbesondere die lineare Betriebsweise des Bauelements verbessert werden.
  • In US 5 895 952 A wird ebenfalls ein vertikales Leistungshalbleiterbauelement beschrieben. Dieses kann im Driftbereich eine Hochwiderstandsschicht aufweisen, in die eine als ”Deltaschicht” bezeichnete Dotierungsschicht mit einem gegenüber der Hochwiderstandsschicht niedrigeren Widerstand eingebettet sein kann. Die Deltaschicht ist von Gräben, in denen Gateelektroden angeordnet sind, lateral entfernt und dient dazu, einen eventuellen Lawinendurchbruch von den Gräben fernzuhalten.
  • In der EP 1 168 455 A2 ist ein vertikales Leistungshalbleiterbauelement mit vergrabenen Streifenelektroden vom zum Driftbereich komplementären Leitungstyp beschrieben.
  • DE 100 55 446 A1 beschreibt ein Verfahren zur Bildung eines Dotierungsgebiets an der Rückseite eines Halbleiterwafers durch Implantation und nachfolgendem Laseranneal.
  • In DE 10 2005 009 000 A1 ist ein vertikales Leistungshalbleiterbauelement mit einer Stoppzone beschrieben, wodurch sich die Sperreigenschaften des Bauelements verbessern sollen.
  • US 6 037 632 A beschreibt ein Leistungshalbleiterbauelement mit einer Driftzone, in welche Gebiete vom zur Driftzone komplementären Leitungstyp eingebettet sind.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Vor diesem Hintergrund wird ein Herstellungsverfahren nach Anspruch 1 bereitgestellt.
  • Durch die Ausbildung eines Dotierstoffkonzentrationsminimums im zweiten Halbleitergebiet wird die Avalanchefestigkeit bei gleichzeitiger Verbesserung des spezifischen Widerstandes erhöht.
  • KURZBESCHREIBUNG DER FIGUREN
  • Im Folgenden wird die Erfindung anhand von in den anhängenden Figuren gezeigten Ausführungsformen beschrieben, aus denen sich weitere Vorteile und Modifikationen ergeben. Die Erfindung ist jedoch nicht auf die konkret beschriebenen Ausführungsformen beschränkt, sondern kann in geeigneter Weise modifiziert und abgewandelt werden. Es liegt im Rahmen der Erfindung, einzelne Merkmale und Merkmalskombinationen einer Ausführungsform mit Merkmalen und Merkmalskombinationen einer anderen Ausführungsform geeignet zu kombinieren, um zu weiteren erfindungsgemäßen Ausführungsformen zu gelangen.
  • Ausführungsformen beziehen sich im Allgemeinen auf Halbleiterbauelemente. Im Speziellen beziehen sie sich auf Leistungsbauelemente und insbesondere Leistungsbauelemente mit zumindest teilweise vertikalem Stromfluss. Weiterhin beziehen sich Ausführungsformen auf Verfahren zur Herstellung eines Halbleiterbauelements.
  • 1 zeigt am Beispiel eines Leistungstransistors mit Grabenstruktur ein Halbleiterbauelement mit erstem, zweitem und drittem Halbleitergebiet, wobei die Dotierstoffkonzentration im zweiten Halbleitergebiet ein Minimum aufweist.
  • 2 bis 5 zeigen unterschiedliche Ausführungsformen von Leistungstransistoren mit Grabenstrukturen.
  • 6A und 6B zeigen Ausführungsformen eines vertikalen Leistungstransistors mit Grabenstrukturen.
  • 7A und 7B zeigen Profilverläufe der Dotierstoffkonzentration im ersten, zweiten und dritten Halbleitergebiet entlang einer vertikalen Linie, wie in 6A angedeutet, wobei 7B einen vergrößerten Ausschnitt aus 7A zeigt.
  • 8A und 8B zeigen Ausschnitte aus Simulationsergebnissen der Durchbruchskennlinie eines Leistungstransistors, wobei 8B die Durchbruchskennlinie für einen Leistungstransistor mit Dotierstoffminimum im zweiten Halbleitergebiet und 8A für einen Vergleichstransistor ohne Minimum im zweiten Halbleitergebiet zeigt.
  • 9A und 9B zeigen Ausschnitte aus den 8A und 8B.
  • 10 zeigt die simulierte Verteilung der elektrischen Feldstärke entlang von Schnittlinien durch die Mitte der Mesa-Struktur von vertikalen Leistungstransistoren.
  • 11 zeigt anhand eines Leistungstransistors mit vertikalem Kanal eine weitere Ausführungsform.
  • 12 zeigt eine weitere Ausführungsform mit einer vergrabenen Drain-Zone, die über ein Anschlussgebiet von der Oberseite her kontaktiert wird.
  • 13 zeigt anhand eines Leistungstransistors mit lateralem Kanal und teilweise vertikalem Stromfluss eine weitere Ausführungsform.
  • 14A bis 14D zeigen einzelne Verfahrensschritte zur Herstellung eines Halbleiterbauelements mit einem Dotierstoffminimum im zweiten Halbleitergebiet.
  • 15 zeigt den Zusammenhang zwischen der Dotierstoffkonzentration in der Nähe des Übergangs zwischen zweitem und dritten Halbleitergebiet und der Durchbruchsspannung.
  • 16 zeigt ein Dotierungsprofil einer Kompensationsdotierung mit einem Maximum im zweiten Halbleitergebiet.
  • 17A und 17B zeigen einzelne Verfahrensschritte eines weiteren Verfahrens zur Herstellung eines Halbleiterbauelements.
  • 18A und 18B zeigen einzelne Verfahrensschritte eines weiteren Verfahrens zur Herstellung eines Halbleiterbauelements.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Nachfolgend sollen einige Ausführungsformen erläutert werden. Dabei sind gleiche strukturelle Merkmale in den Figuren mit gleichen Bezugszeichen gekennzeichnet. Im Rahmen der vorliegenden Beschreibung soll unter „lateral” bzw. „laterale Richtung” eine Richtung bzw. Ausdehnung verstanden werden, die parallel zur lateralen Ausdehnung eines Halbleitermaterials bzw. Halbleiterkörpers verläuft. Typischerweise liegt ein Halbleiterkörper als dünner Wafer bzw. Chip vor und umfasst zwei auf gegenüberliegende Seiten befindliche Flächen, von denen eine Fläche als Hauptfläche bezeichnet wird. Die laterale Richtung erstreckt sich damit parallel zu diesen Oberflächen. Im Gegensatz dazu wird unter dem Begriff „vertikal” bzw. „vertikale Richtung” eine Richtung verstanden, die senkrecht zur Hauptfläche und damit zur lateralen Richtung verläuft. Die vertikale Richtung verläuft daher in Dickenrichtung des Wafers bzw. Chips.
  • Die Ausführungsformen werden überwiegend anhand von n-Kanal-Leistungstransistoren beschrieben. Die Ausführungsformen sind jedoch nicht darauf beschränkt und können auch als p-Kanal-Leistungstransistoren ausgebildet werden. Weitere mögliche Ausführungsformen umfassen Dioden, Bipolartransistoren und IGBTs. Die Erfindung ist daher nicht auf Leistungstransistoren beschränkt.
  • Die in den Figuren gezeigten Strukturen sind nicht maßstabsgetreu gezeichnet, sondern dienen nur dem besseren Verständnis der Ausführungsformen.
  • 1 zeigt anhand eines vertikalen Feldeffekt-Leistungstransistors ein Halbleiterbauelement mit einem Halbleiterkörper 50 mit einem ersten Halbleitergebiet 1, einem zweiten Halbleitergebiet 2 und einem dritten Halbleitergebiet 3. Das erste und zweite Halbleitergebiet 1 und 2 sind vom ersten Leitungstyp und im vorliegenden Fall n-leitend. Das dritte Halbleitergebiet 3 ist dagegen vom zum ersten Leitungstyp komplementären zweiten Leitungstyp und im vorliegenden Fall p-leitend. An der Grenzfläche zwischen n-leitendem zweiten Halbleitergebiet 2 und p-leitendem dritten Halbleitergebiet 3 bildet sich somit ein pn-Übergang 5 aus. Der Übergang zwischen erstem Halbleitergebiet 1 und zweitem Halbleitergebiet 2 wird dagegen als nn+-Übergang 6 bezeichnet. Sofern das erste und zweite Halbleitergebiet 1, 2 dagegen p-leitend sind, handelt es sich bei diesem Übergang um einen pp+-Übergang. Bei dem pn-Übergang 5 handelt es sich um einen gleichrichtenden Übergang, während nn+ und pp+-Übergang keine gleichrichtende Übergänge sind.
  • In der vorliegenden Ausführungsform besteht der Halbleiterkörper 50 aus Silizium. Andere Materialien wie beispielsweise Siliziumkarbid (SiC) oder Verbindungshalbleiter sind ebenfalls geeignet.
  • Das erste Halbleitergebiet 1 weist im Vergleich zum zweiten Halbleitergebiet 2 eine deutlich höhere Dotierstoffkonzentration auf, wobei das erste Halbleitergebiet 1 typischerweise eine im Wesentlichen konstante n+-Dotierung aufweist. Der Unterschied der Dotierstoffkonzentration zwischen erstem Halbleitergebiet 1 und zweitem Halbleitergebiet 2 kann dabei mehr als eine Größenordnung und typischerweise zwei bis drei Größenordnungen betragen.
  • Im Gegensatz dazu weist das zweite Halbleitergebiet 2 eine inhomogene Dotierung auf und hat ein Minimum zwischen dem nn+-Übergang 6, der hier den ersten Übergangsbereich darstellt, und dem pn-Übergang 5, der hier den zweiten Übergangsbereich darstellt. Das Minimum ist sowohl vom nn+-Übergang 6 als auch vom pn-Übergang 5 beabstandet, beispielsweise etwa 5%–50% vom pn-Übergang 5 bzw. 50%–95% vom nn+-Übergang 6. In einer Ausführungsform ist das Minimum etwa 10%–30% vom pn-Übergang 5 bzw. 70%–90% vom nn+-Übergang 6 entfernt. Die Prozentangaben beziehen sich dabei auf die Dicke des zweiten Halbleitergebiets 2 in vertikaler Richtung, wobei die Dicke auf 100% gesetzt wird. Die Dicke des zweiten Halbleitergebiets 2 in vertikaler Richtung liegt etwa zwischen 0,5 μm und 20 μm und insbesondere zwischen 1 μm und 8 μm. Das Minimum kann daher etwa in der zum dritten Halbleitergebiet 3 weisenden Hälfte des zweiten Halbleitergebiets 2 angeordnet sein. Bei vergleichsweise dickem zweitem Halbleitergebiet 2 kann das Minimum sogar im zum dritten Halbleitergebiet 3 weisenden oberen Drittel des zweiten Halbleitergebiets 2 angeordnet sein. Das Halbleitergebiet 2 weist dabei im Bereich des Minimums seine geringste Dotierstoffkonzentration auf. Dieses Minimum bildet damit ein Hauptminimum bzw. ein globales Minimum.
  • Es ist auch möglich, wenn das zweite Halbleitergebiet 2 im Bereich zwischen pn-Übergang 5 und nn+-Übergang 6 ein weiteres (lokales) Minimum aufweist. Ausgehend vom Minimum (Hauptminimum) steigt typischerweise die Dotierstoffkonzentration sowohl zum nn+-Übergang 6 als auch zum pn-Übergang 5 zumindest abschnittsweise oder insgesamt an. Im Bereich der jeweiligen Übergänge 5, 6 bzw. in deren unmittelbarer Nähe weist das zweite Halbleitergebiet 2 eine höhere Dotierstoffkonzentration als in seinem Minimum (Hauptminimum) auf. In einer Ausführungsform nimmt daher die Dotierstoffkonzentration ausgehend vom nn+-Übergang 6 (erster Übergangsbereich) bis zum Minimum im Wesentlichen monoton ab und nimmt vom Minimum bis zum pn-Übergang 5 (zweiter Übergangsbereich) im Wesentlichen monoton zu. Dieser Verlauf der Dotierstoffkonzentration ist schematisch rechts neben der Struktur des Halbleiterbauelelements in 1 gezeigt. Dabei sind dort die Profile der Dotierstoffkonzentrationen vom ersten, zweiten und dritten Halbleitergebiet 1, 2, 3 entlang einer durch die gestrichelte Linie AA' angedeuteten geraden Verbindungslinie gezeigt. Kurve 8 veranschaulicht dabei das n-Dotierungsprofil, während Kurve 10 das p-Dotierungsprofil zeigt.
  • Die n-Dotierstoffkonzentration fällt im Bereich des nn+-Übergangs 6 ausgehend von der relativ hohen Konzentration im ersten Halbleitergebiet 1 steil ab, bis sie an einem Punkt 12 in einen eher flachen Verlauf übergeht. Punkt 12 deutet etwa das Ende des nn+-Übergangs an, der auch als Substratausläufer bezeichnet wird. Die n-Dotierstoffkonzentration fällt dann im Mittel weiter bis zum Minimum 14 ab und nimmt dann ausgehend vom Minimum 14 im Mittel bis zum pn-Übergang 5 wieder zu. Die n-Dotierstoffkonzentration steigt im dritten Halbleitergebiet 3 weiterhin allmählich an, dort jedoch als Hintergrund-Dotierung, da dort die p-Dotierung 10 überwiegt. Am Übergang des dritten Halbleitergebiets 3 zu einem vierten Halbleitergebiet 4 nimmt die n-Dotierung wieder stark zu und ist im vierten Halbleitergebiet 4 die vorherrschende Dotierung, das heißt, das vierte Halbleitergebiet ist ebenfalls wieder n-leitend. Die Dotierstoffprofile sind hier schematisch relativ glatt und monoton dargestellt. Da die Dotierung jedoch durch unterschiedliche Verfahren, beispielsweise Implantation oder In-situ-Dotierung eingestellt werden kann, kann der Verlauf auch stufenartig und eher ungleichmäßig sein. Unabhängig vom konkreten lokalen Verlauf kann die Dotierstoffkonzentration im zweiten Halbleitergebiet ausgehend vom Minimum 14 sowohl zum pn-Übergang 5 als auch zum nn+-Übergang 6 im Mittel kontinuierlich. zunehmen und ist im Bereich dieser Übergänge höher als im Minimum 14. Mit anderen Worten, der Verlauf der Dotierstoffkonzentration im zweiten Halbleitergebiet 2 kann in etwa V-förmig sein.
  • Das Profil der Dotierstoffkonzentration bezieht sich auf die Konzentration des Dotierstoffs vom ersten Leitungstyp, bei dem es sich um die Majoritätsladungsträger im zweiten Halbleitergebiet handelt. In der vorliegenden Ausführungsform ist dies ein n-Dotierstoff. Die Konzentration des n-Dotierstoffs bzw. der festen n-Störstellen weist daher im zweiten Halbleitergebiet ein entsprechendes Minimum auf.
  • Die gleiche Wirkung, die sich mit einem Minimum der festen Majoritätsladungsträgerstörstellen erreichen lässt, kann auch dadurch erreicht werden, dass im zweiten Halbleitergebiet zusätzlich eine Kompensationsdotierung vom zweiten Leitungstyp eingebracht wird, d. h. es werden zusätzlich zu den festen Störstellen vom ersten Leitungstyp feste Störstellen vom zweiten Leitungstyp gebildet. Die Dotierstoffkonzentration vom ersten Leitungstyp kann dann beispielsweise auch konstant gehalten werden oder vom ersten Halbleitergebiet (von unten) zum dritten Halbleitergebiet (nach oben) kontinuierlich zunehmen. Durch die ein Maximum aufweisende Kompensationsdotierung wird die Wirkung der festen Störstellen vom ersten Leitungstyp insbesondere im Bereich des Maximums abgeschwächt. Die Kompensationsdotierung wird so in das zweite Halbleitergebiet eingebracht, dass sich das Maximum etwa dort befindet, wo auch das Minimum ausgebildet worden wäre. Eine Kombination von Minimum in der Dotierstoffkonzentration vom ersten Leitungstyp und Kompensationsdotierung ist ebenfalls möglich.
  • Ein Beispiel eines Profils einer Kompensationsdotierung ist in 16 gezeigt. Dabei kann das Profil ebenfalls entlang der in 1 gezeigten Linie AA' verlaufen. Mit 82 ist in 16 das Profil der Dotierstoffkonzentration vom ersten Leitungstyp (im vorliegenden Ausführungsbeispiel n-leitend) bezeichnet. Im Bereich des zweiten Halbleitergebiets 2 fällt die Dotierstoffkonzentration in Richtung zum dritten Halbleitergebiet 3 ohne Ausbildung eines Minimums leicht ab. Mit 84 ist das Profil der Dotierstoffkonzentration vom zweiten Leitungstyp bezeichnet, das zur Ausbildung des dritten Halbleitergebiets 3 führt. Kurve 84 entspricht daher der Kurve 10 in 1. Zusätzlich ist eine Kompensationsdotierung 83 vom zweiten Leitungstyp in das zweite Halbleitergebiet 2 eingebracht. Die Kompensationsdotierung 83 weist ein Maximum auf, das jeweils vom nn+-Übergang 6 und pn-Übergang 5 beabstandet ist. Das Maximum 85 kann in der zum dritten Halbleitergebiet 3 weisenden Hälfte des zweiten Halbleitergebiets 2 angeordnet sein und insbesondere im oben angegebenen Bereich, wo alternativ das Minimum ausgebildet worden wäre. Die Dotierstoffkonzentration der Kompensationsdotierung ist, wie aus 16 erkennbar, im zweiten Halbleitergebiet 2 geringer als die Dotierstoffkonzentration vom ersten Leitungstyp. Es versteht sich von selbst, dass die weiter unten beschriebenen Ausführungsformen ebenfalls eine Kompensationsdotierung ohne Ausbildung eines Minimums im Dotierungsprofil vom ersten Leitungstyp aufweisen können.
  • Die Dotierstoffkonzentration (Dotierstoffkonzentration vom ersten Leitungstyp) im zweiten Halbleitergebiet 2 kann in der Nähe des pn-Übergangs 5 bzw. am pn-Übergang 5 größer als 2·1016 cm–3 und insbesondere größer als 5·1016 cm–3 sein. In einer Ausführungsform kann die Dotierstoffkonzentration im Bereich des pn-Übergangs 5 oder am pn-Übergang 5 sogar größer als 8·1016 cm–3 sein. Eine derart hohe Dotierung des zweiten Halbleitergebiets 2 zum pn-Übergang 5 hin verbessern die Avalanchefestigkeit deutlich. Dagegen kann die Dotierstoffkonzentration im zweiten Halbleitergebiet 2 in der Nähe des nn+-Übergangs 6 bzw. am nn+-Übergang 6 größer als 1·1017 cm–3 sein. Die Ausdehnung des nn+-Übergangs 6 ist dabei durch die vergleichsweise hohe Dotierstoffkonzentration im ersten Halbleitergebiet bestimmt, die zu einem ”Ausläufer”, d. h. steilem Abfall, führt. ”Am” oder ”in der Nähe des nn+-Übergangs” bedeutet daher angrenzend and den Ausläufer, d. h. etwa am Punkt 12 der Kurve 8. Die Dotierstoffkonzentration im Minimum 14 liegt etwa zwischen 7·1015 cm–3 und 1·1017 cm3. Sofern im Minimum 14 die Dotierstoffkonzentration etwa 1017 cm–3 beträgt, weist die Dotierstoffkonzentration in der Nähe der Übergänge 5 und 6 entsprechend höhere Werte auf. Das erste Halbleitergebiet 1 kann dagegen etwa auf 1019 cm–3 bis einige 1020 cm–3 dotiert sein.
  • Die Kompensationsdotierung kann an ihrem Maximum eine Dotierstoffkonzentration aufweisen, die bis zu etwa 90% der Dotierstoffkonzentration vom ersten Leitungstyp beträgt. Beispielsweise kann die Dotierstoffkonzentration vom ersten Leitungstyp weitgehend konstant sein und etwa zwischen 1·1016 cm–3 und 1·1017 cm–3 betragen. Die Kompensationsladung kann dann an ihrem Maximum eine Konzentration zwischen 1·1015 cm–3 und 9·1016 cm–3 aufweisen.
  • In der in 1 gezeigten Ausführungsform erstreckt sich der Halbleiterkörper 50 in lateraler Richtung, das heißt, in 1 von rechts nach links. 1 zeigt nur einen Ausschnitt und der Halbleiterkörper 50 setzt sich weiter nach links bzw. rechts fort. Das erste, zweite und dritte Halbleitergebiet 1, 2, 3 sind im Halbleiterkörper 50 in Bezug auf dessen laterale Erstreckung in dieser Reihenfolge übereinander angeordnet. Das erste Halbleitergebiet 1 wird dabei typischerweise von einem monokristallinen Halbleitergrundkörper 51 gebildet, auf dessen einer Oberseite eine Epitaxieschicht 20 aufgebracht ist. In der Epitaxieschicht 20 sind das erste, zweite und dritte Halbleitergebiet 1, 2 und 3 ausgebildet. Der Halbleiterkörper 50 umfasst damit den Halbleitergrundkörper 51 sowie die Epitaxieschicht 20. An einer ersten Oberfläche 22 weist der Halbleiterkörper 50 zumindest zwei Grabenstrukturen 30 auf, die im Wesentlichen senkrecht zur ersten Oberfläche 22 verlaufen und sich von der ersten Oberfläche 22 durch das dritte Halbleitergebiet 3 zumindest bis in das zweite Halbleitergebiet 2 erstrecken. Zwischen den Grabenstrukturen 30 verbleibt dabei eine Mesa-Struktur 40. Die beiden Grabenstrukturen sind beispielsweise in 6A und 6B gezeigt.
  • Die Grabenstrukturen 30 können, bei Draufsicht auf die erste Oberfläche 22, zum Beispiel als Streifenstrukturen, als regelmäßig angeordnete Rechtecke mit mehr oder weniger abgerundeten Ecken oder als Gitterstrukturen ausgebildet sein.
  • In jeder Grabenstruktur 30 ist beispielsweise eine Elektrodenstruktur 34 angeordnet, die gegenüber dem Halbleiterkörper 50 und den darin ausgebildeten Halbleitergebieten durch zumindest eine dielektrische Schicht 36 isoliert ist. Bei der Elektrodenstruktur 34 kann es sich, wie beispielsweise bei der Ausführungsform in 1 gezeigt, um eine Gateelektrode 35 handeln. Im Bereich des dritten Halbleitergebiets 3 ist die dielektrische Schicht 36 vergleichsweise dünn ausgeführt und übernimmt dort die Funktion eines Gatedielektrikums 38 zwischen Gateelektrode 35 und drittem Halbleitergebiet 3. Im Bereich des zweiten Halbleitergebiets 2 ist die dielektrische Schicht 36 dagegen erheblich dicker ausgeführt und übernimmt dort die Funktion eines Feldoxids 39. Die Elektrodenstruktur 34 erstreckt sich in dieser Ausführungsform bis zum ersten Halbleitergebiet 1 und dient im Bereich des ersten und zweiten Halbleitergebietes 1 und 2 als Feldplatte 37. Die dielektrische Schicht 36 kann aus einem Material bzw. aus Materialkombinationen bestehen. Typischerweise wird ein isolierendes Oxid, beispielsweise Siliziumoxid, verwendet. Zur Herstellung von Gatedielektrikum 38 und Feldoxid 39 können jedoch auch unterschiedliche Materialien verwendet werden. Das Feldoxid kann, in vertikaler Richtung gesehen, auch sehr langsam in seiner Dicke anwachsen, so dass die vollständige Dicke erste im Bereich des Grabenbodens 32 erreicht wird.
  • Im Halbleiterkörper 50, und insbesondere im dritten Halbleitergebiet 3, ist ein n+-dotiertes viertes Halbleitergebiet 4 angeordnet, das vom zweiten Halbleitergebiet 2, hier vertikal, beabstandet ist. Das vierte Halbleitergebiet 4 sitzt typischerweise an einer ersten Oberfläche 22 des Halbleiterkörpers 50, reicht lateral bis zu den Grabenstrukturen 30 heran und bildet typischerweise das Source-Gebiet (Source-Zone) des Leistungstransistors. Zwischen dem vierten Halbleitergebiet 4 und dem dritten Halbleitergebiet 3 bildet sich ebenfalls ein pn-Übergang 18 heraus. Der pn-Übergang 5 wird in Sperrrichtung betrieben wird. Dagegen sind das dritte Halbleitergebiet 3 und das Source-Gebiet 4 typischerweise kurzgeschlossen, so dass der pn-Übergang 18 überbrückt ist. Das dritte Halbleitergebiet 3 wird typischerweise als Body-Gebiet bezeichnet. Das Halbleitergebiet 2 stellt dagegen eine Driftstrecke (Drift-Zone) zwischen dem Body-Gebiet 3 und dem als Substrat (Halbleitergrundkörper 51) bzw. Drain-Gebiet (Drain-Zone) bezeichneten ersten Halbleitergebiet 1 dar. Im dritten Halbleitergebiet bzw. Body-Gebiet 3 wird bei Anlegen einer geeigneten Spannung an die Gateelektrode 35 ein Kanal 52 ausgebildet, der hier durch senkrecht verlaufende, dünne Striche in der Nähe der Grabenstrukturen 30 angedeutet ist. Ein fünftes Halbleitergebiet 26, bei dem es sich typischerweise um ein hochdotiertes p-leitendes Body-Anschlussgebiet handelt, ist ebenfalls an der ersten Oberfläche 22 des Halbleiterkörpers 50 im dritten Halbleitergebiet 3 ausgebildet. Body-Anschlussgebiet 26 sowie Source-Gebiet 4 werden über eine auf der ersten Oberfläche 22 sitzende Metallisierung 24 kontaktiert. Ein zugehöriger Source-Anschluss S ist in 1 gezeigt. Die Elektrodenstruktur 34 wird über einen Gate-Anschluss G kontaktiert, wobei die Elektrodenstruktur 34 gegenüber der Metallisierung 24 durch ein Isolationsgebiet 54 isoliert ist. Ein Rückseitenkontakt 56 sitzt auf einer Rückseite 16 (zweite Oberfläche) des Halbleiterkörpers 50 bzw. des Halbleitergrundkörpers 51 und stellt hier eine Drainseitige Kontaktierung dar, die mit einem Drain-Anschluss D verbunden ist.
  • Durch die Ausbildung eines Dotierstoffkonzentrationsminimums im zweiten Halbleitergebiet wird die Avalanchefestigkeit bei gleichzeitiger Verbesserung des spezifischen Widerstandes erhöht. Dies wirkt sich besonders günstig bei Feldplattengrabentransistoren aus, wie sie beispielhaft in 1 bis 6B und 11 bis 13 gezeigt sind. In einer Ausführungsform ist daher das Minimum einerseits zwischen den Grabenstrukturen 30 und andererseits zwischen pn-Übergang 5 und Substratausläufer bzw. Boden der Grabenstrukturen 30, d. h. oberhalb des Bodens der Grabenstrukturen, angeordnet. Die Avalanchefestigkeit wird insbesondere bei einer vergleichsweise geringen Weite der Mesa-Struktur 40 im Vergleich zur Breite der Grabenstrukturen 34 bei gleichzeitiger Optimierung des spezifischen Einschaltwiderstandes Ron·A verbessert. In 6A sind die Weite WMesa der Mesa-Struktur 40, die Breite DGraben der Grabenstruktur 34 sowie die Dicke dFeldoxid der dielektrischen Sicht 36 im Bereich des Feldoxids 39 angedeutet. Bei einer Ausführungsform gilt WMesa < 1,5·DGraben. In anderen Ausführungsformen kann WMesa < 1·DGraben oder sogar WMesa < 0,5·DGraben gelten. Weiterhin kann die dielektrische Schicht 36 im Bereich des zweiten Halbleitergebiets 2, wo sie als Feldoxid 39 wirkt, eine Dicke dFeldoxid aufweisen, so dass WMesa < 3·dFeldoxid gilt. Durch die vergleichsweise geringe laterale Ausdehnung der Mesa-Struktur 40 zwischen benachbarten Grabenstrukturen 34 lassen sich die Eigenschaften des Leistungstransistors noch stärker optimieren.
  • Die Grabenstrukturen 30 können sich in vertikaler Richtung über mehr als die Hälfte der vertikalen Ausdehnung der Drift-Zone 2 erstrecken, d. h. die Grabenstrukturen 30 durchsetzen den überwiegenden Teil der Drift-Zone 2. Es ist weiterhin möglich, dass der Abstand d1 (3) des Grabenbodens 32 vom ersten Halbleitergebiet (Drain-Gebiet) 1 kleiner oder gleich der gesamten Weite WMesa der Mesa-Struktur 40 und insbesondere kleiner gleich der halben Weite der Mesa-Struktur 40 ist. Dies verbessert die Wirkung der Feldplatten 37 auf die unterhalb der Grabenstrukturen 30 verbleibende Drift-Zone 2, verschiebt einen möglichen Avalanchedurchbruchsort weiter in Richtung Drain-Gebiet 1 und erniedrigt den spezifischen Einschaltwiderstand Ron·A bei gegebener Durchbruchsspannung.
  • Die vertikale Ausdehnung der Drift-Zone 2 hängt unter anderem von der gewählten Spannungsklasse (maximale Sperrspannung) des Leistungstransistors ab. Beispielsweise kann die Drift-Zone bei einer Spannungsklasse von 20 V eine Ausdehnung von etwa 0,5 µm bis 2 µm und bei einer Spannungsklasse von 200 V etwa 10 µm bis 20 µm aufweisen. Diese Werte gelten für Silizium als Halbleitermaterial. Bei anderen Materialien, wie beispielsweise SiC, muss die Drift-Zone entsprechend angepasst sein.
  • Die Mesa-Struktur 40 kann eine Weite WMesa zwischen etwa 100 nm und 10 µm und insbesondere zwischen 200 nm und 5 µm aufweisen. Typische Werte liegen häufig im Bereich von 0,3 µm bis 2 µm.
  • Bei einem Feldplattengrabentransistor, wie beispielsweise in 1 gezeigt, weist der Verlauf der elektrischen Feldstärke typischerweise 2 Maxima auf. Ein simulierter Verlauf der elektrischen Feldstärkeverteilung entlang einer vertikalen Verbindungslinie zwischen Body-Gebiet 3 und Substrat 1 ist in 10 dargestellt, wobei rechts der Übergang zum Substrat 1 und links der Übergang zum Body-Gebiet 3 ist. Der Simulation wurden dabei die in 7A, und 7B gezeigten Dotierungsprofile zu Grunde gelegt. Ein erstes Maximum 64 liegt dabei im Bereich des pn-Übergangs 5, das heilt, am Übergang von Body-Gebiet 3 zu Drift-Zone 2. Typischerweise liegt das erste Maximum 64 in der Nähe einer Stufe 58 am Übergang zwischen Gatedielektrikum 38 und Feldoxid 39. Ein zweites Maximum 65 befindet sich typischerweise im Bodenbereich der Grabenstrukturen 34. Kurve 62 zeigt den Verlauf der elektrischen Feldstärkeverteilung bei niedrigen Stromdichten, während Kurve 63 den Verlauf bei hohen Stromdichten darstellt. Deutlich erkennbar ist die Verschiebung der Maxima, die hier durch Pfeile gekennzeichnet ist, bei Zunahme der Stromdichte. Zum Vergleich ist die elektrische Feldstärkeverteilung in Kurve 60 bei niedriger Stromdichte und in Kurve 61 bei hoher Stromdichte für den Fall dargestellt, dass in der Drift-Zone 2 kein Minimum ausgebildet ist. Mit zunehmender Stromdichte im Avalanchemodus bewirken die Avalanchegenerierten Ladungsträger eine Kompensation der Hintergrunddotierung in der Raumladungszone des pn-Übergangs 5 und damit eine Umverteilung des elektrischen Feldes. Die dabei über dem Leistungstransistor abfallende Spannung steigt mit zunehmender Stromdichte.
  • Diese Situation ist in 8A und 8B gezeigt, wobei 8A für den Fall ohne Minimum in der Drift-Zone und 8B für den Fall mit Minimum in der Drift-Zone gilt. Die in 8A bzw. 8B gezeigten Simulationen lassen sich, ohne sich einschränken zu wollen, wie folgt verstehen. Mit steigendem Strom IDrain nimmt die Spannung VDrain zu, wie an dem von unten links leicht ansteigenden Ast zu sehen ist. Bei Erreichen der kritischen Feldstärke steigt der Strom aufgrund der Avalanchegenierten Ladungsträger sehr stark an. Diese Situation wird durch den nahezu senkrecht nach oben verlaufen Abschnitt dargestellt. Durch die Zunahme der freien Ladungsträger, insbesondere durch die Avalachegenierten Ladungsträger, erreicht die Dichte der freien Ladungsträger Werte, die vergleichbar mit der Dichte der Hintergrunddotierung ist oder diese sogar übersteigt. Die Netto-Ladungsdichte wird daher zunehmend durch die freien Ladungsträger bestimmt und führt zu einer Kompensation der Hintegrunddotierung. Dadurch ändert sich die Verteilung des elektrischen Feldes, die 10 zeigt. Die Zunahme der Stromdichte führt zunächst zu einem Ansteigen des Hauptmaximums, wodurch die Durchbruchsspannung ansteigt, dann bei weiterer Zunahme der Stromdichte jedoch zu einer Änderung der Maxima relativ zueinander, so dass das bisher kleinere Maximum stärker als das bisherige Hauptmaximum wird. Dieses Phänomen wird als ”Feldumklappen” bezeichnet, da gleichzeitig auch die über dem Bauteil anliegende Maximalspannung, die sich als Integral über die Feldstärke ergibt, bei zunehmenden Stromdichten wieder verringert. Dadurch verringert sich die Durchbruchsspannung, was zu einem Versagen des Bauteils führt. In 8A und 8B ist die Verringerung der Durchbruchsspannung an der ersten nach rechts weisenden ”Nase” zu erkennen.
  • Zusätzlich zu diesem Phänomen ist es möglich, dass im Bereich der ”Nase” der parasitäre Bipolartransistor, der jedem Feldeffekt-Transistor inhärent ist, zündet. Dabei werden aus dem Source-Gebiet 4, deren pn-Übergang 18 zum Body-Gebiet 3 in Vorwärtsrichtung betrieben wird, Minoritätsladungsträger in das Body-Gebiet 3 injiziert, die zu einem Stromfluss durch den in Sperrrichtung zwischen Body-Gebiet 3 und Drain-Gebiet 1 betriebenen pn-Übergang 5 beitragen. Dabei bildet das Source-Gebiet 4 den Emitter, das Body-Gebiet 3 die Basis und die Drift-Zone 2 den Kollektor des parasitären Bipolartransistors.
  • Der parasitäre Bipolartransistor hat einen positiven Temperaturkoeffizienten, so dass bei hohen Strömen und damit hohen Temperaturen auf Grund der Verlustleistung der parasitäre Bipolartransistor einen zunehmend geringeren elektrischen Widerstand aufweist und somit höhere Ströme fließen können. Feldeffekt-Leistungstransistoren bestehen typischerweise aus vielen einzelnen, parallel verschalteten Zellen. Der parasitäre Bipolartransistor schaltet sich typischerweise bei den „schwächsten” Zellen zuerst ein. Da sich durch das Einschalten des parasitären Bipolartransistors bei diesen Zellen der Widerstand dieser Zellen gegenüber den Zellen, in denen der Bipolartransistor noch nicht angesprungen ist, erniedrigt, fließt durch die Zellen mit eingeschaltetem parasitären Bipolartransistor ein deutlich höherer Strom als durch die anderen Zellen. Dieser Effekt wird auch als Stromfilamentierung bezeichnet. Die dadurch in den ”schwächsten” Zellen erhöhte Stromdichte führt jedoch unweigerlich zum Zerstören dieser Zellen und damit des gesamten Bauelements.
  • Durch das Ausbilden eines Minimums in der Drift-Zone gelingt es, das Einschalten des parasitären Bipolartransistors, das auch als Latchen bezeichnet wird, sowie die Verringerung der Durchbruchsspannung auf Grund des ”Feldumklappens” zu höheren Stromdichten zu verschieben.
  • Aus dem Vergleich der 9A und 9B, die einen Teilausschnitt der 8A und 8B zeigen, ist erkennbar, dass das Einschalten des parasitären Bipolartransistors sowie das Feldumklappen bei Leistungstransistoren mit einem Minimum im Verlauf der Dotierstoffkonzentration in der Drift-Zone 2 zu höheren Stromdichten verschoben ist. Das Einschalten des Bipolartransistors ist in 9A und 9B durch ein Fadenkreuz dargestellt. Der Verlauf der Kennlinie oberhalb dieses Punkts resultiert aus der Simulation, stellt jedoch keinen realen Verlauf dar, da die Bauelemente mit Einschalten des parasitären Bipolartransistors in der Regel zerstört werden. In dem hier simulierten Fall konnte eine Zunahme der Stromdichte um etwa 58% festgestellt werden.
  • Damit stieg der maximale Avalanchestrom pro Zelle um den gleichen Betrag. Die nachfolgende Tabelle gibt einen Überblick über die Simulationsergebnisse an Hand eines Vergleichs zwischen Zellen mit und ohne Minimum im Dotierungsprofil in der Drift-Zone.
    Zellen ohne Minimum in der Drift-Zone Zellen mit Minimum in der Drift-Zone Verbesserung
    Verlauf des Dotierungsprofils in der Drift-Zone Maximum Minimum
    Ubr [V] (Druchbruchsspannung) 100% 115% Erhöhung um 15%
    Ron·A pro Zelle [mΩ mm2] 100% 82% 18% Erniedrigung (oder sogar noch mehr nach Ubr-Abgleich)
    Avalanchestrom pro Zelle [10–4 A] 100% 158% 58% Erhöhung
  • Als günstig hat sich beispielsweise herausgestellt, das Minimum der Dotierstoffkonzentration in der Drift-Zone 2 etwa in der oberen Hälfte zwischen den Grabenstrukturen 30 und dem pn-Übergang 5 sowie dem nn+-Übergang 6 auszubilden. Als günstig hat sich weiterhin herausgestellt, wenn das Minimum oberhalb des Bodens 32 der Grabenstrukturen 30 ausgebildet ist. Ausgehend vom Minimum steigt die Dotierung insbesondere im Bereich der Grabenstrukturen 30 sowohl nach unten zum Substrat 1 als auch nach oben zum Body-Gebiet 3 an. Der Verlauf des Dotierungsprofils bezieht sich dabei auf eine gerade Linie, welche das erste mit dem dritten Halbleitergebiet verbindet. Im Fall von vertikalen Leistungstransistoren verläuft die Verbindungsline vertikal durch die Mesa-Struktur 40 außerhalb der Grabenstrukturen 30.
  • Die Dotierung der Drift-Zone 3 kann so ausgebildet sein, dass sich der Bereich des Minimums lateral zwischen benachbarten Grabenstrukturen 30 erstreckt, nur am Rand (im Bereich der vertikalen Seitenwand der Grabenstruktur 30) oder auch nur in der Mitte (in lateraler Richtung gesehen) einer Mesa-Struktur 40 angeordnet ist. Im letzten Fall nimmt die Dotierstoffkonzentration in lateraler Richtung von der Mesa-Mitte zu den Grabenstrukturen 30 sogar leicht zu. Das Dotierungsprofil der Drift-Zone kann demnach sowohl in lateraler als auch in vertikaler Richtung inhomogen sein. Typischerweise ist das Dotierungsprofil jedoch in lateraler Richtung überwiegend homogen. Die homogene Dotierung in lateraler Richtung resultiert im Wesentlichen aus den verwendeten Herstellungsverfahren, beispielsweise der in-situ Dotierung während der Abscheidung des zweiten Halbleitergebiets 2. Das Dotierungsprofil des zweiten Halbleitergebiets 2 kann damit, allgemein gesprochen, in einer ersten Richtung inhomogen und in einer zur ersten Richtung senkrecht verlaufenden zweiten Richtung im Wesentlichen homogen ausgebildet sein, wobei in erster Richtung ein Dotierstoffkonzentrationsminimum ausgebildet ist.
  • Leistungstransistoren können, wie oben beschrieben, sowohl durch Latchen als auch durch Abnahme der Durchbruchspannung versagen. Beides erfolgt häufig bei sehr ähnlichen Stromdichten, beruht jedoch auf unterschiedlichen Ursachen. Um das Zerstören von Leistungstransistoren sowohl durch Latchen als auch durch Abnahme der Durchbruchspannung gleichzeitig zu verbessern, wird daher, wie hier beschrieben, die Dotierstoffkonzentration in der Drift-Zone 2 sowohl nach oben zum pn-Übergang 5 als auch nach unten zum nn+-Übergang 6 ausgehend von einem Minimum im mittleren Bereich der Drift-Zone 2 angehoben und nimmt entsprechend zu.
  • Die ansteigende Dotierung in Richtung des Substrats 1 (Drain-Richtung) wirkt in der Art eines Feldstopps. Bei niedrigen Strömen wird dabei das elektrische Feld durch die Ausdehnung der Raumladungszone begrenzt. Bei nach unten, das heißt, zum Substrat 1 hin zunehmender Dotierung der Drift-Zone 2 werden immer mehr Avalanchegenerierte Ladungsträger notwendig, um die Nettoladung zu verändern. Die Maxima der elektrischen Feldstärke werden somit noch bei höheren Stromdichten nach unten und nach oben verschoben, so dass der Leistungstransistor bei noch höheren Stromdichten Spannungen aufnehmen kann. Hierdurch wird das ”Feldumklappen” verzögert.
  • Am pn-Übergang wirkt die dort angehobene Dotierung auch dahingehend, dass das elektrische Feld jetzt starker in das Body-Gebiet eindringen muss. Dadurch wird eine Verschiebung der Avalanche-Generation in Richtung des Body-Anschlussgebiets 26 im mittleren Bereich der Mesa-Struktur bewirkt, so dass durch die Löcher weniger Spannungsabfall unter dem Source-Gebiet erzeugen. Dies führt zu einer Erhöhung der Stromdichte, bei welcher der parasitäre Bipolartransistor einschaltet.
  • Ein weiterer Vorteil der angehobenen Dotierung zum Body-Gebiet 3 hin ist eine Verbesserung des Spreading-Widerstands, der die Ausbreitung des Stroms aus dem Kanal auf die Breite der Mesa-Struktur 40 beschreibt. Zusätzlich reduziert die am Grabenboden angehobene Konzentration der Dotierstoffkonzentration den spezifischen Einschaltwiderstand Ron·A. Durch den spezifischen Verlauf der Dotierstoffkonzentration in der Drift-Zone 2 wird eine insgesamt bessere Verteilung der elektrischen Feldstärke erreicht und damit sogar die Durchbruchspannung angehoben. Des Weiteren sind eine Verbesserung der Speicherladung der Inversdiode sowie ein verbessertes Abrissverhalten zu erwarten. Die Verringerung der Speicherladung lässt sich mit Bezug auf 7A und 7B veranschaulichen. Bei Kurve 70 und 72 ist das Verhältnis von p+/n am pn-Übergang sowie das Verhältnis n+/n auf der rechten Seite im Bereich des nn+-Übergangs jeweils größer als bei Kurven 71 und 73. Damit ist eine höhere Emittereffizienz verbunden; auf beiden Seiten wird im Durchlassfall also besser injiziert und mehr Überschussladungsträger in die Drift-Zone 2 geschoben. Die Überschussladungsträger müssen dann beim Abschalten wieder aus der Drift-Zone 2 abgesaugt werden. Durch die angehobene Dotierung in der Drift-Zone 2 wird dagegen das überschwemmte Volumen verkleinert. Die in Drain-Richtung ansteigende Dotierung bewirkt beim Ausräumen von Source-Gebiet 2 in Drain-Richtung ein stetigeres Absenken der gespeicherten Ladung, wodurch das Abrissverhalten verbessert wird.
  • Die Verteilung der Dotierstoffkonzentration, die den in 8A, 8B, 9A, 9B und 10 gezeigten Simulationsergebnissen zu Grunde gelegt wurde, ist in 7A und 7B dargestellt, wobei 7B einen vergrößerten Teilausschnitt (gekennzeichnet durch einen gestrichelten Pfeil in 7A) der 7A darstellt. Die vertikale Ausdehnung vom ersten bis vierten Halbleitergebiet 1, 2, 3 und 4 ist in 7B durch Pfeile angedeutet. Kurve 71 gibt dabei den Verlauf der n-Dotierung mit einem Minimum 14 in der Drift-Zone 2 an. Kurve 70 zeigt dagegen eine n-Dotierung ohne Minimum, im vorliegenden Fall sogar mit einem Maximum in der Drift-Zone 2. Kurven 72 und 73 zeigen die p-Dotierung im Body-Gebiet 3, wobei Kurve 72 zu Kurve 70 und Kurve 73 zu Kurve 71 gehört. In Kurve 71 ist zum Substrat 1 hin sogar ein schwach ausgebildetes Nebenminimum 14' erkennbar.
  • Die Grabenstruktur 30 kann (2), muss sich jedoch nicht, bis zum Substrat 1 erstrecken. Dies ist beispielsweise in 3 und 4 dargestellt. Weiterhin kann die Grabenstruktur 30 eine von der Gateelektrode 35 elektrisch isolierte Feldplatte 37 aufweisen, die dann typischerweise auf Source-Potenzial liegt (3 und 5).
  • In 11 ist eine weitere Ausführungsform eines Halbleiterbauelements dargestellt. Im Gegensatz zu den in 1 bis 4 gezeigten Ausführungsformen sind hier Gateelektrode 35 und Feldplatte 37 in separaten Grabenstrukturen 30, 30' untergebracht, wobei eine Gateelektrode 35 etwa mittig zwischen benachbarten Feldplatten 37 angeordnet ist. Das zweite Halbleitergebiet 2, welches in einer Epitaxieschicht oder einem monokristallinem Halbleitersubstrat angeordnet ist, weist ein Minimum in der Dotierstoffkonzentration auf, das in vertikaler Richtung gesehen etwa in der oberen Hälfte des zweiten Halbleitergebiets 2 ausgebildet ist. Dabei kann sich das Minimum lateral zwischen den Feldplatten 37 erstrecken. Die Lage des Minimums ist in 11 mit 66 angedeutet.
  • 12 zeigt eine weitere Ausführungsform, bei der das Drain-Gebiet 1 als vergrabene Schicht ausgebildet ist. Dazu weist der Halbleiterkörper 51 ein schwach p-dotiertes Halbleitersubstrat 1' auf, in dem das Drain-Gebiet 1 ausgebildet ist. Über einen n+-dotierten Sinker bzw. Drain-Anschlussgebiet 19 kann das vergrabene Drain-Gebiet 1 von der ersten Oberfläche 22 her kontaktiert werden. Oberhalb des Drain-Gebiets 1 sind die Drift-Zone 2, das Body-Gebiet 3 sowie das Source-Gebiet 4 angeordnet. Ebenfalls sind bis in die Drift-Zone reichende Grabenstrukturen 30 vorgesehen, in denen Gateelektroden 35 angeordnet sind. Die Drift-Zone weist hier ebenfalls ein Dotierungsprofil mit Minimum auf.
  • Eine weitere Ausführungsform zeigt 13. Bei dem dort gezeigten Halbleiterbauelement ist die Gateelektrode 35 nicht in einer Grabenstruktur, sondern auf der Oberseite des Halbleiterkörpers 50 angeordnet, so dass ein leitfähiger Kanal 67 in lateraler Richtung im Body-Gebiet 3 ausgebildet wird. Der Stromfluss ist daher in diesem Bereich lateral, geht jedoch in der Drift-Zone 2 in einen vertikalen Stromfluss über, da hier, wie auch beiden in 1 bis 4 gezeigten Ausführungsformen, das Drain-Gebiet 1 unterhalb der Drift-Zone 2 liegt. In Grabenstrukturen 30' sind Feldplatten 37 angeordnet, die über Kontaktierungen 68 mit dem Source-Anschluss S verbunden sind. Die Drift-Zone 2 ist hier ebenfalls in vertikaler Richtung inhomogen dotiert und weist ein Minimum 66 in der oberen Hälfte und, sofern die Drift-Zone 2 eine besonders große vertikale Ausdehnung hat, sogar im oberen Drittel der Drift-Zone 2 auf.
  • Die Ausbildung eines Minimums in der Drift-Zone ist nicht auf die hier beschriebenen Ausführungsformen beschränkt, sondern kann auch bei Leistungstransistoren mit einem anderen Aufbau angewendet werden.
  • Gemäß einer weiteren Ausführungsform weist das zweite Halbleitergebiet 2 in der Nähe zum dritten Halbleitergebiet 3 eine Dotierstoffkonzentration auf, welche die folgende Ungleichung erfüllt: n > 1,13·1017 cm–3·exp(–Vbr/85 V), wobei Vbr die Durchbruchsspannung ist. Diese Ungleichung beschreibt die Dotierstoffkonzentration in Silizium. Die Durchbruchsspannung Vbr kann beispielsweise bei einer Stromdichte von 10 μA/mm2 ermittelt werden. Der Zusammenhang zwischen der Dotierstoffkonzentration, bei des es sich hier um die vom ersten Leitungstyp handelt, ist in 15 gezeigt, wobei auf der Abszisse die Durchbruchsspannung VDS,br (definiert als Durchbruchsspannung zwischen Source und Drain) und auf der Ordinate die Dotierstoffkonzentration aufgetragen ist. Durch die obige Ungleichung wird die Höhe der Dotierstoffkonzentration vom ersten Leitungstyp in der Nähe oder am pn-Übergang zum dritten Halbleitergebiet für eine zu erreichende Durchbruchsspannung vorgegeben. Die obige Ungleichung definiert die Dotierstoffkonzentration insbesondere lediglich im Bereich zwischen 10 V und 200 V und ganz besonders lediglich im Bereich zwischen 20 V und 150 V, d. h. durch obige Ungleichgleichung werden insbesondere nur Halbleiterbauelemente definiert, deren Durchbruchsspannung innerhalb dieser Bereiche liegt.
  • Die hohen Dotierungen bei gegebener Durchbruchsspannung führen insbesondere dazu, dass der parasitäre Bipolartransistor erst bei vergleichsweise hohen Stromdichten zündet. Außerdem reduziert diese Maßnahme den spezifischen Einschaltwiderstand Ron·A.
  • Im Weiteren sollen geeignete Verfahren zur Herstellung eines Halbleiterbauelements mit einem Minimum der Dotierstoffkonzentration in der Drift-Zone beschrieben werden.
  • Allgemein wird ein erstes Halbleitergebiets 1 vom ersten Leitungstyp, ein zweites Halbleitergebiet 2 vom ersten Leitungstyp, das eine geringere Dotierstoffkonzentration als das erste Halbleitergebiet 1 aufweist, und ein drittes Halbleitergebiet 3 vom zum ersten Leitungstyp komplementären zweiten Leitungstyp gebildet. Die Halbleitergebiete werden dabei so gebildet, dass das zweite Halbleitergebiet 2 zwischen erstem und drittem Halbleitergebiet angeordnet ist und mit dem ersten Halbleitergebiet 1 einen ersten Übergangsbereich 5 und mit dem dritten Halbleitergebiet 3 einen zweiten Übergangsbereich 5 bildet. Das zweite Halbleitergebiet 2 wird weiterhin so gebildet, dass es ein inhomogenes Dotierstoffprofil vom ersten Leitungstyp entlang einer geraden Verbindungslinie zwischen erstem und drittem Halbleitergebiet 1 und 3 mit zumindest einem Minimum zwischen erstem und zweitem Übergangsbereich 5 und 6 aufweist, wobei das Minimum vom ersten und zweiten Übergangsbereich 5 und 6 beabstandet ist. Alternativ oder zusätzlich kann im zweiten Halbleitergebiet 2 eine Kompensationsdotierung vom zweiten Leitungstyp mit zumindest einem Maximum zwischen erstem und zweitem Übergangsbereich 5 und 6 gebildet werden, wobei die Kompensationsdotierung am Maximum eine Dotierstoffkonzentration aufweist, die geringer ist als die Dotierstoffkonzentration vom ersten Leitungstyp im zweiten Halbleitergebiet 2.
  • Das inhomogene Dotierstoffprofil vom ersten Leitungstyp kann durch epitaktische Abscheidung einer Halbleiterschicht auf ein Substrat mit geeigneter Variation der zugeführten Dotierstoffe beim Abscheiden und einem optionalen Temperaturschritt eingestellt werden. Bei der epitaktischen Abscheidung der Halbleiterschicht kann auch die Kompensationsdotierung in die Halbleiterschicht eingebracht werden. Dabei kann auf die Bildung eines Minimums im Dotierstoffprofil vom ersten Leitungstyp verzichtet werden.
  • Ebenso ist es möglich, das inhomogene Dotierstoffprofil durch Implantation von Dotierstoffen vom ersten Leitungstyp oder von Protonen in einen Halbleiterkörper auszubilden. Durch Implantation kann ebenfalls die Kompensationsdotierung erzeugt werden.
  • Konkrete Beispiele von Herstellungsverfahren werden nachfolgend mit Bezug auf 14A bis 14D und 17A bis 18B beschrieben.
  • Zunächst wird ein Halbleitergrundkörper 51 aus beispielsweise hoch n-dotiertem monokristallinem Silizium, der nachfolgend das erste Halbleitergebiet 1 bildet, bereitgestellt. Auf den Halbleitergrundkörper 51 wird eine Epitaxieschicht (Halbleiterschicht) 20 aus beispielsweise Silizium aufgewachsen. In der Epitaxieschicht 20 werden nachfolgend das zweite und dritte Halbleitergebiet 2, 3 sowie das vierte und fünfte Halbleitergebiet 4, 5 ausgebildet. Bei der Abscheidung der Epitaxieschicht 20 oder durch geeignete nachfolgende Maßnahmen wird in der Epitaxieschicht 20 ein inhomogenes Dotierungsprofil mit einem Minimum in einem Bereich ausgebildet, der die Drift-Zone (zweites Halbleitergebiet) darstellt.
  • Das inhomogene Dotierungsprofil in der Epitaxieschicht 20 kann beispielsweise durch Variation der Konzentration des bei der Abscheidung zugeführten Dotierstoffs erreicht werden. Die Epitaxieschicht 20 wird damit in-situ dotiert. Für eine n-Dotierung kann eine phosphor-, antimon- oder arsenhaltige Verbindung zugeführt werden; für eine p-Dotierung beispielsweise eine Borhaltige Verbindung. Konkret kann dabei zunächst die Konzentration des zugeführten Dotierstoffs während eines ersten Zeitabschnitts ausgehend von einem Anfangswert kontinuierlich bis auf einen Minimalwert reduziert und dann beispielsweise für einen zweiten Zeitabschnitt auf diesem Minimalwert weitgehend konstant gehalten werden. Nachfolgend kann während eines dritten Zeitabschnitts die Konzentration wieder erhöht werden. Alternativ ist es möglich, auf die Anhebung der Konzentration im dritten Zeitabschnitt zu verzichten und stattdessen nach Fertigstellung der Epitaxieschicht 20 in Verbindung mit einem Ausdiffusionsschritt oder einer Hochenergieimplantation mit einer geeigneten Implantation in die Epitaxieschicht 20 einen Anstieg der Dotierstoffkonzentration herbeizuführen. Da in nachfolgenden Schritten in oberen Bereichen der Epitaxieschicht 20 das dritte Halbleitergebiet (Body-Gebiet) 3 ausgebildet wird, beziehen sich die ersten bis dritten Zeitabschnitte auf den Zeitraum bei der Abscheidung der Epitaxieschicht 20, in welchem der untere Bereich der Epitaxieschicht 20 gebildet wird, der nachfolgend die Drift-Zone 2 definiert. Der Bereich der Epitaxieschicht 20, in dem das Body-Gebiet 3 sowie das Source-Gebiet 4 und das Body-Anschlussgebiet 26 ausgebildet werden, wird dagegen in einem sich an den dritten Zeitabschnitt anschließenden vierten Zeitabschnitt abgeschieden. Im vierten Zeitabschnitt wird die Konzentration des zugeführten Dotierstoffs typischerweise konstant gehalten. Um eine geeignete Dotierstoffkonzentration im Oberflächenbereich für einen Randabschluss zur Verfügung zu stellen, kann die Dotierstoffkonzentration auch abgesenkt oder angehoben werden. Die oben beschriebene Implantation, die auch als Verstärkungsimplantation bezeichnet wird, wird daher so ausgeführt, dass Dotierstoff etwa in den Übergangsbereich zwischen Drift-Zone 2 und Body-Gebiet 3 oder etwas unterhalb des nachfolgend zu bildenden Body-Gebiets 3 eingebracht wird. In diesem Bereich bildet sich später der pn-Übergang 5 heraus. Diese Prozessführung hat den Vorteil, dass sich damit die Ausdehnung des Body-Gebiets 3 und damit des Kanals besser definieren lässt. Unter Verwendung einer Maske kann die Verstärkungsimplantation auch selektiv nur in ausgewählten Bereichen erfolgen. Damit können beispielsweise das Zellenfeld und der Chiprand eines Leistungstransistors unterschiedlich behandelt werden. Beispielsweise ist es so möglich, entsprechend niedrig dotierte Oberflächenbereiche am Chiprand herzustellen.
  • Die Dotierstoffkonzentration kann auch stufenweise variiert werden. Durch anschließende Ofenprozesse entsteht aus dem stufenförmigen Profil ein geglättetes Profil.
  • Die Lage des in späteren Schritten erzeugten pn-Übergangs 5 sowie die Lage des Minimums 66 sind in 14A angedeutet, ebenso die Ausdehnung der Drift-Zone 2.
  • Alternativ ist es möglich, die Konzentration des zugeführten Dotierstoffs lediglich während eines ersten Zeitabschnitts oder währende der gesamten Abscheidung zu reduzieren und dann weiter konstant zu lassen. Nachfolgend (14B) werden dann Gräben 80 in die Epitaxieschicht 20 und optional teilweise in das Halbleitergrundssubstrat 51 geätzt. Die freiliegende Oberfläche 22 sowie die freiliegende Oberfläche in den Gräben 80 werden nachfolgend thermisch oxidiert. Dadurch wird eine Oxidschicht 81 gebildet, welche die dielektrische Schicht 36 darstellt. Im unteren Bereich der Gräben wird die Oxidschicht 81 dicker ausgeführt. Dies lässt sich beispielsweise durch eine zweistufige Prozessführung erreichen. Durch die Oxidation der freiliegenden Oberflächenbereiche wird Dotierstoff aus diesen Bereichen ausgetrieben oder segregiert. Die segregierten Dotierstoffe diffundieren auf Grund der hohen Temperaturen beim Oxidieren in die Epitaxieschicht 20 hinein und führen dort zu einer Erhöhung der Dotierstoffkonzentration. Dadurch wird im Bereich der Drift-Zone 2 der Anstieg der Dotierstoffkonzentration zum Bereich des späteren Body-Gebiets 3 bzw. der Oberfläche 22 ausgebildet. Gleichzeitig diffundiert der Dotierstoff von den Gräben 80 lateral in die Epitaxischicht 20, so dass hiermit auch in lateraler Richtung ein inhomogenes Dotierstoffprofil ausgebildet wird. Weitere nachfolgende Temperaturschritte, beispielsweise zur Ausbildung des Source-Gebiets 4 und des Body-Anschlussgebiets 26, tragen ebenfalls zur Segregation bei. Genauer kann eine das Dotierungsprofil dominierende Segregation dadurch erzeugt werden, dass zunächst im gesamten Graben und an der Oberfläche ein dickes Oxid mit der Dicke des Oxids am Grabenboden aufgewachsen wird, welches im oberen Bereich des Grabens und an der Oberfläche wieder entfernt wird. Anschließend wird das Gateoxid aufgewachsen, wodurch sich die Segregation noch verstärken lässt.
  • Die Variation der Dotierstoffkonzentration kann im ersten Zeitabschnitt beispielsweise ausgehend von etwa 2·1017 cm–3 bis auf einen Wert zwischen etwa 7·1015 cm–3 und 1·1016 cm–3 reduziert werden. Die Dauer des ersten Zeitabschnitts wird beispielsweise so gewählt, dass im ersten Zeitabschnitt eine Teilschicht aufwächst, die bis etwa Mitte der zu bildenden Drift-Zone reicht. Im zweiten Zeitabschnitt, der zu einer etwa 1,5 µm dicken Teilschicht führt, verbleibt die Konzentration beispielsweise auf einem konstanten Niveau zwischen etwa 7·1015 cm–3 und 1·1016 cm–3. Im dritten Zeitabschnitt kann dann eine Teilschicht mit einer Dicke von etwa 1,5 µm bis etwa 2 µm und mit einer Dotierstoffkonzentration von beispielsweise etwa 4·1016 cm–3 bis etwa 6·1016 cm–3 ausgebildet werden. Im dritten Zeitabschnitt kann die Dotierstoffkonzentration auch auf diesen Wert anwachsen. Die im dritten Zeitabschnitt eingestellte erhöhte Dotierstoffkonzentration führt dann auf Grund der thermischen Behandlungen zu einem Verwaschen der Profile und einem pile-up Effekt, wodurch der erforderliche Anstieg zum Body-Gebiet ausgebildet wird. Dadurch kann beispielsweise am pn-Übergang eine Konzentration von 6·1016 cm–3 bis größer als 1·1017 cm–3 gleichzeitig im Minimum eine Dotierung von 4·10–6 cm–3 bis 1·1017 cm–3 erreicht werden.
  • Die oben beschriebenen Varianten lassen sich natürlich auch geeignet kombinieren. Beispielsweise kann in einem Zeitabschnitt die Konzentration der zugeführten Dotierstoffe kontinuierlich, beispielsweise linear, erhöht bzw. erniedrigt werden, während in anderen Zeitabschnitten Stufenprofile erzeigt werden. Zusätzlich kann eine Verstärkungsimplantation durchgeführt werden. Auch die Ausbildung des Minimums durch die oben beschriebene Segregation kann mit den anderen Maßnahmen kombiniert werden.
  • Alternativ oder zusätzlich dazu ist es möglich, Kompensationsdotierstoffe dort einzubringen, wo andererseits ein Minimum im Dotierungsprofil vom ersten Leitungstyp gewünscht ist. Dies kann beispielsweise bereits während der Abscheidung der Epitaxischicht 20 erfolgen, in dem beispielsweise zusätzlich eine borhaltige Verbindung zugeführt wird. Alternativ kann Bor durch eine Hochenergieimplantation eingebracht werden. Dadurch wird ein zusätzliches Kompensationsdotierungsprofil mit einem Maximum ausgebildet. Die Konzentration des eingebrachten Bors ist jedoch geringer als die des Dotierstoffs vom ersten Leitungstyp, so dass die Epitaxischicht 20 weiterhin n-leitend bleibt. Die n-Dotierung kann in diesem Fall konstant gehalten werden. Es ist jedoch auch möglich, die n-Dotierung durch Variation der Konzentration des zugeführten n-Dotierstoffs in vertikaler Richtung unterschiedlich auszubilden. Nach Ausbildung der Gräben 80 sowie der Oxidation von Oberflächennahen Bereichen zur Bildung der dielektrischen Schicht 36 wird eine Gateelektrode 35 in den Gräben 80 gebildet. Die so erhaltene Struktur zeigt 14B.
  • Daran schließt sich die Ausbildung des Body-Gebiets 3, des Source-Gebiets 4 und des Body-Anschlussgebiets 26 durch Implantation unter Verwendung von geeigneten Masken an. Für das Body-Gebiet 3 und das Body-Anschlussgebiet 26 kann beispielsweise Bor verwendet werden. Für das Source-Gebiet 4 dagegen Phosphor oder Arsen. Die implantierten Dotierstoffe werden nachfolgend thermisch aktiviert. Die so erhaltene Struktur zeigt 14C.
  • In 14D sind die abschließenden Schritte schematisch dargestellt, wobei ein Isolationsgebiet 54 auf die Gateelektrode 35 aufgebracht wird, um diese gegenüber einer Metallisierung 24, welche das Source-Gebiet 3 und das Body-Anschlussgebiet 26 kontaktiert, elektrisch zu isolieren.
  • Ein modifiziertes Herstellungsverfahren geht von einem schwach p-dotierten Halbleitersubstrat (beispielsweise monokristallines Silizium) aus, an dessen Oberseite eine stark n-dotierte Drain-Zone durch Implantation unter Verwendung einer Maske gebildet wird. Zusätzlich kann ein hoch dotierter Anschlussbereich für das p-Halbleitersubstrat durch Implantation geschaffen werden. Auf das Halbleitersubstrat wird dann nachfolgend die Epitaxischicht 20, wie oben beschrieben, aufgewachsen.
  • Weitere hochdotierte Anschlussbereiche für das p-Halbleitersubstrat und die nun vergrabene Drain-Zone werden implantiert. Durch einen geeigneten Temperaturschritt diffundieren die Anschlussbereiche vertikal zusammen und bilden ”Sinker”, die sich von der Oberseite der Epitaxischicht 20 bis zur vergrabenen Drain-Zone bzw. zu dem von der Epitaxischicht 20 ebenfalls bedeckten p-Halbleitersubstrat erstrecken. Body-Gebiet 3, Source-Gebiet 4 und die Grabenstrukturen 30 können ebenfalls, wie oben beschrieben, hergestellt werden. Eine derartige Struktur ist in 12 gezeigt.
  • Die bisher beschriebenen Ausführungsformen umfassen eine Epitaxischicht zur Ausbildung des zweiten Halbleitergebiets. Alternativ kann jedoch auf eine epitaktische Abscheidung verzichtet werden. In diesem Fall wird von einem massiven monokristallinen Halbleiterkörper ausgegangen, in den die jeweiligen Halbleitergebiete implantiert und eindiffundiert werden. Zusätzlich wird der Halbleiterkörper gedünnt, um insbesondere die Dicke des zweiten Halbleitergebiets einzustellen. Das zweite Halbleitergebiet wird dabei von dem Bereich im Halbleiterkörper gebildet, der zwischen dem ersten und zweiten Halbleitergebiet liegt. Diese Vorgehensweise hat den Vorteil, dass auf die aufwendige und kostenspielige Epitaxieabscheidung verzichtet werden kann. Außerdem kann weiterhin der spezifische Einschaltwiderstand Ron·A weiter reduziert werden, da bei den gedünnten Halbleiterkörpern der Substratwiderstand entfällt.
  • Ein Beispiel eines derartigen Verfahrens zeigen 17A und 17B. Ausgangspunkt ist ein massiver Halbleiterkörper 90, der beispielsweise eine konstante n-Dotierung aufweist. Typischerweise liegt der Halbleiterkörper 90 als monokristalline Substratscheibe vor.
  • Nachfolgend werden Gräben 80 durch anisotrope Ätzung in die Substratscheibe (Halbleiterkörper) 90 eingebracht, und in einem zweistufigen Prozess ein dickes Feldoxid 39 im unteren Bereich und ein im Vergleich dazu dünnes Gatedielektrikum 38 im oberen Bereich der Gräben 80 beispielsweise thermisch oxidiert. Anschließend werden die Elektrodenstrukturen 34 mit Gateelektrode 35 und Feldplatte 37 in den Gräben 80 erzeugt, wobei die Elektrodenstrukturen 34 mit einer Oxidschicht bedeckt sein können. Dann wird das dritte Halbleitergebiet 3 (Bodygebiet) durch Implantation von beispielsweise Bor in die Oberseite 22 und anschließender thermischer Behandlung gebildet. In dem zum Bodygebiet 3 weisenden oberen Bereich der Drift-Zone 2, die sich unterhalb des Bodygebiets 3 im Halbleiterkörper 90 anschließt, wird zusätzlich n-Dotierstoff, beispielsweise Phosphor oder Arsen, zur Ausbildung des bodyseitigen Dotierstoffanstiegs in der Drift-Zone 2 implantiert und ggf. thermisch ausdiffundiert. Die Lage des implantierten n-Dotierstoffs 91 ist in 17A mit 91 schematisch angedeutet. Es ist ebenfalls möglich, zuerst den p- und den n-Dotierstoff 91 zu implantieren und dann eine gemeinsame thermische Behandlung durchzuführen. Alternativ ist es möglich, eine thermische Behandlung erst nach Implantation sämtlicher Dotierstoffe, wie weiter unten beschrieben, durchzuführen. Eine so hergestellte Struktur ist in 17A gezeigt. Nachfolgend wird die Substratscheibe 90 mit ihrer Oberseite 22 auf einen Träger (nicht gezeigt) lösbar aufgebracht. Dies dient der Stabilisierung der Substratscheibe 90 beim nachfolgenden mechanischen Schleifen und Ätzen der Rückseite 16. Die Substratscheibe 90 kann beispielsweise mit einem CMP-Verfahren gedünnt werden, wobei der Boden der Gräben 80 als Schleifstopp dienen kann. Typischerweise wird das Dünnen jedoch bereits vor Freilegen des Bodens gestoppt, damit noch Halbleitermaterial unter den Gräben 80 verbleibt. Nach dem Dünnen kann die Substratscheibe 90 eine Dicke zwischen etwa 5 μm und 20 μm aufweisen.
  • Es folgt die Implantation eines n-Dotierstoffs in die Rückseite 16 zur Bildung des rückseitigen (substratseitigen oder drainseitigen) Anstiegs der Dotierstoffkonzentration in der Drift-Zone 2. Die Lage des von der Rückseite 16 eingebrachten Dotierstoffs ist mit 92 in 17B bezeichnet. Anschließend erfolgt das thermische Ausdiffundieren des eingebrachten Dotierstoffs. Diese thermische Behandlung kann auch der erste Ausdiffusionsschritt für das Bodygebiet 3 und den bodyseitigen Anstieg der Dotierstoffkonzentration in der Drift-Zone 2 sein. Es sollte beachtet werden, dass der Träger und dessen Verbindung zur Substratscheibe 90 für die gewählten Prozessbedingungen geeignet und insbesondere hochtemperaturfest sind.
  • Anschließend erfolgt die Implantation von n-Dotierstoff in die Rückseite 16 zur Bildung des ersten Halbleitergebiets (Drain-Zone) 3. Beispielsweise durch einen Laseranneal kann der eingebrachte Dotierstoff aktiviert werden, um die thermische Belastung der Strukturen auf der Oberseite 22 gering zu halten.
  • Dann wird ein Träger (nicht dargestellt) auf die Rückseite 16 aufgebracht und der Träger von der Vorderseite 22 entfernt. Es folgt die Implantation von n-Dotierstoff zur Bildung des vierten Halbleitergebiets (Source-Zone) 4 und von p-Dotierstoff (Body-Anschlussgebiet) 26 in die Oberseite 22. Durch eine nachfolgende Temperaturbehandlung werden die Dotierstoffe aktiviert und ggf. ausdiffundiert. Günstig ist, wenn diese Schritte bereits vor dem Dünnen der Substratscheibe 90 erfolgen. Dann sollten jedoch die nachfolgenden Schritte kein sehr hohes Temperaturbudget mehr erfordern, um ein zu starkes Ausdiffundieren von Source-Zone 4 und Body-Anschlussgebiet 26 zu vermeiden.
  • Weiterhin wird nach Bildung von Isolationsgebieten 54 oberhalb der Gräben 80 eine Metallisierung 24 auf die Oberseite 22 aufgebracht und strukturiert. Nach erneutem Aufbringen eines Trägers auf die Oberseite 22 und Entfernen des rückseitigen Trägers wird auf der Rückseite 16 ebenfalls eine Metallisierung zur Bildung des Rückseitenkontakts 56 aufgebracht und strukturiert. Die fertige Struktur zeigt 17B.
  • Eine Verfahrensvariante wird nachfolgend mit Bezug auf 18A und 18B erläutert. Ausgangspunkt ist hier wieder eine massive Substratscheibe 90. Zuerst werden ebenfalls Gräben 80 mit Feldoxid 39, Gatedielektrikum 38 und Elektrodenstrukturen 34, wie oben beschrieben, gebildet. Es schließt sich die Bildung von Bodygebiet 3, Source-Zone 4, Body-Anschlussgebiet 26 und bodyseitigem Anstieg der Dotierstoffkonzentration an. Dann wird nachfolgend eine Metallisierung 24 gebildet. Eine derartige Struktur zeigt 18A. Es ist auch möglich, auf die Implantation des bodyseitigen Anstiegs der Dotierstoffkonzentration zunächst zu verzichten.
  • Dann wird auf die Oberseite 22 ein Träger aufgebracht und die Substratscheibe 90 rückseitig gedünnt. Nun wird der rückseitige und, sofern noch nicht geschehen, auch der bodyseitige Anstieg der Dotierstoffkonzentration in der Source-Zone 2 durch Implantation von Protonen (Wasserstoff) und eine geeignete Temperung gebildet. Wegen der großen Reichweite der Protonen kann die Implantation sowohl von der Oberseite 22 als auch der Rückseite 16 erfolgen. Implantierte Protonen führen nach einer Temperung bei etwa 350°C bis 420°C zu Defekten, die wie n-Störstellen wirken. Abschließend kann rückseitig eine Implantation von n-Dotierstoff zur Bildung der Drain-Zone 1 erfolgen. Es schließt sich die Bildung eines Rückseitenkontakts 56 an. Die fertige Struktur zeigt 18B.
  • Die Protonenimplantation eröffnet einen weiteren Vorteil. Bei Temperung bei 350°C bis 380°C wird im End-of-Range der Implantation eine n-Dotierung und bei kleineren Eindringtiefen eine p-Dotierung erzeugt. Dadurch kann gleichzeitig ein n-Maximum für den n-Anstieg als auch ein p-Maximum für die Kompensationsdotierung in der Drift-Zone durch Protonenimplantation bei Implantation in die Oberseite 22 erzeugt werden.
  • Anstelle der n-Implantation und der Protonenimplantation zur Bildung der Anstiege der Dotierstoffkonzentration in der Source-Zone 2 kann auch eine p-Implantation zur Bildung einer Kompensationsdotierung in der Source-Zone 2 durchgeführt werden. Dies kann beispielsweise nach Dünnen des Wafers von der Rückseite 16 oder durch eine Hochenergieimplantation von der Oberseite 22 her erfolgen.
  • Bezugszeichenliste
  • 1
    erstes Halbleitergebiet/Substrat/Drain-Zone
    1'
    Halbleitersubstrat/p-Halbleitersubstrat
    2
    zweites Halbleitergebiet/Driftgebiet/Drift-Zone
    3
    drittes Halbleitergebiet/Body-Gebiet
    4
    viertes Halbleitergebiet/Source-Gebiet/Source-Zone
    5
    pn-Übergang zwischen zweitem und drittem Halbleitergebiet/zweiter Übergangsbereich
    6
    nn+-Übergang/pp+-Übergang/erster Übergangsbereich
    8
    n-Dotierungsprofil
    10
    p-Dotierungsprofil
    12
    Punkt
    14
    Minimum/Hauptminimum
    14'
    Nebenminimum
    16
    zweite Oberfläche/Rückseite
    18
    pn-Übergang zwischen drittem und viertem Halbleitergebiet
    19
    Sinker/Drain-Anschlussgebiet
    20
    Epitaxischicht/Halbleiterschicht
    21
    Halbleitersubstratanschluss
    22
    erste Oberfläche/Oberseite
    24
    Metallisierung
    26
    fünftes Halbleitergebiet/Body-Anschlussgebiet
    28
    Rückseitenmetallisierung
    30, 30'
    Grabenstrukturen
    32
    Boden der Grabenstrukturen
    34
    Elektrodenstruktur
    35
    Gateelektrode
    36
    dielektrische Schicht
    37
    Feldplatte
    38
    Gatedielektrikum
    39
    Feldoxid
    40
    Mesa-Struktur
    50
    Halbleiterkörper
    51
    Halbleitergrundkörper
    52
    vertikaler Kanal
    54
    Isolationsgebiet
    56
    Rückseitenkontakt
    58
    Stufe
    60
    Feldstärkeverlauf bei niedriger Stromdichte
    61
    Feldstärkeverlauf bei hoher Stromdichte
    62
    Feldstärkeverlauf bei niedriger Stromdichte
    63
    Feldstärkeverlauf bei hoher Stromdichte
    64
    erste Maximum des Feldstärkeverlaufs
    65
    zweites Maximum des Feldstärkeverlaufs
    66
    Lage des Minimums
    67
    lateraler Kanal
    68
    Kontaktierung
    70
    n-Dotierungsprofil ohne Minimum
    71
    n-Dotierungsprofil mit Minimum
    72
    p-Dotierungsprofil
    73
    p-Dotierungsprofil
    80
    Gräben
    81
    Oxidschicht
    82
    n-Dotierungsprofil
    83
    p-Kompensationsdotierungsprofil
    84
    p-Dotierungsprofil
    85
    Maximum
    90
    Halbleiterkörper
    91, 92
    implantierter Dotierstoff
    G
    Gate-Anschluss
    S
    Source-Anschluss
    D
    Drain-Anschluss

Claims (4)

  1. Verfahren zur Herstellung eines Halbleiterbauelements mit den Schritten: – Bereitstellung eines Substrats (51) aufweisend ein erstes Halbleitergebiet (1) vom ersten Leitungstyp; – Abscheidung einer Halbleiterschicht (20) vom ersten Leitungstyp auf das erste Halbleitergebiet (1) mittels Epitaxie unter Bilden eines zweiten Halbleitergebiets (2) vom ersten Leitungstyp, das eine geringere Dotierstoffkonzentration als das erste Halbleitergebiet (1) aufweist, wobei die Halbleiterschicht (20) in Wachstumsrichtung eine inhomogene Dotierstoffverteilung mit einem Minimum aufweist; – Bilden eines vom ersten Halbleitergebiet (1) beabstandeten dritten Halbleitergebiets (3) vom zum ersten Leitungstyp komplementären zweiten Leitungstyp im oberen Bereich der Halbleiterschicht (20) unter Ausbildung eines zweiten Übergangsbereichs (5); wobei die Halbleitergebiete so gebildet werden, dass – das zweite Halbleitergebiet (2) zwischen dem ersten und dem dritten Halbleitergebiet angeordnet ist und mit dem ersten Halbleitergebiet (1) einen ersten Übergangsbereich (6) und mit dem dritten Halbleitergebiet (3) den zweiten Übergangsbereich (5) bildet; und – das zweite Halbleitergebiet (2) ein inhomogenes Dotierstoffprofil entlang einer geraden Verbindungslinie (AA') zwischen erstem und drittem Halbleitergebiet (1, 3) mit dem Minimum zwischen erstem und zweitem Übergangsbereich (5, 6) aufweist, wobei das Minimum vom ersten und zweiten Übergangsbereich (5, 6) beabstandet ist; und – während der Abscheidung der Halbleiterschicht (20) die Konzentration des zugeführten Dotierstoffs lediglich während eines ersten Zeitabschnitts oder während der gesamten Abscheidung reduziert wird, und wobei nachfolgend durch Oxidation von freiliegenden Oberflächenbereichen der Halbleiterschicht (20) Dotierstoff aus den oxidierten Oberflächenbereichen (81) in nicht oxidierte Bereiche, insbesondere in den Bereich des zu bildenden zweiten Übergangsbereichs (5), zur Ausbildung des Minimums segregiert wird.
  2. Verfahren nach Anspruch 1, wobei – das dritte Halbleitergebiet (3) durch Implantation und Eindiffusion oder durch thermische Aktivierung eines Dotierstoffs gebildet wird; – Grabenstrukturen in der Halbleiterschicht erzeugt werden, die das gebildete oder nachfolgend zu bildende dritte Halbleitergebiet (3) vollständig durchsetzen und sich tiefer als das dritte Halbleitergebiet (3) erstrecken, wobei zwischen den Grabenstrukturen (30) Mesa-Strukturen (40) verbleiben; und – freiliegende Oberflächen der Grabenstrukturen und der Halbleiterschicht (20) bzw. Halbleitgebiete oxidiert werden.
  3. Verfahren nach einem der Ansprüche 1 bis 2, wobei die Abnahme der Dotierstoffkonzentration während der Abscheidung der Halbleiterschicht (20) so eingestellt wird, dass in der Halbleiterschicht die Dotierstoffkonzentration von etwa 2·1017 cm–3 am ersten Übergangsbereich (5) bis auf einen Wert zwischen etwa 7·1015 cm–3 und etwa 1·1017 cm–3 im Minimum abnimmt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Dotierstoffkonzentration stufenweise variiert wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837530B2 (en) 2014-09-30 2017-12-05 Infineon Technologies Ag Semiconductor device and method of manufacturing the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009033302B4 (de) * 2009-07-15 2012-01-26 Infineon Technologies Ag Herstellungsverfahren für ein unipolares Halbleiter-Bauelement und Halbleitervorrichtung
US9224854B2 (en) 2013-10-03 2015-12-29 Texas Instruments Incorporated Trench gate trench field plate vertical MOSFET
US9136368B2 (en) * 2013-10-03 2015-09-15 Texas Instruments Incorporated Trench gate trench field plate semi-vertical semi-lateral MOSFET
DE102016118543A1 (de) 2015-10-15 2017-04-20 Infineon Technologies Ag Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
JP7394038B2 (ja) * 2020-09-11 2023-12-07 株式会社東芝 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895952A (en) * 1994-12-30 1999-04-20 Siliconix Incorporated Trench MOSFET with multi-resistivity drain to provide low on-resistance
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
DE10055446A1 (de) * 1999-11-26 2001-07-05 Fuji Electric Co Ltd Halbleiterbauelement und Verfahren zu seiner Herstellung
EP1168455A2 (de) * 2000-06-30 2002-01-02 Kabushiki Kaisha Toshiba Leistungshalbleiter-Schaltelement
US6545316B1 (en) * 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
US6787848B2 (en) * 2001-06-29 2004-09-07 Kabushiki Kaisha Toshiba Vertical type power mosfet having trenched gate structure
DE102005009000A1 (de) * 2005-02-28 2006-09-07 Infineon Technologies Austria Ag Mittels Feldeffekt steuerbares Halbleiterbauelement mit verbesserter Inversdiode und Herstellungsverfahren hierfür

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US5637898A (en) 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
DE19611045C1 (de) 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
EP1190447B1 (de) 1999-06-25 2009-09-16 Infineon Technologies AG Trench-mos-transistor
DE19935442C1 (de) 1999-07-28 2000-12-21 Siemens Ag Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors
DE10007415C2 (de) 2000-02-18 2002-01-24 Infineon Technologies Ag Halbleiterbauelement
US6657254B2 (en) 2001-11-21 2003-12-02 General Semiconductor, Inc. Trench MOSFET device with improved on-resistance
DE10262418B3 (de) 2002-02-21 2015-10-08 Infineon Technologies Ag MOS-Transistoreinrichtung
DE10361135B4 (de) 2003-12-23 2006-07-27 Infineon Technologies Ag Trenchtransistor und Verfahren zur Herstellung eines Trenchtransistors mit hochenergieimplantiertem Drain

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895952A (en) * 1994-12-30 1999-04-20 Siliconix Incorporated Trench MOSFET with multi-resistivity drain to provide low on-resistance
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
DE10055446A1 (de) * 1999-11-26 2001-07-05 Fuji Electric Co Ltd Halbleiterbauelement und Verfahren zu seiner Herstellung
US6545316B1 (en) * 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
EP1168455A2 (de) * 2000-06-30 2002-01-02 Kabushiki Kaisha Toshiba Leistungshalbleiter-Schaltelement
US6787848B2 (en) * 2001-06-29 2004-09-07 Kabushiki Kaisha Toshiba Vertical type power mosfet having trenched gate structure
DE102005009000A1 (de) * 2005-02-28 2006-09-07 Infineon Technologies Austria Ag Mittels Feldeffekt steuerbares Halbleiterbauelement mit verbesserter Inversdiode und Herstellungsverfahren hierfür

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837530B2 (en) 2014-09-30 2017-12-05 Infineon Technologies Ag Semiconductor device and method of manufacturing the same

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