KR100957584B1 - 트렌치 ｍｏｓｆｅｔ 디바이스 및 이 디바이스를 형성하는 방법 - Google Patents

트렌치 ｍｏｓｆｅｔ 디바이스 및 이 디바이스를 형성하는 방법 Download PDF

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Abstract

트렌치 MOSFET 디바이스는 제 1 도전성 타입의 기판(200); 이 기판보다 낮은 불순물 농도를 가지는 제 1 도전성 타입의 에피텍셜 층(202); 에피텍셜 층으로 연장하는 트렌치; 트렌치 내의 절연된 도전성 구역(211); 트렌치의 바닥 부분과 기판 사이의 에피텍셜 층 내에 형성되고, 기판의 농도보다 낮고 에피텍셜 층의 농도보다 높은 불순물 농도를 가지는, 제 1 도전성 타입의 도핑된 구역(206); 에피텍셜 층의 상부 내에 형성되고 트렌치와 이웃하며, 에피텍셜 층의 상부 표면으로부터 트렌치가 연장하는 것보다 더 적은 깊이만큼 연장하는, 제 2 도전성 타입의 몸체 구역(204); 및 몸체 구역 내의 소스 구역(212)을 포함한다.

Description

트렌치 ＭＯＳＦＥＴ 디바이스 및 이 디바이스를 형성하는 방법{TRENCH MOSFET DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 트렌치 MOSFET 디바이스에 관한 것으로, 좀더 구체적으로는 개선된 온-저항을 가지는 트렌치 MOSFET 디바이스에 관한 것이다.
트렌치 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)은 채널이 수직으로 형성되고 게이트가 소스와 드레인 사이에서 연장하는 트렌치에 형성되는 트랜지스터이다. 산화물 층과 같은 얇은 절연층으로 라이닝되고 폴리실리콘(즉, 다결정 실리콘)과 같은 도체로 채워지는 트렌치는 덜 제한된(constricted) 전류 흐름을 허용하여 낮은 값의 특정 온-저항을 제공한다. 트렌치 MOSFET 트랜지스터의 예는, 예를 들어 미국 특허 번호 5,072,266, 5,541,425, 및 5,866,931호에 기재되어 있고, 그 내용은 여기에 참조로 병합되어 있다.
특정 예로서, 도 1은 미국 특허 공보 번호 5,072,266호에 기재된 6각형 모양의 트렌치 MOSFET 구조(21)의 절반을 예시하고 있다. 이 구조는 미리 정해진 깊이(depi)의 가볍게 도핑된 n 에피텍셜 층(25)이 그 위에서 성장하는 n+ 기판(23)을 포함한다. 에피텍셜 층(25) 내에는, p 몸체 구역(27)(p, p+)이 제공된다. 도시된 디자인에서, p 몸체 구역(27)은 실질적으로 평면이고(중앙 구역을 제외하고), 통상 에피텍셜층의 상부 표면 아래로 거리(dmin)만큼 놓여있다. p 몸체 구역(27)의 대부분 위에 놓여있는 또다른 층(28)(n+)은 디바이스에 있어서 소스의 역할을 한다. 일련의 6각형 형태의 트렌치(29)들이 에피텍셜 층에 제공되고, 상부 쪽으로 열려 있으며, 미리 정해진 깊이(dtr)를 가진다. 트렌치(29)는 통상 산화물로 라이닝되고 도전성 폴리실리콘으로 채워져서 MOSFET 디바이스에 대한 게이트를 형성한다. 트렌치(29)는 또한 수평 단면으로 6각형 모양인 셀 구역(31)을 한정한다. 셀 구역(31) 내에서, p 몸체 구역(27)은 에피텍셜 층의 상부 표면까지 올라가서 셀 구역(31)의 상부 표면에서 수평 단면으로 노출된 패턴(33)을 형성한다. 예시된 특정 디자인에서, p 몸체 구역(27)의 p+ 중앙 부분은 에피텍셜 층의 표면 아래로 트랜지스터 셀에 관한 트렌치 깊이(dtr)보다 큰 깊이(dmax)까지 연장하여, 항복전압이 트렌치 표면으로부터 멀어져 반도체 물질의 벌크(bulk)까지 간다.
통상의 MOSFET 디바이스는 단일 칩(반도체 웨이퍼의 한 섹션) 내에 평행하게 제조되는 다수의 개별 MOSFET 셀들을 포함한다. 따라서, 도 1에 도시된 칩은 다수의 6각형 셀(31)을 포함한다(이들 셀들 중 5개의 부분들이 예시되어 있다). 정사각형 구성을 포함한 6각형 구성 이외의 셀 구성이 통상 사용된다. 도 1에 도시된 것과 같은 디자인에서, 기판 구역(23)은 개별 MOSFET 셀(31)의 모두에 있어서 공통 드레인 접점으로서 작용한다. 비록, 예시되지는 않았지만, MOSFET 셀(31)에 대한 모든 소스들은 통상 n+ 소스 구역(28)의 상부 위에 배치되는 금속 소스 접점을 경 유하여 함께 단락된다. 붕소인산실리케이트 유리(미도시)와 같은 절연 구역은 통상 트렌치(29)에서의 폴리실리콘과 금속 소스 접점 사이에 놓여져, 게이트 구역들이 소스 구역들과 단락되는 것을 방지한다. 따라서, 게이트 접점을 만들기 위해, 트렌치(29) 내의 폴리실리콘은 통상 금속 게이트 접점이 폴리실리콘 상에 제공되는 MOSFET 셀(31) 너머의 종단 구역으로 연장한다. 폴리실리콘 게이트 구역이 트렌치들을 경유하여 서로 상호 연결되므로, 이러한 배치는 디바이스의 모든 게이트 구역들에 있어서 단일 게이트 접점을 제공한다. 이러한 구성의 결과, 칩이 개별 트랜지스터 셀(31)의 매트릭스를 포함할 지라도, 이들 셀(31)은 단일 대형 트랜지스터로서 행동한다.
항상 낮은 온-저항을 가지는 트렌치 MOSFET 디바이스에 대한 수요가 지속적으로 존재한다. 온-저항을 감소시키는 한가지 방법은 에피텍셜 층의 두께를 감소시키는 것이다. 그 결과, 몸체 구역과 기판 사이에 놓여있는 에피텍셜 층의 구역(도 1에서의 숫자 25를 보라)은 그 두께가 감소된다. 이 구역은 상대적으로 높은 고유저항이기 때문에, 디바이스의 온-저항은 감소된다. 그러나, 관련 분야에 공지된 바와 같이, 에피텍셜 층이 얇아짐에 따라 항복(breakdown) 위험이 증가하고, 특히 종단 구역에서 이러한 위험이 더 쉽게 발생되는 경향이 있다.
본 발명의 일 실시예에 따르면, 트렌치 MOSFET 디바이스가 제공된다. 이 디바이스는 (a) 제 1 도전성 타입의 기판(바람직하게는 n형 도전성 실리콘 기판); (b) 상기 기판보다 낮은 다수 캐리어 농도를 가지며, 상기 기판 위에 있는 상기 제 1 도전성 타입의 에피텍셜 층; (c) 상기 에피텍셜 층의 상부 표면으로부터 상기 에피텍셜 구역으로 연장하는 트렌치; (d) 상기 트렌치의 적어도 일부를 라이닝하는 절연층(바람직하게는 산화물 층); (e) 상기 절연층과 이웃하는 상기 트렌치 내의 도전성 구역(바람직하게는 도핑된 폴리실리콘 구역); (f) 상기 트렌치의 바닥 부분과 상기 기판 사이의 상기 에피텍셜 층 내에 형성되고, 상기 기판의 농도보다 낮고 상기 에피텍셜 층의 농도보다 높은 다수 캐리어 농도를 가지는, 상기 제 1 도전성 타입의 도핑된 구역; (g) 상기 에피텍셜 층의 상부 내에 형성되고 트렌치와 이웃하며, 상기 에피텍셜 층의 상기 상부 표면으로부터 상기 트렌치보다 더 적은 깊이만큼 연장하는, 제 2 도전성 타입의 몸체 구역(바람직하게는 p형 도전성); 및 (h) 상기 몸체 구역의 상부 내에 형성되고, 상기 트렌치와 이웃하는 상기 제 1 도전성 타입의 소스 구역을 포함한다.
상기 트렌치의 바닥 부분과 상기 기판 사이에 놓여있는 도핑된 구역(때때로, 여기에서 그것의 바람직한 형성 모드에 기초하여 "트렌치 바닥 주입"이라고 부름)의 존재는 디바이스의 온-저항을 감소시키는 역할을 한다. 이 구역은 바람직하게 트렌치 바닥으로부터 기판까지 거리의 50%를 초과하는 거리까지, 좀더 바람직하게는 트렌치 바닥으로부터 기판까지 거리의 100%까지 연장한다.
본 발명의 또다른 실시예에 따르면, 트렌치 MOSFET 디바이스를 형성하는 방법이 제공된다. 이 방법은 (a) 제 1 도전성 타입의 기판을 제공하는 단계; (b) 상기 기판보다 낮은 다수 캐리어 농도를 가지며, 상기 기판 위에 있는 상기 제 1 도전성 타입의 에피텍셜 층을 증착하는 단계; (c) 상기 에피텍셜 층의 상부 내에 있는 제 2 도전성 타입의 몸체 구역을 형성하는 단계; (d) 상기 에피텍셜 층의 상부 표면으로부터 상기 에피텍셜 구역으로 연장하는 트렌치를, 트렌치가 상기 몸체 구역이 연장하는 것보다 에피텍셜 층의 상부 표면으로부터 더 깊이 연장하도록, 에칭하는 단계; (e) 상기 트렌치의 바닥 부분과 상기 기판 사이의 상기 제 1 도전성 타입의 도핑된 구역을 형성하는 단계로서, 상기 도핑된 구역은 상기 기판의 농도보다 낮고 상기 에피텍셜 층의 농도보다 높은 다수 캐리어 농도를 가지는, 상기 제 1 도전성 타입의 도핑된 구역을 형성하는 단계; (f) 상기 트렌치의 적어도 일부를 라이닝하는 절연층을 형성하는 단계; (g) 상기 절연층과 이웃하는 상기 트렌치 내의 도전성 구역을 형성하는 단계; 및 (h) 상기 몸체 구역의 상부 내에 있고 상기 트렌치와 이웃하는 제 1 도전성 타입의 소스 구역을 형성하는 단계를 포함한다.
도핑된 구역은 에피텍셜 구역으로 제 1 도전성 타입의 불순물을 주입하는 단계와 상승된 온도에서 제 1 도전성 타입의 불순물을 확산시키는 단계를 포함하는 방법으로 형성되는 것이 바람직하다. 도핑된 구역이 (a) 에피텍셜 층위에 트렌치 마스크를 형성하는 단계; (b) 트렌치 마스크를 통해 트렌치를 에칭하는 단계; (c) 트렌치 마스크를 통해 제 1 도전성 타입의 불순물을 주입하는 단계; 및 (d) 상승된 온도에서 불순물을 확산시키는 단계를 포함하는 방법으로, 트렌치와 연관되어 형성되는 것이 더 바람직하다. 확산시키는 단계는 트렌치의 벽들을 따라 희생 산화물의 성장과 동시에 수행되는 것이 훨씬 좀더 바람직하다.
트렌치 바닥 주입은 트렌치보다 더 깊게 연장하는 깊은 몸체 구역(도 1의 깊은 몸체 구역과 같은)을 가지는 디바이스로부터 발생하는 문제점을 다루는데 앞서 사용되었다. 좀더 구체적으로, 미국 특허 번호 5,929,481호는 트렌치보다 깊게 연장하는 깊은 몸체 구역들을 가지는 트렌치 MOSFET 디바이스에 관한 것이다. 불행히도, 트렌치 코너 전기 항복을 회피하기 위해 제공되는, 이들 깊은 몸체 구역들은 트렌치 바닥에서 기생 JFET의 문제를 생성한다. 이 기생 JFET를 감소시키기 위해, 도핑된 트렌치 바닥 주입 구역이 트렌치의 바닥에서 제공되고, 이는 주변 드리프트(drift) 구역까지 연장한다. 트렌치 바닥 주입 구역은 동일한 도핑 타입을 가지지만, 주변 드리프트 구역보다 더 높게 도핑된다. 하지만, 미국 특허 공보 5,929,481호와는 대조적으로, 본 발명의 트렌치 MOSFET 디바이스에는 그러한 깊은 몸체 구역이 제공되지 않는다. 대신, 본 발명의 디바이스의 트렌치는 몸체 구역이 연장하는 것보다 더 깊게 연장한다.
본 발명의 한가지 장점은 트렌치 MOSFET 셀이 제공되어 개선된 온-저항을 가진다는 것이다.
본 발명의 또다른 장점은, 개선된 온-저항을 가지는 트렌치 MOSFET 셀이, 디자인과 프로세스의 복잡도가 실질적으로 증가하지 않으면서 제공된다는 것이다.
본 발명의 또다른 장점은, 트렌치 바닥과 기판 사이의 에피텍셜 층에서 감소된 저항을 가지는, 트렌치 MOSFET 셀이 제공될 수 있다는 것이다. 이러한 방식으로, 에피텍셜 층이 얇아지지 않으면서 종단 구역 내의 항복 특성을 손상시키지 않고 온-저항이 감소된다.
당업자들에게는 이어지는 상세한 설명과 청구항을 봄으로써, 본 발명의 상기 및 기타 실시예와 장점이 명백하게 될 것이다.
도 1은 종래 기술에서의 트렌치 MOSFET 디바이스의 개략 단면도.
도 2는 본 발명의 일 실시예에 따른, 트렌치 MOSFET 디바이스의 개략 단면도.
도 3은 도 2의 선 A-A'(곡선 a)와 선 B-B'(곡선 b)로 한정된 단면들의 부분들에 걸친 농도 대 거리(임의의 단위 및 스케일)의 대략적인 도면.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른, 도 2의 것과 같은 트렌치 MOSFET 디바이스의 제작 방법을 예시하는 개략 단면도.
이제, 본 발명의 바람직한 실시예들이 도시된 첨부 도면들을 참조하여, 본 발명을 이후 좀더 상세히 설명한다. 그러나, 본 발명은 상이한 형태들로 구현될 수 있고, 여기에 기술된 실시예들에 한정되는 것으로 해석되어서는 된다.
본 발명은 비교적 높은 다수 캐리어 농도 구역(여기서는 때때로 그것의 바람직한 형성 모드에 기초하여 "트렌치 바닥 주입"이라고 함)이 트렌치 바닥과 기판 사이에 제공되는 신규한 트렌치 MOSFET 구조물에 관한 것이다. 이러한 트렌치 MOSFET 구조와 관련된 한가지 장점은 개선된 온-저항이다.
도 2는 본 발명의 일 실시에에 따른 트렌치 MOSFET을 예시한다. 도시된 트렌치 MOSFET에서, 에피텍셜 층(201)이 N+ 기판(200) 위에 제공된다.
이 특정 예에서의 N+ 기판(200)은, 예를 들어 10 내지 25 mil의 두께 범위를 가지고, 순수한 도핑 농도가 예를 들어 1 ×1019 내지 1 ×1020㎝-3의 범위를 가지는 실리콘 기판이다.
N-구역(202)들은 에피텍셜 층(201)의 낮은 부분에서 발견된다. 이 예에서, 이들 구역들은 예를 들어 2 내지 5 미크론의 두께 범위를 가지고, 예를 들어 4 ×1015 내지 8 ×1016㎝-3의 순수한 도핑 농도 범위를 가진다.
P-몸체 구역(204)들은 에피텍셜 층(201)의 상부에서 발견되었다. 이 도시된 예에서, 이들 P-몸체 구역(204)들은 예를 들어 그 두께 범위가 1 내지 2 미크론의 범위에 있고, 예를 들어 1 ×1017 내지 1 ×1018㎝-3범위의 순수한 도핑 농도를 가진다.
에피텍셜 층 내에 형성된 트렌치들은 산화물과 같은 절연체(210)로 라이닝되고, 디바이스의 게이트 전극 기능을 제공하는, 도핑된 폴리실리콘과 같은 도체(211)로 채워진다. 트렌치는 통상 1.5 내지 2.5 미크론의 깊이를 가진다. 실리콘 산화물(통상 실리콘 이산화물로서)이 절연체(210)로 사용되는 곳은, 예를 들어 500 내지 700Å 두께가 될 수 있다. 폴리실리콘이 도체(211)로서 사용되는 곳은, 예를 들어 1 내지 15Ω/square의 고유 저항을 가질 수 있다. 트렌치들 사이의 구역들은 그것들의 형태에 기초하여 종종 "메사(mesas)" 또는 "트렌치 메사(trench mesas)"라고 불리운다. 이들 구역들은 통상 평면도 상에서 정사각형 또는 육각형이다.
본 발명에 따르면, N 구역(206)(또한 여기서는 "트렌치 바닥 주입 구역"이라 고도 불림)이 트렌치 바닥들과 N+ 기판 사이에 제공된다. N 구역(206)은 예를 들어 1 ×1018 내지 5 ×1019㎝-3 범위의 순수한 도핑 농도를 가진다. 이들 구역(206)은 도시된 바와 같이, 트렌치 바닥으로부터 N+ 기판(200)까지의 전체 거리에 걸쳐 연장하는 것이 바람직하지만, 원한다면 그 거리를 부분적으로 브리지(bridge)할 수 있다. 통상 이들 구역들은 그 깊이가 1 내지 6 미크론의 범위를 가진다.
도 2에 도시된 트렌치 MOSFET 디바이스는 또한 예시된 본 실시예에서, 에피텍셜 층 표면으로부터 0.3 내지 0.5 미크론 깊이까지 연장하는 N+ 소스 구역(212)을 포함하고, 예를 들어 5 ×1019 내지 5 ×1020㎝-3범위의 순수한 도핑 농도를 가진다.
금속 소스 접점(218)을 경유하여, N+ 소스 구역(212)과의 전기 접점이 만들어진다. BPSG(borophosphosilicate glass)구역(216)과 같은 절연체 구역은 게이트 전극과 연계된 폴리실리콘 구역(211)이 소스 접점(218)을 통해 N+ 소스 구역(212)에 단락되는 것을 방지한다. 분리된 금속 게이트 접점(미도시)은 통상 트렌치 MOSFET 셀 구역의 외부에 위치한 폴리실리콘(211)의 게이트 러너부에 연결된다. 금속 드레인 접점(미도시)이 또한 통상 N+ 기판(200)과 이웃하게 제공된다.
도 3의 곡선으로 예시된 것은 트렌치 바닥에서 시작하고 기판(200)으로 연장하는, 도 2의 선 A-A'의 부분을 따라 발견된 대략적인 도핑 프로필(profile)이다. 곡선의 좌측 부분은 N 구역(206)에 대응하고, 우측 부분은 N+ 기판(200)에 대응한다. 비교를 위해, 도 2 내에서 선 B-B'의 평행한 부분을 따라 발견된 대략적인 도 핑 프로필이 도 3의 곡선 b에 예시되어 있다. 곡선 b의 좌측 부분은 N-에피텍셜 구역(202)에 대응하고, 우측 부분은 N+ 기판(200)에 대응한다.
이론에 구속되는 것은 바라지 않지만, p-몸체 구역(204)과 게이트의 폴리실리콘 구역(211) 사이에 전위차가 생성되면, 게이트 산화물 층(210)에 이웃하는 p-몸체 구역(204) 내에 전하들이 용량성으로 유도되어 p-몸체 구역(204) 내에 채널들이 형성되는 것으로 여겨진다. 또다른 전위차가 소스(212)와 N+ 기판(200)(드레인에 대응하는) 사이에 제공되면, 게이트 산화물 층(210)에 이웃하는 P-몸체 구역(204)에 형성된 채널들을 통해, 소스(212)로부터 N+ 기판(200)으로 전류가 흐르고, 트렌치 MOSFET는 파워-온(power-on) 상태에 있다고 말한다. 또한, 트렌치의 베이스에 형성된 N 구역(206)이 소스(212)로부터 드레인{N+ 기판(200)}으로 흐르는 전류에 대한 감소된 저항의 경로를 제공하고, 트랜지스터가 파워-온 상태에 있기 때문에, 도 2의 디바이스는 개선된 온-저항을 가진다고 여겨진다.
이제, 도 2에 도시된 것과 같은 트렌치 MOSFET를 제조하는 방법을 본 발명의 일 실시예에 따라 도 4a 내지 도 4c와 연계하여 설명한다.
이제, 도 4a를 보면, N 도핑된 에피텍셜 층(201)이 처음에 N+ 도핑된 기판(200) 위에서 성장한다. N+ 도핑된 기판(200)은, 예를 들어 10 내지 25 mil의 두께일 수 있고, 예를 들어 1 ×1019 내지 1 ×1020㎝-3 범위의 순수한 도핑 농도를 가진다. 에피텍셜 층(201)은, 예를 들어 4 ×1015 내지 8 ×1016㎝-3 범위의 순수한 n-형의 도핑 농도를 가질 수 있고, 그 두께는 3 내지 10 미크론의 범위에 있을 수 있다.
그 다음, 적절하게 마스크를 사용하여, P형 구역(204)이 주입 및 확산에 의해 에피텍셜 층(201)에 형성된다. 예를 들어, 에피텍셜 층(201)이 붕소로 주입될 수 있고, 이어서 P형 구역(204)을 만들기 위해 상승된 온도에서 확산되어, 이러한 P형 구역(204)은 1 내지 2 미크론의 두께일 수 있으며, 예를 들어 1 ×1017 내지 1 ×1018㎝-3 범위의 순수한 p형 도핑 농도를 가진다. 이 단계 후에, 2 내지 5 미크론 두께일 수 있는 에피텍셜 층(201)의 N-부분(202)이 남게 된다. N-부분(202)은 에피텍셜 층(201)에 있어서 전술한 n형 도핑 농도를 가진다.
그 다음, 마스크 산화물 층(203)이 예를 들어 화학 기상 증착에 의해 증착되고, 패턴화된 트렌치 마스크(미도시)이 제공된 후, 반응성 이온 에칭으로 에칭된다. 그 결과 구조물이 도 4a에 도시되어 있다.
그 다음, 통상 반응성 이온 에칭에 의해 패턴화된 마스크 산화물 층(203)에서의 개구를 통해 트렌치가 에칭된다. 이 예에서, 트렌치 깊이는 약 1.5 내지 2.5 미크론이다. 분리된 P-몸체 구역(204)들은 이러한 트렌치 형성 단계의 결과 만들어진다.
이 때, 바람직하게는 인(phosphorous)인 n형 불순물이 주입 마스크와 같은 트렌치 마스크를 사용하여 구조물 내로 주입된다. 이 예에서, 인은 80 내지 100keV로 5 ×1015 내지 1 ×1017㎝-3 만큼 주입된다. 그 결과 구조물이 도 4b에 도시되어 있다. 트렌치 바닥 아래에서 발견된 점선은 이 구조 내의 인의 존재를 나타낸다.
바람직한 실시예에 따라, 구조물을 단순히 가열함으로써 이 시점에서 구조물 내로 주입된 n형 불순물(예를 들어, 인)이 확산될 수 있더라도, 불순물 확산은 희생 산화물 층의 형성과 동시에 수행된다. 특히, 희생 산화물 층은 이 시점에서, 통상 900 내지 1150℃에서 20 내지 60분간 건조 산화에 의해 트렌치 내에서 성장한다. 그 결과, 희생 산화물 구역(205)을 형성하는 것에 추가하여, 이러한 상승된 온도 단계는 에피텍셜 층의 N형 구역(202) 내로의 n형 불순물이 주입되도록 하고, 이는 N 구역(206)을 형성한다. 그 결과 구조물은 도 4c에 도시되어 있다.
그 후, 트렌치 MOSFET은 도 2에 도시된 것과 같은 구조물을 형성하는 것으로 마무리된다. 예를 들어, 도 4c에 도시된 희생 산화물 구역(205)은 트렌치들로부터 바람직하게는 습식 에칭에 의해 제거된다. 그 다음, 바람직하게는 500 내지 700Å의 두께인 산화물 층은, 예를 들어 900 내지 1100℃ 온도에서 20 내지 60분간 건식 산화에 의해 트렌치 바닥 위에서 성장하게 된다. 이러한 산화물 층의 부분들은 궁극적으로 종료된 디바이스에 대한 게이트 산화물 구역(210)을 형성한다.
그 후, 구조물의 표면이 커버되고, 트렌치는 바람직하게는 CVD를 사용하여 폴리실리콘 층으로 채워진다. 폴리실리콘은 통상 그 고유 저항을 감소시키기 위해 N형으로 도핑된다. N형 도핑은, 예를 들어 CVD 동안 염화 인으로 수행되거나 또는 비소 또는 인의 주입에 의해 수행될 수 있다. 그 다음 폴리실리콘 층이, 예를 들어 반응성 이온 에칭에 의해 에칭된다. 트렌치 세그먼트들 내의 폴리실리콘 층은 통상연관된 에칭 균일성으로 인해, 약간 오버 에칭되고, 이렇게 형성된 폴리실리콘 게이트 구역(211)들은 통상 에피텍셜 층(204)의 이웃하는 표면의 0.1 내지 0.2 미크 론 아래에 있는 상부 표면을 가진다.
그 다음, 패턴화된 마스킹 층이 제공되고, 에피텍셜 층 표면으로부터 0.3 내지 0.5 미크론 깊이까지 연장하는 것이 바람직하고, 예를 들어 5 ×1019 내지 5 ×1020㎝-3 범위의 순수 도핑 농도를 가지는 n+ 소스 구역(212)들이 주입 및 확산 프로세스를 거쳐 마스킹 층을 통해 에피텍셜 층의 상부에 형성된다. 주입-채널링(implant-channeling) 효과, 주입 손상, 및 소스 구역을 형성하는 동안의 중금속 오염을 방지하기 위해, 주입은 주입 산화물을 통해 행해지는 것이 바람직하다.
그 다음, BPSG(borophosphosilicate glass)층이, 예를 들어 PECVD에 의해 전체 구조에 걸쳐 형성된다. 패턴화된 포토레지스트 층을 이 구조물에 제공한 후, 구조물의 선택된 부분들에 걸쳐 BPSG와 산화물 층을 제거하기 위해, 통상 반응성 이온 에칭에 의해 구조물이 에칭되어 BPSG 구역(216)들을 형성한다. 그 다음, 패턴화된 포토레지스트 층이 제거되고, 금속 접점 층이 증착되어 소스 접점(218)을 형성한다. 또한, 게이트 및 드레인 접점(미도시)이 통상 제공된다. 그 결과 구조물은 도 2의 것과 같다.
여기에 다양한 실시예들이 특별히 예시되고 설명되었지만, 앞서의 기술들에 의해 본 발명의 수정 및 변형은 커버되고 본 발명의 원리 및 의도된 범위를 벗어나지 않고 첨부된 청구항들의 범위 내에 있는 것으로 평가될 것이다. 일예로, 본 발명의 방법은 다양한 반도체 구역들의 전도성이 여기에 설명된 것들로부터 반대되는 구조물을 형성하는데 사용될 수 있다.
본 발명은 온-저항을 개선하는 것이 요구되는 트렌치 MOSFET 디바이스에 적용할 수 있다.

Claims (27)

  1. 트렌치 MOSFET 디바이스로서,
    제 1 도전성 타입의 기판;
    상기 기판보다 낮은 다수 캐리어 농도를 가지며, 상기 기판 위에 있는 상기 제 1 도전성 타입의 에피텍셜 층;
    상기 에피텍셜 층의 상부 표면으로부터 상기 에피텍셜 구역으로 연장하는 트렌치;
    상기 트렌치의 적어도 일부를 라이닝하는 절연층;
    상기 절연층과 이웃하는 상기 트렌치 내의 도전성 구역;
    상기 트렌치의 바닥 부분과 상기 기판 사이의 상기 에피텍셜 층 내에 형성되고, 상기 기판의 농도보다 낮고 상기 에피텍셜 층의 농도보다 높은 다수 캐리어 농도를 가지는 제 1 도전성 타입의 도핑된 구역으로서, 상기 도핑된 구역은 상기 트렌치 바닥 부분 위로 바닥 부분보다 넓게 연장하고, 상기 트렌치 바닥 부분으로부터 상기 기판까지 거리의 100%만큼 걸치는, 제 1 도전성 타입의 도핑된 구역;
    상기 에피텍셜 층의 상부 내에 형성되고 트렌치와 이웃하며, 상기 에피텍셜 층의 상기 상부 표면으로부터 상기 트렌치보다 더 적은 깊이만큼 연장하는, 제 2 도전성 타입의 몸체 구역; 및
    상기 몸체 구역의 상부 내에 형성되고, 상기 트렌치와 이웃하는 상기 제 1 도전성 타입의 소스 구역을 포함하는, 트렌치 MOSFET 디바이스.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서, 상기 제 1 도전성 타입은 n형 도전성이고, 상기 제 2 도전성 타입은 p형 도전성인, 트렌치 MOSFET 디바이스.
  5. 제 4항에 있어서, 상기 도핑된 구역은 인으로 도핑되는, 트렌치 MOSFET 디바이스.
  6. 제 4항에 있어서, 상기 기판은 N+ 기판이고 상기 에피텍셜 층은 N-에피텍셜 층이며, 상기 도핑된 구역은 N 구역이고 상기 몸체 구역은 P 구역이며, 상기 소스 구역은 N+ 구역인, 트렌치 MOSFET 디바이스.
  7. 제 1항에 있어서, 상기 트렌치 MOSFET 디바이스는 실리콘 디바이스인, 트렌치 MOSFET 디바이스.
  8. 제 1항에 있어서, 상기 절연층은 실리콘 산화물 층인, 트렌치 MOSFET 디바이스.
  9. 제 7항에 있어서, 상기 도전성 구역은 도핑된 다결정 실리콘 구역인, 트렌치 MOSFET 디바이스.
  10. 제 1항에 있어서, 상기 트렌치 바닥 부분과 상기 기판 사이의 상기 도핑된 구역은 그 두께 범위가 1 내지 6 미크론인, 트렌치 MOSFET 디바이스.
  11. 제 4항에 있어서, 상기 도핑된 구역은 1 ×1018 내지 5 ×1019㎝-3 범위에 있는 순수한 n형 캐리어 농도를 가지는, 트렌치 MOSFET 디바이스.
  12. 제 1항에 있어서, 상기 트렌치는 정사각형 형태와 6각형 MOSFET 셀 중 하나를 한정하는, 트렌치 MOSFET 디바이스.
  13. 트렌치 MOSFET 디바이스로서,
    n형 도전성의 실리콘 기판;
    상기 기판보다 낮은 다수 캐리어 농도를 가지며, 상기 기판 위에 있는 n형 도전성의 실리콘 에피텍셜 층;
    상기 에피텍셜 층의 상부 표면으로부터 상기 에피텍셜 구역으로 연장하는 트렌치;
    상기 트렌치의 적어도 일부를 라이닝하는 실리콘 산화물 절연층;
    상기 실리콘 산화물 층과 이웃하는 상기 트렌치 내의 도핑된 다결정 실리콘 구역;
    상기 트렌치의 바닥 부분과 상기 기판 사이에 제공되고, 상기 기판의 농도보다 낮고 상기 에피텍셜 층의 농도보다 높은 다수 캐리어 농도를 가지는 n형 도전성의 도핑된 구역으로서, 상기 도핑된 구역은 상기 트렌치 바닥 부분 위로 바닥 부분보다 넓게 연장하고, 상기 트렌치 바닥 부분으로부터 상기 기판까지 거리의 100%만큼 걸치는, n형 도전성의 도핑된 구역;
    상기 에피텍셜 층의 상부 내에 형성되고 상기 트렌치와 이웃하며, 상기 에피텍셜 층의 상기 상부 표면으로부터 상기 트렌치보다 더 적은 깊이만큼 연장하는 p형 도전성의 몸체 구역; 및
    상기 몸체 구역의 상부 내에 형성되고, 상기 트렌치와 이웃하는 n형 도전성 의 소스 구역을 포함하는, 트렌치 MOSFET 디바이스.
  14. 삭제
  15. 제 13항에 있어서, 상기 도핑된 구역은 인으로 도핑되는, 트렌치 MOSFET 디바이스.
  16. 제 13항에 있어서, 상기 트렌치 바닥 부분과 상기 기판 사이의 상기 도핑된 구역은 그 두께 범위가 1 내지 6 미크론인, 트렌치 MOSFET 디바이스.
  17. 제 13항에 있어서, 상기 도핑된 구역은 1 ×1018 내지 5 ×1019㎝-3 범위에 있는 순수한 n형 캐리어 농도를 가지는, 트렌치 MOSFET 디바이스.
  18. 트렌치 MOSFET 디바이스를 형성하는 방법으로서,
    제 1 도전성 타입의 기판을 제공하는 단계;
    상기 기판보다 낮은 다수 캐리어 농도를 가지며, 상기 기판 위에 있는 상기 제 1 도전성 타입의 에피텍셜 층을 증착하는 단계;
    상기 에피텍셜 층의 상부 내에 있는 제 2 도전성 타입의 몸체 구역을 형성하는 단계;
    상기 제 2 도전성 타입의 상기 몸체 구역의 상부 표면으로부터 상기 제 1 도전성 타입의 상기 에피텍셜 층 내로 연장하는 트렌치를 형성하는 단계;
    상기 트렌치의 바닥 부분과 상기 기판 사이의 상기 제 1 도전성 타입의 도핑된 구역을 형성하는 단계로서, 상기 도핑된 구역은 상기 기판의 농도보다 낮은 다수 캐리어 농도를 가지고 상기 에피텍셜 층의 농도보다 높은 다수 캐리어 농도를 가지는, 상기 제 1 도전성 타입의 도핑된 구역을 형성하는 단계;
    상기 트렌치의 적어도 일부를 라이닝하는 절연층을 형성하는 단계;
    상기 절연층과 이웃하는 상기 트렌치 내의 도전성 구역을 형성하는 단계; 및
    상기 몸체 구역의 상부 내에 있고 상기 트렌치와 이웃하는 상기 제 1 도전성 타입의 소스 구역을 형성하는 단계를 포함하는, 트렌치 MOSFET 디바이스를 형성하는 방법.
  19. 제 18항에 있어서, 상기 도핑된 구역을 형성하는 상기 단계는
    (a) 상기 제 1 도전성 타입의 불순물을 상기 에피텍셜 구역으로 주입하는 단계와,
    (b) 상승된 온도에서 상기 제 1 도전성 타입의 불순물을 확산시키는 단계를 포함하는, 트렌치 MOSFET 디바이스를 형성하는 방법.
  20. 제 19항에 있어서, 상기 도핑된 구역이 상기 트렌치 바닥으로부터 상기 기판까지 거리의 50%보다 많게 걸칠 때까지, 상기 불순물은 확산되는, 트렌치 MOSFET 디바이스를 형성하는 방법.
  21. 제 19항에 있어서, 상기 도핑된 구역이 상기 트렌치 바닥으로부터 상기 기판까지 거리의 100%만큼 걸칠 때까지, 상기 불순물은 확산되는, 트렌치 MOSFET 디바이스를 형성하는 방법.
  22. 제 19항에 있어서, 상기 제 1 도전성 타입은 n형 도전성이고, 상기 제 2 도전성 타입은 p형 도전성인, 트렌치 MOSFET 디바이스를 형성하는 방법.
  23. 제 22항에 있어서, 상기 불순물은 인(phosphorous)을 함유하는, 트렌치 MOSFET 디바이스를 형성하는 방법.
  24. 제 18항에 있어서, 상기 트렌치를 형성하고 상기 도핑된 구역을 형성하는 상기 단계들은
    (a) 상기 에피텍셜 층위에 트렌치 마스크를 형성하는 단계;
    (b) 상기 트렌치를 상기 트렌치 마스크를 통해 에칭하는 단계;
    (c) 상기 제 1 도전성 타입의 불순물을 상기 트렌치 마스크를 통해 주입하는 단계; 및
    (d) 상승된 온도에서 상기 제 1 도전성 타입의 상기 불순물을 확산시키는 단계를 포함하는, 트렌치 MOSFET 디바이스를 형성하는 방법.
  25. 제 24항에 있어서, 상기 상승된 온도는 희생 산화물이 상기 트렌치의 벽들을 따라 성장하는 단계에 의해 제공되는, 트렌치 MOSFET 디바이스를 형성하는 방법.
  26. 제 18항에 있어서, 상기 트렌치 MOSFET 디바이스는 실리콘 디바이스인, 트렌치 MOSFET 디바이스를 형성하는 방법.
  27. 제 18항에 있어서,
    상기 반도체 기판과 이웃하는 금속 드레인 접점을 형성하는 단계;
    상기 소스 구역의 상부 표면과 이웃하는 금속 소스 접점을 형성하는 단계, 및
    상기 소스 구역으로부터 떨어진 상기 도전성 구역의 상부 표면과 이웃하는 금속 게이트 접점을 형성하는 단계를 더 포함하는, 트렌치 MOSFET 디바이스를 형성하는 방법.
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