KR20080106336A - 절연게이트형 반도체장치 및 그 제조방법 - Google Patents

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Abstract

반도체장치(100)는 그 상면측으로부터 순서대로 P- 바디영역(41) 및 N- 드리프트영역(12)을 구비한다. P- 바디영역(41)을 관통하는 게이트트렌치(21) 및 종단트렌치(62)가 형성되어 있다. 각각의 트렌치들은 그 저부에 P 확산영역(51, 53)에 의해 포위된다. 상기 게이트트렌치(21)는 그 안에 게이트전극(22)을 내장시킨다. 게이트트렌치(21)의 길이방향으로 단부와 접촉하고 P- 바디영역(41) 및 P 확산영역(51)보다 농도가 낮은 P-- 확산영역(52)이 형성된다. P-- 확산영역(52)은 게이트전압이 오프될 때 P 확산영역(51)에 앞서 공핍화된다. P-- 확산영역(52)은 게이트전압이 온될 때 P 확산영역(51)에 대한 홀공급로의 역할을 한다.

Description

절연게이트형 반도체장치 및 그 제조방법{INSULATED GATE-TYPE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 트렌치게이트 구조의 절연게이트형반도체장치 및 그 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 드리프트영역이 상기 드리프트영역과 상이한 도전형의 확산층을 포함하여 드리프트층에 가해지는 전기장을 완화시키는 온저항 특성을 개선한 절연게이트형반도체에 관한 것이다.
종래에는, 파워디바이스어플리케이션용 절연게이트형반도체장치로서 트렌치게이트 구조를 갖는 트렌치게이트형반도체장치가 제안되어 왔다. 이러한 유형의 트렌치게이트형반도체장치에 의하면, 일반적으로 높은 내압과 낮은 온저항이 트레이드-오프(trade-off) 관계에 있다.
상기 문제에 초점을 맞추어 설계된 트렌치게이트형반도체장치에 있어서, 본 출원인은 도 24에 도시된 절연게이트형반도체장치를 제안하였다(JP-A-2005-142243 참조). 상기 절연게이트형반도체장치(900)에는 N+ 소스영역(31), N+ 드레인영역(11), P- 바디영역(41) 및 N- 드리프트영역(12)이 제공된다. 반도체기판은 그 상면측에 부분적으로 인쇄되어 P- 바디영역(41)을 관통하는 게이트트렌치(21)를 형성 하게 된다. 절연물의 퇴적에 의해 얻어지는 퇴적절연층(23)은 상기 게이트트렌치(21)의 저부 상에 형성된다. 더욱이, 게이트전극(22)은 상기 퇴적절연층(23) 상에 형성된다. 상기 게이트전극(22)은 게이트트렌치(21)의 벽면 상에 형성된 게이트절연막(24)을 통해 N+ 소스영역(31) 및 P- 바디영역(41)을 향한다. 플로팅상태의 P 확산영역(51)은 상기 드리프트영역(12) 내부에 형성된다. 상기 게이트트렌치(21)의 하단이 P 확산영역(51) 내에 위치한다.
상기 절연게이트형반도체장치(900)는 N- 드리프트영역(12) 내에 플로팅상태로 P 확산영역(51)을 제공함으로써(이러한 구조를 이하 "플로팅 구조"라고 함), 다음과 같은 특성들을 갖는다.
이러한 절연게이트형반도체장치(900)에 의하면, 게이트전압이 오프될 때, N- 드리프트영역(12)과 P- 바디영역(41)간의 PN 접합으로부터 공핍층이 확장된다. 상기 공핍층이 P 확산영역(51)에 도달할 때, 상기 P 확산영역(51)이 펀치-스루 상태로 변하여, 전위를 고정시키게 된다. 더욱이, 공핍층 또한 P 확산영역(51)과의 PN 접합으로부터 확장되므로, 전계 강도의 피크가, P- 바디영역(41)과의 PN 접합은 별도로 하고, P 확산영역(51)과의 PN 접합에 형성된다. 보다 상세하게는, 도 25에 도시된 바와 같이, 전계 강도의 두 피크가 형성되어, 최대 피크를 감소시킬 수 있게 된다. 따라서, 높은 내압이 실현된다. 높은 내압으로 인하여, N- 드리프트영역(12)의 불순물 농도를 증가시켜 낮은 온저항을 달성할 수 있게 된다. 상기 플로팅 구조의 메커니즘은 예컨대 JP-A-9(1997)-191109에 상세히 개시되어 있다는 점에 주목할 것이다.
인버터회로용 절연게이트형반도체장치에 의하면, 일반적으로 게이트전압(Vg)이 턴 온되거나 턴 오프될 때, 드레인전압(Vd)이 도 26의 실선으로 표시된 바와 같이 변화한다. 보다 상세하게는, Vg가 턴 온되면(도 26에서 A), 공핍층이 확장되지 않으므로, 낮은 온저항 상태에서 동작을 허용하게 된다. Vg가 오프인 동안에는(도 26에서 B), Vd가 높게 되는 확장 상태(높은 온저항 상태)에 공핍층이 있다. 보다 구체적으로는, 드레인과 소스간의 내압은 공핍층에 의해 보장된다. Vg가 다시 턴 온되면(도 26에서 C), 공핍층이 다시 좁아지게 된다. 이는 낮은 온저항 상태에서의 동작을 초래한다.
하지만, 상술된 이러한 플로팅 구조를 갖는 절연게이트형반도체장치는 통상의 절연게이트형반도체장치에 비해 도 26의 C에서 머물 때 낮은 온저항 상태로 되돌아가기가 더욱 쉽지 않다. 즉, 플로팅 구조를 갖지 않는 절연게이트형반도체장치(통상의 절연게이트형반도체장치)에 의하면, 소스로부터 홀들이 공급되므로, 공핍층이 순간적으로 좁아지게 된다. 다른 한편으로, 도 24에 도시된 이러한 플로팅 구조를 갖는 절연게이트형반도체장치에 의하면, 트렌치 아래 P 확산영역은 홀들이 충분히 공급되지 않는 플로팅 상태에 있다. 이에 따라, 트렌치 아래 P 확산영역 하방으로 확장된 공핍층이 좁아지기 전에 장시간이 걸리게 된다. 결과적으로는, 도 26의 점선으로 표시된 바와 같이, 낮은 온저항 상태로의 순간적인 복귀가 실현되지 못한다. 따라서, 온저항 상태에 악영향을 주게 된다.
본질적으로, 칩 크기가 커지면, 공급될 홀들이 양적으로 많아지게 된다. 다시 말해, 칩 크기가 커짐에 따라, 홀들의 공급 지연이 발생된다. 따라서, 스위칭 성능이 저하되는 것에 관여하게 된다.
본 발명은 상술된 종래의 절연게이트형반도체장치에 수반되는 문제점들을 해결하고자 고안되었다. 보다 상세하게는, 본 발명의 목적은 내압이 높고, 스위칭 동작 시에 양호한 온저항 특성이 성취되는 절연게이트형반도체장치 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 반도체기판 내의 상면측에 위치하고 제1도전형반도체인 바디영역 및 상기 바디영역의 하면과 접촉하고 제2도전형반도체인 드리프트영역을 구비한 절연게이트형반도체장치에 있어서, 상기 반도체기판의 상면으로부터 상기 바디영역을 관통하는 트렌치; 상기 트렌치의 측벽에 위치한 게이트절연막; 상기 게이트절연막을 통해 상기 바디영역을 향하는 상기 트렌치 내부에 위치한 게이트전극; 상기 게이트전극 하방에 위치하여, 상기 드리프트영역에 의해 포위되고 그와 함께 상기 트렌치의 저부를 포위하며, 상기 제1도전형반도체인 매입확산영역; 및 상기 바디영역 및 상기 매입확산영역과 연접하여, 상기 매입확산영역보다 농도가 낮고, 상기 제1도전형반도체인 저농도확산영역을 포함하여 이루어지는 것을 특징으로 하는 절연게이트형반도체장치를 제공한다.
본 발명의 절연게이트형반도체장치는 게이트전극이 트렌치에 내장되는 트렌치게이트 구조를 갖는다. 상기 드리프트영역은 그 안에 드리프트영역과 타입이 다른 도전형반도체로 형성되는 매입확산영역이 제공되고, 상기 매입확산영역 내에는 트렌치의 저부가 위치한다. 더욱이, 바디영역과 매입확산영역 사이에는, 두 영역과 동일한 도전형의 반도체이고, 두 영역과 연결되며, 상기 매입확산영역보다 낮은 농도를 갖는 저농도확산층이 제공된다. 상기 저농도확산영역은 드리프트영역과의 PN 접합으로부터 확산되는 공핍층으로 인해 저항이 매우 높고 농도가 매우 낮은 영역이 된다. 이러한 방식으로, 상기 매입확산영역은 게이트전압의 오프 시에 플로팅 상태가 된다. 이러한 이유로, 플로팅 구조와 유사한 내압 구조가 실현되어, 높은 내압을 확보하게 된다.
플로팅 구조와 유사한 이러한 내압 구조를 제공하기 위해서는, 상기 바디영역과 상기 드리프트영역간의 PN 접합과 상기 매입확산영역과 상기 드리프트영역간의 PN 접합을 포함하는 두 부분에 전계 피크가 나타나도록 매입확산층이 배치된다는 점에 유의한다. 상기 배치는 그 피크값들이 서로 같게 되어 있는 것이 바람직하다.
특히, 상기 저농도확산영역은 게이트전압이 오프될 때 매입확산영역에 앞서 그 두께를 따르는 영역의 적어도 일부를 공핍화시키는 이러한 농도와 폭을 가진다. 저농도확산영역이 공핍화되면, 사전에 미리 플로팅 구조로 형성된 종래의 반도체장치(도 24)와 실질적으로 동일한 내압 특성이 얻어진다. 상기 저농도확산영역의 농도와 폭은 RESURF 관계가 얻어지도록 설정되는 것이 바람직하다.
다른 한편으로, 공핍층의 확장 후, 게이트전압이 온되면, 공핍층이 좁아지므로, 낮은 온저항 상태로 된다. 이 때, 캐리어들이 저농도확산영역을 통해 매입확산영역으로 공급된다. 이는 매입확산영역으로부터 확장되는 공핍층을 급격하게 좁게 할 수 있다. 이에 따라, 양호한 온저항 특성이 얻어진다.
본 발명의 절연게이트형반도체장치의 저농도확산영역은 상방에서 볼 때 길이방향(반도체기판의 상방에서 본 상태에서 상기 트렌치의 길이방향, 이하 간단히 "길이방향"이라고 함)으로 상기 트렌치의 단부의 측면과 접촉하는 것이 바람직하다. 다시 말해, 저농도확산영역은 트렌치의 측면에 위치하므로, 경사진 이온 주입에 의해 형성될 수 있다. 트렌치의 단부에서의 위치로 인하여, 경사진 이온 주입 시의 입사각이 커질 수 있게 된다. 이는 반사 등을 줄일 수 있고, 확산영역의 농도와 크기가 엄격하게 제어될 수 있다. 상기 저농도확산영역은 단부의 측면과 접촉하게 되어, 채널 저항이 증가하지 않고, 온저항에 거의 영향을 주지 않게 된다.
본 발명의 절연게이트형반도체장치의 저농도확산영역은 트렌치의 길이방향과 직교하는 단면에서 볼 때 상기 트렌치의 측면들 중 하나와 접촉하게 될 수도 있다. 보다 상세하게는, 저농도확산영역이 트렌치의 길이방향으로 측면에 위치하므로, 제조가 용이하게 된다. 또한, 상기 저농도확산영역은 일 측면과 접촉하게 되므로, 타 측면이 낮은 저항 상태에 있게 된다. 이에 따라, 온저항이 증가되는 것이 방지된다. 이 경우, 저농도확산영역과 바디영역간의 접합 영역에서의 에피택셜층의 농도가 상기 에피택셜층의 타 영역들보다 높은 것이 바람직하다. 만일 접합부의 영역의 농도가 높아진다면, 채널 전류가 흐르게 되기 쉽다. 이러한 방식으로, 온저항의 증가가 억제될 수 있다.
본 발명의 절연게이트형반도체장치의 트렌치는 길이방향으로 복수의 서브-트렌치들로 분할되도록 하는 레이아웃을 구비하고, 상기 저농도확산영역은 상기 서브-트렌치들의 개별적인 단부들과 접촉하게 되는 것이 바람직하다. 보다 상세하게는, 트렌치가 분할되는 레이아웃은 저농도확산영역들이 개별적인 단부들에 배치되는 개수로 상기 트렌치의 단부들을 증가시킨다. 이러한 방식으로, 수많은 저농도확산영역들이 배치될 수 있어, 칩 크기가 큰 경우에, 양호한 온저항 특성이 성취되도록 한다. 다시 말해, 홀공급로가 단축될 수 있어, 공급 속도를 더욱 향상시킬 수 있게 된다. 더욱이, 홀공급로가 셀영역의 중앙부에 형성될 수 있어, 홀들이 셀영역 전반에 걸쳐 거의 균일하게 공급될 수 있게 된다.
서브-트렌치들의 레이아웃은 예컨대 인접한 서브-트렌치들이 서로 정렬된 길이방향으로의 각각의 단부들과 함께 배치되는 레이아웃 및 인접한 서브-트렌치들이 서로 상이한 길이방향으로의 각각의 단부들과 함께 배치되는 또다른 레이아웃을 포함할 수도 있다.
또다른 실시형태에 따르면, 본 발명은 반도체기판 내의 상면측에 위치하고 제1도전형반도체인 바디영역 및 상기 바디영역의 하면과 접촉하고 제2도전형반도체인 드리프트영역을 구비한 절연게이트형반도체장치의 제조방법에 있어서, 셀영역 내에 위치한 트렌치를 형성하기 위한 마스크패턴을 형성하고, 상기 마스크패턴에 기초한 에칭에 의하여 상기 바디영역을 관통하는 트렌치를 형성하는 트렌치형성단계; 및 상기 트렌치의 저부를 향해 불순물을 주입하여 제1도전형의 매입확산영역을 형성하고, 상기 트렌치 상방에서 볼 때 길이방향을 따라 경사진 방향으로부터 불순물을 주입하여, 상기 매입확산영역 및 상기 바디영역과 연접하고 상기 매입확산영역보다 농도가 낮으며 상기 제1도전형반도체인 저농도확산영역을 형성하는 불순물주입단계를 포함하여 이루어지는 것을 특징으로 하는 절연게이트형반도체장치의 제조방법을 제공한다.
본 발명의 제조방법에 따르면, 트렌치-형성 단계에서 트렌치의 형성 후, 불순물주입단계에서 트렌치의 측면들과 저부로부터 불순물이 주입되어, 개별적인 확산영역들을 형성하게 된다. 보다 상세하게는, 매입확산영역이 트렌치의 저면으로 이온 주입에 의해 형성되고, 그 농도가 매입확산영역보다 낮은 저농도확산영역이 상기 트렌치의 길이방향을 따라 경사진 이온 주입에 의해 트렌치의 단부의 일측에 형성된다.
본 발명의 제조방법에 있어서는, 주입각이 커지는 경우에도, 길이방향을 따라 경사진 이온 주입에 의해 상기 트렌치의 깊은 위치까지 불순물이 주입될 수 있다. 주입각이 크기 때문에, 측면에서의 반사가 줄어들게 되어, 안정된 제조를 보장하게 된다. 본질적으로, 이는 농도와 크기를 정확하게 제어할 필요가 있는 저농도확산영역의 형성에 효과적이다.
또한, 또다른 실시형태에 따르면, 본 발명은 반도체기판 내의 상면측에 위치하고 제1도전형반도체인 바디영역 및 상기 바디영역의 하면과 접촉하고 제2도전형반도체인 드리프트영역을 포함하여 이루어지는 절연게이트형반도체장치에 있어서, 상기 반도체기판의 상면으로부터 상기 바디영역까지 관통하는 트렌치; 상기 트렌치의 측벽들에 위치한 게이트절연막; 상기 트렌치 내부에 위치하여, 상기 게이트절연막을 통해 상기 바디영역을 향하는 게이트전극; 및 상기 게이트전극 하방에 위치하여, 상기 드리프트영역에 의해 포위되고 상기 트렌치의 저부를 포위하며, 상기 제1도전형반도체이면서 전기적으로 플로팅상태에 있는 플로팅확산영역을 포함하여 이루어지고, 상기 드리프트영역은 상기 바디영역의 하면과 접촉하는 저농도영역 및 상기 저농도영역 하방에 위치한 고농도영역을 포함하고, 상기 플로팅확산영역은 그 하단이 상기 고농도영역의 하면 상방에 위치하는 것을 특징으로 하는 절연게이트형반도체장치를 제공한다.
본 발명의 또다른 절연게이트형반도체장치는 게이트전극이 트렌치에 내장되는 트렌치게이트 구조를 갖는다. 드리프트영역은 그 안에 드리프트영역과 상이한 도전형반도체인 플로팅확산영역이 제공되고, 상기 플로팅확산영역 내에는 트렌치의 저부가 위치한다. 상기 플로팅확산영역은, 바디영역과 드리프트영역간의 PN 접합 및 플로팅확산영역과 드리프트영역간의 PN 접합을 포함하는 두 부분에 전계 피크가 형성될 수 있는 이러한 위치에 배치된다. 상기 배치는 피크값들이 서로 같게 되도록 하는 것이 바람직하다. 즉, 이러한 절연게이트형반도체장치는 플로팅 구조를 갖는다.
상기 드리프트영역은 바디영역과 접촉되어 유지되는 저농도영역 및 상기 저농도영역 하방에 배치된 고농도영역을 구비한다. 상기 고농도영역의 하면은 플로팅확산영역의 하단 하방에 위치한다. 이에 따라, 본 발명의 또다른 절연게이트형반도체장치에 의하면, 게이트전압이 오프될 때 플로팅확산영역 하방에 공핍층이 확장되기 쉽지 않게 된다. 그 결과, 공핍층이 게이트전압의 오프 시에 넓은 범위에 걸쳐 원래대로 확장되지 않기 때문에, 게이트전압이 턴 온될 때 드리프트 전류가 방해받지 않게 된다. 이에 따라, 양호한 온저항 특성이 얻어진다. 더욱이, 고농도영역과 바디영역 사이에는 저농도영역이 제공된다. 이렇게 함으로써, 주로 바디영역의 하면으로부터 확장되는 공핍층에 의하여 내압이 유지될 수 있으므로, 내압의 저하를 억제하게 된다.
본 발명의 또다른 절연게이트형반도체장치의 드리프트영역은, 상기 저농도영역과 상기 고농도영역 사이에, 농도가 상기 저농도영역의 농도로부터 상기 고농도영역의 농도까지 두께 방향으로 완만하게 변화하는 경사농도영역을 구비하고, 상기 고농도영역과 상기 저농도영역간의 계면의 두께 방향의 위치가 상기 플로팅확산영역의 하단과 상단 사이에 있는 것이 바람직하다. 보다 상세하게는, 저농도영역과 고농도영역간에 농도가 완만하게 변화하는 경사진 농도영역이 제공될 때, 바디영역으로부터 확장되는 공핍층이 플로팅확산영역까지 확실하게 확장될 수 있다. 이에 따라, 내압의 저하가 더욱 확실하게 억제될 수 있게 된다.
도 1은 제1실시예에 따른 절연게이트형반도체장치의 구조를 도시한 평면도;
도 2는 도 1에 도시된 절연게이트형반도체장치의 A-A 단면을 도시한 도면;
도 3은 도 1에 도시된 절연게이트형반도체장치의 B-B 단면을 도시한 도면;
도 4는 게이트트렌치의 단부 이외의 측벽부들에 P-- 확산영역이 제공된 반도체장치를 도시한 도면;
도 5는 게이트트렌치의 단부에 대한 적량(dosage)과 온저항의 증가율간의 관계를 도시한 그래프;
도 6은 제1실시예에 따른 절연게이트형반도체장치의 제조단계들을 도시한 도면;
도 7은 도 6에 도시된 이온주입의 과정에서 반도체장치의 C-C 단면을 도시한 도면;
도 8은 제1실시예에 따른 절연게이트형반도체장치의 일 응용예를 도시한 단면도;
도 9는 제2실시예에 따른 절연게이트형반도체장치의 구조를 도시한 평면도;
도 10은 도 9에 도시된 절연게이트형반도체장치의 A-A 단면을 도시한 도면;
도 11은 P-- 확산영역들간의 거리가 긴 부분을 도시한 도면;
도 12는 제2실시예에 따른 절연게이트형반도체장치의 일 응용예(No.1)를 도시한 평면도;
도 13은 제2실시예에 따른 절연게이트형반도체장치의 또다른 응용예(No.2)를 도시한 평면도;
도 14는 제3실시예에 따른 절연게이트형반도체장치의 구조를 도시한 단면도;
도 15는 도 14에 도시된 절연게이트형반도체장치의 P-- 확산영역과 바디영역간의 접합을 도시한 도면;
도 16은 본 발명의 제4실시예에 따른 절연게이트형반도체장치의 구조(3층 구 조를 갖는 에피택셜층)를 도시한 단면도;
도 17은 본 발명의 제4실시예에 따른 절연게이트형반도체장치의 전계 강도를 도시한 도면;
도 18은 제4실시예에 따른 절연게이트형반도체장치의 구조(2층 구조를 갖는 에피택셜층)를 도시한 단면도;
도 19는 제4실시예에 따른 절연게이트형반도체장치의 응용예 1(No.1)를 도시한 단면도;
도 20은 제4실시예에 따른 절연게이트형반도체장치의 응용예 1(No.2)를 도시한 단면도;
도 21은 제4실시예에 따른 절연게이트형반도체장치의 응용예 1(No.3)를 도시한 단면도;
도 22는 도 19에 도시된 절연게이트형반도체장치의 시뮬레이션 결과들을 도시한 표;
도 23은 제4실시예에 따른 절연게이트형반도체장치의 응용예 2를 도시한 단면도;
도 24는 종래의 절연게이트형반도체장치의 구조를 도시한 단면도;
도 25는 종래의 절연게이트형반도체장치의 전계 강도를 도시한 도면; 및
도 26은 반도체장치의 스위칭의 경우를 도시한 타이밍차트이다.
이하, 본 발명의 실시예들을 첨부도면들을 참조하여 상세히 설명하기로 한 다. 하기 실시예들에서, 본 발명은 절연게이트에 전압을 인가하여 드레인과 소스간의 도통을 제어하는 파워 MOS에 적용된다.
[제1실시예]
제1실시예에 따른 절연게이트형반도체장치(100)(이하, "반도체장치(100)"라고 함)는 도 1의 평면사시도 및 도 2의 단면도에 도시된 구조를 갖는다. 본 명세서에서는, 출발기판과 상기 출발기판 상의 에피택셜 성장에 의해 형성되는 단결정실리콘부의 조합 및 그 전체를 반도체기판이라고 한다는 점에 유의한다.
상기 실시예의 반도체장치(100)는 셀영역(도 1에 파선 프레임 x 내의 영역)과 상기 셀영역을 포위하는 종단영역(도 1에서 파선 프레임 x의 외부 영역)으로 이루어진다. 보다 상세하게는, 반도체장치(100)의 셀영역이 종단영역으로 구획된다. 복수의 게이트트렌치(21)는 셀영역 내에 제공되고, 세 종단트렌치(62)가 종단영역 내에 제공된다.
특히, 상기 게이트트렌치(21) 및 종단트렌치(62)는 각각 셀영역을 포위하는 원의 형태로 그리고 스트라이프의 형태로 배치된다. 상기 게이트트렌치(21)는 대략 2.5 ㎛ 정도의 피치들로 형성된다는 점에 유의한다. 상기 종단트렌치(62)는 대략 2.0 ㎛ 정도의 피치들로 형성된다.
도 2는 도 1에 도시된 반도체장치(100)의 A-A 단면을 도시한 도면이다. 상기 반도체장치(100)의 셀영역에는 반도체기판의 상면측의 소스전극과 도 2의 하면측의 드레인전극이 각각 제공된다. 상기 반도체기판은 그 안에서 그 상면측에 N+ 소스영 역(31) 및 콘택 P+ 영역(32)이 제공되고, 또한 하면측에 N+ 드레인영역(11)이 제공된다. P- 바디영역(41)(농도 : 1.0 × 1017/cm3 ~ 2.0 × 1017/cm3)과 N- 드리프트영역(12)(농도 : 대략 2.5 × 1016/cm3)이 상면측으로부터 순서대로 N+ 소스영역(31) 및 N+ 드레인영역(11) 사이에 제공된다.
반도체기판의 일부는 게이트트렌치(21)를 형성하도록 그 상면측에 새겨진다. 개별적인 트렌치는 P- 바디영역(41)을 관통한다. 상기 게이트트렌치(21)의 깊이는 대략 2.5 ㎛ 정도이고, P- 바디영역(41)의 깊이는 대략 1.0 ㎛ 정도이다.
상기 게이트트렌치(21)는 절연물의 퇴적에 의해 형성된 퇴적절연층(23)이 그 저부에 형성된다. 보다 상세하게는, 본 실시예의 퇴적절연층(23)은 게이트트렌치(21)의 저부에 실리콘산화물을 퇴적시켜 형성된 것이다. 게이트전극(22)은 퇴적절연층(23) 상에 형성된다. 상기 게이트전극(22)의 하단은 P- 바디영역(41)의 하면 하방에 위치한다. 상기 게이트전극(22)은 게이트트렌치(21)의 벽면 상에 형성된 게이트절연막(24)을 통해 반도체기판의 N+ 소스영역(31) 및 P- 바디영역(41)을 향하고 있다. 즉, 게이트전극(22)은 게이트절연막(24)에 의하여 N+ 소스영역(31) 및 P- 바디영역(41)으로부터 절연된다.
상술된 이러한 구조를 갖는 반도체장치(100)에 의하면, 게이트전극(22)에 전 압을 인가하여 P- 바디영역(41)에 채널 효과가 발생되어, N+ 소스영역(31)과 N+ 드레인영역(11)간의 도통을 제어하게 된다.
상기 반도체장치(100)의 종단영역에는 세 종단트렌치(62)(이하, 셀영역에 더욱 근접한 순서대로 각각 "종단트렌치(621)", "종단트렌치(622)" 및 "종단트렌치(623)"이라고 함)가 제공된다. 상기 종단트렌치(621)의 내부는 게이트트렌치(21)의 내부와 같이 종단게이트영역(72)이 퇴적절연층(73) 상에 배치되도록 되어 있다. 상기 종단게이트영역(72)은 게이트전극(22)과 전기적으로 연결되고, 상기 게이트전극(22)과 동일한 전위가 된다. 종단게이트영역(72)의 존재로 인하여, P- 바디영역(41)의 하면과의 PN 접합부로부터 확장되는 공핍층의 확장이 촉진된다. 더욱이, 상기 종단게이트영역(72)은 종단트렌치(621)의 벽면 상에 형성된 게이트절연막(74)을 통해 P- 바디영역(41)을 향한다. 다른 한편으로, 상기 종단트렌치(622, 623)는 각각 퇴적절연층(71)으로 충전된다(즉, 게이트리스(gateless) 구조).
상기 반도체장치(100)는 게이트트렌치(21)의 저부 주위에, N- 드리프트영역(12)으로 포위된 P 확산영역(51)(농도 : 대략 1.0 × 1017/cm3 ~ 2.0 × 1017/cm3)으로 형성된다. N- 드리프트영역(12)으로 포위된 P 확산영역(53)은 종단트렌치(62)의 저부 주위에 형성된다. P 확산영역(51) 및 P 확산영역(53)은 각각 게이트트렌치(21)의 저면과 종단트렌치(62)의 저면으로부터 불순물을 주입하여 형성되는 영역 들이라는 점에 유의한다. 이하, 상기 반도체장치(100)의 제조방법을 설명하기로 한다. 각각의 P 확산영역들의 단면들은 각각의 트렌치의 저부에 대하여 실질적으로 원 형태이다.
인접한 P 확산영역(51, 51)들은 그 사이에 캐리어들의 이동을 허용하기에 충분한 공간을 갖는다는 점에 유의해야 한다. 이에 따라, 게이트전압이 온인 상태에서는, P 확산영역(51)의 존재가 드레인 전류를 방해하지 않을 것이다. 다른 한편으로, 인접한 P 확산영역(53, 53)들 사이의 공간은 P 확산영역(51, 51)들 사이의 공간보다 작다. 하지만, 드리프트 전류가 종단영역에서 흐르지 않기 때문에, 낮은 온저항을 달성하는 것이 지장을 받지 않는다.
종단트렌치들의 수는 3개로 제한되지 않는다. 내압을 유지할 수 있는 한, 종단트렌치(62)의 수는 2(최소 개수)로 설정될 수도 있다. 세 트렌치를 사용하여 내압을 유지하는 것이 어렵다면, 종단트렌치(62)의 수가 4 이상일 수도 있다. 어느 경우에도, 종단게이트영역(72)은 게이트트렌치(21)와 같이 최내각 종단트렌치(621) 내에 제공된다.
도 3은 도 1에 도시된 반도체장치(100)의 B-B 단면을 도시한 도면이다. 반도체장치(100)에 의하면, N- 드리프트영역(12)으로 포위된 P-- 확산영역(52)은 길이방향으로 게이트트렌치(21)의 단부(210) 주위에 형성된다. 본 명세서에 사용된 "길이방향"이란 용어는 반도체기판의 상방에서 볼 때 게이트트렌치의 길이방향을 의미한다는 점에 유의한다. 보다 상세하게는, 상기 방향은 게이트트렌치의 깊이 방향(즉, 반도체기판의 두께 방향)과 상이하다. 상기 P-- 확산영역(52)은 그 상단에서 P- 바디영역(41)과 연결되고, 또한 하단에서 P 확산영역(51)과 연결된다. 상기 P-- 확산영역(52)은 그 농도가 P- 바디영역(41) 및 P 확산영역(51)보다 낮은 영역이다. 상기 P-- 확산영역(52)은 게이트트렌치(21)의 단부(210)의 측면으로부터 불순물을 주입하여 형성된 것이다. 이하, 상기 반도체장치(100)의 제조방법을 상세히 설명하기로 한다.
상기 P-- 확산영역(52)은 P- 바디영역(41) 및 P 확산영역(51)과 연접되는 영역이다. 이에 따라, 공핍층이 N- 드리프트영역(12) 내에 확장되는 상태에서 게이트전압 Vg이 턴 온되는 경우, 홀들은 P-- 확산영역(52)을 통해 P 확산영역(51)으로 공급된다.
상기 P-- 확산영역(52)은 게이트 전압 Vg가 오프될 때 공핍화되도록 하는 농도와 폭(횡방향으로의 두께)으로 설계된다. 특히, 본 실시예에서는, 피크 농도가 대략 0.7 × 1016/cm3 정도이고, 폭은 0.3 ㎛ 이다. 반도체장치(100)에 의하면, 게이트 전압 Vg이 오프일 때, P-- 확산영역(52)은 P 확산영역(51)에 앞서 공핍화되고, P 확산영역(51)은 플로팅상태로 된다. 이는 본 실시예의 반도체장치(100)가 플로팅 구조와 같이 내압 구조를 가질 수 있도록 한다.
플로팅 구조에서 높은 내압을 실현하기 위해서는, P- 바디영역(41)과 N- 드리프트영역(12)간의 PN 접합 및 P 확산영역(51)과 N- 드리프트영역(12)간의 PN 접합을 포함하는 두 부분에 전계 피크가 형성되는 위치에 매입영역인 P 확산영역(51)이 배치된다. 상기 형태는 두 피크값들이 서로 같게 되어 있는 것이 바람직하다.
본 실시예의 반도체장치(100)에 의하면, 게이트 전압 Vg가 스위칭 온될 때, 홀들이 P-- 확산영역(52)을 통해 P 확산영역(51)으로 공급되어, N- 드리프트영역(12)에서 확장되는 공핍층이 급격하게 좁아지게 된다. 따라서, 양호한 온저항 특성이 얻어지게 된다. 다른 한편으로, 게이트 전압 Vg가 스위칭 오프되면, P-- 확산영역(52)이 P 확산영역(51)에 앞서 공핍화되어, 플로팅 구조와 유사한 내압 구조를 제공하게 된다.
P-- 확산영역(52)이 그 안에 공핍화되는 영역은 길이방향으로의 일부분일 수 있다는 점에 유의한다. 보다 상세하게는, P- 바디영역(41)과 P 확산영역(51) 사이의 부분의 일부에서도 매우 높은 저항 상태를 갖기에 충분하다. 결국, N- 드리프트영역(12)의 일부의 농도가 높아질 수도 있고, 또는 P-- 확산영역(52)의 일부의 농도가 낮아질 수도 있다.
내압의 저하를 억제하기 위해서는 P-- 확산영역(52)에 RESURF 구조가 적용되 는 것이 바람직하다. 보다 상세하게는, P-- 확산영역(52) 및 그 주변 N- 드리프트영역(12)을 완전히 공핍화하여 플로팅 구조가 실현된다. 최선의 조건들은 RESURF 구조를 제공하기 위해 P-- 확산영역(52) 및 그 주변 N- 드리프트영역(12)이 완전히 공핍화되도록 되어 있지만, 이러한 완전하게 공핍화된 상태는 반드시 요구되지 않을 수도 있다. 즉, P-- 확산영역(52)의 저항이 높게 되는 조건들은 플로팅 구조와 유사한 내압 구조를 실현할 수 있기에 충분하다.
표 1은 드레인-소스간의 내압이 70 V로 설계되는 MOSFET에서 P-- 확산영역(52)의 농도 및 폭의 조건들의 시뮬레이션으로부터 얻어지는 결과들을 보여준다. P-- 확산영역(52) 이외의 조건들은 상기 실시예에서와 유사하다. 게이트트렌치의 단부(210)와 종단트렌치(621)의 측면간의 거리는 대략 1.1 ㎛로 설정된다. 이러한 상술된 조건들 하에, P-- 확산영역(52)의 폭과 농도는 P-- 확산영역(52)이 공핍화되는 것을 허용하도록 설정된다.
P-- 확산영역의 폭 P-- 확산영역의 농도
0.3 ㎛ ~ 0.7 ㎛ 3 × 1016/cm3 ~ 1 × 1017/cm3
상기 시뮬레이션에 따르면, RESURF 상태 또는 그에 근접한 상태는 표 1의 조건들을 충족시키는 범위 내에서 달성되어, 원하는 특성(내압 및 온저항)을 얻게 된다. 표 1의 결과들로부터, 이온주입적량이 P-- 확산영역(52)의 형성 시에 다소 변한다면, 상기 조건들이 RESURF 관계에 근접하는 한 원하는 특성이 얻어지는 것을 볼 수 있다. 즉, 제조를 위한 마진이 커진다는 것이 밝혀졌다.
상기 실시예의 반도체장치(100)에 의하면, 높은 온저항으로의 변환은 게이트트렌치(21)의 단부(210)에 P-- 확산영역(52)을 제공함으로써 회피할 수 있다. 다시 말해, P-- 확산영역(52)이 스위칭 시에 양호한 온저항 특성을 가져오지만, 채널 전류에 대해 고저항이 수반된다. 도 4에 도시된 바와 같이, P-- 확산영역(52)이 채널 영역 하방에 제공된다면, 온저항이 매우 높게 된다. 이를 극복하기 위하여, 도 3에 도시된 바와 같이, P-- 확산영역(52)은 게이트트렌치(21)의 단부(210)에만 형성된다. 이러한 방식으로, 온저항 특성에 대한 영향이 회피된다.
도 5는 상기 실시예의 반도체장치(100)에서 P-- 확산영역(52)의 형성 시의 이온주입적량과 드레인-소스간(D-S간)의 내압간의 관계 및 스위칭 동작 시에 온저항의 증가율과 이온주입적량간의 관계 양자 모두를 체크하는 실험들의 결과들을 보여준다. 상기 실시예의 반도체장치는 D-S간의 내압의 의도된 값이 60V로 설정되도록 하는 구조를 갖는다는 점에 유의한다.
도 5에 도시된 바와 같이, 7.0 × 1012/cm2 보다 큰 적량은 AC 동작 시에 온저항의 증가가 거의 없다는 것을 밝혀냈다. 다른 한편으로, 반도체장치(100)에 의하면, P- 바디영역(41)과 P 확산영역(51)은 서로 연결된 상태에 있어, 드레인-소스간(D-S간) 내압이 낮아지는 것에 영향을 주게 된다. 특히, 적량이 2 × 1013/cm2 보다 적다면, 의도된 내압이 보장된다는 것을 상기 실험들에서 확인하였다. 하지만, 상기 실험들에 따르면, 게이트트렌치(21)의 단부(210)에 P-- 확산영역(52)을 제공함으로써, 높은 내압을 유지하면서도 스위칭 특성을 개선할 수 있게 된다는 것을 밝혀냈다.
다음으로, 반도체기판(100)의 제조공정이 도 6을 토대로 기술된다. 초기에는, N-형 실리콘층이 에피택셜 성장에 의해 N+ 드레인영역(11)으로서의 역할을 하는 N+ 기판 상에 형성된다. 이러한 N-형 실리콘층(에피택셜층)은 N- 드리프트영역(12), P- 바디영역(41), N+ 소스영역(31) 및 콘택 P+ 영역(32)을 포함하는 영역들이 되는 부분이다.
다음으로, 도 6(A)에 도시된 바와 같이, P- 바디영역(41)은 이온주입 등에 의해 반도체기판의 상면측에 형성된다. 그 결과, N- 드리프트영역(12) 상에 P- 바디영역(41)을 구비한 반도체기판이 형성된다.
다음으로, 도 6(B)에 도시된 바와 같이, 패턴마스크(91)는 트렌치건식에칭을 실시하기 위해 반도체기판에 걸쳐 형성된다. 상기 트렌치건식에칭에 따르면, P- 바디영역(41)을 각각 관통하는 게이트트렌치(21)와 종단트렌치(62)가 집합적으로 형성된다.
다음으로, 도 6(C)에 도시된 바와 같이, 이온주입에 의하여 각각의 트렌치들의 저부로부터 불순물이 주입된다. 더욱이, 경사진 이온주입에 의하여 개별적인 게이트트렌치들의 단부에서 측면으로부터 불순물이 주입된다. 보다 상세하게는, 도 7(C')에 도시된 바와 같이, 이온주입은 20도 이상의 경사각으로 직선형 게이트트렌치(21)의 길이방향을 따라 실시된다. 상기 실시예에서는, 이것이 60도에서 이루어진다. 즉, 게이트트렌치(21)의 길이방향을 따라 주입이 수행되므로, 이온주입의 경사각이 커지더라도, 상기 게이트트렌치(21)의 깊은 위치에서 측면으로 불순물이 주입될 수 있다. 상기 경사각은, 상기 트렌치의 측면에서의 반사가 억제되도록 크다. 따라서, P-- 확산영역(52)의 농도와 크기가 정확하게 제어될 수 있게 된다.
그런 다음, 도 6(D)에 도시된 바와 같이, P 확산영역(51) 및 P 플로팅영역(53)을 집합적으로 형성하도록 어닐링 처리가 실시된다. 보다 상세하게는, P 플로팅영역들이 하나의 어닐링 처리에 의해 모든 영역들에 동시에 형성된다. 상기 어닐링 처리는 후술하는 바와 같이 절연막(92)의 퇴적 후에 이루어질 수도 있음에 유의한다.
다음으로, 도 6(E)에 도시된 바와 같이, 절연막(92)은 CVD(Chemical Vapor Deposition)법에 따라 게이트트렌치(21) 및 종단트렌치(62) 내부에 퇴적된다. 절연막(92)에 있어서는, 예컨대 출발원료로서 TEOS(tetraethyl-orso-silicate)를 이용하는 저압CVD법 또는 출발원료로서 오존과 TEOS를 이용하는 CVD법에 의해 형성되는 SiO2막이 사용된다. 이러한 절연막(92)은 도 2의 퇴적절연층(23, 71, 73)이 된다.
다음으로, 주표면으로부터 절연막(92)을 제거한 후, 레지스트(93)가 상기 주표면 상에 형성된다. 상기 레지스트(93)는 종단영역에 대한 에칭보호막을 형성하도록 패터닝된다. 도 6(F)에 도시된 바와 같이, 에칭보호막으로서 레지스트(93)를 이용하여 건식에칭이 실시된다. 이러한 방식으로, 종단게이트영역(72) 및 게이트전극(22)을 형성하기 위한 공간들이 보장된다. 에칭백(etching back) 후, 상기 레지스트(93)가 제거된다.
다음으로, 실리콘표면 상의 열산화물막을 형성하도록 열산화처리가 실시된다. 이러한 열산화물막은 도 2의 게이트절연막(24, 74)이 된다. 다음으로, 도 6(G)에 도시된 바와 같이, 게이트재(94)는 에칭백에 의하여 보장되는 공간들에 퇴적된다. 게이트재(94)의 구체적인 막형성 조건들에 있어서는, 예컨대 반응가스로서 SiH4를 함유하는 혼합가스 및 580℃ ~ 640℃ 의 막형성온도가 사용되어, 대략 800 nm 정도의 두께를 갖는 폴리실리콘막이 상압(normal pressure) CVD법에 의해 형성된다. 이러한 게이트재(94)는 도 3의 게이트전극(22)과 종단게이트영역(72)이 된다.
다음으로, 게이트재(94)가 에칭된다. 이렇게 함으로써, 게이트전극(22) 및 종단게이트영역(72)이 형성된다. 상기 에칭단계에서는, 게이트전극(22)과 종단게이트영역(72)이 서로 연결되는 일체 영역을 제공하도록 에칭이 실시된다. 그런 다음, 붕소, 인 등이 P- 바디영역(41)이 형성된 부분으로 이온주입되어, 열확산처리에 의하여 N+ 소스영역(31) 및 콘택 P+ 영역(32)을 형성하게 된다. 이어서, 층간절연막 등이 반도체기판에 걸쳐 형성되고, 최종적으로 소스전극, 드레인전극 등이 형성되어 트렌치게이트형반도체장치(100)를 제조하게 된다.
[제1실시예의 응용예]
상기 실시예의 응용예가 도 8에 도시되어 있다. 상기 응용예에 따른 반도체장치(110)는 게이트트렌치(21)의 저부 주위에, 그 단면이 수직으로 긴 타원의 형태인 P 확산영역(510)을 구비한다. P 확산영역(510)의 단면은 세장형으로 형성되기 때문에, N- 드리프트영역(12) 내부에 확장되는 공핍층의 두께는 반도체장치(100)(도 2)의 경우에서보다 더 두껍게 될 수 있다. 이에 따라, 상기 실시예의 반도체장치(110)는 반도체장치(100)보다 내압이 더 좋게 된다.
세장형 P 확산영역(510)을 형성하기 위해서는, 비저항(농도)의 길이방향으로의 분포에 대하여 에피택셜층이 기울어진다. 보다 상세하게는, 그 비저항이 점진적으로 상방으로 증가하는 고저항층(120)이 P 확산영역(510) 상방에 배치된다. 이로써, P 확산영역(510)이 형성될 때, 그 길이방향으로의 신장이 증가한다. 궁극적으로는, P 확산영역(510)의 형상이 세장형이 된다.
상기 상세히 설명된 바와 같이, 제1실시예의 반도체장치(100)에 의하면, P- 바디영역(41)과 P 확산영역(51)과 연결되고 양자 모두의 영역들보다 농도가 낮은 P-- 확산영역(52)이 그 사이에 제공된다. 게이트트렌치(21)의 단부의 측면측에 위치하는 P-- 확산영역(52)은 게이트 전극 Vg가 오프될 때, 상기 게이트트렌치(21)의 저면측에 위치하는 P 확산영역(51)에 앞서 공핍화되도록 하는 농도와 폭을 갖도록 설계된다.
보다 상세하게는, 상기 반도체장치(100)는 게이트전압 Vg가 스위칭 오프될 때 P-- 확산영역(52)이 P 확산영역(51)에 앞서 공핍화되도록 배치된다. 이는 P 확산영역(51)을 전기적으로 플로팅상태가 되도록 허용한다. 이에 따라, 상기 반도체장치(100)는 플로팅 구조 결과들과 유사한 내압 구조를 가진다. 따라서, 높은 내압이 얻어진다.
다른 한편으로, 반도체장치(100)에 의하면, 게이트 전압 Vg가 공핍층의 확산 이후에 스위칭 온될 때, 홀들이 P-- 확산영역(52)을 통해 P 확산영역(51)으로 공급된다. 다시 말해, P-- 확산영역(52)은 P 확산영역(51)으로의 홀공급로로서의 역할을 한다. 이러한 방식으로, N- 드리프트영역(12) 내에서 확산되는 공핍층이 급속하게 좁아지게 된다. 궁극적으로는, 양호한 온저항 특성이 얻어지게 된다. 이에 따라, 내압이 높은 절연게이트형반도체장치가 실현되고, 양호한 온저항 특성이 AC 동작 시에 얻어지게 된다.
P-- 확산영역(52)은 게이트트렌치(21)의 길이방향을 따라 단부(210)와 접촉하는 위치에 제공된다. 이렇게 함으로써, 채널 전류에 거의 영향을 주지 않게 되고, 높은 온저항으로의 변환이 회피된다. 게이트트렌치(21)의 단부(210)에서의 위치로 인하여, P-- 확산영역(52)은 큰 경사각을 이용하여 경사진 이온주입에 의해 형성될 수 있다. 이는 농도와 크기를 엄격하게 제어가능하게 하여, 안정된 장치 특성을 얻을 수 있게 한다.
[제2실시예]
도 9에 도시된 바와 같이, 제2실시예의 반도체장치(200)에는 길이방향으로 세 그룹으로 분할되도록 하는 레이아웃을 갖는 게이트트렌치(21)가 형성된다. 상기 반도체장치(200)에 의하면, 게이트트렌치(21)는 복수의 서브-트렌치들로 분할되는 레이아웃을 갖도록 배치되어, 단부(210)들의 수가 제1실시예에서보다 많게 된다. 즉, 상기 단부(210)들은 제1실시예의 길이방향으로의 수가 2이고, 본 실시예의 길이방향으로의 수는 6이다.
도 10에 도시된 바와 같이, N- 드리프트영역(12)으로 포위된 P-- 확산영역(52)은 개별적인 서브-트렌치들의 단부(210) 주위에 형성된다. 제1실시예와 같이, P-- 확산영역(52)은 그 상단에 P- 바디영역(41)과 연결되고, 또한 그 하단에 P 확산영역(51)과도 연결된다. 즉, P-- 확산영역(52)은 홀들의 공급로로서의 역할을 한다.
길이방향으로 인접한 서브-트렌치들의 간격은 근사적으로 1 ㎛ 로부터 게이트트렌치(21, 21)들간의 피치(본 실시예에서는 2.5 ㎛)까지의 범위 내에 있다. 이는 N- 드리프트영역(12) 내에서 P-- 확산영역(52, 52)들 사이에 끼워지는 부분에서 공핍화가능한 치수이다. 상기 치수는 RESURF 구조를 서브-트렌치들의 단부(210, 210)들간에 적용시킬 수 있도록 결정되는 것이 바람직하다. 이는 게이트와이어들을 그 단선없이 별도로 연결할 필요가 있는데, 이는 게이트 배선의 설계에 대응가능하다는 점에 유의한다.
본 실시예의 반도체장치(200)는 제1실시예의 경우에서보다 그 수가 많은 P-- 확산영역(52)(즉, 홀공급로)을 구비한다. 따라서, 수많은 홀들이 P-- 확산영역(52)을 통해 공급된다. 칩 크기가 크더라도, 양호한 온저항 특성이 얻어진다. 물론, P-- 확산영역(52)이 서브-트렌치의 단부에 형성되므로, 채널 저항의 증가가 최소로 억제될 수 있게 된다.
상기 게이트트렌치(21)는 길이방향으로 분할되도록 하는 레이아웃을 가지므로, P-- 확산영역(52)이 셀영역의 중앙부에 형성될 수 있도록 한다. 보다 상세하게는, 홀공급로가 셀영역의 중앙부에 형성될 수 있어, 상기 셀영역 전반에 걸쳐 거의 균일하게 홀들을 더욱 신속하게 공급하게 된다.
도 9에 도시된 반도체장치(200)의 게이트트렌치들은 단부(210)들의 길이방향 상의 위치들이 한줄로 늘어선 레이아웃을 갖는다는 점에 유의한다. 이러한 레이아웃은 전류가 셀영역 전반에 걸쳐 거의 균일하게 흐르도록 한다. 다른 한편으로, 단부들이 서로 한줄로 늘어서서 위치되는 레이아웃에 의하면, 일부 부분들이 단부(210, 210)들간의 거리, 보다 상세하게는 도 11에 도시된 바와 같이 더욱 길어지는 P 확산영역(51, 51)들간의 거리를 포함한다. 이에 따라, 내압이 낮아지는 것에 영향을 주게 된다. 이를 극복하기 위해서는, 도 12에 도시된 바와 같이, 단부(210)들의 길이방향을 따르는 위치들이 상호 시프트되도록 레이아웃이 배치되어, P 확산영역(51, 51)들간의 거리의 변화가 적어짐으로써, 내압의 저하를 억제하게 된다.
도 13에 도시된 바와 같이, 게이트리스 구조를 갖는 트렌치(211)는 게이트트렌치(21)의 길이방향과 직교하는 방향으로 상기 게이트트렌치(21)의 단부(210, 210)들 사이에 제공된다. 플로팅 상태에 있는 P 확산영역은 트렌치(211)의 저부 주위에 제공된다. 보다 상세하게는, 게이트트렌치(21)의 단부(210)와 트렌치(211)간의 관계가 게이트트렌치(21)의 단부(210)와 종단트렌치(62)간의 관계와 동일하도록 총 레이아웃이 되어 있다. 이러한 상술된 레이아웃에 의하면, P 확산영역들간의 거리의 변화가 작게 되어, 내압의 저하를 억제하게 된다.
본 실시예의 반도체장치(200)는 제1실시예의 반도체장치(100)와 실질적으로 동일한 방식으로 제조될 수 있다. 보다 상세하게는, 반도체장치(200)의 제조방법과 반도체장치(100)의 제조방법간의 차이는 게이트트렌치(21)(도 6(B))를 형성하는 데 사용되는 레지스트가 상기 반도체장치(200)의 게이트트렌치(21)(서브-트렌치)와 일치되어 패터닝된다는 데 있다. 결국, P-- 확산영역(52)은 제1실시예와 같이 경사진 이온주입에 의해 형성된다. 개별적인 P-- 확산영역(52)은 동일한 이온주입단계에 따라 형성될 수 있으므로, 상기 단계들은 제1실시예와 비교할 때 그 수가 증가되지 않는다.
[제3실시예]
도 14에 도시된 바와 같이, 제3실시예의 반도체장치(300)에는 게이트트렌치(21)의 일 측면 주위에 N- 드리프트영역(12)으로 포위된 P-- 확산영역(54)으로 형성된다. 상기 P-- 확산영역(54)은 제1실시예와 같이 그 상단에 P- 바디영역(41)과 연결되고, 또한 하단에 P 확산영역(51)과도 연결된다. 즉, P-- 확산영역(54)은 홀공급로로서의 역할을 한다. 본 실시예의 반도체장치(300)는 홀공급로가 게이트트렌치(21)의 단부나 측면부 어느 것이든 제1실시예와 상이하다. P-- 확산영역(54)의 위치는 게이트트렌치(21)의 좌측 또는 우측의 측면에 있을 수도 있다는 점에 유의한다.
본 실시예의 반도체장치(300)에 의하면, 홀공급로로서의 역할을 하는 P-- 확산영역(54)이 게이트트렌치(21)의 측면 상에 형성되므로, 상기 영역이 단부(210)에 형성되는 제1실시예와 비교하여 제조가 용이하다.
본 실시예의 반도체장치(300)의 경우에 의하면, P-- 확산영역(54)이 게이트트렌치(21)의 양 측벽에 형성된다면, 온저항이 매우 높게 된다는 점에 유의한다(도 4 참조). 이는 P-- 확산영역(54)이 일 측벽에만 형성되는 이유이다.
P-- 확산영역(54)이 일측에만 형성되는 경우에도, P-- 확산영역(54) 및 P- 바디영역(41)은 농도를 증가시키도록 그 연결부에(도 15의 파선 프레임 Y 내에) 중첩되어, 그것을 반전시키기 어렵게 된다. 다시 말해, 채널 저항이 높게 되기 쉽다는 것을 인정하여야만 한다. 이를 피하기 위해서는, 반도체장치(300)가 에피택셜층의 비저항(농도)이 길이방향으로 제어되도록 배치된다. 즉, P-- 확산영역(54)과 P- 바디영역(41)간의 연결부가 그 농도에 대한 타 부분들보다 높도록 상기 에피택셜층의 비저항이 제어된다. 보다 상세하게는, 반도체장치의 내압 구역, P-- 확산영역(54)의 조건 등에 따라 상이하지만, 상기 농도는 통상적인 영역들에서보다 대략 3 내지 10배가 되도록 제어된다. 이러한 방식으로, 상기 장치는 높은 온저항이 되는 것이 억제된다.
본 실시예의 반도체장치(300)는 제1실시예의 반도체장치(100)와 실질적으로 동일한 방식으로 제조될 수 있다. 보다 구체적으로, 반도체장치(300)의 제조방법과 반도체장치(100)의 제조방법간의 차이는 P-- 확산영역이 게이트트렌치(21)(도 6(C))의 벽면에 형성될 때, 경사진 이온주입의 방향의 차이에 있다. 개별적인 P-- 확산영역(54)은 동일한 이온주입단계에 의해 형성될 수 있으므로, 상기 단계들은 제1실시예와 비교할 때 그 수가 증가되지 않는다.
[제4실시예]
도 16에 도시된 바와 같이, 제4실시예의 반도체장치(400)에는 N- 드리프트영역(12) 내에 플로팅 상태의 P 확산영역(51)이 형성된다. 상기 게이트트렌치(21)의 단부는 P 확산영역(51) 내에 위치한다. 본 실시예의 반도체장치(400)에 의하면, P 확산영역(51)은 플로팅 상태에 있고, P- 바디영역(41)과 연결된 P 확산영역이 형성되지 않는다. 다시 말해, 상기 반도체장치(400)는 플로팅 구조를 갖고, P 확산영역(51)으로의 홀공급로가 제공되지 않는다. 이는 홀들의 공급을 통해 온저항 특성을 개선시키도록 의도되는 제1실시예와 상이하다.
본 실시예의 반도체장치(400)는 에피택셜층의 비저항(농도)의 길이방향 분포의 특징을 갖는다. 보다 상세하게는, 반도체장치(400)의 에피택셜층(10)은 도 16에 도시된 3층 구조를 가진다. 특히, 본 실시예에서는, 농도가 0.5 × 1016/cm3인 저농도층(10a)(고비저항층), 농도가 3.0 × 1016/cm3인 고농도층(10b)(저비저항층) 및 농도가 2.0 × 1016/cm3인 표준농도층(10c)(표준비저항층)이 포함된다. 상기 고농도층(10b)은 P 확산영역(51)을 포함한다. 즉, 상기 고농도층(10b)의 상면은 P 확산영역(51)의 상단 상방에 위치하고, 상기 고농도층(10b)의 하면은 P 확산영역(51)의 하단 하방에 위치한다.
상기 P 확산영역(51)을 포위하는 고농도층(10b)은 타 층들보다 높은 농도를 갖는다. 이에 따라, 게이트 전압 Vg가 오프되면, 공핍층의 확장 정도가 작게 된다. 홀들이 스위칭 시에 P 확산영역(51)으로 공급되지 않더라도, 드리프트 전류가 방해받지 않게 되는데, 그 이유는 공핍층이 넓은 범위에 걸쳐 원래대로 확장되지 않기 때문이다. 따라서, 표준농도층의 플로팅 구조만을 갖는 반도체장치(도 24 참조)에 비해 양호한 온저항 특성이 얻어진다.
에피택셜층이 고도로 농축되어 N- 드리프트영역(12)과 P 확산영역(51)간의 PN 접합으로부터 확장되는 공핍층(이 공핍층은 이하 "하방공핍층"이라고 함)이 확장되기 어렵게 되는 경우에는, 내압이 저하된다는 점에 유의한다. 이를 극복하기 위하여, 고농도층(10b) 상방에 위치한 저농도층(10a)은 그 농도가 낮아진다. 이로써, 도 17에 도시된 바와 같이, N- 드리프트영역(12)과 P- 바디영역(41)간의 PN 접합으로부터 주로 확장되는 공핍층(이 공핍층은 이하 "상방공핍층"이라고 함)의 도움을 받아 내압이 보장될 수 있어, 상기 내압이 저하되는 것이 억제되게 된다.
보다 상세하게는, 상방공핍층이 확장되는 영역의 농도가 낮기 때문에, 전계 강도의 변화가 작다. 이에 대하여, 저농도층(10a)에 의하면, 전계 강도의 변화가 완만하다. 다른 한편으로, 하방공핍층이 확장되는 영역의 농도가 높아, 전계 강도의 변화가 커지게 된다. 이에 따라, 고농도층(10b)에 의하면, 전계 강도의 변화가 급격하다. 두 피크값이 모두 원하는 내압 미만이도록, 바람직하게는 두 피크값들이 같도록 설계가 이루어진다. 이러한 방식으로, 내압의 저하가 억제된다.
하방공핍층이 표준농도층(10c)으로 확장된다면, 스위칭 직후 온저항 특성에 악영향을 주게 된다는 점에 유의한다. 이를 피하기 위해서는, 하방공핍층의 하단이 고농도층(10b)의 하면에 도달하지 않도록 고농도층(10b)의 농도와 두께가 설계된다.
본 실시예에 있어서는, 표준농도층(10c)이 고농도층(10b) 하방에 배치되는 3층 구조가 제공되지만, 이것으로 제한되는 것은 아니다. 예를 들어, 도 18에 도시된 바와 같이, 하방농도층(10a) 하방의 것이 모두 고농도층(10b)으로 이루어지는 2층 구조가 사용될 수도 있다.
본 실시예의 반도체장치(400)는 종래의 반도체장치(900)와 실질적으로 동일한 방식으로 제조될 수 있다. 보다 상세하게는, 반도체장치(400)의 제조방법과 반도체장치(900)의 제조방법간의 차이는 그 농도가 길이방향으로 변하는 에피택셜층이 사전에 미리 형성된다는 점에만 존재한다.
[제4실시예의 응용예 1]
본 실시예의 응용예 1이 도 19에 도시되어 있다. 응용예 1에 따른 반도체장치(410)는 그 비저항(농도)이 길이방향으로 완만하게 변하는 에피택셜층(10)을 구비한다. 다시 말해, 농도 분포가 넓은 범위에 걸쳐 변한다. 또한, 농도가 변하기 시작하는 위치로 제한되지 않는다. 이들 두 점에서 특징이 있게 된다.
상기 반도체장치(410)의 에피택셜층(10)은 반도체장치(400)의 측면에 위치하고, 그 농도가 낮은 저농도층(10a)(고비저항층), 기판측에 위치하고 그 농도가 높은 고농도층(10b)(저비저항층) 및 상기 저농도층(10a)과 고농도층(10b) 사이에 위치하여 그 농도가 저농도층(10a)으로부터 고농도층(10b)을 향해 완만하게 변하는 중간층(10d)으로 이루어진다.
반도체장치(410)에 있어서, 에피택셜층(10)의 농도가 변하기 시작하는 위치, 즉 고농도층(10b)과 중간층(10d)간의 경계는 P 확산영역(51)의 하단과 P 확산영역(51)의 상단 사이에 있다. 도 20은 에피택셜층(10)의 비저항의 변화가 P 확산영역(51)의 하단 부근에서부터 시작하는 반도체장치(411)를 보여준다. 도 21은 에피택셜층(10)의 비저항의 변화가 P 확산영역(51)의 상단 부근에서부터 시작하는 반도체장치(412)를 보여준다.
반도체장치(410)에 의하면, 그 농도가 완만하게 변하는 중간층(10d)이 고농도영역과 저농도영역 사이에 제공된다. 이러한 중간층(10d)은 P 확산층(51)의 상단을 포위한다. 이는 반도체장치(400)의 경우보다 P 확산영역(51)에 의해 상방공핍층을 더욱 확실하게 연결시킬 수 있게 한다. 이에 따라, 내압의 저하가 억제되게 된다.
상기 중간층(10d)의 하면이 P 확산영역(51)의 하단보다 낮다면, 공핍층이 길이방향으로 확장되기 쉽다는 점에 유의한다. 보다 상세하게는, 하방공핍층이 넓게 확장되어, 스위칭 시에 온저항 특성을 악화시키게 된다. 다른 한편으로, 상기 중간층(10d)의 하면이 P 확산영역(51)의 상단보다 높다면, 상기 상방공핍층이 확장되기 쉽지 않다. 다시 말해, 상방공핍층이 P 확산영역(51)에 도달하지 못하여, 내압을 저하시키게 된다는 점에 관여한다. 이에 따라, 상기 중간층(10d)의 하면이 상술된 범위 내에서 설정되는 것이 바람직하다.
후속해서, 에피택셜층의 각각의 층들이 그 농도에 대하여 서로 상이한 반도체장치의 시뮬레이션의 결과들이 예시되어 있다. 테스트된 반도체장치의 명세가 도 22에 도시되어 있다. 이러한 시뮬레이션은 드레인과 소스간의 내압이 70 V 인 반도체장치에 관한 것으로서, 전원전압이 60 V 로 설정되는 경우의 온저항의 증가율이 체크되었다. 상기 시뮬레이션에 사용되는 저항증가율은, 공핍층이 확장되지 않을 때(도 26의 점 A)의 온저항에 비해 공핍층의 확장 직후(점 C)에 온저항이 증가하는 법을 나타내는 값이라는 점에 유의한다.
도 22에서, 단층 구조는 종래의 반도체장치(도 24)를 의미한다. 에피택셜층의 농도는 2.0 × 1016/cm3 로 설정된다. 상기 시뮬레이션에서, 단층 구조의 저항증가율은 120% 이었다.
다른 한편으로, 도 22의 2층 및 3층 구조는 각각 반도체장치(401)(도 18) 및 반도체장치(410)(도 19)를 의미한다. 상기 에피택셜층의 농도 분포는 도 22에 도시된 바와 같다. 보다 상세하게는, 그 농도가 표준농도보다 높거나 낮은 층들이 각각 제공된다. 더욱이, 3층 구조를 갖는 반도체장치에 의하면, 그 농도가 점진적으로 변하는 층은 고농도층과 저농도층 사이에 제공된다. 이러한 시뮬레이션에서, 2층 구조의 저항증가율은 50% 이고, 3층 구조의 저항증가율은 40% 이다. 즉, 스위칭 동작 시에는, 반도체장치 양자 모두에 대하여 온저항의 증가가 현저하게 감소한다는 것을 밝혀냈다.
[제4실시예의 응용예 2]
상기 실시예의 응용예 2가 도 23에 도시되어 있다. 응용예 2에 따른 반도체장치(420)는 불순물 농도가 N- 드리프트영역(12)의 일부에서, 특히 P 확산영역(51) 주위에서 증가되고, 타 영역에서는 낮아지도록 배치된다. 이는 에피택셜층의 비저항(농도)이 길이방향으로 상이한 층을 갖는 반도체장치(400)와 상이하다.
보다 상세하게는, 반도체장치(420)의 N- 드리프트영역(12)은 P 확산영역(51)을 포위하는 고농도의 N+ 고농도영역(12a) 및 상기 N+ 고농도영역(12a)을 포위하는 N-- 저농도영역(12b)을 포함한다. 상기 P 확산영역(51)을 포위하는 N+ 고농도영역(12a)은 N-- 저농도영역(12b)보다 농도가 높다. 이에 따라, 공핍층의 확장 정도는 게이트 전압 Vg가 오프될 때 작게 된다. 그 결과, 홀들이 스위칭 시에 P 확산영역으로 공급되지 않는다면, 드리프트 전류가 방해받지 않게 되는데, 그 이유는 공핍층이 원래대로 넓게 확장되지 않기 때문이다. 즉, 반도체장치(400)와 유사한 메커니즘에 따라 양호한 온저항 특성이 얻어진다.
상기 실시예의 반도체장치(420)는 종래의 반도체장치(900)와 실질적으로 동일한 방식으로 제조될 수 있다. 보다 상세하게는, 반도체장치(400)의 제조방법과 반도체장치(900)의 제조방법간의 차이는, N-- 저농도영역(12b)이 되는 에피택셜층이 형성되고, N+ 고농도영역(12a)은 트렌치의 저부로부터의 이온주입 및 어닐링에 의해 형성되며, P 확산영역(51)이 형성된다는 점에만 존재한다. 복수의 에피택셜층들이 형성되는 반도체장치(400) 및 반도체장치(410)에 비교해 볼 때, 상기 응용예 2의 반도체장치(420)는 상기 에피택셜층이 단층으로 이루어지기 때문에 제조하기 용이하다.
상세히 설명한 바와 같이, 제4실시예의 반도체장치(400)는 게이트트렌치(21) 내에 게이트전극(22)을 형성하는 트렌치게이트 구조를 갖는다. 반도체장치(400)에 의하면, 플로팅 상태에 있는 P 확산영역(51)이 N- 드리프트영역(12) 내부에 배치되어, 플로팅 구조를 제공하게 된다. 더욱이, N- 드리프트영역(12)이 형성되는 에피택셜층은 표면측에 위치하는 저농도층(10a) 및 상기 저농도층(10a) 하방에 위치하여 P 확산영역(51)을 포위하는 고농도층(10b)을 구비한다.
이에 따라, 반도체장치(400)에 의하면, 게이트 전압 Vg가 오프될 때, P 확산영역(51) 하방에 확장되는 공핍층이 약간 확장된다. 궁극적으로는, 게이트 전압 Vg가 온될 때, 드리프트 전류가 방해받지 않게 되는데, 그 이유는 공핍층이 원래대로 넓은 범위에 걸쳐 확장되지 않기 때문이다. 이에 따라, 양호한 온저항 특성이 얻어지게 된다.
나아가, 반도체장치(400)에 의하면, 고농도층(10b) 상방에 저농도층(10a)을 제공함으로써, 전계 피크값이 증가하는 것을 억제하는데 기여하여, 주로 상방공핍층에 의하여 내압을 보장할 수 있게 한다. 따라서, 내압의 저하가 억제된다. 이러한 방식으로, AC 동작 시에 양호한 온저항 특성을 나타내고 내압이 높은 절연게이트형반도체장치가 실현된다.
상기 실시예들은 예시일 뿐으로 본 발명을 제한하고자 하는 것은 아니라는 점에 유의해야 한다. 이에 따라, 본 발명의 기술적 사상을 벗어나지 않으면서도 다양한 변형 및 변경이 가능하다. 예를 들어, 각각의 반도체영역들의 P형과 N형은 상호교환가능하다. 산화물막은 별도로 하고, 게이트절연막(24)에 의하면, 질화물막과 같은 다른 유형의 절연막들이 사용될 수도 있고, 또는 복합막이 사용될 수도 있다. 반도체에 관해서는, 실리콘 상에 배치되는 것으로 제한되지 않고, 기타 유형의 반도체(SiC, GaN, GaAS 등)가 사용될 수도 있다. 상기 실시예들의 절연게이트형반도체장치는 p형 기판을 이용하는 전도도변조형파워MOS에도 적용가능하다.

Claims (17)

  1. 반도체기판 내의 상면측에 위치하고 제1도전형반도체인 바디영역 및 상기 바디영역의 하면과 접촉하고 제2도전형반도체인 드리프트영역을 구비한 절연게이트형반도체장치에 있어서,
    상기 반도체기판의 상면으로부터 상기 바디영역을 관통하는 트렌치;
    상기 트렌치의 측벽에 위치한 게이트절연막;
    상기 게이트절연막을 통해 상기 바디영역을 향하는 상기 트렌치 내부에 위치한 게이트전극;
    상기 게이트전극 하방에 위치하여, 상기 드리프트영역에 의해 포위되고 그와 함께 상기 트렌치의 저부를 포위하며, 상기 제1도전형반도체인 매입확산영역; 및
    상기 바디영역 및 상기 매입확산영역과 연접하여, 상기 매입확산영역보다 농도가 낮고, 상기 제1도전형반도체인 저농도확산영역을 포함하여 이루어지는 것을 특징으로 하는 절연게이트형반도체장치.
  2. 제1항에 있어서,
    상기 저농도확산영역은 게이트전압이 오프될 때 두께 방향으로 적어도 그 일부가 상기 매입확산영역에 앞서 공핍화되는 것을 특징으로 하는 절연게이트형반도체장치.
  3. 제1항에 있어서,
    상기 저농도확산영역은 RESURF 구조를 갖는 것을 특징으로 하는 절연게이트형반도체장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 저농도확산영역은 상방에서 볼 때 길이방향으로 상기 트렌치의 단부에서 측면과 접촉하는 것을 특징으로 하는 절연게이트형반도체장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 저농도확산영역은 상기 트렌치 상방에서 볼 때 길이방향과 직교하는 단면에서 볼 때 상기 트렌치의 측면들 중 하나와 접촉하는 것을 특징으로 하는 절연게이트형반도체장치.
  6. 제5항에 있어서,
    상기 저농도확산영역과 상기 바디영역간의 연결부의 일 영역에서의 에피택셜층은 상기 에피택셜층의 타 영역들보다 높은 농도를 갖는 것을 특징으로 하는 절연게이트형반도체장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 트렌치는 상방에서 볼 때 길이방향으로 복수의 서브-트렌치들로 분할되 도록 하는 레이아웃을 구비하고, 상기 저농도확산영역은 상기 서브-트렌치들의 개별적인 단부들과 접촉하는 것을 특징으로 하는 절연게이트형반도체장치.
  8. 제7항에 있어서,
    상방에서 볼 때 길이방향으로 상기 서브-트렌치들의 단부들의 위치들이 인접한 트렌치들에 대하여 한줄로 늘어선 것을 특징으로 하는 절연게이트형반도체장치.
  9. 제8항에 있어서,
    상기 트렌치 상방에서 볼 때 길이방향과 직교하는 방향으로 연장되어, 인접한 서브-트렌치들의 단부들 사이에 위치하는 제2트렌치; 및
    상기 드리프트영역에 의해 포위되고 그와 함께 상기 제2트렌치의 저부를 포위하며, 상기 제1도전형반도체인 중간매입확산영역을 더 포함하여 이루어지는 것을 특징으로 하는 절연게이트형반도체장치.
  10. 제7항에 있어서,
    상방에서 볼 때 길이방향으로 상기 서브-트렌치들의 단부들의 위치들이 인접한 트렌치들에 대하여 서로 상이한 것을 특징으로 하는 절연게이트형반도체장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 매입확산영역은 상기 트렌치 상방에서 볼 때 길이방향과 직교하는 단면 에서 볼 때 세장형인 것을 특징으로 하는 절연게이트형반도체장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 매입확산영역은, 상기 바디영역과 상기 드리프트영역간의 PN 접합과 상기 매입확산영역과 상기 드리프트영역간의 PN 접합을 포함하는 두 부분에 전계 피크를 형성할 수 있는 위치에 배치되는 것을 특징으로 하는 절연게이트형반도체장치.
  13. 반도체기판 내의 상면측에 위치하고 제1도전형반도체인 바디영역 및 상기 바디영역의 하면과 접촉하고 제2도전형반도체인 드리프트영역을 구비한 절연게이트형반도체장치의 제조방법에 있어서,
    셀영역 내에 위치한 트렌치를 형성하기 위한 마스크패턴을 형성하고, 상기 마스크패턴에 기초한 에칭에 의하여 상기 바디영역을 관통하는 트렌치를 형성하는 트렌치형성단계; 및
    상기 트렌치의 저부를 향해 불순물을 주입하여 제1도전형의 매입확산영역을 형성하고 상기 트렌치 상방에서 볼 때 길이방향을 따라 경사진 방향으로부터 불순물을 주입하며, 상기 매입확산영역 및 상기 바디영역과 연접하고 상기 매입확산영역보다 농도가 낮으며 상기 제1도전형반도체인 저농도확산영역을 형성하는 불순물주입단계를 포함하여 이루어지는 것을 특징으로 하는 절연게이트형반도체장치의 제조방법.
  14. 반도체기판 내의 상면측에 위치하고 제1도전형반도체인 바디영역 및 상기 바디영역의 하면과 접촉하고 제2도전형반도체인 드리프트영역을 포함하여 이루어지는 절연게이트형반도체장치에 있어서,
    상기 반도체기판의 상면으로부터 상기 바디영역까지 관통하는 트렌치;
    상기 트렌치의 측벽들에 위치한 게이트절연막;
    상기 트렌치 내부에 위치하여, 상기 게이트절연막을 통해 상기 바디영역을 향하는 게이트전극; 및
    상기 게이트전극 하방에 위치하여, 상기 드리프트영역에 의해 포위되고 상기 트렌치의 저부를 포위하며, 상기 제1도전형반도체이면서 전기적으로 플로팅상태에 있는 플로팅확산영역을 포함하여 이루어지고,
    상기 드리프트영역은 상기 바디영역의 하면과 접촉하는 저농도영역 및 상기 저농도영역 하방에 위치한 고농도영역을 포함하고, 상기 플로팅확산영역은 그 하단이 상기 고농도영역의 하면 상방에 위치하는 것을 특징으로 하는 절연게이트형반도체장치.
  15. 제14항에 있어서,
    상기 드리프트영역은, 상기 저농도영역과 상기 고농도영역 사이에, 농도가 상기 저농도영역의 농도로부터 상기 고농도영역의 농도까지 두께 방향으로 완만하게 변화하는 경사농도영역을 구비하고, 상기 고농도영역과 상기 저농도영역간의 계 면의 두께 방향의 위치가 상기 플로팅확산영역의 하단과 상단 사이에 있는 것을 특징으로 하는 절연게이트형반도체장치.
  16. 제14항에 있어서,
    상기 고농도영역은 상기 플로팅확산영역을 포위하고, 상기 저농도영역은 상기 고농도영역을 포위하는 것을 특징으로 하는 절연게이트형반도체장치.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 플로팅확산영역은, 상기 바디영역과 상기 드리프트영역간의 PN 접합과 상기 플로팅확산영역과 상기 드리프트영역간의 PN 접합을 포함하는 두 부분에 전계 피크를 형성할 수 있는 위치에 배치되는 것을 특징으로 하는 절연게이트형반도체장치.
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