KR20140113349A - 소오스 및 드레인 분리를 갖는 다이렉트-드레인 트랜치 전계 효과 트랜지스터 - Google Patents

소오스 및 드레인 분리를 갖는 다이렉트-드레인 트랜치 전계 효과 트랜지스터 Download PDF

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Abstract

하나의 일반적 태양에서, 장치는 상부측 표면을 갖는 제1 도전형의 반도체층을 포함할 수 있다. 상기 장치는 또한 상기 제1 도전형에 반대되는 제2 도전형의 웰 영역을 포함할 수 있으며, 상기 웰 영역은 상기 반도체층의 상부 부분에 배치될 수 있다. 상기 장치는 상기 반도체층에 배치된 게이트 트랜치를 더 포함할 수 있으며, 상기 게이트 트랜치는 상기 웰 영역을 통하여 연장되며, 드레인 컨택이 상기 반도체층의 상부측 표면 상에 적어도 부분적으로 배치되며, 상기 드레인 컨택은 상기 웰 영역에 인접될 수 있다. 상기 장치는 상기 반도체층에서 상기 드레인 컨택과 상기 게이트 트랜치 사이에 배치된 분리 트랜치(isolation trench)를 더 포함할 수 있으며, 상기 분리 트랜치는 상기 웰 영역을 통하여 연장된다.

Description

소오스 및 드레인 분리를 갖는 다이렉트-드레인 트랜치 전계 효과 트랜지스터{Direct-drain trench FET with source and drain isolation}
본 발명은 반도체 소자들 및 제조 기술에 관한 것이다. 특히, 본 발명은 다이렉트-드레인 트랜치 게이트 전계 효과 트랜지스터들(FETs)에 관한 것이다.
< 관련된 출원 >
본 출원은 2013년 3월 14일자로 출원된 "Direct-Drain Trench FET with Source and Drain Isolation" 라는 명칭의 미국 예비 출원 번호 61/786,191호의 우선권과 그 이익을 향유하며, 여기에 참조로서 그것의 전체로서 통합된다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 소자들은 소오스, 게이트 및 드레인 단자 구조들의 상대적인 배열, 또는 상기 소자들이 형성된 반도체 기판들의 표면들에 대한 소오스-드레인간 채널들의 방향들에 따라 넓게 분류될 수 있다. 수평 채널 MOSFET(수평 MOSFET)에서는 소오스 영역과 드레인 영역이 반도체 기판의 수평 방향으로 배열된다. 게이트 전극은 상기 소오스 영역과 드레인 영역 사이에서 실리콘 기판 상에 배치된다. 소오스, 게이트 및 드레인 영역들의 이러한 수평적 구성은 보다 작은 소자들을 제조하기 위해, 그리고 소자 집적화를 위해 적합할 수 있다. 그러나, 이러한 수평적 구성은, 예를 들어 이러한 소자의 전압 차단 능력(항복 전압)은 소오스-드레인 이격(separation)에 비례적일 수 있기 때문에, 그리고 상기 드레인-소오스간 전류는 길이에 역 비례적일 수 있기 때문에 소자들을 위한 높은 전력 정격(power ratings)을 얻기에는 적합하지 않을 수 있다.
전력 응용들을 위해서는, 수직 채널 또는 트랜치 게이트 MOSFET들(수직 MOSFETs)이 바람직할 수 있다. 일부 수직 채널 MOSFET 구현들에서, 소오스, 게이트 및 드레인 영역들은 반도체 기판 및/또는 반도체 층의 수직 방향으로 배열된다. 이러한 접근들에서, 상기 소오스 및 드레인 단자들은 반도체 기판의 반대 측들 상에 위치할 수 있으며, 게이트 전극은 상기 반도체 기판 및/또는 반도체 층 내에서 식각된 그루브(groove) 또는 트랜치 내에 배치될 수 있다. 이러한 수직적 구성은, 상기 소오스 및 드레인 이격이 감소될 수 있기 때문에 전력 MOSFET 소자들에게 더 적합할 수 있다. 예를 들어, 상기 소오스 및 드레인 이격의 감소는 상기 드레인-소오스간 전류 정격(current rating)을 증가시킬 수 있으며, 상기 트랜지스터가 온(on)인 동안에 드레인-소오스간 저항 RDS(on)을 감소시킬 수 있으며, 또한 상기 소자의 전압 차단 능력을 증가시킬 수 있는(예를 들어, 상기 소자의 항복 전압을 증가시킴) 상기 드레인 드리프트 영역을 위한 에피택셜층의 사용을 허용할 수 있다.
이러한 수직 MOSFET 소자들에서는, 전기적 연결들이 소오스 연결 및 게이트 연결(일측 상에)과, 드레인 연결(반대측 상에)을 제공하기 위해 상기 패키지의 양 측들에 적용될 수 있다. 이러한 배열을 사용하는 것은 이러한 트랜지스터들을, 특히 전기적 연결들이 전형적으로 소자의 단지 일 측 상에서 유용한 웨이퍼 레벨 칩 스케일 패키징(WLCSP)과 같은 패키징 접근들에서, 패키징하는 것을 어렵게 할 수 있다.
트랜지스터들을 패키징하기 위해 WLCSP(또는 유사한 기술들)를 사용할 때, 소오스 컨택, 드레인 컨택 및 게이트 컨택을 포함하는 트랜지스터를 위한 모든 컨택들을 반도체 기판의 동일 측 상에 위치시키는 것이 바람직할 수 있다. 이런 형태의 구성은 주어진 트랜지스터의 각 단자들에 연결된 기판의 단일 표면 상의 솔더 볼들을 사용하여(예를 들어, WLCSP에서) 회로 보드 트레이스들로의 용이한 연결을 허용한다.
그러나, 이러한 다이렉트-드레인(예를 들어, 모든 전기적 연결들이 일 측 상에 있는) 구성(본 개시의 목적을 위해, 다이렉트-드레인 트랜치 FET 및/또는 다이렉트-드레인 FET로서 언급될 수 있음)에서 수직 MOSFET 소자들(예를 들어, 전력 트랜치 MOSFETs)을 구현하는 것은 몇 가지 결점을 갖는다. 예를 들어, 다이렉트-드레인 트랜치 FET에서 소오스 영역, 웰(바디) 영역, 게이트 트랜치 및 드레인 영역의 배열은 기생 FET 형성을 초래할 수 있으며, 상기 기생 FET는 소오스로부터 드레인까지의 원하지 않는 누설을 일으킬 수도 있다. 나아가, 소오스-드레인간 공간이 다이렉트-드레인 트랜치 FET에서 감소됨에 따라서 소오스-드레인간 누설이 상기 웰 영역을 통하여 증가할 수 있다. 기존의 구현들에서, 이러한 누설 전류는, 기생 MOSFET의 효율을 감소시키기 위해 FET의 소오스 영역과 드레인 영역 사이의 공간을 증가시킴으로써, 및/또는 상기 소오스와 드레인 사이에 상기 웰 영역의 형성을 차단하기 위해 필드 플레이트를 사용함으로써 감소될 수 있다. 이러한 증가된 소오스-드레인간 공간은 바람직하지않게도 트랜지스터의 RDS(on)을 증가시키고, 따라서 트랜지스터의 전류 정격을 제한한다. 더 나아가, 드레인-소오스간 공간의 증가는, 이러한 다이렉트-드레인 트랜치 FET가 제작되는 반도체 기판의 크기를 증가시키게 되며, 따라서 제조 원가를 증가시키게 된다.
본 발명이 해결하고자 하는 과제는 상기 종래기술의 문제점을 감안하여 개선된 소오스 및 드레인 분리를 갖는 다이렉트-드레인 트랜치 전계 효과 트랜지스터와 그 제조방법을 제공하는 것이다.
하나의 일반적 태양(aspect)에서, 장치는 제1 도전형의 반도체층을 포함할 수 있다. 상기 장치는 또한 상기 제1 도전형에 반대되는 제2 도전형의 웰 영역을 포함할 수 있으며, 상기 웰 영역은 상기 반도체층의 상부 부분에 배치될 수 있다. 상기 장치는 상기 반도체층에 배치된 게이트 트랜치를 더 포함할 수 있으며, 상기 게이트 트랜치는 상기 웰 영역을 통하여 연장되며, 드레인 컨택이 상기 반도체층의 상부측 표면 상에 적어도 부분적으로 배치되며, 상기 드레인 컨택은 상기 웰 영역에 인접될 수 있다. 상기 장치는 상기 반도체층에서 상기 드레인 컨택과 상기 게이트 트랜치 사이에 배치된 분리 트랜치(isolation trench)를 더 포함할 수 있으며, 상기 분리 트랜치는 상기 웰 영역을 통하여 연장된다.
다른 일반적 태양에서, 다이렉트-드레인 트랜치 전계 효과 트랜지스터(FET)는 제1 도전형의 반도체층, 상기 반도체층에 배치된 활성 영역, 상기 반도체층에 배치된 분리 영역, 상기 반도체층에 배치된 드레인 영역을 포함할 수 있으며, 상기 분리 영역은 상기 활성 영역과 상기 드레인 영역 사이에 배치될 수 있다. 상기 다이렉트-드레인 트랜치 FET는 또한 상기 제1 도전형에 반대되는 제2 도전형의 웰 영역을 포함할 수 있으며, 상기 웰 영역은 상기 반도체층에 배치되며, 상기 분리 영역을 통하여 상기 활성 영역으로부터 상기 웰 영역으로 연장될 수 있다. 상기 드레인 영역은 상기 반도체층 상에 적어도 부분적으로 배치된 다이렉트-드레인 부분을 포함할 수 있다. 상기 분리 영역은 상기 반도체층에 배치되며, 상기 웰 영역을 통하여 연장되는 분리 트랜치를 포함할 수 있다.
또 다른 일반적 태양에서, 방법은 제1 도전형의 반도체층을 형성하는 단계를 포함할 수 있으며, 상기 반도체층은 상부측 표면을 갖는다. 상기 방법은 또한 제2 도전형의 웰 영역을 형성하는 단계를 포함할 수 있으며, 상기 웰 영역은 상기 반도체층의 상부 부분에 배치된다. 상기 방법은 상기 반도체층에 배치된 게이트 트랜치를 형성하는 단계를 더 포함할 수 있으며, 상기 게이트 트랜치는 상기 웰 영역을 통하여 연장된다. 상기 방법은 상기 반도체층의 상부측 표면 상에 적어도 부분적으로 드레인 컨택을 형성하는 단계를 더 포함할 수 있으며, 상기 드레인 컨택은 상기 웰 영역에 인접한다. 상기 방법은 상기 드레인 컨택과 상기 게이트 트랜치 사이에서 상기 반도체층에 분리 트랜치를 형성하는 단계를 더 포함할 수 있으며, 상기 분리 트랜치는 상기 웰 영역을 통하여 연장된다.
하나 또는 그 이상의 구현들에 대한 상세한 것은 첨부하는 도면들과 이하의 설명에서 설명된다. 다른 특징들은 상기 설명 및 도면들로부터, 그리고 청구항들로부터 명백할 것이다.
본 발명에 따르면, 특성이 향상되고 제조원가가 감소된 다이렉트-드레인 트랜치 전계 효과 트랜지스터와 그 제조방법을 얻을 수 있다.
도 1a 내지 1d는 구현들에 따른, 다중 분리 트랜치들을 포함하는 다이렉트-드레인 트랜치 전계 효과 트랜지스터들(FETs)의 단면도들이다.
도 2는 구현들에 따른, 다이렉트-드레인 트랜치 FET의 활성 영역의 단면도이다.
도 3a 및 3b는 다른 구현들에 따른, 다이렉트-드레인 트랜치 FET들의 단면도들이다.
도 4는 하나의 구현에 따른, 다이렉트-드레인 트랜치 FET를 형성하는 방법을 설명하는 플로우챠트이다.
여러 가지 도면들에서 동일한 참조 번호들은 동일 및/또는 유사한 구성요소들을 가르킨다.
이하의 상세한 설명(그리고 첨부된 도면들)에서, 다이렉트-드레인 수직 FET들(그리고 관련된 제조 방법들)에 대한 다수의 예시적 구현들이 기술되고 도해된다. 도해된 소자들(그리고 방법들)은 다수의 유사한 형태들, 뿐만 아니라 하나의 도해된 구현으로부터 다른 구현들까지 다수의 변형들을 포함한다. 일부 실시예들에서, 하나의 구현의 하나 또는 그 이상의 태양들이 하나 또는 그 이상의 다른 구현들에서 유사하게 실행될 수 있다. 예를 들어, 도 1c에서 보여지는 드레인 영역(170)의 구성이 도 1a, 1b, 1d, 3a 및 3b(예를 들어, 그들의 드레인 영역들(170)의 위치에서)에서 보여지는 어떤 구현들에서 실행될 수 있으며, 그리고 그 역으로도 실행될 수 있다. 나아가, 도면들에서 도해된 각 구현들의 각 구성 요소 및 형태는 각각의 도면들에 대하여 논의되지 않을 수도 있다.
또한, 명료성의 목적들을 위해, 도면들에서 도해되고 아래에서 기술된 구현들에서(단일 도면 내에서, 그리고 도면으로부터 도면까지의 양쪽 모두에서), 주어진 구성 요소 또는 태양의 각각의 경우가 전용의 참조 번호로 표시되지 않을 수도 있다. 예를 들어, 도 1a는 두 개의 분리 트랜치들을 포함하지만, 이들 트랜치들 중의 단지 하나만이 참조 번호 '150'로 특별히 표시된다. 다른 예로서, 비록 다양한 경우들이 도해되었지만, 전극들(122,124)이 도 1a에서 단지 한번 표시되었다. 또 다른 예로서, 상기 전극들(122,124)은 도 1c에서는 전혀 표시되지 않았다. 더 나아가, 도면들 전체를 통하여, 동일 및/또는 유사한 구성요소들과 형태들은 동일한 참조 번호들로 표시된다. 예를 들어, 활성 영역들(110)은 구현들에 따라 다양할 수 있지만, 각 도면들에서 활성 영역들은 참조 번호 '110'로 표시되어 있다. 앞서 기술한 예들은 단순히 실례로서 주어진 것이며, 다른 유사한 경우들이 도면들 전체를 통하여 존재한다.
부가적으로, 이하의 설명에서, 도 1a 내지 3b에 도해된 다이렉트-드레인 트랜치 FET 소자들의 여러 가지 구현들이 실례를 위해 n-채널 소자들을 구현하는 것으로서 기술된다. 그러나 다른 구현들에서, 도 1a 내지 3b에 도해된 소자들은 p-채널 소자들을 구현하기 위해 사용될 수 있다(예를 들어, 아래에 논의된 것들과 같이 반대 도전형 및/또는 바이어스 전위들(biasing potentials)을 사용함에 의해).
도 1a 내지 1d는 예시적 구현들에 따른 다중의 분리 트랜치들(150)을 포함하는 다이렉트-드레인 트랜치 전계 효과 트랜지스터들(FETs)(100a-100d)의 단면도들이다. 전술한 바와 같이, 예시의 목적을 위해, 상기 FET들(100a-100d)은 n-채널 소자들로서 기술되어 있지만, 본질적으로 동일한 구조가 아래에 지시된 것들에 대해 반대 도전형을 사용함으로써 p-채널 소자들을 구현하기 위해 사용될 수도 있다.
도 1a는 하나의 구현에 따른 다이렉트-드레인 트랜치 FET(100a)의 단면도이다. 도 1a에서 도시되어 있듯이, 상기 FET(100a)는 활성 영역(110), 분리 영역(140) 및 드레인 영역(170)을 포함한다. 도 1a에서(동일하게, 도 1b 내지 1d에서), 단지 활성 영역(110)의 일부 및 드레인 영역(170)의 일부가 도시된다.
도 1a에서 보여지는 바와 같이, 상기 FET(100a)는 기판(102) 및 반도체층(104)을 포함한다. 하나의 구현에서, 상기 기판(102)은 고농도로 도핑된(heavily doped) n-형 반도체 기판을 포함할 수 있으며, 상기 반도체층(104)은 저농도로 도핑된(lightly doped) n-형 에피택셜층을 포함할 수 있다. 상기 반도체층(104) 및 기판(102)은 상기 FET(100a)의 드리프트 영역으로서 역할을 하며, 상기 활성 영역(110)과 상기 드레인 영역(170) 사이의 전류(상기 FET(100a)가 온일 때)는 본질적으로 상기 반도체층(104)을 통하여 수직으로 그리고 상기 기판(102)을 통하여 수평으로 흐른다. 물론, 누설 전류들 및/또는 다른 전류들이 그것의 동작 동안에 상기 FET(100a) 내에 존재할 수 있다.
도 1a에서 보여지듯이, 반도체층(104)은 상부측 표면(105)을 갖는다. 상기 상부측 표면(105)은 제1 평면을 따라 정렬될 수 있다. 어떤 실시예들에서는, 상기 상부측 표면(105)의 하나 또는 그 이상의 부분들이 리세스될(recessed) 수 있다. 예를 들어, 상기 FET(100a)에서, 상기 활성 영역(110)은 이러한 리세스된 상부측 표면 부분(예를 들어, 소오스 내부배선층(115) 아래에 배치된)을 포함할 수 있으며, 여기서 상기 리세스된 상부측 표면 부분은 상기 상부측 표면(105)의 평면에 실질적으로 평행한 제2 평면을 따라 정렬될 수 있다. 상기 FET(100a)에서, 상기 리세스된 상부측 표면 부분의 상기 제2 평면은, 도 2와 관련하여 이하에서 논의된것처럼, 상기 활성 영역(110) 내에 배치된 반도체 메사(mesas)들의 상부 표면들에 의해 정의될 수 있다. 다른 실시예들에서, 상기 제1 평면(상기 상부측 표면(105)에 대응하는) 및 상기 제2 평면(상기 메사들의 상부 표면에 대응하는)은 동일 평면일 수 있다. 즉, 상기 제2 평면은 상기 제1 평면에 대하여 리세스되지 않을 수도 있다.
상기 FET(100a)는 또한 상기 활성 영역(110)으로부터 상기 분리 영역(140)을 통하여 상기 드레인 영역(170)으로 연장되는 저농도로 도핑된 p-형 웰 영역(142)을 포함한다(여기서 상기 웰 영역(142)은 상기 FET(100a)의 여러 가지 트랜치들에 의해 중단된다(interrupt)). 상기 p-형 웰(142)은 상기 반도체 (에피택셜)층(104)의 상부 부분(예를 들어, 상기 상부측 표면(105))에 형성될 수 있으며, 상기 FET(100a)의 바디 영역(예를 들어, 상기 활성 영역(110)의 상기 메사들 내에)을 또한 포함(형성)할 수 있다. 상기 웰 영역(142)은 상기 반도체층(104)에서 보론과 같은 p-형 도펀트들을 확산시키기 위해 웰 확산 공정을 사용하여 형성될 수 있다.
상기 활성 영역(110)의 보다 상세한 그림은 도 2에 도해되어 있으며, 아래에서 더 상세하게 논의된다. 그러나 간단하게 도 1a에서 보여지듯이, 상기 FET(100a)의 활성 영역(110)은 다중의 게이트 트랜치들(120) 및 상기 웰 영역을 통하여 연장되는 터미네이션 트랜치(130)를 포함한다. 도 1c에서는 단지 두개의 게이트 트랜치들(120) 및 하나의 터미네이션 트랜치(130)가 보여지는 반면에, 위에서 지적한 바와 같이, 도 1a에서는 단지 상기 활성 영역(110)의 일부만이 보여진다. 하나의 실시예에서, 상기 FET(100a)는 예를 들어 도 2에서 보여지는 배열에서와 같이, 추가적인 게이트 트랜치들(120) 및 추가적인 터미네이션 트랜치들(130)을 포함할 수 있다. 다른 실시예들에서, 하나 또는 그 이상의 추가 터미네이션 트랜치들(130)이 서로에 인접하여 배치될 수 있다.
상기 FET(100a)에서는, 상기 게이트 트랜치들(120) 각각은 내부에 배치된 쉴드 전극(shield electrode, 122) 및 게이트 전극(124)을 포함한다. 유사한 방식으로, 상기 터미네이션 트랜치(130)는 내부에 배치된 터미네이션 쉴드 전극(132) 및 터미네이션 게이트 전극(134)을 포함한다. 상기 쉴드 전극들(122) 및 상기 터미네이션 쉴드 전극(132)의 각각은, 쉴드 연결 런너(도시 안됨)를 사용함에 의해서와 같이 서로 간에 전기적으로 연결될 수 있다. 하나의 실시예에서, 이러한 쉴드 연결 런너는 상기 FET(100a) 및/또는 상기 활성 영역(110)의 에지(또는 외부 주변)에 배치될 수 있다. 유사한 방식으로, 상기 게이트 전극들(124) 및 상기 터미네이션 게이트 전극(134)은 또한 상기 쉴드 연결 런너와 유사한 방식으로 구현될 수 있는 게이트 연결 런너(도시 안됨)를 사용함에 의해서와 같이 서로 간에 전기적으로 연결될 수 있다. 상기 쉴드 연결 런너 및 상기 게이트 연결 런너는, 다른 접근법들이 가능하지만, 예를 들어 하나 또는 그 이상의 도핑된 폴리실리콘 층 또는 층들을 사용하여 형성될 수 있다.
도 1a에서 보여지는 바와 같이, 상기 활성 영역(110)은 또한 상기 게이트 전극들(124)의 상부 상에(예를 들어, 위에) 배치되며, 소오스 내부배선 (금속)층(115)으로부터 상기 게이트 전극들(124)을 절연시키는 유전체 캡층(128)을 포함한다. 상기 소오스 내부배선층(115)은 상기 FET(100a)의 소오스(예를 들어, n-형 주입) 영역 및 바디 영역(예를 들어, p-형 바디)에 소오스 포텐셜(예를 들어, 전기적 접지 또는 네가티브 포텐셜)을 제공하기 위해 사용될 수 있다. 상기 유전체 캡층(128)은 도 1a에서 보여지는 것처럼, 상기 소오스 내부배선층(115)으로부터 상기 터미네이션 게이트 전극(134)을 절연시키기 위해 또한 사용될 수 있다.
도 1a에서 보여지는 바와 같이, 상기 드레인 영역(170)은 상기 반도체층(104)의 상부측 표면(105) 상에 형성된 드레인 컨택(172)을 포함한다. 상기 드레인 컨택(172)은 다수의 방식들로 형성될 수 있다. 예를 들어, 상기 드레인 컨택(172)은 샐리사이드(salicide) 부분(예를 들어, 상기 반도체층(104)과의 컨택 저항을 감소시키기 위해서)을 포함할 수 있다. 상기 드레인 컨택(172)은 또한 일부 예들로서 티타늄, 니켈, 알루미늄 및/또는 구리 등과 같은 하나 또는 그 이상의 금속층들을 포함할 수 있다. 여기서 기술된 실시예들에서, 상기 소오스 내부배선층(115)은 하나 또는 그 이상의 일부 반도체 공정 동작들(반도체 공정들)을 사용하여 상기 드레인 컨택(172)과 유사한 방식으로 형성될 수 있다. 도 1a에 도해된 바와 같이, 상기 FET(100a)의 드레인 컨택(172)은 드레인 컨택 트랜치(174) 내에 형성된다. 이러한 배열은 상기 기판(102)으로부터 상기 드레인 컨택(172)까지의 저항을 감소시킬 수 있으며, 결과적으로 상기 FET(100a)의 전체 RDS(on)을 감소시킬 수 있다. 다른 실시예들에서, 상기 드레인 컨택 트랜치(174)(및 상기 드레인 컨택(172))는 상기 반도체층(104)과 상기 기판(102) 사이의 경계까지 연장될 수 있으며(도 3a 및 3b에서 보여지듯이), 반면에 또 다른 실시예들에서는, 상기 드레인 컨택 트랜치(174)(및 상기 드레인 컨택(172))는 상기 반도체층(104)을 통하여 상기 기판(102)으로 연장될 수 있다.
상기 FET(100a)에서, 상기 분리 영역(140)은 상기 반도체층(104)에 배치되며, 상기 웰 영역(142)을 통하여 연장된 다중의 분리 트랜치들(150)을 포함한다. 일부 실시예들에서, 단일의 분리 트랜치(150)가 상기 분리 영역(140) 내에 포함될 수 있지만, 다른 실시예들에서는 추가적인 분리 트랜치들(150)(둘 이상)이 상기 분리 영역(140) 내에 포함될 수 있다. 일부 실시예들에서, 상기 분리 트랜치들(150)(및 상기 분리 영역(140))은, 상기 FET(100a)의 상부 표면으로부터 볼 때, 그것들이 상기 활성 영역(110)을 실질적으로 둘러싸거나 또는 완전히 둘러싸도록 배열될 수 있다. 유사한 방식으로, 어떤 실시예들에서는, 상기 드레인 영역(170)이 상기 분리 영역(140)을 실질적으로 둘러싸거나 또는 완전히 둘러싸도록 배열될 수 있다. 이러한 실시예들에서, 상기 분리 영역(140) 및 상기 드레인 영역(170)은 상기 활성 영역(110) 주위로 동심원적으로 배치될 수 있다. 다른 실시예들에서는, 상기 드레인 영역(170)이 상기 활성/분리 영역들(110,140)의 양 측들 상에 배치된 스트라이프들 처럼 배열될 수 있다. 일부 실시예들에서, 상기 터미네이션 트랜치들(130)은 상기 활성 영역(110)을 둘러쌀 수 있다. 대안적으로, 상기 터미네이션 트랜치들(130)은, 상기 활성 영역(110)의 다른 두 측들을 따라 배치된(예를 들어, 상기 게이트 트랜치들(120)의 중심단(proximal end) 및 말단(distal end)의 양쪽에서 상기 게이트 트랜치들(120)에 실질적으로 수직인) 추가적인 터미네이션 구조들(트랜치들)과 함께 상기 활성 영역(110)의 양 측들 상의 스트라이프들(도 1a에 도시된 바와 같이) 처럼 배열될 수 있다.
상기 FET(100a)의 상기 분리 영역(140)은 상기 반도체층(104)의 표면 상에 배치된 유전체층(145)을 또한 포함한다. 상기 유전체층(145)은 수평적으로 상기 활성 영역(110) 속으로(예를 들어, 상기 터미네이션 트랜치(130)로) 연장되며, 상기 터미네이션 트랜치(130) 및 상기 분리 트랜치들(150) 사이에 배치된 상기 분리 영역(140) 내에서 상기 웰 영역(142)의 부분으로부터 상기 소오스 내부배선층(115)을 절연시킨다. 일부 실시예들에서, 상기 유전체층(145)은 상기 유전체 캡층(128)을 형성하기 위해 사용된 것과 동일한 유전체층을 사용하여 형성될 수 있다. 다른 실시예들에서, 상기 유전체층(145)은 상기 유전체 캡층(128)을 형성하기 위해 사용된 것과 다른 유전체층을 사용하여 형성될 수도 있다. 예를 들어, 상기 유전체 캡층(128)은 제1 반도체 공정(예를 들어, 제1 유전체 퇴적 또는 형성 공정을 포함하는)을 사용하여 형성될 수 있으며, 반면에 상기 유전체층(145)은 제2 반도체 공정(예를 들어, 제2 유전체 퇴적 또는 형성 공정을 포함하는)을 사용하여 형성될 수도 있다.
도 1a에서 보여지는 바와 같이, 각 분리 트랜치(150)는 상기 분리 트랜치(150)와 분리 전극(154)의 측벽에 안을 대는(line) 분리 유전체층(152)을 포함한다. 상기 분리 전극들(154)은 도핑된 폴리실리콘 또는 금속과 같은 적합한 도전성 물질을 사용하여 형성될 수 있다. 일부 실시예들에서, 상기 분리 전극들(154)은 상기 쉴드 전극들(122)(및 상기 터미네이션 쉴드 전극(132))과 동일한 물질로 그리고 동시에 형성될 수 있다. 다른 실시예들에서, 상기 분리 전극들(154)은 상기 게이트 전극들(124)(및 상기 터미네이션 게이트 전극(134))과 동일한 물질로 그리고 동시에 형성될 수 있다. 또 다른 실시예들에서, 상기 분리 전극들(154)은 (하나 또는 그 이상의 반도체 공정들을 사용하여) 상기 FET(100a)의 다른 전극들(122,124,132,134)과 독립하여 형성될 수 있다.
어떤 실시예들에서는, 상기 분리 트랜치들(150)은 다른 시간들에서, 예를 들어 하나 또는 그 이상의 다른 반도체 공정들을 사용하여 형성될 수 있다. 예를 들어, 일부 실시예들에서, 상기 분리 트랜치들(150)은 다른 디멘젼들(예를 들어, 상기 분리 트랜치들(150) 중의 하나는 다른 것보다 깊거나, 얕거나, 좁거나 및/또는 넓을 수 있다)을 갖도록 형성될 수 있다. 이러한 접근법들에서, 상기 분리 트랜치들(150) 중의 하나는 다른 것보다 더 좁게 마스킹될 수 있으며(또는 다른 마스킹 공정을 사용하여 마스킹될 수 있으며), 이것은 다른 분리 트랜치(150)보다 얕고 그리고 좁은 보다 좁게 마스킹된 분리 트랜치(150)를 초래할 수 있다. 다른 실시예들에서, 상기 분리 트랜치들(150) 중의 하나는 상기 분리 전극(154)을 포함할 수 있으며, 반면에 다른 분리 트랜치(150)는 상기 분리 전극(154)을 포함하지 않을 수 있다(예를 들어, 상기 유전체(152)로 충전된 또는 실질적으로 충전된). 또 다른 실시예들에서, 상기 분리 트랜치들(150)은 각기 다른 구성들의 분리 전극들(154)을 포함할 수 있다(예를 들어, 다른 높이, 폭, 형상 및/또는 등등). 이들 여러 가지 실시예들에서, 상기 분리 트랜치들(150)은 상기 FET(100a) 내에서 소오스-드레인간 누설을 감소 및/또는 제거하기 위하여 상기 소오스와 드레인 사이에서 상기 웰 영역(142)의 연속성을 부수기 위해, 상기 웰 영역(142)의 깊이보다 큰 깊이로 연장되어야 한다. 분리 트랜치들(150)의 수를 증가시키는 것은 상기 FET(100a) 내에서 상기 소오소와 드레인 사이에서 누설의 크기를 더욱 감소시킬 것이다. 그러나, 추가적인 분리 트랜치들(150)을 부가하는 것은 상기 분리 영역(140)의 면적을 증가시킬 것이며, 따라서 상기 FET(100a)의 크기(기판 면적)를 증가시킬 것이다.
예시적인 구현들에서, 상기 분리 전극들(154)은 플로팅 포텐셜(floating potential)에서 동작하도록 구성될 수 있다(예를 들어, 하나 또는 그 이상의 유전체 물질들 및/또는 층들에 의해 실질적으로 둘러싸일 수 있다). 이러한 배열에서, 상기 FET(100a)의 동작 동안에, 상기 분리 전극들(154)은 상기 드레인 포텐셜로(또는 근처에) 부유할(float) 것이다. 따라서, 상기 분리 트랜치들(150)은, 그리고 그 내부에 배치된 상기 분리 구조들은, 상기 활성 영역과 상기 드레인 영역 사이에 형성된 기생 (p-형) MOSFET 소자의 효율을 충분히 감소시킬 수 있으며, 또한 상기 FET(100a)의 소오스에서 드레인으로의 누설 전류를 감소시킬 수 있다.
이러한 기생 MOSFET는 상기 터미네이션 트랜치(130)에 가장 근접해 있는 상기 분리 영역(110) 내의 웰 영역(142)의 일부에 의해 형성된 소오스 단자, 상기 터미네이션 쉴드 전극(132)에 의해 형성된 게이트 단자, 및 상기 드레인 컨택(172)에 가장 근접해 있는 상기 웰 영역(142)의 일부에 의해 형성된 드레인 전극을 포함할 수 있다. 도 1a에서 보여지는 배열에서, 상기 분리 트랜치들(150)은, 예를 들어 상기 기생 MOSFET의 턴-온을 억제함으로써, 상기 활성 영역과 상기 드레인 영역 사이에 전기적 분리를 제공한다.
따라서, 상기 FET(100a)에서 상기 분리 트랜치들(150)의 배열은 상기 소자의 오프-상태 동안에 상기 FET(100a)에서 소오스-드레인간 누설을 상당히 감소시킬 수 있다. 어떤 실시예들에서는, 상기 누설이 극도로 낮은(예를 들어, 1㎂보다 작은) 것이 바람직하며, 이것은 도 1a에서 보여지는 바와 같은 배열을 사용하여 달성될 수 있다. 예시적 실시예들에서, 상기 분리 트랜치들(150)은 상기 FET(100a)(또는 여기서 기술된 것들과 같은 다른 실시예들에서)에서 상기 터미네이션 트랜치(130)와 상기 드레인 컨택(172)(드레인 영역(170)) 사이의 어떤 위치에 (반도체 공정 제한들 내에서) 위치할 수 있다.
나아가, 상기 분리 트랜치들(150)의 사용에 의해 제공된 누설 감소는, 전류 구현들(예를 들어, 수평 웰 확산 변경들 및/또는 기생 파라미터 변경들에 의해 제한될 수 있는)과 비교하여 상기 FET(100a)에서 감소된 소오스-드레인간 공간(예를 들어, 주어진 반도체 공정의 포토리소그라피 제한들에 대하여)을 허용할 수 있다. 이러한 감소된 공간(예를 들어, 상기 FET(100a)에서의)은 감소된 트랜지스터 크기들을 허용하며, 결과적으로 상기 FET(100a)의 RDS(on)을 감소시키며, 따라서 주어진 소자의 전류 정격을 증가시킨다. RDS(on)에서의 결과적인 감소는 또한 주어진 물리적 크기(예를 들어, 반도체 기판 면적에 의해 결정되는 것처럼)의 트랜지스터에 대한 증가된 전류 능력에 기인하여 트랜지스터 크기에서의 더욱 감소를 허용할 수 있다.
도 1b는 도 1a에 도해된 FET(100a)와 유사한 다이렉트-드레인 트랜치 FET(100b)(FET 100b)의 단면도이다. 따라서, FET(100a)의 구성요소들에 대응하는 FET(100b)의 여러 구성요소들이 도 1a에서와 같이 도 1b에서 동일한 참조번호들로 참조된다.
도 1b에 도해된 바와 같이, 도 1a의 FET(100a)와 비교하여, FET(100b)의 터미네이션 트랜치(130) 및 분리 트랜치들(150)은 어떤 전극들도 포함하지 않는다. 예를 들어, 상기 FET(100b)의 터미네이션 트랜치(130) 내에 배치된 트랜치 쉴드 전극(132) 및 트랜치 게이트 전극(134)을 포함하는 것보다 차라리, 상기 터미네이션 트랜치(130)는 유전체(136)로 충전(실질적으로 충전)되어 있다.
상기 FET(100b)의 상기 터미네이션 트랜치(130)에 유사하게, 상기 FET(100b)의 분리 트랜치들(150)도 상기 분리 트랜치들 내에 배치된 분리 전극들을 갖는 것보다 차라리 유전체(152)로 충전(실질적으로 충전)되어 있다. 이러한 접근은 일부 반도체 제조 공정에서 상기 분리 트랜치들(150) 및 관련된 분리 구조들의 형성을 단순화시킬 수 있다. 예를 들어, 어떤 실시예들에서, 상기 유전체(136) 및 상기 유전체(152)는 동일한 유전체 형성 공정을 사용하여 동시에 형성될 수 있다. 그러나, 다른 실시예들에서는, 상기 유전체(136) 및 상기 유전체(152)는 다른 유전체 형성 공정을 사용하여 형성될 수 있다.
일부 구현들에서, 도 1b에서 보여지는 바와 같이 상기 터미네이션 트랜치(130) 또는 상기 분리 트랜치들(150) 중의 단지 하나만이 유전체로 충전될 수 있다. 이러한 접근들에서는, 상기 터미네이션 트랜치(130) 또는 상기 분리 트랜치들(150) 중의 어느 하나가 그 내부에 배치된 하나 또는 그 이상의 전극들(도 1a에서 도해된 것처럼)을 가질 수 있다. 예를 들어, 하나의 실시예에서, 상기 터미네이션 트랜치(130)(또는 터미네이션 트랜치들(130))이 유전체(예를 들어, 상기 유전체(136))로 충전(실질적으로 충전)될 수 있고, 상기 분리 트랜치들(150)은 도 3a에 도해된 구현에서와 같이 내부에 배치된 전극들(예를 들어, 플로팅 전극들)(154)을 가질 수 있다. 다른 실시예들에서, 상기 분리 트랜치들(150)은 유전체(예를 들어, 상기 유전체(152))로 충전(실질적으로 충전)되며, 상기 터미네이션 트랜치(또는 터미네이션 트랜치들)(130)은 내부에 배치된 터미네이션 쉴드 전극(132) 및/또는 터미네이션 게이트 전극(134)을 가질 수 있다.
도 1c는 도 1a에 도해된 상기 FET(100a)(및 도 1b에 도해된 상기 FET(100b))과 유사한 다이렉트-드레인 트랜치 FET(100c)의 단면도이다. 따라서, 도 1b에서와 같이, 상기 FET(100a)의 구성 요소들에 대응하는 상기 FET(100c)의 여러 구성 요소들이 도 1a에서와 같이 도 1c에서 동일한 참조번호들로 참조된다.
도 1c에서 도해된 바와 같이, 도 1a에서 상기 FET(100a)와 비교하여, 상기 FET(100c)는 상기 반도체 (n-형 에피택셜) 층(104) 내에 배치된 드레인 (n-형) 주입 영역(176)을 포함한다. 이러한 접근은 예를 들어, 도 1a 및 1b에서 보여지는 드레인 컨택 트랜치(174)를 형성하고 상기 드레인 컨택(172) 금속으로 상기 드레인 컨택 트랜치(174)를 충전하는 접근과 비교하여, 상기 FET(100c)가 받는 스트레스(예를 들어, 기계적인 스트레스)의 양을 감소시킬 수 있다. 이러한 접근에서, 상기 드레인 주입 영역(176)은 상기 반도체층(104) 속으로 n-형 도펀트(예를 들어, 아세닉)를 주입함으로써 형성될 수 있다. 상기 FET(100c)에서, 상기 드레인 컨택(172)은 상기 드레인 주입 영역 상에 배치된다. 도 1a에서의 상기 드레인 컨택(172)과 같이, 도 1c에서의 상기 드레인 컨택(172)은 샐리사이드 부분(예를 들어, 상기 드레인 주입 영역(176)의 표면 상에) 및 하나 또는 그 이상의 금속 층들을 포함할 수 있다. 다른 실시예들에서, 드레인 컨택 트랜치가 형성될 수 있고(예를 들어, 도 1a에서 보여지는 상기 드레인 컨택 트랜치(174)와 유사한 방식으로), 상기 드레인 주입 영역(176)은 상기 드레인 컨택 트랜치의 바닥에서 상기 반도체층(104) 내에 n-형 도펀트를 주입함으로 형성될 수 있다. 이러한 배열에서, 상기 드레인 컨택(172)은 이어서 상기 드레인 컨택 트랜치 내에 배치되고, 상기 드레인 주입 영역(176) 상에 배치될 수 있다.
도 1d는 도 1a에서 도해된 상기 FET(100a)(그리고 도 1b 및 1c에서 각기 보여지는 상기 FET들(100b, 100c))과 유사한 다이렉트-드레인 트랜치 FET(100d)(FET 100d)의 단면도이다. 따라서, 도 1b 및 1c와 같이, 상기 FET(100a)의 구성 요소들과 대응하는 상기 FET(100d)의 여러 구성 요소들이 도 1a에서와 같이 도 1d에서 동일한 참조번호들로 참조된다.
도 1d에서 도해된 바와 같이, 도 1a에서의 상기 FET(100a)와 비교하여, 상기 FET(100d)의 게이트 트랜치들(120) 및 상기 터미네이션 트랜치(130)는 어떤 쉴드 전극들도 포함하지 않는다. 예를 들어, 상기 FET(100d)의 상기 게이트 트랜치들(120) 내에 배치된 쉴드 전극들(122) 및 게이트 전극들(124)을 포함하는 대신에 차라리, 상기 게이트 트랜치들(120) 각각은 (단일의) 게이트 전극(124)(레이트 유전체 내에 배치된)을 포함한다.
상기 FET(100d)의 상기 게이트 트랜치들(120)과 유사하게, 상기 FET(100d)의 터미네이션 트랜치(130)는 (단일의) 터미네이션 게이트 전극(134)(상기 게이트 유전체보다 두꺼울 수 있는 터미네이션 유전체 내에 배치된)을 포함한다. 일부 구현들에서, 상기 FET(100a)와 비교하여, 상기 FET(100d)에는 상기 쉴드 전극들(122,124)이 상기 터미네이션 트랜치(130) 또는 상기 게이트 트랜치들(120) 중의 단지 하나로부터 제거될 수 있다. 이러한 접근들에서, 상기 터미네이션 트랜치(130) 또는 상기 게이트 트랜치들(120) 중의 어느 하나는 내부에 배치된 쉴드 및 게이트 전극들 모두를 가질 수 있으며(예를 들어, 도 1a에서 도해된 것처럼), 반면에 다른 트랜치(또는 트랜치들)는 단지 하나의 게이트 전극을 포함한다. 이러한 접근에서는, 상기 게이트 트랜치들(120)은 상기 게이트 트랜치들(120)의 하부 부분에 보다 두꺼운 유전체를 포함하는 반면에 상기 게이트 트랜치들(120)의 상부 부분에 보다 얇은 (게이트) 유전체를 포함할 수 있다. 도 1d에 보여지는 것에 유사한 배열은, 상기 소자의 표면 상에 런너 및/또는 금속 연결(도시 안됨)을 사용함에 의해서와 같이, 상기 쉴드 전극들(122)을 상기 게이트 전극들(124)과 전기적으로 연결함으로써 도 1a-1c에서 보여지는 상기 FET들(100a-100c) 내에서 달성될 수 있다. 이러한 접근들은 또한 다중의 터미네이션 트랜치들(130)을 갖는 실시예들에서 구현될 수 있다.
도 2는 하나의 구현에 따른 다이렉트-드레인 트랜치 FET의 활성 영역(110)의 보다 상세한 모습을 보여주는 단면도이다. 도 2에서 보여지는 활성 영역(110)은 도 1a 및 1c에서 보여지는 활성 영역들(110)에 대응한다. 따라서, 도 2에 도해된 상기 활성 영역(110)의 동일한 구성요소들은 도 1a 및 1c에서의 대응하는 구성요소들과 동일한 참조번호들로 참조된다. 또한, 위에서 지적한 바와 같이, 상기 활성 영역(110)의 단지 일부가 도 1a 및 1c에서 보여진다(그리고 도 1b 및 1d에서의 상기 활성 영역들(110)과 유사하게). 도 2에 보여지는 상기 활성 영역(110)은, 여기에 기술된 것들과 같이, 다이렉트-드레인 트랜치 FET 내에 구현될 수 있는 완전한 활성 영역(110)의 예를 도시한다.
도 2에 도해된 바와 같이, 상기 활성 영역(110)은 복수의 게이트 트랜치들(120)의 일 측 상에 배치된 제1 터미네이션 트랜치(130)와 복수의 게이트 트랜치들(120)의 타 측 상에 배치된 제2 터미네이션 트랜치(130)를 갖는 복수의 게이트 트랜치들(120)을 포함한다. 다른 실시예들에서, 상기 활성 영역(110)은 상기 터미네이션 트랜치들(130) 사이에 배치된 추가적인 게이트 트랜치들(120)을 포함할 수 있다. 상기 터미네이션 트랜치들(130)은 여기에 기술된 것들과 같이 다수의 방식으로 배열될 수 있다.
도 2에서 보여지는 바와 같이, 상기 쉴드 전극들(122)은 쉴드 유전체(222)(예를 들어, 상기 쉴드 유전체는 상기 게이트 트랜치들(120)의 측벽의 하부 부분 상에 배치된다) 내에 배치될 수 있다. 유사하게, 상기 터미네이션 쉴드 전극들(132)이 터미네이션 유전체(232)(예를 들어, 상기 터미네이션 유전체(232)는 상기 터미네이션 트랜치들(130)의 측벽 상에 배치된다) 내에 배치될 수 있다. 전극간 유전체(IED, 223)가 상기 쉴드 유전체들(122) 상에 배치될 수 있으며, 여기서 상기 IED(223)는 상기 게이트 전극들(124)을 상기 쉴드 전극들(122)로부터 절연시키며 그들 사이에 배치된다. 유사하게, IED(233)가 상기 터미네이션 쉴드 전극(132) 상에 배치될 수 있으며, 여기서 상기 IED(233)는 상기 터미네이션 게이트 전극(134)을 상기 터미네이션 쉴드 전극(132)으로부터 절연시키며 그들 사이에 배치된다. 도 2에 도해된 바와 같이, 유전체 캡층(128)이 상기 게이트 전극들(124)(그리고 일부 실시예들에서는 상기 터미네이션 게이트 전극(134)) 상에 배치된다.
도 2에서 보여지는 상기 활성 영역(110)의 각 게이트 트랜치(120)는 상기 게이트 트랜치(120)의 측벽의 상부 부분 상에 배치된 게이트 유전체(224)를 가질 수 있으며, 상기 게이트 전극(124)은 상기 게이트 유전체(224) 내에 배치될 수 있다. 상기 게이트 전극들(124) 및 상기 게이트 유전체(224)는 대응하는 트랜치 FET 소자의 동작 동안에 상기 소자를 위한 도전 채널을 형성하기 위해 사용된다. 예를 들어, 상기 도전 채널은 소오스 (n-형) 주입 영역들(240)로부터 (상기 p-형 웰(바디) 영역(142)을 통하여) 상기 반도체층(104)까지 형성될 수 있다. 여기서 논의된 바와 같이, 상기 반도체층(104)은 대응하는 트랜치 FET 소자의 드리프트 영역의 적어도 일부를 형성할 수 있다.
도 2에 도해된 바와 같이, 상기 소오스 주입 영역들(240)은 상기 반도체층(104)의 (p-형) 웰(142) 내에 형성된 반도체 메사 영역들(메사들 또는 반도체 메사들로서 참조될 수 있다) 속으로 n-형 도펀트들을 주입함으로써 형성될 수 있다. 이들 반도체 메사들은 반도체층(104)(그리고 웰(142)) 내에 상기 게이트 트랜치들(120) 및/또는 상기 터미네이션 트랜치들(130)의 형성에 의해 정의될 수 있다. 도 2에서 보여지듯이, 상기 소오스 주입 영역들은 상기 소오스 내부배선층(115)에 의해 금속 충전 컨택들(245)과 전기적으로 접촉된다. 다른 실시예들에서, 상기 소오스 영역들(240)은 상기 메사의 표면 상에 배치된 컨택과 같이 다른 구조들을 사용하여 상기 소오스 내부배선층(115)에 의해 접촉될 수 있다. 이러한 컨택은 상기 드레인 컨택(172)과 관련하여 여기에서 기술된 것과 같은 방식으로 상기 메사 표면 상에 배치된 샐리사이드층을 포함할 수 있다.
일부 구현들에서, 상기 FET(100a)의 상기 게이트 유전체(224)는 상기 쉴드 유전체(222) 및/또는 상기 터미네이션 유전체(232)보다 얇은 유전체일 수 있다. 이러한 배열에서는, 상기 게이트 전극들(124)과 비교하여 상기 터미네이션 게이트 전극(134)은 얇은 상기 게이트 유전체(224) 보다 차라리 (두꺼운) 상기 터미네이션 유전체(232) 내에 배치된다. 또한, 도 2에서 보여지듯이, 상기 활성 영역(110)은 상기 최외각 게이트 트랜치들(120) 및 상기 터미네이션 트랜치들(130) 사이에 배치된 상기 반도체 메사 영역들 내에 소오스 주입들(240)을 포함하지 않는다. 어떤 구현들에서는, 상기 터미네이션 게이트 전극들(134)을 두꺼운 상기 터미네이션 유전체(234)(얇은 게이트 유전체에 반대로서) 내에 배치하는 것 및 상기 외부 메사들(예를 들어, 상기 터미네이션 트랜치들(130)에 인접한 메사들) 내에 소오스 주입들(240)의 부재는 상기 활성 영역(110)의 에지들(주변)에서 전계(electric field)를 감소시킬 수 있으며, 이것은 도 2에서 보여지는 바와 같이 활성 영역(110)을 포함하는 다이렉트-드레인 트랜치 FET의 항복 전압(또는 항복 전압들)을 증가시킬 수 있다.
도 3a 및 3b는 예시적 구현들에 따른 다이렉트-드레인 트랜치 FET들(300a 및 300b)(FET 300a 및 300b)의 단면도들이다. 도 3a 및 3b에서 보여지는 상기 FET들(300a 및 300b)은 활성 영역들(110), 분리 영역들(140) 및 드레인 영역들(170)(그리고 다이렉트-드레인 트랜치 FET의 다른 구성요소들 뿐만 아니라 대응하는 구성요소들)이 깍지형으로 될 수 있다(inter-digitated, interleaved).
예를 들어, 도 3a에서 보여지는 상기 FET(300a)는 하나의 중앙의 드레인 영역(170)(그것의 관련된 구성요소들과 함께) 및 상기 중앙의 드레인 영역(170)의 반대 측들 상에 배치된 두 개의 활성 영역들(110)(그것의 관련된 구성요소들과 함께)을 포함한다. 상기 FET(300a)는 또한 두 개의 분리 영역들(140)(그것의 관련된 구성요소들과 함께) 및 두 개의 웰 영역들(142)을 포함하며, 이들은 또한 상기 중앙의 드레인 영역(170)(상기 활성 영역들(110) 및 상기 중앙의 드레인 영역(170) 사이)의 반대 측들 상에 배치된다. 이러한 배열에서, 상기 FET(300a)의 동작 동안에 전류가 상기 중앙의 드레인 영역(170) 및 상기 활성 영역들(110)의 각각 사이에서 흐를 수 있다. 도 3a에서, 상기 FET(300a)는 유전체로 충전된(실질적으로 충전된) 것과 대조적으로 내부에 분리 전극들이 배치된 상기 분리 트랜치들(150)을 제외하고는 도 1b에 도해된 것과 같은 소자 구조를 사용하여 도해되어 있다. 다른 구현들에서, 여기에서 기술된 것들과 같은 다른 소자들 구조들이 상기 FET(300a)에 사용될 수 있다.
도 3b에서 보여지는 FET(300b)는 하나의 중앙의 활성 영역(110)(그것의 관련된 구성요소들과 함께) 및 상기 중앙의 활성 영역(110)의 반대 측들 상에 배치된 두 개의 드레인 영역들(170)(그것의 관련된 구성요소들과 함께)을 포함한다. 상기 FET(300b)는 또한 두 개의 분리 영역들(140)을 포함하며, 이들은 또한 상기 중앙의 활성 영역(110)의 반대 측들 상에(상기 드레인 영역들(170) 및 상기 중앙의 활성 영역(110) 사이) 배치된다. 이러한 배열에서, 전류는 상기 중앙의 활성 영역(110)과 상기 드레인 영역들(170)의 양쪽 사이(예를 들어, 양쪽 수평 방향들)에서 흐를 수 있다. 도 3b에서, 상기 FET(300b)는 도 1a에 도해된 것과 같은 소자 구조를 사용하여 도해되어 있다. 다른 구현들에서, 여기에 기술된 것들과 같이 다른 소자 구조들이 상기 FET(300b)에 사용될 수 있다.
일부 구현들에서, 상기 FET들(300a 및 300b)의 일반적인 배열들은 다중의 깍지끼워진 활성 영역들(110), 분리 영역들(140) 및 드레인 영역들(170)을 갖는 보다 큰 다이렉트-드레인 트랜치 FET들을 형성하기 위해 결합될 수 있다. 이러한 소자들에서, 상기 활성 영역들(110), 분리 영역들(140) 및 드레인 영역들(170)이 동심원 배열로 배열될 수 있으며, 여기서 관련된 상기 다이렉트-드레인 트랜치 FET는 중앙의 드레인 영역(170)(도 3a에서 보여지는 바와 같이)을 가질 수 있으며, 또는 다른 구현들에서 중앙의 활성 영역(110)(도 3b에서 보여지는 바와 같이)을 가질 수 있다. 또 다른 실시예들에서, 상기 활성 영역들(110), 분리 영역들(140) 및 드레인 영역들(170)은 측면 배열로 배치될 수 있다.
도 4는 하나의 구현에 따른 다이렉트-드레인 트랜치 FET를 형성하는 방법을 나타내는 플로우챠트이다. 일부 실시예들에서, 도 4의 방법은 도 1a-3b에 도해된 다이렉트-드레인 트랜치 FET 소자들을 구현하기 위해 사용될 수 있다. 다른 구현들에서, 도 4에 도시된 방법이, 도 1a-3b에서 보여지는 다른 구현들 중의 하나에 포함된 도 1a-3b에서 보여지는 구현들 중의 하나의 하나 또는 그 이상의 다른 형태(features)를 갖는 다이렉트-드레인 트랜치 FET들과 같이 다른 구성들을 갖는 다이렉트-드레인 트랜치 FET 소자들을 구현하기 위해 사용될 수 있다. 또 다른 구현들에서, 다른 방법들이 도 1a-3b에 도해된 다이렉트-드레인 트랜치 FET들을 생산하기 위해 사용될 수 있다. 나아가, 도 4에서 보여지는 동작들은 다수의 적절한 순서들로 수행될 수 있다. 또한, 일부 구현들에서, 상기 방법의 동작은 다중의 단계들로 수행될 수 있으며, 상기 방법의 다른 동작들에 대하여 그들 단계들을 수행하는 순서는 특정 실시예에 의존할 것이다.
도 4에 도해된 방법에서, 제1 도전형의 반도체 층이 형성되며, 여기서 상기 반도체층은 상부측 표면을 갖는다(블록 400). 상기 반도체층은 위에서 논의된 것들과 같이, n-채널 FET들을 생산하기 위해 사용될 수 있듯이, 저농도로 도핑된 n-형 에피택셜층일 수 있다. 제2 도전형(예를 들어, p-형)의 웰 영역이 형성된다(블록 410). 상기 웰 영역은 상기 반도체층의 상부 부분 내에 배치될 수 있으며, 여기서 기술된 것들과 같이 다이렉트-드레인 트랜치 FET의 바디 영역을 포함한다.
도 4에 도해된 바와 같이, 상기 반도체층 내에 배치된 게이트 트랜치가 형성되며, 여기서 상기 게이트 트랜치는 상기 웰 영역을 통하여 연장된다(블록 420). 드레인 컨택이 상기 반도체층의 상부측 표면 상에 적어도 부분적으로 형성되며, 여기서 상기 드레인 컨택은 상기 웰 영역에 인접하여 형성된다(블록 430). 위에서 논의된 바와 같이, 일부 실시예들에서, 상기 드레인 컨택은 드레인 컨택 트랜치(예를 들어, 도 1a에서 보여지는 바와 같이) 내에 형성될 수 있다. 다른 실시예들에서, 드레인 주입 영역(예를 들어, n-채널 FET를 위한 n-형)dl 상기 반도체층(에피택셜층) 내에 배치될 수 있다. 이러한 접근에서, 상기 드레인 컨택은 상기 반도체층의 표면 상에 형성될 수 있으며, 상기 드레인 주입 영역(예를 들어, 도 1c에서 보여지는 바와 같이) 상에 배치될 수 있다. 어떤 실시예들에서는, 상기 웰 영역이 상기 드레인 컨택을 형성한 후 형성될 수 있다. 도 4의 방법에서, 분리 트랜치가 상기 반도체층 내에 형성되며(블록 440), 여기서 상기 분리 트랜치는 상기 드레인 컨택과 상기 게이트 트랜치 사이에 배치된다. 상기 분리 트랜치는 상기 웰 영역을 통하여 연장될 수 있다.
게이트 구조가 상기 게이트 트랜치 내에 형성된다(블록 450). 상기 게이트 구조를 형성하는 것은 쉴드 유전체, 쉴드 전극, IED, 게이트 유전체 및/또는 게이트 전극을 형성하는 것을 포함할 수 있다. 예를 들어, 블록 450의 게이트 구조는 도 1a-3b와 관련하여 위에서 논의된 게이트 구조들의 하나로서 구현될 수 있다.
도 4에 도해된 바와 같이, 분리 구조가 상기 분리 트랜치 내에 형성된다(블록 460). 어떤 실시예들에서, 상기 분리 구조를 형성하는 것은 상기 방법에서 다른 관점으로 수행될 수 있다. 예를 들어, 일부 실시예들에서, 상기 분리 구조는 상기 드레인 컨택이 형성되기 전에 형성될 수 있으며, 반면에 다른 실시예들에서는 다이렉트-드레인 트랜치 FET 분리 구조를 형성하기 위한 이러한 공정들(뿐만 아니라 다른 관련된 공정들)이 다른 순서들로 수행될 수도 있다.
일부 실시예들에서, 블록 460에서 상기 분리 구조를 형성하는 것은 상기 분리 구조의 측벽 상에 유전체를 형성하는 것 및 이어서 상기 유전체 내에 분리 전극을 형성하는 것을 포함할 수 있다. 상기 유전체는 예를 들어, 도 1a와 관련하여 위에서 논의된 바와 같이 상기 반도체층 및 상기 웰 영역으로부터 상기 분리 전극을 절연시킬 수 있다. 상기 분리 전극은 도 4의 방법을 사용하여 생산된 관련된 다이렉트-드레인 트랜치 FET의 동작 동안에 (포지티브) 드레인 포텐셜에 부유(float)하도록 플로팅 포텐셜에서 동작하도록 구성될 수 있다. 다른 실시예들에서, 분리 구조를 형성하는 것은 유전체 물질로 상기 분리 트랜치를 실질적으로 충전하는 것을 포함한다. 상기 분리 트랜치 내의 상기 유전체 물질은 하나 또는 그 이상의 유전체 형성(퇴적 및/또는 성장) 공정들을 사용하여 형성될 수 있다.
어떤 실시예들에서는, 다른 공정들이 또한 다이렉트-드레인 트랜치 FET를 형성하기 위해 도 4에 도해된 것들과 결합하여 수행될 수도 있다. 이러한 공정들은 일부 실시예들로서, 소오스 영역을 형성하는 것, 소오스 내부배선층(115)을 형성하는 것, (게이트, 쉴드 및/또는 분리)전극 내부배선층들을 형성하는 것 및/또는 하나 또는 그 이상의 전극들 상에 배치된 유전체층들을 형성하는 것을 포함할 수 있다. 예를 들어, 하나의 실시예에서, 게이트 전극(예를 들어, 상기 게이트 전극(124)) 상에 배치된 유전체는 예를 들어, 도 1a에 도해된 상기 유전체 캡층(128)의 형태를 취할 수 있다. 이러한 유전체 캡층(128)은 또한 터미네이션 트랜치(활성 영역의)와 상기 분리 트랜치(예를 들어, 도 1a의 유전체층(145)으로서 지시된) 사이에서 연장되는 유전체층을 형성하기 위해 사용될 수 있다. 물론, 다수의 다른 공정들이 또한 도 4에서 보여지는 공정들에 부가하여 수행될 수 있다. 또한, 일부 실시예들에서, 도 4에서 보여지는 하나 또는 그 이상의 공정들이 제거될 수도 있다.
여기에서 기술된 여러 가지 장치 및 기술들이 여러 가지 반도체 공정 및/또는 패키징 기술들을 사용하여 구현될 수 있다. 이러한 실시예들은 이들에 제한되는 것은 아니지만, 예를 들어 실리콘(Si), 갈륨아세나이드(GaAs), 실리콘카바이드(SiC), 및/또는 등등을 포함하는 반도체 기판들과 관련된 반도체 공정 기술들의 여려 가지 형태들을 사용하여 구현될 수 있다.
상기 기술된 구현들의 어떤 형태들이 여기에 기술된 것처럼 표현되어 있지만, 많은 변경들, 대체들, 변화들 및 등가물들이 당해 기술 분야에서 통상의 지식을 가진자들에게 이제 발생할 수 있을 것이다. 따라서, 첨부된 청구항들은 상기 실시예들의 사상 내에서 이러한 변경들 및 변화들을 모두 커버하도록 의도된 것으로 이해되어야 한다. 그들은 제한적이 아니라 단지 예시의 방법으로 제시된 것이며, 형태 및 상세한 내용에서 여러 가지 변화들이 이루어질 수 있을 것이라고 이해되어야 한다. 여기에 기술된 상기 장치들 및/또는 방법들의 어떠한 부분은 상호간에 배타적인 조합들을 제외하고 어떤 조합으로 조합될 수 있다. 여기에 기술된 실시예들은 기술된 다른 실시예들의 기능들, 부품들 및/또는 형태들의 여러 가지 조합들 및/또는 서브 조합들을 포함할 수 있다.

Claims (20)

  1. 상부측 표면을 갖는 제1 도전형의 반도체층;
    상기 반도체층의 상부 부분에 배치되며, 상기 제1 도전형에 반대되는 제2 도전형의 웰 영역;
    상기 웰 영역을 통하여 연장되며, 상기 반도체층에 배치된 게이트 트랜치;
    상기 웰 영역에 인접하며, 상기 반도체층의 상부측 표면 상에 적어도 부분적으로 배치된 드레인 컨택; 및
    상기 웰 영역을 통하여 연장되며, 상기 반도체층에서 상기 드레인 컨택과 상기 게이트 트랜치 사이에 배치된 분리 트랜치;
    를 포함하는 장치.
  2. 청구항 1에 있어서,
    유전체; 및
    상기 분리 트랜치의 상기 유전체 내에 배치되며, 플로팅 포텐셜에서 동작하도록 구성된 분리 전극;을 더 포함하는 것을 특징으로 하는 장치.
  3. 청구항 1에 있어서,
    상기 분리 트랜치 내에 배치되며, 상기 분리 트랜치를 실질적으로 충전하는 유전체를 더 포함하는 것을 특징으로 하는 장치.
  4. 청구항 1에 있어서,
    상기 분리 트랜치는 제1 분리 트랜치이며, 상기 장치는 제2 분리 트랜치를 더 포함하며, 상기 제2 분리 트랜치는 상기 제1 분리 트랜치와 상기 드레인 컨택 사이에 배치되는 것을 특징으로 하는 장치.
  5. 청구항 1에 있어서,
    상기 분리 트랜치는 제1 분리 트랜치이며, 상기 장치는 제2 분리 트랜치를 더 포함하며, 상기 제2 분리 트랜치는 상기 제1 분리 트랜치와 상기 게이트 트랜치 사이에 배치되는 것을 특징으로 하는 장치.
  6. 청구항 1에 있어서,
    상기 게이트 트랜치의 측벽 상에 배치된 게이트 유전체;
    상기 게이트 트랜치에 배치되며, 상기 게이트 유전체 내에 배치된 게이트 전극; 및
    상기 웰 영역에 배치되며, 상기 게이트 트랜치에 인접하는 소오스 영역;을 더 포함하는 것을 특징으로 하는 장치
  7. 청구항 1에 있어서,
    상기 반도체층에 배치된 드레인 컨택 트랜치를 더 포함하며, 상기 드레인 컨택의 적어도 일부는 상기 드레인 컨택 트랜치 내에 배치되는 것을 특징으로 하는 장치.
  8. 청구항 1에 있어서,
    상기 제1 도전형의 드레인 주입 영역을 더 포함하며, 상기 드레인 컨택은 상기 드레인 주입 영역 상에 배치되는 것을 특징으로 하는 장치.
  9. 청구항 1에 있어서,
    상기 게이트 트랜치는 제1 게이트 트랜치이며, 상기 장치는,
    상기 반도체층에 배치되며, 상기 게이트 트랜치와 상기 분리 트랜치 사이에 배치되며, 상기 웰 영역을 통하여 연장되는 터미네이션 트랜치;
    상기 터미네이션 트랜치에 배치된 적어도 하나의 터미네이션 전극;
    상기 분리 트랜치에 배치된 분리 전극;
    상기 터미네이션 트랜치에 배치되며, 상기 분리 트랜치에 배치되며, 상기 터미네이션 트랜치와 상기 분리 트랜치 사이의 상기 웰 영역 상에 배치되며, 적어도 상기 반도체층으로부터 상기 터미네이션 전극을 절연시키며, 상기 반도체층 및 상기 웰 영역으로부터 상기 분리 전극을 절연시키는 유전체; 및
    상기 제1 게이트 트랜치와 상기 제2 게이트 트랜치 사이에 배치되며, 상기 웰 영역을 통하여 연장되는 제2 게이트 트랜치;를 더 포함하는 것을 특징으로 하는 장치.
  10. 청구항 1에 있어서,
    상기 웰 영역은 제1 웰 영역이며, 상기 게이트 트랜치는 제1 게이트 트랜치이며, 상기 분리 트랜치는 제1 분리 트랜치이며, 상기 장치는,
    상기 제1 웰 영역처럼 상기 드레인 컨택의 반대측 상에 상기 반도체층에 배치된 제2 웰 영역;
    상기 드레인 컨택의 반대측 상에 상기 반도체층에 배치되며, 상기 제2 웰 영역을 통하여 연장되는 제2 게이트 트랜치; 및
    상기 반도체층에서 상기 드레인 컨택과 상기 제2 게이트 트랜치 사이에 배치되며, 상기 제2 웰 영역을 통하여 연장되는 제2 분리 트랜치;를 더 포함하는 것을 특징으로 하는 장치.
  11. 청구항 1에 있어서,
    상기 드레인 컨택은 제1 드레인 컨택이며, 상기 분리 트랜치는 제1 분리 트랜치이며, 상기 장치는,
    상기 제1 드레인 컨택처럼 상기 반도체층의 상부측 표면 상에 그리고 상기 게이트 트랜치의 반대측 상에 적어도 부분적으로 배치된 제2 드레인 컨택; 및
    상기 반도체층에서 상기 제2 드레인 컨택과 상기 게이트 트랜치 사이에 배치되며, 상기 웰 영역을 통하여 연장되는 제2 분리 트랜치;를 더 포함하는 것을 특징으로 하는 장치.
  12. 제1 도전형의 반도체층;
    상기 반도체층에 배치된 활성 영역;
    상기 반도체층에 배치된 분리 영역;
    상기 반도체층에 배치되는 드레인 영역으로서, 상기 분리 영역은 상기 활성 영역과 상기 드레인 영역 사이에 배치되는, 상기 드레인 영역; 및
    상기 제1 도전형에 반대되는 제2 도전형의 웰 영역으로서, 상기 웰 영역은 상기 반도체층에 배치되며, 상기 분리 영역을 통하여 상기 활성 영역으로부터 상기 웰 영역으로 연장되는, 상기 웰 영역;을 포함하며,
    상기 드레인 영역은 상기 반도체층 상에 적어도 부분적으로 배치된 다이렉트-드레인 부분을 포함하며,
    상기 분리 영역은 상기 반도체층에 배치된 분리 트랜치를 포함하며, 상기 웰 영역을 통하여 연장되는 것을 특징으로 하는 다이렉트-드레인 트랜치 전계 효과 트랜지스터(FET).
  13. 청구항 12에 있어서,
    상기 활성 영역은,
    상기 웰 영역을 통하여 연장되는 게이트 트랜치;
    상기 게이트 트랜치의 하부 부분에서 게이트 트랜치 측벽 상에 배치된 쉴드 유전체;
    상기 쉴드 유전체 내에 배치된 쉴드 전극;
    상기 쉴드 전극 상에 배치된 전극간 유전체;
    상기 게이트 트랜치의 상부 부분에서 상기 게이트 트랜치 측벽 상에 배치된 게이트 유전체;
    상기 게이트 유전체 내에 배치된 게이트 전극; 및
    상기 웰 영역에 배치되며, 상기 게이트 트랜치에 인접하는 제1 도전형의 소오스 영역;을 포함하는 것을 특징으로 하는 다이렉트-드레인 트랜치 전계 효과 트랜지스터(FET).
  14. 청구항 13에 있어서,
    상기 활성 영역은 소오스 내부배선층을 더 포함하며, 상기 소오스 내부배선층은 상기 웰 영역에 배치되며 상기 소오스 영역과 접촉하는 금속-충전된 컨택을 포함하는 것을 특징으로 하는 다이렉트-드레인 트랜치 전계 효과 트랜지스터(FET).
  15. 청구항 13에 있어서,
    상기 활성 영역은, 상기 웰 영역을 통하여 연장되며, 상기 게이트 트랜치와 상기 분리 트랜치 사이에 배치되는 터미네이션 트랜치를 더 포함하는 것을 특징으로 하는 다이렉트-드레인 트랜치 전계 효과 트랜지스터(FET).
  16. 청구항 12에 있어서,
    상기 분리 트랜치에 배치되는 분리 전극; 및
    상기 분리 트랜치에 배치되며, 상기 분리 전극을 상기 웰 영역과 상기 반도체층으로부터 절연시키는 분리 유전체;를 더 포함하는 것을 특징으로 하는 다이렉트-드레인 트랜치 전계 효과 트랜지스터(FET).
  17. 청구항 12에 있어서,
    상기 분리 트랜치에 배치되며, 상기 분리 트랜치를 실질적으로 충전하는 분리 유전체를 더 포함하는 것을 특징으로 하는 다이렉트-드레인 트랜치 전계 효과 트랜지스터(FET).
  18. 상부측 표면을 가지며, 제1 도전형의 반도체층을 형성하는 단계;
    상기 반도체층의 상부 부분에 배치되며, 제2 도전형의 웰 영역을 형성하는 단계;
    상기 반도체층에 배치되며, 상기 웰 영역을 통하여 연장되는 게이트 트랜치를 형성하는 단계;
    상기 웰 영역에 인접하며, 상기 반도체층의 상기 상부측 표면 상에 적어도 부분적으로 드레인 컨택을 형성하는 단계; 및
    상기 웰 영역을 통하여 연장되며, 상기 드레인 컨택과 상기 게이트 트랜치 사이의 상기 반도체층에 분리 트랜치를 형성하는 단계;
    를 포함하는 방법.
  19. 청구항 18에 있어서,
    상기 분리 트랜치에 실질적으로 상기 트랜치를 충전하는 유전체를 형성하는 단계를 더 포함하는 방법.
  20. 청구항 18에 있어서,
    상기 분리 트랜치의 측벽 상에 유전체를 형성하는 단계;
    상기 유전체 내에 분리 전극을 형성하는 단계;를 더 포함하며,
    상기 유전체는 상기 분리 전극을 상기 반도체층 및 상기 웰 영역으로부터 절연시키는 것을 특징으로 하는 방법.
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