KR20110063532A - 금속 기판 상의 반도체 이종구조체 내에 스트레인드 채널을 가지는 전력 모스펫 - Google Patents

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Abstract

금속 기판 상의 이종구조체-반도체를 덮는 스트레인드 반도체 채널 영역을 가지는 전계효과 트랜지스터 소자는 제1 금속층을 덮는 제1 반도체층을 포함한다. 제1 반도체층은 완화된 이종구조체 내에 제1 반도체 물질 및 제2 반도체 물질을 가지고, 고농도 도핑된다. 제2 반도체층은 제1 반도체층을 덮고, 완화된 이종구조체구조체 제1 반도체 물질 및 제2 반도체 물질을 가진다. 제2 반도체층은 제1 반도체층에 비하여 저농도 도핑된다. 트렌치는 제2 반도체층 내로 연장되고, 또한 채널 영역은 트렌치 측벽에 인접한 제1 반도체 물질의 스트레인드 층을 가진다. 스트레인드 채널 영역은 강화된 캐리어 이동도를 제공하고, 전계효과 트랜지스터의 성능을 개선한다.

Description

금속 기판 상의 반도체 이종구조체 내에 스트레인드 채널을 가지는 전력 모스펫{Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate}
[0002] 본 발명은 일반적으로 전력 트랜지스터들에 관한 것이며, 보다 상세하게는 금속 기판 상의 반도체 이종구조체 내에 스트레인드 반도체 채널 영역들을 가지는 금속-산화물-반도체-게이트(MOS-gate) 전력 트랜지스터들에 관한 것이다.
[0001] 본 발명은 2008년9월29일 출원된 미국임시출원번호 제61/101,116호의 이익을 주장하고, 상기 출원은 모든 목적들을 위하여 전체로서 참조로서 본 명세서에 결합된다.
[0003] 종래의 반도체 제조는 기판들 상에 반도체 구조체들을 형성하기 위하여, 많은 공정들을 사용한다. 특정한 소자에 있어서, 기판은 전류 전도 경로의 일부로서 사용된다. 예를 들어, 기판은 개별 소자 어플리케이션들 및 집적 회로들에 사용되는 중요한 반도체 구조체인 고상 스위치와 함께 중요한 역할을 한다. 고상 스위치들은, 예를 들어, 전력 금속-산화물-반도체 전계효과 트랜지스터 (전력 모스펫, power MOSFET), 절연-게이트 바이폴라 트랜지스터 (IGBT), 및 다양한 종류의 사이리스터들을 포함한다. 전력 스위치의 정의된 성능 특성들의 일부는 온-저항(즉, 드레인 대 소스 온-저항, RDSon), 항복 전압, 및 스위칭 속도이다.
[0004] 일반적으로, 통상적인 소자의 스위칭 속도, 온-저항, 항복 전압, 전력 소실(power dissipation)과 같은 소자 특성들은 레이 아웃, 치수들, 및 물질들 등에 의하여 영향을 받는다. 공업 설계 실무는 도전 전력 손실을 감소시키고 전류 밀도들을 증가시키도록 모스펫의 온-저항을 가능한 낮추도록 고안되어 왔다. 예를 들어, 수직 전력 모스펫 소자들에 있어서, 온-저항은 채널 저항, 드리프트 영역 (에피택셜 층) 저항, 및 기판 저항과 같은 여러 가지 저항들로 구성된다. 이러한 수직 전력 모스펫 소자 (또한 다른 모스펫 소자들)의 온-저항은 드레인에서 소스로의 도전 경로를 형성하도록 사용된 물질들의 유형과 치수들에 의하여 직접적으로 영향을 받는다. 따라서, 전력 모스펫과 같은 수직 전력 소자들에 대하여, 기판은 중요한 성능 요소이다
[0005] 종래의 기술들이 수직 전력 소자들을 형성하기 위하여 광범위하게 사용되고 있다고 하여도, 종래의 기술들에 관련된 한계들이 있다. 이러한 한계들 중의 일부는 하기에 설명한다.
[0006] 따라서, 간단한 제조 방법을 유지하면서, 원하는 소자 특성들을 가지는 수직 소자들을 형성하는 개선된 기술들이 요구된다.
본 발명은 금속 기판 상의 반도체 이종구조체 내에 스트레인드 반도체 채널 영역들을 가지는 금속-산화물-반도체-게이트 전력 트랜지스터들을 제공하는 것이다.
[0007] 본 발명의 실시예들에 따라서, 적어도 두 개의 다른 반도체 물질들을 가지는 이종구조체 상에 스트레인드 반도체 채널 영역을 가지는 반도체 소자들 내의 캐리어 이동도를 강화하기 위한 다양한 기술들이 설명된다. 또한, 감소된 기판 저항에 대하여 지지 금속 기판 상에 얇은 고농도 도핑된 드레인 영역이 증착된다. 특정한 실시예에 있어서, 상기 스트레인드 채널 영역은 완화된 실리콘-게르마늄 이종구조체 상에 실리콘 층 내에 형성된다. 격자 부정합은 상기 채널 영역을 변형시키고(strained), 더 높은 캐리어 이동도를 제공한다. 또한, 등급화된(graded) 농도 구조체를 이용하여 완화된 실리콘-게르마늄 층을 형성하는 방법을 제공한다.
[0008] 본 발명에 따른 높은 이동도 채널 영역과 두꺼운 지지 금속을 가지는 얇은 기판을 형성하는 방법들이 다양한 전력 모스펫(power MOSFET) 공정들의 공정 흐름에 적용될 수 있다. 일 실시예에 있어서, 상기 방법은 트렌치 모스펫의 제조에 사용될 수 있다. 또한, 상기 방법들은 쉴디드 게이트(shielded gate) 전계효과 트랜지스터(FET)와 같은 다른 트렌치 전계효과 트랜지스터 구조체를 형성하도록 사용될 수 있다.
[0009] 본 발명의 일 실시예에 따라서, 금속 기판 상의 이종구조체 반도체를 덮는 스트레인드 반도체 채널 영역을 가지는 전계효과 트랜지스터 소자는, 제1 금속층을 덮는 제1 반도체층을 포함한다. 상기 제1 반도체층은 완화된 이종구조체 내에 제1 반도체 물질 및 제2 반도체 물질을 가지고, 고농도 도핑된다. 제2 반도체층은 상기 제1 반도체층을 덮고, 완화된 이종구조체 내에 제1 반도체 물질 및 제2 반도체 물질을 가진다. 상기 제2 반도체층은 상기 제1 전도도에 비하여 저농도 도핑된다. 트렌치는 상기 제2 반도체층 내로 연장되고, 또한 채널 영역은 상기 트렌치의 측벽에 인접한 상기 제1 반도체 물질의 스트레인드 층을 가진다. 상기 스트레인드 채널 영역은 강화된 캐리어 이동도를 제공하고, 또한 상기 전계효과 트랜지스터의 성능을 개선한다.
[0010] 본 발명의 다른 실시예에 따라서, 금속 기판 상의 이종구조체 반도체를 덮는 스트레인드 반도체 채널 영역을 가지는 반도체 소자를 형성하는 방법이 하기와 같이 개시될 수 있다. 등급화된(graded) 이종구조체 층이 반도체 기판을 덮도록 형성된다. 상기 반도체 기판은 제1 반도체 물질을 포함하고, 또한 상기 등급화된 이종구조체 층은 상기 제1 반도체 물질 및 제2 반도체 물질을 포함한다. 상술한 실시예에 있어서, 상기 반도체 기판은 실리콘 기판을 포함할 수 있고, 상기 등급화된 층은 게르마늄(Ge)의 점진적으로 증가하는 농도를 가지는 실리콘-게르마늄 층을 가질 수 있다. 그러나, 반도체 물질들의 다른 적절한 조합들이 사용될 수 있다. 제1 완화된 이종구조체는 상기 등급화된 이종구조체 층을 덮도록 형성된다. 상기 제1 완화된 이종구조체는 상기 제1 반도체 물질 및 상기 제2 반도체 물질을 포함하고, 또한 고농도 도핑되고, 또한 제1 전도도로 규정된다. 상술한 실시예에 있어서, 상기 제1 완화된 이종구조체는 고농도 도핑된 실리콘-게르마늄 층일 수 있다. 상기 방법은 상기 제1 완화된 이종구조체 층을 덮도록 제2 완화된 이종구조체를 형성하는 단계를 진행한다. 상기 제2 완화된 이종구조체는 상기 제1 반도체 물질 및 상기 제2 반도체 물질을 포함하고, 상기 제1 전도도에 비하여 낮은 제2 전도도를 가진다. 상술한 실시예에 있어서, 상기 제2 완화된 이종구조체는 저농도 도핑된 에피택셜 실리콘-게르마늄 층일 수 있다.
[0011] 상술한 방법에 있어서, 전계효과 트랜지스터의 다양한 구성요소들이 형성된다. 일 실시예에 있어서, 상기 전계효과 트랜지스터는, 상기 제2 완화된 이종구조체 내로 연장된 트렌치 및 상기 트렌치의 측벽을 라이닝하는 스트레인드 제1 반도체 물질 층을 포함하는 채널 영역을 가진다. 상기 전계효과 트랜지스터에 대하여 콘택들을 제공하도록, 상부 도전층 및 바닥 도전층이 형성된다. 상술한 실시예에 있어서, 상기 전계효과 트랜지스터 소자는, 완화된 실리콘-게르마늄 트렌치 측벽 상에 형성된 스트레인드 실리콘 채널 영역을 가지는, 트렌치 게이트 모스펫 또는 쉴디드 게이트 모스펫일 수 있다. 이러한 소자들에 있어서, 상기 채널 영역 내의 전류 전도는 상기 스트레인드 반도체층 내의 강화된 캐리어 이동도에 의하여 규정된다.
[0012] 하기의 상세한 설명과 첨부된 도면들은 본 발명의 특성과 잇점들에 대한 더 깊은 이해를 제공한다.
[0031] 본 발명의 트렌치 게이트 모스펫(200) 내에 포함된 특징들은, 종래의 p-형 트렌치 모스펫들과 비교하여, 강화된 캐리어 이동도 및 낮은 드레인 및 기판 저항을 제공한다.
[0013] 도 1은 종래의 트렌치 게이트 모스펫을 도시하는 개략적인 단면도이다.
[0014] 도 2는 본 발명의 일 실시예에 따라 금속 기판 상의 스트레인드 반도체 채널 영역 및 고농도 도핑된 드레인 영역을 가지는 트렌치 게이트 모스펫을 도시하는 개략적인 단면도이다.
[0015] 도 3은 본 발명의 일 실시예에 따라 금속 기판 상의 스트레인드 반도체 채널 영역 및 고농도 도핑된 드레인 영역을 가지는 쉴디드 게이트 모스펫을 도시하는 개략적인 단면도이다.
[0016] 도 4a 내지 도 4g는 본 발명의 일 실시예에 따라 금속 기판 상의 고농도 도핑된 드레인 영역을 가지는 수직 반도체 소자를 형성하는 방법을 도시하는 개략적인 단면도들이다.
[0017] 도 5a 내지 도 5d는 본 발명의 일 실시예에 따라 금속 기판 상의 스트레인드 반도체 채널 영역 및 고농도 도핑된 드레인 영역을 가지는 트렌치 게이트 모스펫 소자를 형성하는 방법을 도시하는 개략적인 단면도들이다.
[0018] 도 6a 내지 도 6d는 본 발명의 일 실시예에 따라 금속 기판 상의 스트레인드 반도체 채널 영역 및 고농도 도핑된 드레인 영역을 가지는 쉴디드 게이트 모스펫 소자를 형성하는 방법을 도시하는 개략적인 단면도들이다.
[0019] 도 7은 본 발명의 일 실시예에 따라 금속 기판 상의 스트레인드 반도체 채널 영역 및 고농도 도핑된 드레인 영역을 가지는 측방향 전력 모스펫을 도시하는 개략적인 단면도이다.
[0020] 도 1은 종래의 트렌치 게이트 모스펫을 도시하는 개략적인 단면도이다. 상기 소자는 실리콘 기판을 이용하여 구성되고, n-형 소스 영역들(110), p-웰(120)에 의하여 형성된 바디, n-형 드레인 영역(130), 기판(160), 게이트들(140), 및 금속 콘택(150)을 포함한다. 하기에 설명하는 바와 같이, 도 1의 트렌치 모스펫과 관련되어 한정된 소자 성능을 가진다
[0021] 도 1의 트렌치 게이트 전력 모스펫(power MOSFET) 소자와 같은 수직 소자에 있어서, 상기 소자 성능은 다른 인자들 중에서 채널 임피던스 및 드레인 임피던스에 의하여 한정된다. 즉, MOS-게이트 전력 트랜지스터들 소자들의, 특히 저전압 어플리케이션들의, 온-저항(on-저항, RDSon) 및 드레인 저항을 감소시키는 것이 바람직하다. 예를 들어, 동기식 DC-DC 컨버터의 어플리케이션에 있어서, p-채널 모스펫에 대한 게이트 드라이버는 n-채널 소자에 대한 드라이버에 비하여 낮은 전력을 소비한다. 따라서, n-채널 소자들을 대신하여, 높은 측 드라이버(high side driver)에 대하여 p-채널을 사용하는 것이 매우 바람직하다.
[0022] 그러나, p-채널 소자에 대한 온-저항(RDSon)은 유사한 n-채널 모스펫에 비하여 매우 높고, 그의 적용이 작은 전류 영역으로 한정된다. 낮은 전압 어플리케이션들에 있어서, 채널 저항은 소자 온-저항(RDSon)을 지배한다. 채널 저항(Rch) 은:
Figure pct00001
여기에서, L은 채널 길이, Z는 채널 폭, Cox는 단위 면적 당 게이트 산화물 캐패시턴스, VG는 게이트 전압, 및 VT는 문턱 전압이다. 채널 저항을 감소시키기 위하여, 채널 길이와 게이트 산화물 두께를 감소시키고, 문턱 전압을 감소시키는 것이 바람직하다. 공정 제한 또는 문턱이하 이슈(sub-threshold issue)에 기인하여, 이러한 접근들은 제한된다.
[0023] 종래의 수직 전력 소자에 있어서, 드레인 저항은 또한 소자 성능을 제한하는 중요한 역할을 한다. 종래의 소자는 상대적으로 두꺼운 반도체 기판 (예를 들어, 수 백 ㎛의 자리수임)을 종종 가지고, 또한 얇은 금속 콘택층을 가끔 가진다. 기판을 통하는 긴 도전 경로는 전력 소자들의 성능을 더 저하시킬 수 있다.
[0024] 수직 전력 소자들의 성능을 개선하기 위하여, 본 발명의 실시예들은 더 높은 캐리어 이동도 및 감소된 채널 임피던스를 위한 스트레인드 반도체 채널 영역을 가지는 반도체 소자들을 형성하는 다양한 기술들을 제공한다. 또한, 감소된 기판 저항에 대하여 지지 금속 기판 상에 얇은 고농도 도핑된 드레인 영역이 증착된다. 일 실시예에 있어서, 상기 스트레인드 채널 영역은 완화된 실리콘-게르마늄(SiGe) 상의 실리콘 층 내에 형성된다. 격자 부정합은 상기 채널 영역을 변형시키고(strained), 더 높은 캐리어 이동도를 제공한다. 또한, 등급화된(graded) 농도 구조체를 이용하여 완화된 실리콘-게르마늄 층을 형성하는 방법을 제공한다.
[0025] 본 발명에 따른 높은 이동도 채널 영역들과 두꺼운 지지 금속을 가지는 얇은 기판을 형성하는 방법들이 다양한 전력 모스펫 공정들의 공정 흐름에 적용될 수 있다. 일 실시예에 있어서, 상기 방법은 트렌치 모스펫의 제조에 사용될 수 있다. 또한, 상기 방법들은 쉴디드 게이트 전계효과 트랜지스터(FET)와 같은 다른 트렌치 전계효과 트랜지스터 구조체를 형성하도록 사용될 수 있다. 트렌치 게이트 모스펫 및 쉴디드 게이트 모스펫의 예들이 하기에 제공된다.
[0026] 도 2는 본 발명의 일 실시예에 따라 금속 기판 상의 스트레인드 반도체 채널 영역 및 고농도 도핑된 드레인 영역을 가지는 트렌치 게이트 모스펫을 도시하는 개략적인 단면도이다. 도 2에 도시된 바와 같이, 모스펫(200)은 완화된 실리콘-게르마늄 이종구조체(heterostructure) 기판 및 스트레인드(strained) 실리콘 층 내에 형성된 채널 영역 내에 형성된다. 모스펫(200)은 트렌치들(202) 내에 형성된 게이트 전극들(210)을 포함한다. 트렌치들(202)은 실리콘-게르마늄 N-웰 바디 영역 (또는 웰 영역)(204)의 최상 표면으로부터 연장되어, 실리콘-게르마늄 p-형 드리프트 또는 에피택셜 영역(206) 내에서 종료된다. 일 실시예에 있어서, 트렌치들(202)은 스트레인드 실리콘 층들(205)로 라이닝되어 있다. 또한, 게이트 유전층들(208)은 스트레인드 실리콘 층들(205)을 덮는다. 또한, 모스펫(200)은 게이트 전극으로서 도핑된 폴리실리콘과 같은 도전 물질(210)을 포함한다. 트렌치들(202)에 인접한 N-웰 바디 영역(204) 내에 P-형 소스 영역들(212)이 형성된다. 모스펫(200)은 N-웰 바디 영역(204) 내에 형성된 N+ 고농도 바디 영역들(217)을 포함한다. 모스펫(200)을 위한 드레인 터미널은 p-형 고농도 도핑된 실리콘-게르마늄 층(214)의 하측 표면 상에 위치한 금속 기판(218)을 포함한다. 에피택셜 층(206) 및 바디 영역(204)은 고농도 도핑된 p-형 실리콘-게르마늄 층(214) 상에 위치한 반도체 구조체 층(207)을 형성한다. 소스 금속(216)은 소스 영역들(212) 및 고농도 바디 영역(217)에 대한 콘택을 제공하고, 유전 영역들(219)은 금속 영역(216)을 게이트 전극들(210)로부터 격리시킨다.
[0027] 도 2에 도시된 바와 같이, p-형 고농도 도핑된 층(214), p-형 드리프트 또는 에피택셜 영역(206), 및 n-웰 바디 영역(204)은 완화된 실리콘-게르마늄 이종구조체들 내에 모두 형성된다. 상기 완화된 Si1-xGex 이종구조체의 격자 상수는 실리콘 층의 격자 상수에 비하여 실질적으로 크다. 완화된 실리콘-게르마늄 합금 버퍼 상에 부정규형(pseudomorphically)으로 얇은 실리콘 층이 성장하는 경우에는, 격자 부정합은 이축 인장 응력을 생성하고, 변형되지 않은 실리콘과 비교하여, 변경된 밴드 구조 및 전기적 특성들에 기인하여 실리콘 층의 이송 특성들이 강화되는 것이 알려져 있다. 전도 밴드에서는, 인장 응력은 여섯 개의 전도 밴드로 분리되어 적어도 두 개의 그룹들로 구분된다. 이들은 낮은 에너지를 가지는 2-폴드(fold) 계곡들 및 높은 에너지를 가지는 4-폴드 계곡들이다. 전자 유효 질량 및 계곡간 분산은 두드러지게 감소한다. 이론적으로, 최대 전자 강화 인수는 약 1.8이고, 또한, 15%의 게르마늄 함량 정도에서 포화된다. 최대 정공 강화 인수는 약 2.4이고, 또한, 30%의 게르마늄 함량 정도에서 포화된다. 그러나, 실험 수치들은 다양할 수 있다.
[0028] 도 2에 있어서, 상기 실리콘 층 및 상기 완화된 실리콘-게르마늄 이종구조체의 격자 부정합에 기인하여, 실리콘 층(205)은 변형된다. 결과적으로, 캐리어 이동도는 스트레인드 실리콘 층들(205) 내에 형성된 채널 영역들(203) 내에 실질적으로 강화된다. 이에 따라, 더 높은 캐리어 이동도 및 더 낮은 채널 임피던스에 기인하여, 스트레인드 실리콘 채널 영역들(203)을 따라서 상부 금속층(216)으로부터 바닥 금속층(218)으로의 전류 전도는 증가된다. 결과적으로, 트렌치 게이트 모스펫(200)의 소자 성능은 상기 스트레인드 실리콘 채널 영역 내의 강화된 캐리어 이동도에 의하여 개선된다. 또한, 상기 스트레인드 실리콘 채널 영역 내에서 정공들과 전자들 모두의 이동도는 강화된다.
[0029] 도 2의 실리콘-게르마늄 이종구조체들은 추가적인 잇점들을 제공한다. 예를 들어, 붕소와 인과 같은 공통 도판트들의 확산은 실리콘-게르마늄 이종구조체들에서 억제된다. 상기 감소된 도판트 확산은 소자 접합 형성에서 더 정밀한 공정 제어를 가능하게 한다. 결과적으로, 에피층들의 두께는 작아질 수 있고, 드리프트 영역 저항은 낮아질 수 있고, 이에 따라 개선된 소자 성능을 제공할 수 있다.
[0030] 또한, 도 2의 금속 구조체 상의 고농도 도핑된 실리콘-게르마늄은 상기 기판의 저항을 감소시킴으로서 소자 온-저항을 더 감소시킨다. 도 2에 있어서, 특정한 실시예에서, 상기 고농도 도핑된 실리콘-게르마늄 기판은 약 1 ㎛ 내지 2 ㎛ 범위의 두께를 가진다. 일 실시예에 있어서, 상기 모스펫 구조체는, 금속 기판(218)을 제외하고, 약 3 ㎛ 내지 10 ㎛ 범위의 두께를 가질 수 있다. 이러한 얇은 소자 구조체를 위한 지지체를 제공하기 위하여, 본 발명의 일 실시예의 금속 기판(218)은 충분한 두께 및 강도를 가진다. 예를 들어, 특정한 실시예에 있어서, 금속 기판(218)은 구리층일 수 있고, 또한 약 30 ㎛ 내지 100 ㎛ 범위의 두께를 가질 수 있다. 또한, 알루미늄과 같은 다른 도전체들이 사용될 수 있다. 또한, 두꺼운 금속 기판은 금속의 더 우수한 열전도도에 기인하여, 전력 모스펫들의 열 방사를 매우 개선할 수 있다.
[0031] 따라서, 트렌치 게이트 모스펫(200) 내에 포함된 특징들은, 종래의 p-형 트렌치 모스펫들과 비교하여, 강화된 캐리어 이동도 및 낮은 드레인 및 기판 저항을 제공한다.
[0032] 도 2는, 다른 포함된 도면들과 함께, 예시적인 목적들을 위하여 도시되었으며, 본 발명의 가능한 실시예들 또는 청구항들을 한정하는 것은 아님을 유의한다. 또한, 도 2 및 다른 도면들에서 p-채널 트랜지스터가 도시되었다고 하여도, 본 발명의 실시예들은 유사한 방식으로 n-채널 소자들을 개선하도록 사용될 수 있다. 또한, 다른 도면들에 도시된 특징들은 본 도면에 포함될 수 있다. 그러나, 본 발명의 기술들은 모든 제조 방법들을 이용하여 개별 소자들 및 집적회로들 모두에 적용될 수 있음을 이해하여야 한다. 본 명세서에 설명된 모든 다른 도면들과 함께, 도면들에 묘사된 다양한 소자들 및 구성요소들의 상대적인 치수들 및 크기들은 실제의 치수들을 정확하게 반영하는 것은 아니고, 단기 예시적인 목적들을 위한 것이다.
[0033] 도 3은 본 발명의 일 실시예에 따라 금속 기판 상의 스트레인드 반도체 채널 영역 및 고농도 도핑된 드레인 영역을 가지는 쉴디드 게이트 모스펫을 도시하는 개략적인 단면도이다. 도시된 바와 같이, 도 3의 모스펫(300)은 실리콘-게르마늄 이종구조체 기판 내에 형성되고, 도 2의 모스펫(200)과 유사한 특징들을 포함한다. 예를 들어, p-형 고농도 도핑된 층(214), p-형 드리프트 또는 에피택셜 영역(206), 및 n-웰 바디 영역(204) 모두는 완화된 실리콘-게르마늄 이종구조체들 내에 형성된다. 또한, 트렌치들(202)은 스트레인드 실리콘 층들(205)에 의하여 라이닝되며, 캐리어 이동도들은 스트레인드 실리콘 층들(205) 내에 형성된 채널 영역들(203) 내에서 실질적으로 강화된다.
[0034] 도 3의 모스펫(300)은 쉴드 유전층들(209)에 의하여 트렌치들(202)의 하측 부분들로부터 절연되고, 도핑된 폴리실리콘과 같은 도전물질로 형성된 쉴드 게이트 전극들(211)을 포함한다. 전극간 유전층들(inter-electrode dielectrics)(213)은 쉴드 게이트 전극들(211)을 덮고, 쉴드 전극들(211)로부터 게이트 전극들(210)을 절연한다. 일 실시예에 있어서, 쉴드 게이트(211)는, 게이트/드레인 커플링 캐패시턴스를 감소시키기 위하여, 다른 포텐셜로, 예를 들어, 접지 포텐셜로 바이어스 될 수 있다.
[0035] 도 2의 소자(200)와 유사하게, 도 3의 쉴디드 게이트(shielded gate) 트렌치 모스펫(300)은 완화된 실리콘-게르마늄 이종구조체들 상에 형성된 스트레인드 실리콘 채널 영역들(203)을 포함한다. 이에 따라, 모스펫(300)은 강화된 캐리어 이동도, 감소된 기판 저항, 개선된 열전도 등과 같은 유사한 잇점들을 또한 제공한다. 또한, 도 3이 p-채널 쉴디드 게이트 모스펫에 대하여 도시되어 있다고 하여도, 본 발명의 실시예는 n-채널 소자들을 개선하기 위하여 유사하게 사용될 수 있다.
[0036] 또한, 본 발명의 원리적 기술들은 실리콘 또는 실리콘-게르마늄 이종구조체들에 한정되지 않음을 이해하여야 한다. 본 발명의 실시예들은 금속 기판 상의 이종구조체-반도체를 덮는 스트레인드 반도체 채널 영역을 포함하는 전계효과 트랜지스터 소자를 제공한다. 일 실시예에 있어서, 상기 소자는 제1 금속층, 및 상기 제1 금속층을 덮는 제1 반도체층을 포함한다. 상기 제1 반도체층은 완화된 이종구조체 내에 제1 반도체 물질 및 제2 반도체 물질을 포함한다. 상기 제1 반도체층은 고농도 도핑되고, 제1 전도도(conductivity)에 의하여 규정된다. 또한, 상기 제2 반도체층은 완화된 이종구조체 내에 제1 반도체 물질 및 제2 반도체 물질을 포함한다. 제2 반도체 영역은 상기 제1 전도도에 비하여 낮은 제2 전도도를 가진다. 또한, 상기 소자는 상기 제2 반도체층 내로 연장된 트렌치를 포함한다. 채널 영역은 트렌치 측벽에 인접한 제1 반도체 물질 층을 포함한다. 상기 채널 영역과 상기 완화된 이종구조체 영역 사이의 격자 부정합에 기인하여, 캐리어 이동도가 강화된다. 또한, 제2 금속층은 상기 제2 반도체층을 덮는다. 이러한 소자에 있어서, 상기 채널 영역 내의 전류 전도는 상기 스트레인드 반도체 채널 영역 내의 강화된 캐리어 이동도에 의하여 규정된다. 일 실시예에 있어서, 얇고 고농도 도핑된 제1 반도체층과 지지층으로서 기능을 또한 수행하는 두꺼운 제1 금속층에 기인하여, 상기 기판 저항은 감소한다.
[0037] 도 4a 내지 도 4g는 본 발명의 일 실시예에 따라 금속 기판 상의 고농도 도핑된 드레인 영역을 가지는 수직 반도체 소자를 형성하는 방법을 도시하는 개략적인 단면도들이다. 도 4a에 있어서, 실리콘-게르마늄 등급화된(graded) 층(402)은 실리콘 기판(401) 상에 형성되고, 완화된 실리콘-게르마늄 층(214)은 실리콘-게르마늄 등급화된 층(402) 상에 형성된다. 실리콘-게르마늄 등급화된 층(402)은 증가되는 게르마늄(Ge) 함량을 가지는 Si1-xGex 층들을 형성하도록, 초고진공(ultra high vacuum) 내에서 화학기상증착과 같은 공지된 기술들을 이용하여 형성될 수 있다. 특정한 실시예에 있어서, 상기 게르마늄 함량은 0%에서 20% 또는 30%로 증가된다. 예를 들어, 상기 등급화된 층 내의 게르마늄 농도가 예를 들어, 20%에 도달할 때까지, 각각 1 ㎛ 또는 2 ㎛ 두께에 대하여 2 % 내지 3 %의 단계들에 의하여 상기 농도는 증가될 수 있다. 결과적으로, 유사한 기술들을 이용하여, 고농도 도핑된 완화된 실리콘-게르마늄 층(214)이 실리콘-게르마늄 등급화된 층(402) 상에 형성된다. 일 실시예에 있어서, 완화된 실리콘-게르마늄 층(214)은 약 25%의 게르마늄 함량을, 즉, Si0.75Ge0.25, 가질 수 있다. 도 4a에 있어서, 완화된 실리콘-게르마늄 층(214)은 붕소로 고농도 도핑되고, 예를 들어, 1x1019 cm-3 또는 1x1020 cm-3의 자리수의 농도를 가진다. 상기 고농도 도핑은 인-싯츄 도핑, 또는 이온 주입 기술들을 이용하여 구현될 수 있다.
[0038] 도 4b에 있어서, 완화된 고농도 도핑된 실리콘-게르마늄 층(214) 상에 저농도 도핑된 완화된 실리콘-게르마늄 층(206)이 에피택셜하게 성장한다. 일 실시예에 있어서, 층(214)은 약 1 ㎛ 내지 2 ㎛ 범위의 두께를 가질 수 있고, 층(206)은 1 ㎛ 내지 10 ㎛의 범위의 두께를 가질 수 있다. 결과적으로, 도 4b의 구조체는 완화된 실리콘-게르마늄 에피택셜 층(206) 내에 및 그 상에 소자 구조체를, 예를 들어 도 2에 도시된 바와 같은 수직 트렌치 모스펫을 형성하도록 소자 제조 공정을 수행할 수 있다. 도 4c에 있어서, 이러한 소자 구조체를 포함하는 층은 부재번호 207로 도시되어 있다. 이어서, 소자 구조체(207)를 덮는 상부 금속층(216)이 형성된다.
[0039] 부재 번호 207 및 216에 의하여 도시된 구조체는 모든 적절한 소자 구조체들일 수 있음을 유의한다. 예를 들어, 도 4c의 구조체(207)는 도 2의 트렌치 게이트 모스펫 구조체 층(207)을 나타낼 수 있고, 또는 도 3의 쉴디드 게이트 모스펫 구조체 층(207)을 나타낼 수 있다.
[0040] 실리콘 기판(401) 및 실리콘-게르마늄 등급화된 층(402)의 제거를 용이하게 하도록, 도 4c의 소자 구조체는 지지 기판(403)에, 예를 들어, 도 4d에 도시된 유리 웨이퍼에 부착된다.
[0041] 도 4e에 있어서, 실리콘 기판(401)의 대부분(예를 들어 90%)은 기계적 연마 및 산 식각을 통하여 제거된다. 일 실시예에 있어서, 상기 실리콘 기판은 수산화 칼륨(potassium hydroxide, KOH) 또는 에틸렌디아민 피로카테콜(Ethylenediamine pyrocatechol, EDP)을 포함하는 습식 식각 공정을 이용하여 제거될 수 있다. 기판의 잔존 부분(401A) 및 실리콘-게르마늄 등급화된 층(402)의 상당한 부분은 수산화 테트라메틸암모니아(Tetramethylammonium Hydroxide, TMAH)와 같은 식각제에 의하여 제거될 수 있다. 상기 TMAH의 높은 식각 선택비에 기인하여, 실리콘-게르마늄의 게르미늄 함량이 약 20%에 도달하면, 상기 식각은 실질적으로 중단된다. 즉, Si0.80Ge0.20 층은 상기 TMAH 식각의 식각 저지층으로 기능할 수 있다. 이러한 특성은 더 우수한 공정 제어를 위하여 유용하게 사용될 수 있다.
[0042] 도 4f는 잔존하는 Si 층(401A) 및 등급화된 실리콘-게르마늄 층(402)이 제거된 후의 소자 구조체를 도시한다. 도 4g에 있어서, 고농도 도핑된 드레인 층(214)을 콘택하도록 후측 금속(218)이 형성된다. 금속 기판(218)을 지지체로서 사용하여, 유리 기판(403)은 제거되고, 도 4g에 도시된 소자 구조체를 형성한다.
[0043] 상술한 바와 같이, 도 4a 내지 도 4g는 금속 기판 상의 고농도 도핑된 완화된 반도체 이종구조체를 포함하는 수직 소자들을 형성하는 방법을 도시하는 개략적 도면들이다. 도시된 바와 같이, 상기 방법은 반도체 기판 상에 등급화된 이종구조체 층을 형성하는 단계를 포함한다. 상기 등급화된 층의 두께는 완화되는 상부 층을 허용하기에 충분하다. 이어서, 상기 등급화된 층 상에 원하는 조성을 가지는 고농도 도핑된 완화된 이종구조체를 형성한다. 상기 완화된 이종구조체 층 상에 모스펫 소자를 구현한 후에, 상기 등급화된 층은 상술한 바와 같은 웨이퍼 전달 방법을 이용하여 제거된다.
[0044] 상술한 완화된 이종구조체를 이용하여, 스트레인드 채널 영역을 가지는 전계효과 트랜지스터가 형성된다. 본 발명의 일 실시예에 따라서, 금속 기판 상에 이종구조체 반도체를 덮는 스트레인드 반도체 채널 영역을 포함하는 반도체 소자를 형성하는 방법은 하기와 같이 설명될 수 있다. 등급화된 이종구조체 층은 반도체 기판을 덮도록 형성된다. 상기 반도체 기판은 제1 반도체 물질을 포함하고, 상기 등급화된 이종구조체 층은 상기 제1 반도체 물질 및 제2 반도체 물질을 포함한다. 상술한 실시예에 있어서, 상기 반도체 기판은 실리콘 기판일 수 있고, 또한 상기 등급화된 층은 게르마늄의 농도가 점진적으로 증가하는 실리콘-게르마늄 층일 수 있다. 그러나, 반도체 물질들의 다른 적절한 조합들도 사용될 수 있다. 상기 등급화된 이종구조체 층을 덮도록, 제1 완화된 이종구조체가 형성된다. 상기 제1 완화된 이종구조체는 상기 제1 반도체 물질 및 상기 제2 반도체 물질을 포함하고, 고농도 도핑되고, 또한 제1 전도도로 규정된다. 상술한 실시예에 있어서, 상기 제1 완화된 이종구조체는 고농도 도핑된 실리콘-게르마늄 층일 수 있다. 상기 방법은 상기 제1 완화된 이종구조체 층을 덮도록 제2 완화된 이종구조체를 형성하는 단계를 진행한다. 상기 제2 완화된 이종구조체는 상기 제1 반도체 물질 및 상기 제2 반도체 물질을 포함하고, 상기 제1 전도도에 비하여 낮은 제2 전도도를 가진다. 상술한 실시예에 있어서, 상기 제2 완화된 이종구조체는 저농도 도핑된 에피택셜 실리콘-게르마늄 층일 수 있다.
[0045] 상술한 방법에 있어서, 전계효과 트랜지스터의 다양한 구성요소들이 형성된다. 일 실시예에 있어서, 상기 전계효과 트랜지스터는, 상기 제2 완화된 이종구조체 내로 연장된 트렌치 및 상기 트렌치의 측벽을 라이닝하는 스트레인드 제1 반도체 물질 층을 포함하는 채널 영역을 가진다. 일 실시예에 있어서, 상기 전계효과 트랜지스터는, 상기 제2 완화된 이종구조체 내로 연장된 트렌치 및 상기 트렌치의 측벽을 라이닝하는 스트레인드 제1 반도체 물질 층을 포함하는 채널 영역을 가진다. 상기 전계효과 트랜지스터에 대하여 콘택들을 제공하도록, 상부 도전층 및 바닥 도전층이 형성된다. 상술한 실시예에 있어서, 상기 전계효과 트랜지스터 소자는, 완화된 실리콘-게르마늄 트렌치 측벽 상에 형성된 스트레인드 실리콘 채널 영역을 가지는, 트렌치 게이트 모스펫 또는 쉴디드 게이트 모스펫일 수 있다. 이러한 소자들에 있어서, 상기 채널 영역 내의 전류 전도는 상기 스트레인드 반도체층 내의 강화된 캐리어 이동도에 의하여 규정된다.
[0046] 도 5a 내지 도 5d는 본 발명의 일 실시예에 따라 스트레인드 반도체 채널 영역 및 고농도 도핑된 드레인 영역을 가지는 트렌치 게이트 모스펫 소자를 형성하는 방법을 도시하는 개략적인 단면도들이다. 도 5a에 있어서, 고농도 도핑된 완화된 p-형 실리콘-게르마늄 층(214) 상에 완화된 p-형 실리콘-게르마늄 층(206)이 형성된다. 예를 들어, 층들(214, 206)은 도 4a 및 도 4b에 관련하여 상술한 방법을 이용하여 형성할 수 있다. 도 4b에 도시된 바와 같이, 소자 공정에 단계에서, 완화된 실리콘-게르마늄 층(214)은 실리콘 기판(401)을 덮는 실리콘-게르마늄 등급화된 층(402)을 덮는다. 간명함을 위하여, 층들(401, 402)은 도 5a 내지 도 5c에 도시되지 않는다. 실리콘-게르마늄 층(206) 내에 n-형 바디 영역(204)이 형성된다. 상술한 층들 내의 도판트들은 층 형성 공정 중에 인-싯츄(in-situ)로, 또는 도판트들을 주입하고 확산하여 인입될 수 있다.
[0047] 도 5a에 있어서, 통상적인 방법을 이용하여, 바디 영역(204)의 상부 상에 마스크층(미도시)가 형성된다. 상기 마스크층은 트렌치들(202)이 형성되는 개구부들을 한정하도록 패터닝된다. 바디 영역(204)을 통하여 연장되고 바디 영역(204)의 바닥 표면 아래에서 종료되는 트렌치들을 식각하기 위하여, 통상적인 비등방성 실리콘 식각을 사용할 수 있다.
[0048] 도 5b에 있어서, 바디 영역(204)의 완화된 실리콘-게르마늄 이종구조체 및 드리프트(에피) 영역(206) 상에 실리콘 층(205)이 에피택셜하게 성장한다. 완화된 Si1-xGex 이종구조체의 격자 상수가 실리콘의 격자 상수에 비하여 실질적으로 크므로, 실리콘 층(205)이 변형된다. 결과적으로, 스트레인드 실리콘 층들(205) 내에 형성된 채널 영역들 내에서 캐리어 이동도는 실질적으로 강화될 수 있다.
[0049] 도 5c에 있어서, 얇은 게이트 유전층(208)이 형성되고, 트렌치들(202)의 측벽들과 바닥을 라이닝한다. 게이트 유전층(208)은 공지된 방법들을 이용하여 형성할 수 있다. 또한, 통상적인 기술들을 이용하여, 트렌치들(202) 내에 리세스된 게이트 전극들(210) (예를 들어, 폴리실리콘을 포함함)이 형성된다.
[0050] 도 5d에 있어서, 주입 및 확산 기술들을 이용하여, 소스 영역들(212) 및 고농도 바디 영역(217)이 형성된다. 따라서, 트렌치들(202) 각각의 측벽들을 따라서, 소스 영역들(212)과 드리프트 영역(206) 사이에 전계효과 트랜지스터의 활성 영역들이 형성된다. 도 5d에 있어서, 유전체 영역들(219)에 의하여 리세스된 게이트 전극(210)이 덮이고, 소스 영역들(212)및 고농도 바디 영역(217)과 접촉하는 소스 금속(216)이 형성된다. 또한, 상기 실리콘 기판 및 상기 등급화된 실리콘-게르마늄 층을 제거하기 위하여, 도 4e 내지 도 4g에 도시된 방법을 사용할 수 있다. 결과적으로, 지지층으로서의 기능 및 실리콘-게르마늄 드레인 영역(214)과 접촉하는 드레인 터미널로서의 기능을 수행하도록, 금속 지지층(218)이 형성된다.
[0051] 도 5d의 상기 p-형 트렌치 게이트 소자 구조체는 상기 금속 기판을 덮는 얇은 고농도 도핑된 p-형 완화된 실리콘-게르마늄 드레인 층(214) 및 강화된 캐리어 이동도를 가지는 스트레인드 실리콘 채널 영역(203)을 포함하는 도 2에 도시된 소자 구조체(200)와 유사함에 유의한다.
[0052] 도 6a 내지 도 6d는 본 발명의 일 실시예에 따라 스트레인드 반도체 채널 영역 및 고농도 도핑된 드레인 영역을 가지는 쉴디드 게이트 모스펫 소자를 형성하는 방법을 도시하는 개략적인 단면도들이다. 도시된 바와 같이, 도 6a 내지 도 6b는 도 5a 내지 도 5b와 유사한 공정들과 소자구조체들을 도시한다. 도 6b에 있어서, 트렌치들(202)은 바디 영역(204) 및 에피(드리프트)영역(206) 내에 형성되고, 이들 모두는 완화된 실리콘-게르마늄 이종구조체들이다. 또한, 트렌치들(202)의 측벽 상에 스트레인드 실리콘 층들(205)이 형성된다.
[0053] 도 6c에 있어서, 트렌치들(202)의 측벽을 따라서 쉴드 유전층(209)이 형성된다. 이어서, 공지된 기술들을 이용하여 트렌치들(202)의 바닥 부분 내에 쉴드 전극들(211)이 형성된다. 예를 들어, 도전 물질 (예를 들어, 도핑된 또는 도핑되지 않은 폴리실리콘을 포함함) 먼저 상기 트렌치들을 충진하고 메사 영역들 상에 연장된다. 공지된 기술들을 이용하여, 쉴드 전극들(211)을 형성하도록 상기 도전 물질은 트렌치들(202) 내로 깊게 리세스된다. 이어서, 쉴드 유전층은 노출된 상부 트렌치 측벽들 및 메사 표면들 상에서 제거된다.
[0054] 도 6c에 있어서, 쉴드 전극들(211) 상에 두꺼운 전극간 유전(inter-electrode dielectric, IED) 층들(213)이 형성된다. 이어서, 상부 트렌치 측벽들을 따라서 연장되도록 게이트 유전층(208)이 형성된다. 공지된 기술들, 예를 들어 폴리실리콘 증착 및 에치백을 이용하여, 트렌치들(202) 내에 리세스된 게이트 전극들(210)이 형성된다. 도 6d에 있어서, 게이트 전극들(210) 상에 유전 영역들(219)이 형성된다. 도 6에 도시된 p-형 쉴디드 게이트 모스펫을 형성하기 위하여, 상기 실리콘 기판 및 상기 등급화된 실리콘-게르마늄 층을 제거하고 금속 기판(218)을 추가하도록, 도 4e 내지 도 4g에 도시된 공정들이 사용될 수 있다.
[0055] 도 6d의 상기 p-형 쉴디드 게이트 소자 구조체는 상기 금속 기판을 덮는 얇은 고농도 도핑된 p-형 완화된 실리콘-게르마늄 드레인 층(214) 및 강화된 홀 이동도를 가지는 스트레인드 실리콘 채널 영역을 포함하는 도 3에 도시된 소자 구조체(300)와 유사함에 유의한다.
[0056] 본 발명의 실시예들에 있어서, 쉴디드 게이트 전계효과 트랜지스터 내의 쉴드 전극은 플로팅되거나(즉, 전기적으로 바이어스되지 않음), 소스 포텐셜(예를 들어, 접지 포텐셜)에 바이어스되거나, 게이트 전극과 동일한 포텐셜로 바이어스될 수 있다. 상기 게이트 및 상기 쉴드 전극들 사이의 전기적 콘택은 다이의 말단 영역(termination) 또는 에지 영역들과 같은 모든 비활성 영역 내에 형성될 수 있다.
[0057] 상술한 설명이 특정한 본 발명의 실시예들의 설명들이 포함되었다고 하여도, 다양한 변화들, 변형들, 및 대체들이 가능할 수 있다. 예를 들어, 실리콘이 기판 물질의 예로서 주어져 있으나, 다른 물질들이 사용될 수 있다. 본 발명은 트렌치 모스펫들을 도시하고 있으나, 단지 상기 기판의 극성을 반대로 하는 것에 의하여 IGBT들과 같은 다른 트렌치-게이트 구조체들에 용이하게 적용될 수 있다. 이와 유사하게, 주입이 도판트들을 인입하는 예로서 주어졌으나, 사용된 적절한 마스크에 의존하여 도판트들의 확산을 제공하도록, 예를 들어 가스 또는 토피칼(topical) 도판트 소스와 같은 다른 도핑 방법들이 사용될 수 있다. 도시된 공정 단계들은 p-채널 전계효과 트랜지스터들에 대한 것이지만, n-채널 전계효과 트랜지스터들을 형성하도록 이러한 공정 순서들을 변형하는 것은 본 개시를 바탕으로 본 기술 분야의 당업자에게는 명백하다. 또한, 상술한 일부의 트렌치들이 에피택셜 층 내에서 종료되는 것으로 도시되었으나, 상기 트렌치들은 상기 에피택셜 층을 관통하여 연장되고, 상기 기판 영역 내에서 종료될 수 있다. 또한, 본 발명은 트렌치 게이트 구조체들에 한정되는 것은 아니고, 평면형 게이트 수직 모스펫들, 평면형 게이트 수직 IGBT들, 다이오드들, 및 다양한 사이리스터들과 같은 다른 소자들을 형성하도록 사용될 수 있다.
[0058] 단지 일 예로서, 도 7은 본 발명의 일 실시예에 따라 p-형 평면형 전력 모스펫(700)을 도시하는 개략적인 단면도이다. p-형 평면형 전력 모스펫(700)은 완화된 실리콘-게르마늄 이종구조체(704) 상에 형성된 스트레인드 실리콘 층(722) 내에 도전 채널들(720)을 포함한다. 상술한 바와 같이, 도 2의 트렌치 소자(200) 및 도 3의 트렌치 소자(300)를 참조하여, 캐리어 이동도는 채널 영역들(720) 내에서 강화될 수 있고, 모스펫(700)의 더 우수한 소자 성능을 제공할 수 있다.
[0059] 도 7에 도시된 바와 같이, 금속 기판(718) 상에 위치한 얇은 고농도 도핑된 p-형 반도체 영역(702) 상에 저농도 도핑된 p-형 드리프트 영역(704)이 연장된다. 양쪽 영역들(702, 704)은 완화된 실리콘-게르마늄 이종구조체들이고, 영역(702)은 고농도 도핑되고, 영역(704)은 저농도 도핑될 수 있다. N-형 바디 영역들 (또는 웰 영역)(706)은 드리프트 영역(704)의 상측 부분들 내에 위치한다. 바디 영역들(706)의 상부 영역들 내에 고농도 도핑된 p-형 소스 영역들(710)이 위치하고, 소스 영역들(710)에 인접한 바디 영역들(706) 내에 고농도 바디 콘택 영역들(708)이 위치한다.
[0060] 도 7에 있어서, 게이트(718)가 바디 영역들(706)의 표면 상에 연장되고, 소스 영역들(710)과 드리프트 영역들(704)에 중첩된다. 게이트 유전층(716)에 의하여 게이트(718)가 그 하부의 영역들로부터 절연된다. 게이트(718)의 직접적으로 하측에 바디 영역(706)의 부분은 모스펫 채널 영역들(720)을 형성한다. 본 발명의 일 실시예에 있어서, 스트레인드 채널 영역들(720)은 캐리어 이동도가 강화된 전류 전도 경로들을 제공하고,
[0061] 도 7에 있어서, 소스 도전체(730)는 소스 영역들(710) 및 고농도 바디 영역들(708)과 전기적으로 콘택한다. 금속 기판(718)은 드레인 영역으로 기능하는 고농도 도핑된 p-형 실리콘-게르마늄 이종구조체 반도체 영역(702)에 콘택한다. 상기 소스 및 드레인 도전체들은 구리, 알루미늄 등과 같은 금속으로 형성될 수 있다. 평면형 모스펫(700)에 있어서, 상부 및 바닥 금속층들은 소자 내의 전류 전도를 위한 외부 콘택들을 제공한다.
[0062] 상술한 바와 같이, 저항을 감소하기 위하여, 고농도 도핑된 p-형 실리콘-게르마늄 이종구조체 반도체 영역(702)의 얇은 층을 가지는 것이 바람직하다. 본 발명의 실시예들에 따라서, 실리콘-게르마늄 드리프트 영역(704) 및 하측에 위치하는 고농도 도핑된 실리콘-게르마늄 반도체 영역(702)은 상술한 방법을 이용하여 형성될 수 있다. 고농도 도핑된 p-형 실리콘-게르마늄 이종구조체 반도체 영역(702)의 얇은 층을 구현하기 위하여, 다양한 기판 이전 공정들이 사용될 수 있고, 예를 들어, 도 4a 내지 도 4g와 관련된 상술한 이전 방법이 사용될 수 있다.
[0063] 본 발명의 특정한 실시예들이 도시되고 설명되었다고 하여도, 본 가르침에 관련된 기술 분야의 당업자들은 본 발명이 이들 실시예들에 한정되는 것은 아님을 인식할 수 있다. 다양한 변형들, 변화들, 다양성들, 치환들, 및 균등물들은 본 기술분야의 당업자들에게는 명백할 것이다. 이에 따라, 본 발명은 하기의 청구항들의 범위 내에서 모든 다양성들, 변형들, 및 균등물들을 포함하도록 의도됨을 이해할 수 있다.
200: 모스펫,
202: 트렌치,
204: 실리콘-게르마늄 N-웰 바디 영역 (또는 웰 영역),
205: 스트레인드 실리콘 층,
206: 실리콘-게르마늄 p-형 드리프트 또는 에피택셜 영역,
208: 게이트 유전층,
210: 게이트 전극,
212: P-형 소스 영역,
214: p-형 고농도 도핑된 실리콘-게르마늄 층,
216: 금속 영역,
217: N+ 고농도 바디 영역,
218: 금속 기판,
219: 유전 영역,

Claims (20)

  1. 금속 기판 상의 이종구조체(heterostructure) 반도체를 덮는 스트레인드(strained) 반도체 채널 영역을 가지는 전계효과 트랜지스터 소자로서, 상기 전계효과 트랜지스터 소자는:
    제1 금속층;
    상기 제1 금속층을 덮고, 완화된(relaxed) 이종구조체 내에 제1 반도체 물질 및 제2 반도체 물질을 가지고, 고농도 도핑되고, 제1 전도도(conductivity)에 의하여 규정되는 제1 반도체층;
    상기 제1 반도체층을 덮고, 완화된 이종구조체 내에 제1 반도체 물질 및 제2 반도체 물질을 가지고, 상기 제1 전도도에 비하여 낮은 제2 전도도를 가지는 제2 반도체층;
    상기 제2 반도체층 내로 연장된 트렌치;
    상기 트렌치의 측벽에 인접한 상기 제1 반도체 물질의 스트레인드(strained) 층을 가지는 채널 영역;
    상기 제2 반도체층을 덮는 제2 금속층;
    을 포함하고,
    상기 채널 영역 내의 전류 전도는 상기 스트레인드 반도체층 내에 강화된(enhanced) 캐리어 이동도에 의하여 규정되는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  2. 제 1 항에 있어서,
    상기 제1 반도체층은 완화된(relaxed) 실리콘-게르마늄(SiGe) 이종구조체를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  3. 제 2 항에 있어서,
    상기 제1 반도체층은 약 20 내지 30%의 Ge을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  4. 제 2 항에 있어서,
    상기 제2 반도체층은 완화된 실리콘-게르마늄 구조체를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  5. 제 2 항에 있어서,
    상기 채널 영역은 스트레인드(strained) 실리콘 층을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  6. 제 1 항에 있어서,
    상기 제1 반도체층은 약 3 ㎛ 이하의 두께를 가지는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  7. 제 1 항에 있어서,
    상기 제1 반도체층은 1.0x1020 cm-3 또는 그 이상의 도핑 농도에 의하여 규정되는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  8. 제 1 항에 있어서,
    상기 제1 반도체층은 1.0x1019 cm-3 또는 그 이상의 도핑 농도에 의하여 규정되는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  9. 제 1 항에 있어서,
    상기 제1 반도체층의 두께는 약 0.5 ㎛ 내지 약 3 ㎛ 범위인 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 반도체층들 각각은 에피택셜 층들인 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  11. 제 1 항에 있어서,
    상기 바닥 금속층은 모스펫(MOSFET) 소자를 지지하기에 충분한 두께를 가지는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  12. 제 1 항에 있어서,
    상기 바닥 도전층은 약 30 ㎛ 내지 100 ㎛ 범위의 두께를 가지는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  13. 제 1 항에 있어서,
    상기 전계효과 트랜지스터 소자는 트렌치 게이트 모스펫을 포함하고,
    상기 트렌치 모스펫은:
    상기 채널 영역에 인접한 트렌치 측벽을 라이닝(lining)하는 게이트 유전층;
    상기 게이트 유전층에 의하여 상기 채널 영역으로부터 절연된 게이트 전극;
    상기 트렌치 내에 상기 게이트 전극의 각각의 측에 옆에 위치한(flanking) 소스 영역들;
    고농도 도핑된 상기 제1 반도체층의 적어도 부분을 포함하는 드레인 영역;
    상기 드레인 영역을 덮는 드리프트 영역; 및
    상기 드리프트 영역 상에 연장된 바디 영역;
    을 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  14. 제 1 항에 있어서,
    상기 전계효과 트랜지스터 소자는 쉴디드 게이트(shielded gate) 트렌치 모스펫을 포함하고,
    상기 쉴디드 게이트 트렌치 모스펫은:
    상기 트렌치의 측벽들과 바닥 표면을 라이닝하는 쉴드 유전층;
    상기 트렌치의 하측 부분에 위치하고, 상기 쉴드 유전층에 의하여 상기 제2 반도체층으로부터 절연된 쉴드 전극;
    상기 쉴드 전극을 덮는 전극간 유전층(inter-electrode dielectric);
    상기 트렌치의 측벽의 상측 부분에 인접한 채널 영역;
    상기 채널 영역에 인접한 상기 트렌치의 측벽을 라이닝하는 게이트 유전층; 및
    상기 전극간 유전층을 상에 상기 트렌치의 상측 부분 내에 위치하고, 상기 게이트 유전층에 의하여 상기 채널 영역으로부터 절연된 게이트 전극;
    을 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  15. 제 14 항에 있어서,
    상기 제2 p-형 반도체층은:
    상기 트렌치 내에 상기 게이트 전극 각각의 측에 옆에 위치한(flanking) 소스 영역들;
    고농도 도핑된 상기 제1 반도체층의 적어도 부분을 포함하는 드레인 영역;
    상기 드레인 영역을 덮는 드리프트 영역; 및
    상기 드리프트 영역 상에 연장된 바디 영역;
    을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  16. 금속 기판 상의 이종구조체 반도체층을 덮는 스트레인드 반도체 채널 영역을 가지는 전계효과 트랜지스터 소자로서, 상기 전계효과 트랜지스터 소자는:
    제1 금속층;
    상기 제1 금속층을 덮고, 완화된 이종구조체 내에 제1 반도체 물질 및 제2 반도체 물질을 가지고, 고농도 도핑되고, 제1 전도도에 의하여 규정되는 제1 반도체층;
    상기 제1 반도체층을 덮고, 완화된 이종구조체 내에 제1 반도체 물질 및 제2 반도체 물질을 가지고, 상기 제1 전도도에 비하여 낮은 제2 전도도를 가지는 제2 반도체층;
    상기 제2 반도체층을 덮는 상기 제1 반도체 물질의 스트레인드 층을 가지는 채널 영역;
    상기 채널 영역을 덮는 게이트 유전층; 및
    상기 게이트 유전층을 덮는 게이트 전극; 및
    상기 제2 반도체층을 덮는 제2 금속층;
    을 포함하고,
    상기 채널 영역 내의 전류 전도는, 상기 제1 반도체 물질의 상기 스트레인드 층 내의 강화된 캐리어 이동도에 의하여 규정되는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  17. 제 16 항에 있어서,
    상기 제1 반도체 물질은 실리콘을 포함하고,
    상기 제2 반도체 물질은 게르마늄을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  18. 제 16 항에 있어서,
    상기 채널 영역은 스트레인드 실리콘 층을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  19. 제 16 항에 있어서,
    상기 제1 금속층은 전계효과 트랜지스터 소자를 지지하기에 충분한 두께를 가지는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
  20. 제 16 항에 있어서,
    상기 제1 도전층은 약 30 ㎛ 내지 100 ㎛의 두께를 가지는 것을 특징으로 하는 전계 효과 트랜지스터 소자.
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