DE112009002330T5 - Leistungs-Mosfet mit einem verspannten Kanal in einer Halbleiter-Heterostruktur auf Metallsubstrat - Google Patents

Leistungs-Mosfet mit einem verspannten Kanal in einer Halbleiter-Heterostruktur auf Metallsubstrat Download PDF

Info

Publication number
DE112009002330T5
DE112009002330T5 DE112009002330T DE112009002330T DE112009002330T5 DE 112009002330 T5 DE112009002330 T5 DE 112009002330T5 DE 112009002330 T DE112009002330 T DE 112009002330T DE 112009002330 T DE112009002330 T DE 112009002330T DE 112009002330 T5 DE112009002330 T5 DE 112009002330T5
Authority
DE
Germany
Prior art keywords
layer
semiconductor
semiconductor layer
channel region
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112009002330T
Other languages
English (en)
Inventor
Tat Ngai
Qi Wang
Joel Sharp
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE112009002330T5 publication Critical patent/DE112009002330T5/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Eine Feldeffekttransistorvorrichtung mit einem verspannten Halbleiterkanalbereich, der über einem Heterostruktur-Halbleiter auf einem Metallsubstrat liegt, umfasst eine erste Halbleiterschicht, die über einer ersten Metallschicht liegt. Die erste Halbleiterschicht weist ein erstes Halbleitermaterial und ein zweites Halbleitermaterial in einer entspannten Heterostruktur auf und ist stark dotiert. Eine zweite Halbleiterschicht liegt über der ersten Halbleiterschicht und weist ein erstes Halbleitermaterial und ein zweites Halbleitermaterial in einer entspannten Heterostruktur auf. Die zweite Halbleiterschicht ist schwächer dotiert als die erste Halbleiterschicht. Ein Graben erstreckt sich in die zweite Halbleiterschicht, und ein Kanalbereich weist eine verspannte Schicht aus dem ersten Halbleitermaterial benachbart zu einer Grabenseitenwand auf. Der verspannte Kanalbereich stellt eine gesteigerte Trägerbeweglichkeit bereit und verbessert das Leistungsvermögen des Feldeffekttransistors.

Description

  • Diese Anmeldung beansprucht die Priorität der vorläufigen U.S.-Anmeldung, Nr. 61/101,116, die am 29. September 2008 eingereicht wurde und die durch Bezugnahme hierin in ihrer Gesamtheit zu allen Zwecken mit aufgenommen ist.
  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein Leistungstransistoren, und spezieller mit einem Metall-Oxid-Halbleiter-Gate versehene (mit einem MOS-Gate versehene) Leistungstransistoren mit verspannten Halbleiterkanalbereichen in einer Halbleiter-Heterostruktur auf einem Metallsubstrat.
  • Herkömmliche Halbleiterherstellung benutzt eine Anzahl von Prozessen, um Halbleiterstrukturen auf Substraten zu bilden. In bestimmten Vorrichtungen wird das Substrat als Teil des Stromleitungsweges verwendet. Zum Beispiel spielt das Substrat eine wichtige Rolle bei dem Festkörperschalter, der eine Schlüsselhalbleiterstruktur ist, welche für diskrete Vorrichtungsanwendungen und integrierte Schaltkreise verwendet wird. Festkörperschalter umfassen z. B. den Leistungs-Metall-Oxid-Halbleiter-Feldeffekttransistor (Leistungs-MOSFET), den Bipolartransistor mit isoliertem Gate (IGBT) und verschiedene Typen von Thyristoren. Einige der bestimmenden Leistungsvermögenscharakteristiken für den Leistungsschalter sind sein Ein-Widerstand (d. h. Ein-Widerstand von Drain zu Source RDSon), seine Durchbruchspannung und seine Schaltgeschwindigkeit.
  • Im Allgemeinen werden Vorrichtungseigenschaften, wie etwa die Schaltgeschwindigkeit, der Ein-Widerstand, die Durchbruchspannung und die Leistungsabfuhr einer typischen MOSFET-Vorrichtung, durch das Layout, die Abmessungen und Materialien usw. beeinflusst. Die Konstruktionspraxis in der Industrie hat angestrebt, den Ein-Widerstand des MOSFET so niedrig wie möglich zu halten, um Leistungsverlust bei der Leitung zu verringern und Stromdichten zu erhöhen. Zum Beispiel ist in vertikalen Leistungs-MOSFET-Vorrichtungen der Ein-Widerstand aus verschiedenen Widerständen, wie etwa Kanalwiderstand, Widerstand des Driftbereichs (der Epitaxieschicht) und Substratwiderstand zusammengesetzt. Der Ein-Widerstand einer derartigen vertikalen Leistungs-MOSFET-Vorrichtung (sowie anderer MOSFET-Vorrichtungen) wird direkt durch den Typ und die Abmessungen von Materialien beeinflusst, die verwendet werden, um den Leitungsweg von der Drain zu der Source zu bilden. Daher ist für vertikale Leistungsvorrichtungen, wie etwa einen Leistungs-MOSFET, das Substrat ein entscheidendes Element für das Leistungsvermögen.
  • Obwohl herkömmliche Techniken weitläufig für die Herstellung vertikaler Leistungsvorrichtungen verwendet worden sind, gehören zu diesen herkömmlichen Techniken Beschränkungen. Einige dieser Beschränkungen werden nachstehend ausführlich besprochen.
  • Somit gibt es einen Bedarf für verbesserte Techniken zum Herstellen vertikaler Vorrichtungen mit erwünschten Vorrichtungseigenschaften, während ein einfacher Herstellungsprozess beibehalten wird.
  • KURZZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß Ausführungsformen der vorliegenden Erfindung werden verschiedene Techniken zum Verbessern der Trägerbeweglichkeit in Halbleitervorrichtungen beschrieben, die einen verspannten Halbleiterkanalbereich über einer Heterostruktur mit zumindest zwei unterschiedliche Halbleitermaterialien aufweisen. Darüber hinaus ist ein dünner, stark dotierter Drainbereich auf einem tragenden Metallsubstrat angeordnet, um den Substratwiderstand zu verringern. In einer spezifischen Ausführungsform ist der verspannte Kanalbereich in einer Siliziumschicht auf einer entspannten Silizium-Germanium-(SiGe-)Heterostruktur gebildet. Die Gitterfehlanpassung bewirkt, dass der Kanalbereich verspannt wird und eine höhere Trägerbeweglichkeit liefert. Zusätzlich ist ein Verfahren zum Bilden einer entspannten SiGe-Schicht unter Verwendung einer mit einem Konzentrationsgradienten versehenen Struktur vorgesehen.
  • Die Verfahren zum Bilden von Kanalbereichen mit hoher Beweglichkeit und einem dünnen Substrat mit einem dicken tragenden Metall gemäß der vorliegenden Erfindung können auf den Prozessfluss einer Vielfalt von unterschiedlichen Leistungs-MOSFET-Prozessen angewandt werden. In einer Ausführungsform kann dieser Prozess bei der Herstellung eines Trench-MOSFET verwendet werden. Alternativ können die Prozesse beim Bilden einer anderen Trench-FET-Struktur, wie etwa eines FET mit abgeschirmtem Gate, verwendet werden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst eine Feldeffekttransistorvorrichtung, die einen verspannten Halbleiterkanalbereich aufweist, der über einem Heterostruktur-Halbleiter auf einem Metallsubstrat liegt, eine erste Halbleiterschicht, die über einer ersten Metallschicht liegt. Die erste Halbleiterschicht weist ein erstes Halbleitermaterial und ein zweites Halbleitermaterial in einer entspannten Heterostruktur auf und ist stark dotiert. Eine zweite Halbleiterschicht liegt über der ersten Halbleiterschicht und weist ein erstes Halbleitermaterial und ein zweites Halbleitermaterial in einer entspannten Heterostruktur auf. Die zweite Halbleiterschicht ist schwächer dotiert als die erste Halbleiterschicht. Ein Graben erstreckt sich in die zweite Halbleiterschicht, und ein Kanalbereich weist eine verspannte Schicht aus dem ersten Halbleitermaterial benachbart zu einer Grabenseitenwand auf. Der verspannte Kanalbereich liefert eine verbesserte Trägerbeweglichkeit und verbessert das Leistungsvermögen des Feldeffekttransistors.
  • Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann ein Verfahren zum Bilden einer Halbleitervorrichtung, die einen verspannten Halbleiterkanalbereich aufweist, der über einem Heterostruktur-Halbleiter auf einem Metallsubstrat liegt, wie folgt beschrieben werden. Eine Schicht aus einer mit einem Gradienten versehenen Heterostruktur wird derart gebildet, dass sie über einem Halbleitersubstrat liegt. Das Halbleitersubstrat umfasst ein erstes Halbleitermaterial, und die Schicht aus der mit einem Gradienten versehenen Heterostruktur umfasst das erste Halbleitermaterial und ein zweites Halbleitermaterial. In der oben beschriebenen Ausführungsform kann das Halbleitersubstrat ein Siliziumsubstrat sein, und die mit einem Gradienten versehene Schicht kann eine SiGe-Schicht sein, die eine allmählich zunehmende Ge-Konzentration aufweist. Jedoch können auch andere geeignete Kombinationen von Halbleitermaterialien verwendet werden. Eine erste entspannte Heterostruktur wird derart gebildet, dass sie über der Schicht aus der mit einem Gradienten versehenen Heterostruktur liegt. Die erste entspannte Heterostruktur umfasst das erste Halbleitermaterial und das zweite Halbleitermaterial und ist stark dotiert und zeichnet sich durch eine erste Leitfähigkeit aus. In dem oben beschriebenen Beispiel kann die erste entspannte Heterostruktur eine stark dotierte SiGe-Schicht sein. Das Verfahren fährt mit dem Bilden einer zweiten entspannten Heterostruktur fort, die über der Schicht aus der ersten entspannten Heterostruktur liegt. Die zweite entspannte Heterostruktur umfasst das erste Halbleitermaterial und das zweite Halbleitermaterial und weist eine zweite Leitfähigkeit auf, die niedriger als die erste Leitfähigkeit ist. In dem obigen Beispiel kann die zweite entspannte Heterostruktur eine schwach dotierte Epitaxie-SiGe-Schicht sein.
  • In dem obigen Verfahren werden verschiedenen Komponenten eines Feldeffekttransistors gebildet. In einer Ausführungsform weist der Feldeffekttransistor einen Graben auf, der sich in die zweite entspannte Heterostruktur erstreckt, und einen Kanalbereich, der eine Schicht aus einem verspannten ersten Halbleitermaterial umfasst, die eine Seitenwand des Grabens auskleidet. Eine obere Halbleiterschicht und eine untere Halbleiterschicht werden gebildet, um Kontakte für den Feldeffekttransistor vorzusehen. In den oben beschriebenen Beispielen kann die Feldeffekttransistorvorrichtung ein Trench-Gate-MOSFET oder ein MOSFET mit abgeschirmtem Gate sein, die einen verspannten Siliziumkanalbereich aufweist, der auf der entspannten SiGe-Grabenseitenwand gebildet ist. In derartigen Vorrichtungen zeichnet sich die Stromleitung in dem Kanalbereich durch eine verbesserte Trägerbeweglichkeit in der verspannten Halbleiterschicht aus.
  • Die folgende detaillierte Beschreibung und die begleitenden Zeichnungen bieten ein besseres Verständnis der Natur und des Vorteils der vorliegenden Erfindung.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine vereinfachte Darstellung einer Querschnittsansicht, die einen herkömmlichen Trench-Gate-MOSFET veranschaulicht;
  • 2 ist eine vereinfachte Darstellung einer Querschnittsansicht, die einen Trench-Gate-MOSFET mit einem verspannten Halbleiterkanalbereich und einem stark dotierten Drain-Bereich auf einem Metallsubstrat gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • 3 ist eine vereinfachte Darstellung einer Querschnittsansicht eines MOSFET mit abgeschirmtem Gate, die einen verspannten Halbleiterkanalbereich und einen stark dotierten Drain-Bereich auf einem Metallsubstrat aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • 4A–4G sind vereinfachte Darstellungen einer Querschnittsansicht, die ein Verfahren zum Bilden einer vertikalen Halbleitervorrichtung, die einen stark dotierten Drain-Bereich auf einem Metallsubstrat aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulichen;
  • 5A–5D sind vereinfachte Darstellungen einer Querschnittsansicht, die ein Verfahren zum Bilden einer Trench-Gate-MOSFET-Vorrichtung, die einen verspannten Halbleiterkanalbereich und einen stark dotierten Drain-Bereich aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulichen;
  • 6A–6D sind vereinfachte Darstellungen einer Querschnittsansicht, die ein Verfahren zum Bilden einer MOSFET-Vorrichtung mit abgeschirmtem Gate, die einen verspannten Halbleiterkanalbereich und einen stark dotierten Drain-Bereich aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulichen; und
  • 7 ist eine vereinfachte Darstellung einer Querschnittsansicht, die einen lateralen Leistungs-MOSFET, der einen verspannten Halbleiterkanalbereich und einen stark dotierten Drain-Bereich auf einem Metallsubstrat aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • 1 ist eine vereinfachte Darstellung einer Querschnittsansicht, die einen herkömmlichen Trench-Gate-MOSFET veranschaulicht. Diese Vorrichtung ist unter Verwendung eines Siliziumsubstrats aufgebaut und umfasst Source-Bereiche 110 vom n-Typ, einen Body, der durch eine p-Wanne 120 gebildet ist, einen Drainbereich 130 vom n-Typ, ein Substrat 160, Gates 140 und einen Metallkontakt 150. Wie es nachstehend beschrieben ist, gibt es Beschränkungen des Vorrichtungsleistungsvermögens, die zu dem Trench-MOSFET von 1 gehören.
  • In einer vertikalen Vorrichtung, wie etwa der Trench-Gate-Leistungs-MOSFET-Vorrichtung von 1, ist das Vorrichtungsleistungsvermögen durch die Kanalimpedanz und Drain-Impedanz neben anderen Faktoren begrenzt. Das heißt es ist wünschenswert, den Ein-Widerstand (RDSon) und den Drain-Widerstand von MOS-Gate-Leistungstransistorvorrichtungen, insbesondere in Niederspannungsanwendungen, zu verringern. Zum Beispiel bei der Anwendung eines synchronen DC-DC-Wandlers verbraucht der Gate-Treiber für einen p-Kanal-MOSFET weniger Leistung als ein Treiber für eine n-Kanal-Vorrichtung. Somit ist es sehr wünschenswert, p-Kanal-Vorrichtungen für den highseitigen Treiber anstelle von n-Kanal-Vorrichtungen zu verwenden.
  • Der RDSon für eine p-Kanal-Vorrichtung ist aber viel höher als bei einem ähnlichen n-Kanal-MOSFET, und dies begrenzt seine Anwendung auf nur einen kleinen Strombereich. Bei Niederspannungsanwendungen dominiert der Kanalwiderstand den RDSon der Vorrichtung. Der Kanalwiderstand (Rch) ist:
    Figure 00080001
    wobei L die Kanallänge ist, Z die Kanalbreite ist, Cox die Gate-Oxidkapazität pro Flächeneinheit ist, VG die Gate-Spannung ist und VT die Schwellenspannung ist. Um den Kanalwiderstand zu verringern, ist es er wünscht, die Kanallänge und die Gate-Oxiddicke zu schrumpfen und die Schwellenspannung zu verringern. Aufgrund der Prozessbegrenzung oder des Sub-Schwellenwert-Problems sind diese Ansätze beschränkt.
  • In einer herkömmlichen vertikalen Leistungsvorrichtung spielt auch der Drain-Widerstand bei der Begrenzung des Leistungsvermögens der Vorrichtung eine wichtige Rolle. Eine herkömmliche Vorrichtung weist häufig ein relativ dickes Halbleitersubstrat auf (z. B. in der Größenordnung von hunderten μm) und manchmal eine dünne Metallkontaktschicht. Der lange Leitungsweg durch das Substrat kann das Leistungsvermögen der Leistungsvorrichtungen weiter verschlechtern.
  • Um das Leistungsvermögen der vertikalen Leistungsvorrichtungen zu verbessern, liefern Ausführungsformen der vorliegenden Erfindung verschiedene Techniken zum Bilden von Halbleitervorrichtungen, die einen verspannten Halbleiterkanalbereich für eine höhere Trägerbeweglichkeit und eine verringerte Kanalimpedanz aufweisen. Darüber hinaus ist ein dünner, stark dotierter Drainbereich auf einem tragenden Metallsubstrat angeordnet, um den Substratwiderstand zu verringern. In einer spezifischen Ausführungsform ist der verspannte Kanalbereich in einer Siliziumschicht auf einem entspannten Silizium-Germanium (SiGe) gebildet. Die Gitterfehlanpassung bewirkt, dass der Kanalbereich verspannt wird und eine höhere Trägerbeweglichkeit liefert. Zusätzlich ist ein Verfahren zum Bilden einer entspannten SiGe-Schicht unter Verwendung einer mit einem Konzentrationsgradienten versehenen Struktur vorgesehen.
  • Das Verfahren zum Bilden von Kanalbereichen mit hoher Beweglichkeit und einem dünnen Substrat, das ein dickes tragendes Metall aufweist, gemäß der vorliegenden Erfindung kann auf den Prozessfluss einer Vielfalt von unterschiedlichen Leistungs-MOSFET-Prozessen angewandt werden. In einer Ausführungsform kann dieser Prozess bei der Herstellung eines Trench-MOSFET verwendet werden. Alternativ können die Prozesse bei dem Bilden einer anderen Trench-FET-Struktur, wie etwa eines FET mit abgeschirmtem Gate, verwendet werden. Beispiele eines Trench-Gate-MOSFET und eines MOSFET mit abgeschirmtem Gate sind nachstehend angegeben.
  • 2 ist eine vereinfachte Darstellung einer Querschnittsansicht, die einen Trench-Gate-MOSFET, der einen verspannten Halbleiterkanalbereich und einen stark dotierten Drain-Bereich auf einem Metallsubstrat aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Wie es in 2 gezeigt ist, ist der MOSFET 200 in einem entspannten Silizium-Germanium-(SiGe-)Heterostruktursubstrat und mit einem in einer verspannten Siliziumschicht gebildeten Kanalbereich gebildet. Der MOSFET 200 umfasst Gate-Elektroden 210, die innerhalb von Gräben 202 gebildet sind. Die Gräben 202 erstrecken sich von der oberen Oberfläche des SiGe N– Wannen-Body-Bereichs (oder Wannenbereichs) 204, wobei sie in einem SiGe Drift- oder Epitaxiebereich vom p-Typ 206 enden. In einer Ausführungsform sind die Gräben 202 mit verspannten Siliziumschichten 205 ausgekleidet. Zusätzlich liegen Gate-Dielektrikumschichten 208 über den verspannten Siliziumschichten 205. Der MOSFET 200 umfasst auch leitendes Material 210, wie dotiertes Polysilizium, als die Gate-Elektrode. Source-Bereiche vom p-Typ 212 sind innerhalb des N– Wannen-Body-Bereichs 204 benachbart zu den Gräben 202 gebildet. Der MOSFET 200 umfasst N+ Heavy-Body-Bereiche 217, die innerhalb des N– Wannenbodybereichs 204 gebildet sind. Ein Drain-Anschluss für den MOSFET 200 umfasst ein Metallsubstrat 218, das auf einer Rückseitenoberfläche der stark dotierten SiGe-Schicht vom p-Typ 214 angeordnet ist. Die Epitaxieschicht 206 und der Body-Bereich 204 bilden eine Halbleiter-Strukturschicht 207, die auf der stark dotierten SiGe-Schicht vom p-Typ 214 angeordnet ist. Ein Source-Metall 216 stellt einen Kontakt mit den Source-Bereichen 212 und dem Heavy-Body-Bereich 217 her, wohingegen Dielektrikumbereiche 219 den Metallbereich 216 von Gate-Elektroden 210 isolieren.
  • Wie es in 2 gezeigt ist, sind die stark dotierte Schicht vom p-Typ 214, der Drift- oder Epitaxiebereich vom p-Typ 206 und der n-Wannen-Body-Bereich 204 alle in entspannten Silizium-Germanium-(SiGe-)Heterostrukturen gebildet. Die Gitterkonstante der entspannten Si1-xGex-Heterostruktur ist wesentlich größer als die der Siliziumschicht. Es ist bekannt, dass wenn eine dünne Si-Schicht pseudomorph auf einem entspannten SiGe-Legierungspuffer aufgewachsen wird, die Gitterfehlanpassung eine biaxiale Zugspannung erzeugt, die die Transporteigenschaften der Si-Schicht aufgrund der veränderten Bandstruktur und elektronischen Eigenschaften im Vergleich mit nicht verspanntem Si verbessert. In dem Leitungsband spaltet Zugdehnung sechs Siliziumleitungsbandminima in zwei Gruppen: 2-fache Täler mit niedrigerer Energie und 4-fache Täler mit höherer Energie. Die effektive Elektronenmasse und die Zwischentalstreuung sind signifikant verringert. Theoretisch beträgt der maximale Elektronenausbeutefaktor (electron enhancement factor) ungefähr 1,8 und erlangt um einen Ge-Gehalt von 15% herum Sättigung. Ein maximaler Lochausbeutefaktor beträgt (hole enhancement factor) etwa 2,4 und erlangt um einen Ge-Gehalt von 30% herum Sättigung. Jedoch können experimentelle Werte variieren.
  • In 2 wird aufgrund der Gitterfehlanpassung der Siliziumschicht und der entspannten SiGe-Heterostruktur die Siliziumschicht 205 verspannt. Folglich wird die Trägerbeweglichkeit in den Kanalbereichen 203, die in den verspannten Siliziumschichten 205 gebildet sind, wesentlich gesteigert. Dementsprechend wird die Stromleitung von der oberen Metallschicht 216 zu der unteren Metallschicht 218 entlang der verspannten Siliziumkanalbereiche 203 aufgrund der höheren Trägerbeweglichkeit und der niedrigeren Kanalimpedanz erhöht. Infolgedessen wird das Vorrichtungsleistungsvermögen des Trench-Gate-MOSFET 200 durch die gesteigerte Trägerbeweglichkeit in dem verspannten Siliziumkanalbereich verbessert. Darüber hinaus wird die Beweglichkeit für sowohl Löcher als auch Elektronen in dem verspannten Siliziumkanalbereich gesteigert.
  • Die SiGe-Heterostrukturen von 2 bieten zusätzliche Vorzüge. Zum Beispiel wird die Diffusion von üblichen Dotiermitteln, wie etwa Bor und Phosphor in SiGe-Heterostrukturen unterdrückt. Die reduzierte Dotiermitteldiffusion kann eine genauere Prozesssteuerung bei der Übergangsbildung der Vorrichtung ermöglichen. Infolgedessen können die Dicke der Epi-Schichten und der Driftbereichswiderstand verringert werden, was zu einem verbesserten Vorrichtungsleistungsvermögen führt.
  • Darüber hinaus reduziert das stark dotierte SiGe auf der Metallstruktur von 2 den Ein-Widerstand der Vorrichtung, indem der Widerstand des Substrats reduziert wird. In 2 weist das stark dotierte SiGe-Substrat in einer spezifischen Ausführungsform eine Dicke von etwa 1–2 μm auf. In einer Ausführungsform kann die MOSFET-Struktur, unter Ausschluss des Metallsubstrats 218, eine Dicke von ungefähr 3–10 μm aufweisen. Um einen Träger für eine solche dünne Vorrichtungsstruktur bereitzustellen, weist das Metallsubstrat 218 in Ausführungsformen der vorliegenden Erfindung eine ausreichende Dicke und Festigkeit auf. Zum Beispiel kann in einer spezifischen Ausführungsform das Metallsubstrat 218 eine Kupferschicht sein und kann eine Dicke von ungefähr 30–100 μm aufweisen. Andere Leiter, wie etwa Aluminium, können ebenfalls verwendet werden. Zusätzlich verbessert das dicke Metallsubstrat auch die Wärmeabfuhr der Leistungs-MOSFETs aufgrund der besseren Wärmeleitfähigkeit des Metalls beträchtlich.
  • Somit bieten die in den Trench-Gate-MOSFETs 200 ausgeführten Merkmale eine gesteigerte Trägerbeweglichkeit und einen niedrigeren Drain- und Substratwiderstand im Vergleich mit herkömmlichen Trench-MOSFETs vom p-Typ.
  • Es ist anzumerken, dass 2, wie die anderen eingeschlossenen Figuren, zu Veranschaulichungszwecken gezeigt ist, und weder die möglichen Ausführungsformen der vorliegenden Erfindung noch die Ansprüche einschränken soll. Obgleich in dieser und in den anderen Figuren ein p-Kanal-Transistor gezeigt ist, können Ausführungsformen der vorliegenden Erfindung auch ähnlich verwendet werden, um n-Kanal-Vorrichtungen zu verbessern. Merkmale, die in anderen Figuren gezeigt sind, können auch in dieser Figur enthalten sein. Es ist jedoch zu verstehen, dass die Techniken der vorliegenden Erfindung sowohl für diskrete Vorrichtungen als auch integrierte Schaltkreise unter Verwendung irgendeiner Verarbeitungstechnologie gelten. Wie bei allen anderen hierin beschriebenen Figuren spiegeln die relativen Abmessungen und Größen von verschiedenen Elementen und Komponenten, die in den Figuren veranschaulicht sind, die tatsächlichen Abmessungen nicht exakt wieder und dienen nur zu Veranschaulichungswecken.
  • 3 ist eine vereinfachte Darstellung einer Querschnittsansicht, die einen MOSFET mit abgeschirmtem Gate, der einen verspannten Halbleiterkanalbereich und einen stark dotierten Drain-Bereich auf einem Metallsubstrat aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Wie es gezeigt ist, ist der MOSFET 300 in 3 in einem Silizium-Germanium-(SiGe-)Heterostruktursubstrat gebildet und umfasst ähnliche Merkmale wie MOSFET 200 in 2. Zum Beispiel sind die stark dotierte Schicht vom p-Typ 214, der Drift- oder Epitaxiebereich vom p-Typ 206 und der n-Wannen-Body-Bereich 204 alle in entspannten Silizium-Germanium-(SiGe-)Heterostrukturen gebildet. Darüber hinaus sind Gräben 202 mit verspannten Siliziumschichten 205 ausgekleidet, und Trägerbeweglichkeiten sind in den in den verspannten Siliziumschichten 205 gebildeten Kanalbereichen 203 beträchtlich gesteigert.
  • MOSFET 300 in 3 umfasst Gate-Abschirmelektroden 211, die aus leitendem Material, wie etwa dotiertem Polysilizium, hergestellt sind und die von unteren Abschnitten der Gräben 202 mit Abschirmdielektrikumschichten 209 isoliert sind. Zwischenelektrodendielektrika 213 liegen über Gate-Abschirmungselektroden 211 und isolieren Gate-Elektroden 210 von Abschirmelektroden 211. In einer Ausführungsform kann das Abschirmgate 211 auf unterschiedliche Potentiale, z. B. Massepotential, vorgespannt sein, um die Gate/Drain-Kopplungskapazität zu reduzieren.
  • Ähnlich wie Vorrichtung 200 von 2 umfasst der Trench-MOSFET mit abgeschirmtem Gate 300 in 3 verspannte Siliziumkanalbereiche 203, die über entspannten SiGe-Heterostrukturen aufgebaut sind. Dementsprechend bietet der MOSFET 300 auch ähnliche Vorzüge, wie etwa gesteigerte Trägerbeweglichkeit, reduzierten Substratwiderstand, verbesserte Wärmeleitfähigkeit usw. Darüber hinaus können, obwohl 3 einen MOSFET mit p-Kanal und abgeschirmtem Gate veranschaulicht, Ausführungsformen der vorliegenden Erfindung ähnlich verwendet werden, um n-Kanal-Vorrichtungen zu verbessern.
  • Zusätzlich ist zu verstehen, dass die prinzipiellen Techniken der vorliegenden Erfindung nicht auf Silizium- oder Silizium-Germanium-Heterostrukturen beschränkt sind. Ausführungsformen der vorliegenden Erfindung liefern eine Feldeffekttransistorvorrichtung, die einen verspannten Halbleiterkanalbereich aufweist, der über einem Heterostruktur-Halbleiter auf einem Metallsubstrat liegt. In einer Ausführungsform umfasst die Vorrichtung eine erste Metallschicht und eine erste Halbleiterschicht, die über der ersten Metallschicht liegt. Die erste Halbleiterschicht weist ein erstes Halbleitermaterial und ein zweites Halbleitermaterial in einer entspannten Heterostruktur auf. Die erste Halbleiterschicht ist stark dotiert und zeichnet sich durch eine erste Leitfähigkeit aus. Die zweite Halbleiterschicht weist ebenfalls ein erstes Halbleitermaterial und ein zweites Halbleitermaterial in einer entspannten Heterostruktur auf. Der zweite Halbleiterbereich weist eine zweite Leitfähigkeit auf, die niedriger als die erste Leitfähigkeit ist. Die Vorrichtung weist auch einen Graben auf, der sich in die zweite Halbleiterschicht erstreckt. Ein Kanalbereich weist eine Schicht aus einem ersten Halbleitermaterial benachbart zu einer Grabenseitenwand auf. Aufgrund der Gitterfehlanpassung zwischen dem Kanalbereich und dem entspannten Heterostrukturbereich ist die Trägerbeweglichkeit gesteigert. Ferner liegt eine zweite Metallschicht über der zweiten Halbleiterschicht. In dieser Vorrichtung zeichnet sich eine Stromleitung in dem Kanalbereich durch eine gesteigerte Trägerbeweglichkeit in dem verspannten Halbleiterkanalbereich aus. In einer Ausführungsform ist der Substratwiderstand aufgrund der dünnen und stark dotierten ersten Halbleiterschicht und der dicken ersten Metallschicht, die auch als Trägerschicht fungiert, reduziert.
  • Die 4A–4G sind vereinfachte Darstellungen einer Querschnittsansicht, die ein Verfahren zum Bilden einer vertikalen Halbleitervorrichtung, die einen stark dotierten Drain-Bereich auf einem Metallsubstrat aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulichen. In 4A wird eine mit einem Gradienten versehene SiGe-Schicht 402 über einem Siliziumsubstrat 401 gebildet, und eine entspannte SiGe-Schicht 214 wird über der mit einem Gradienten versehenen SiGe-Schicht 402 gebildet. Die mit einem Gradienten versehene SiGe-Schicht 402 kann unter Verwendung bekannter Techniken, wie etwa CVD (chemical vapor deposition) in ultrahohem Vakuum, gebildet werden, um Si1-xGex-Schichten mit zunehmendem Germanium-(Ge-)Gehalt zu bilden. In einer spezifischen Ausführungsform wird der Ge-Gehalt von Null auf 20% oder 30% erhöht. Zum Beispiel kann die Konzentration um Schritte von 2–3% für alle 1 oder 2 μm Dicke erhöht werden, bis die Ge-Konzentration in der mit einem Gradienten versehenen Schicht z. B. 20% erreicht. Anschließend wird eine stark dotierte, entspannte SiGe-Schicht 214 über der mit einem Gradienten versehenen SiGe-Schicht 402 unter Verwendung ähnlicher Techniken gebildet. In einer Ausführungsform kann die entspannte SiGe-Schicht 214 einen Ge-Gehalt von ungefähr 25% aufweisen, d. h. Si0,75Ge0,25. In 4A wird die entspannte SiGe-Schicht 214 stark mit Bor dotiert, z. B. mit einer Konzentration in der Größenordnung von 1 × 1019 oder 1 × 1020 cm–3. Das starke Dotieren kann unter Verwendung von in-situ-Dotierungs- oder Ionenimplantationstechniken erreicht werden.
  • In 4B wird eine schwach dotierte, entspannte SiGe-Schicht 206 epitaktisch auf der entspannten, stark dotierten SiGe-Schicht 214 aufgewachsen. In einer Ausführungsform kann die Schicht 214 eine Dicke von etwa 1 μm bis 2 μm aufweisen, und die Schicht 206 kann eine Dicke von 1 μm bis 10 μm aufweisen. Anschließend kann die Struktur in 4B einen Vorrichtungsfertigungsprozess durchlaufen, um eine Vorrichtungsstruktur, z. B. einen vertikalen Trench-MOSFET, wie er in 2 gezeigt ist, in und über der entspannten SiGe-Epitaxieschicht 206 zu bilden. In 4C ist die Schicht, die diese Vorrichtungsstruktur umfasst, als 207 gezeigt. Anschließend wird eine obere Metallschicht 216 über der Vorrichtungsstruktur 207 gebildet.
  • Es ist anzumerken, dass die durch 207 und 216 dargestellte Struktur jede geeignete Vorrichtungsstruktur sein kann. Zum Beispiel kann die Struktur 207 in 4C die Trench-Gate-MOSFET-Strukturschicht 207 in 2 oder die MOSFET-Strukturschicht mit abgeschirmtem Gate 207 in 3 darstellen.
  • Um die Beseitigung des Siliziumsubstrats 401 und der mit einem Gradienten versehenen SiGe-Schicht 402 zu ermöglichen, wird die Vorrichtungsstruktur von 4C an ein Trägersubstrat 403, z. B. einen Glas-Wafer, der in 4D gezeigt ist, gebondet.
  • In 4E wird der Großteil (z. B. 90%) des Siliziumsubstrats 401 durch mechanisches Schleifen und Säureätzen beseitigt. In einer Ausführungsform kann das Siliziumsubstrat unter Verwendung eines Nassätzprozesses, der Kaliumhydroxid (KOH) oder Ethylendiaminpyrocatechol (EDP) umfasst, entfernt werden. Der verbleibende Teil des Substrats 401A und ein wesentlicher Teil der mit einem Gradienten versehenen SiGe-Schicht 402 kann durch ein Ätzmittel, wie etwa Tetramethylammoniumhydroxid (TMAH), entfernt werden. Aufgrund der hohen Ätzselektivität von TMAH stoppt das Ätzen im Wesentlichen dann, wenn der Ge-Gehalt von SiGe etwa 20% erreicht. Das heißt eine Si0,80Ge0,20-Schicht kann als Ätzstopp für das TMAH-Ätzen fungieren. Diese Eigenschaft kann vorteilhaft für eine bessere Prozesssteuerung verwendet werden.
  • 4F zeigt die Vorrichtungsstruktur nach der Entfernung der verbleibenden Si-Schicht 401A und der mit einem Gradienten versehenen SiGe-Schicht 402. In 4G wird Rückseitenmetall 218 gebildet, um die stark dotierte Drain-Schicht 214 zu kontaktieren. Unter Verwendung des Metallsubstrats 218 als Träger wird das Glassubstrat 403 entfernt, was zu der in 4G gezeigten Vorrichtungsstruktur führt.
  • Wie es oben beschrieben wurde, sind die 4A–4G vereinfachte Darstellungen, die ein Verfahren zum Bilden vertikaler Vorrichtungen veranschaulichen, die eine stark dotierte, entspannte Halbleiter-Heterostruktur auf einem Metallsubstrat umfassen. Wie es gezeigt ist, umfasst das Verfahren das Bilden einer Schicht einer mit einem Gradienten versehenen Heterostruktur auf einem Halbleitersubstrat. Die Dicke der mit einem Gradienten versehene Schicht ist ausreichend, um zuzulassen, dass eine obere Schicht entspannt werden kann. Anschließend wird eine stark dotierte, entspannte Heterostruktur, die die gewünschte Zusammensetzung aufweist, über der mit einem Gradienten versehenen Schicht gebildet. Nachdem eine MOSFET-Vorrichtung über der entspannten Heterostrukturschicht gebildet worden ist, wird die mit einem Gradienten versehene Schicht unter Verwendung eines Wafer-Transferverfahrens, das oben beschrieben wurde, entfernt.
  • Ein Feldeffekttransistor, der einen verspannten Kanalbereich aufweist, kann unter Verwendung der oben beschriebenen entspannten Heterostruktur aufgebaut werden. Gemäß einer Ausführungsform der vorliegenden Erfindung kann ein Verfahren zum Bilden einer Halbleitervorrichtung, die einen verspannten Halbleiterkanalbereich aufweist, der über einem Heterostruktur-Halbleiter auf einem Metallsubstrat liegt, wie folgt beschrieben werden. Eine Schicht aus einer mit einem Gradienten versehenen Heterostruktur wird derart gebildet, dass sie über einem Halbleitersubstrat liegt. Das Halbleitersubstrat umfasst ein erstes Halbleitermaterial, und die Schicht aus einer mit einem Gradienten versehenen Heterostruktur umfasst das erste Halbleitermaterial und ein zweites Halbleitermaterial. In der oben beschriebenen Ausführungsform kann das Halbleitersubstrat ein Siliziumsubstrat sein, und die mit einem Gradienten versehene Schicht kann eine SiGe-Schicht sein, die eine allmählich zunehmende Ge-Konzentration aufweist. Jedoch können auch andere geeignete Kombinationen von Halbleitermaterialien verwendet werden. Eine erste entspannte Heterostruktur wird derart gebildet, dass sie über der Schicht aus der mit einem Gradienten versehenen Heterostruktur liegt. Die erste entspannte Heterostruktur umfasst das erste Halbleitermaterial und das zweite Halbleitermaterial und ist stark dotiert und zeichnet sich durch eine erste Leitfähigkeit aus. In dem oben beschriebenen Beispiel kann die erste entspannte Heterostruktur eine stark dotierte SiGe-Schicht sein. Das Verfahren fährt mit dem Bilden einer zweiten entspannten Heterostruktur fort, die über der Schicht aus der ersten entspannten Heterostruktur liegt. Die zweite entspannte Heterostruktur umfasst das erste Halbleitermaterial und das zweite Halbleitermaterial und weist eine zweite Leitfähigkeit auf, die niedriger als die erste Leitfähigkeit ist. In dem obigen Beispiel kann die zweite entspannte Heterostruktur eine schwach dotierte Epitaxie-SiGe-Schicht sein.
  • In dem obigen Verfahren werden verschiedene Komponenten eines Feldeffekttransistors gebildet. In einer Ausführungsform weist der Feldeffekttransistor einen Graben auf, der sich in die zweite entspannte Heterostruktur erstreckt, und einen Kanalbereich, der eine Schicht aus einem verspannten ersten Halbleitermaterial umfasst, die eine Seitenwand des Grabens auskleidet. Eine obere Leiterschicht und eine untere Leiterschicht werden gebildet, um Kontakte für den Feldeffekttransistor vorzusehen. In den oben beschriebenen Beispielen kann die Feldeffekttransistorvorrichtung ein Trench-Gate-MOSFET oder ein MOSFET mit abgeschirmtem Gate sein, der einen verspannten Siliziumkanalbereich aufweist, der auf der entspannten SiGe-Grabenseitenwand gebildet ist. In solchen Vorrichtungen zeichnet sich die Stromleitung in dem Kanalbereich durch eine gesteigerte Trägerbeweglichkeit in der verspannten Halbleiterschicht aus.
  • Die 5A–5D sind vereinfachte Darstellungen einer Querschnittsansicht, die ein Verfahren zum Bilden einer Trench-Gate-MOSFET-Vorrichtung, die einen verspannten Halbleiterkanalbereich und einen stark dotierten Drain-Bereich aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung; gemäß einer Ausführungsform der Erfindung veranschaulichen. In 5A wird eine entspannte SiGe-Schicht vom p-Typ 206 auf einer stark dotierten, entspannten SiGe-Schicht vom p-Typ 214 gebildet. Zum Beispiel können die Schichten 214 und 206 unter Verwendung des oben in Verbindung mit den 4A und 4B beschriebenen Verfahrens gebildet werden. Wie es in 4B gezeigt ist, liegt in diesem Stadium der Vorrichtungsverarbeitung die entspannte SiGe-Schicht 214 über einer mit einem Gradienten versehenen SiGe-Schicht 402, die wiederum über einem Siliziumsubstrat 401 liegt. Der Einfachheit halber sind die Schichten 401 und 402 in den 5A–5C nicht gezeigt. Ein Body-Bereich vom n-Typ 204 wird in der SiGe-Schicht 206 gebildet. Die Dotiermittel in den obigen Schichten können während des Schichtbildungsprozesses oder durch Implantieren und Diffundieren von Dotiermitteln in-situ eingebracht werden.
  • In 5A wird eine Maskierungsschicht (nicht gezeigt) oben auf dem Body-Bereich 204 durch ein herkömmliches Verfahren gebildet. Die Maskierungsschicht wird strukturiert, um Öffnungen zu definieren, durch die hindurch Gräben 202 gebildet werden. Es kann ein herkömmliches anisotropes Siliziumätzen verwendet werden, um Gräben zu ätzen, die sich durch den Body-Bereich 204 erstrecken und unterhalb der unteren Oberfläche des Body-Bereichs 204 enden.
  • In 5B wird eine Siliziumschicht 205 über einer entspannten Silizium-Germanium-(SiGe-)Heterostruktur des Body-Bereichs 204 und Drift-(Epi-)Bereichs 206 epitaktisch aufgewachsen. Die Siliziumschicht 205 ist verspannt, da die Gitterkonstante der entspannten Si1-xGex-Heterostruktur wesentlich größer als die von Silizium ist. Folglich kann die Trägerbeweglichkeit in Kanalbereichen, die in den verspannten Siliziumschichten 205 gebildet werden, beträchtlich gesteigert werden.
  • In 5C wird ein dünnes Gate-Dielektrikum 208 gebildet, das die Seitenwände und den Boden der Gräben 202 auskleidet. Das Gate-Dielektrikum 208 kann durch bekannte Verfahren gebildet werden. Zusätzlich werden vertiefte Gate-Elektroden 210 (die z. B. Polysilizium umfassen) in den Gräben 202 unter Verwendung herkömmlicher Techniken gebildet.
  • In 5D werden Source-Bereiche 212 und Heavy-Body-Bereich 217 unter Verwendung von Implantations- und Diffusionstechniken gebildet. Die aktiven Bereiche des Feldeffekttransistors werden somit zwischen den Source-Bereichen 212 und dem Driftbereich 206 entlang der Seitenwände jedes Grabens 202 gebildet. In 5D werden vertiefte Gate-Elektroden 210 durch dielektrische Bereiche 219 bedeckt, und Source-Metall 216 wird zum Kontakt mit Source-Bereichen 212 und Heavy-Body-Bereich 217 gebildet. Zusätzlich kann das in den 4E bis 4G gezeigte Verfahren verwendet werden, um das Siliziumsubstrat und die mit einem Gradienten versehene SiGe-Schicht zu entfernen. Anschließend wird eine Metallträgerschicht 218 gebildet, um als Trägerschicht und als Drain-Anschluss in Kontakt mit dem SiGe-Drain-Bereich 214 zu fungieren.
  • Es ist anzumerken, dass die Trench-Gate-Vorrichtungsstruktur vom p-Typ in 5D ähnlich wie die Vorrichtungsstruktur 200 in 2 ist, wobei sie eine dünne, stark dotierte, entspannte SiGe-Drain-Schicht vom p-Typ 214, die über dem Metallsubstrat liegt, und einem verspannten Siliziumkanalbereich 203 mit gesteigerter Trägerbeweglichkeit aufweist.
  • Die 6A–6D sind vereinfachte Darstellungen einer Querschnittsansicht, die ein Verfahren mm Bilden einer MOSFET-Vorrichtung mit abgeschirmtem Gate, die einen verspannten Halbleiterkanalbereich und einen stark dotierten Drain-Bereich aufweist, gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulichen. Wie es gezeigt ist, veranschaulichen die 6A–6B Prozesse und Vorrichtungsstrukturen ähnlich wie jene der 5A–5B. In 6B werden Gräben 202 in dem Body-Bereich 204 und Epi-(Drift-)Bereich 206 gebildet, die beide entspannte SiGe-Heterostrukturen sind. Zusätzlich werden verspannte Siliziumschichten 205 auf den Seitenwänden der Gräben 202 gebildet.
  • In 6C wird ein Abschirmdielektrikum 209 entlang der Seitenwände der Gräben 202 gebildet. Als Nächstes werden Abschirmelektroden 211 in einem Bodenabschnitt von Gräben 202 unter Verwendung bekannter Techniken gebildet. Zum Beispiel wird zunächst ein leitendes Material (das z. B. dotiertes oder nicht dotiertes Polysilizium umfasst) gebildet, welches die Gräben füllt und sich über den Mesa-Bereichen erstreckt. Das leitende Material wird tief in die Gräben 202 zur Bildung von Abschirmelektroden 211 unter Verwendung bekannter Techniken vertieft. Dann wird das Abschirmdielektrikum von längs den freigelegten oberen Grabenseitenwänden und über den Mesa-Oberflächen entfernt.
  • In 6C werden dicke Zwischenelektrodendielektrikum-(IED-)Schichten 213 über den Abschirmelektroden 211 gebildet. Als Nächstes wird eine Gate-Dielektrikumschicht 208 gebildet, die sich entlang der oberen Grabenseitenwände erstreckt. Vertiefte Gate-Elektroden 210 werden in den Gräben 202 unter Verwendung bekannter Techniken, z. B. Polysiliziumabscheidung und Rückätzen, gebildet. In 6D werden Dielektrikumbereiche 219 über den Gate-Elektroden 210 gebildet. Der in den 4E–4G beschriebene Prozess kann verwendet werden, um das Siliziumsubstrat und die mit einem Gradienten versehene SiGe-Schicht zu entfernen und Metallsubstrat 218 hinzuzufügen, um den MOSFET mit abgeschirmtem Gate vom p-Typ in 6D zu bilden.
  • Es ist anzumerken, dass die Vorrichtungsstruktur mit abgeschirmtem Gate vom p-Typ in 6D ähnlich wie die Vorrichtungsstruktur 300 in 3 ist, wobei sie eine dünne, stark dotierte, entspannte SiGe-Drain-Schicht vom p-Typ 214, die über dem Metallsubstrat liegt, und einen verspannten Siliziumkanalbereich mit einer gesteigerten Lochbeweglichkeit aufweist.
  • Gemäß Ausführungsformen der vorliegenden Erfindung kann die Abschirmelektrode in FETs mit abgeschirmtem Gate schwimmend (d. h. elektrisch nicht vorgespannt) sein, zu dem Source-Potential (z. B. Massepotential) vorgespannt sein, oder zu dem gleichen Potential wie die Gate-Elektrode vorgespannt sein. Der elektrische Kontakt zwischen den Gate- und Abschirmelektroden kann in irgendeinem nicht aktiven Bereich gebildet sein, wie etwa in den Anschluss- oder Randbereichen des Chips.
  • Obgleich das Obige Beschreibungen von besonderen Ausführungsformen der vorliegenden Erfindung umfasst, können verschiedene Abwandlungen, Veränderungen und Alternativen angewandt werden. Zum Beispiel können, obwohl Silizium als ein Beispiel eines Substratmaterials angegeben ist, andere Materialien verwendet werden. Die Erfindung ist unter Verwendung von Trench-MOSFETs veranschaulicht, sie könnte aber leicht auf andere Trench-Gate-Strukturen, wie etwa IGBTs, angewandt werden, indem lediglich die Polarität des Substrats umgekehrt wird. Ähnlich ist Implantation als ein Beispiel zum Einbringen von Dotiermitteln angegeben, es können aber andere Dotierverfahren, wie etwa eine Gas- oder topische Dotiermittelquelle verwendet werden, um Dotiermittel zur Diffusion abhängig von der verwendeten geeigneten Maske vorzusehen. Die dargestellte Prozessfolge ist für p-Kanal-FETs, aber das Modifizieren dieser Prozessfolgen zum Bilden von n-Kanal-FETs wäre für den Fachmann in Anbetracht dieser Offenbarung deutlich. Obgleich manche der oben besprochenen Gräben so gezeigt sind, dass sie innerhalb der Epitaxieschicht enden, können sich die Gräben alternativ durch die Epitaxieschicht hindurch erstrecken und innerhalb des Substratbereichs enden. Ferner ist die Erfindung nicht auf Trench-Gate-Strukturen begrenzt und kann bei der Bildung anderer Vorrichtungen, wie etwa vertikalen MOSFETs mit planarem Gate, vertikalen IGBTs mit planarem Gate, Dioden und verschiedene Typen von Thyristoren, verwendet werden.
  • Lediglich als ein Beispiel zeigt 7 eine vereinfachte Darstellung einer Querschnittsansicht, die einen planaren Leistungs-MOSFET vom p-Typ 700 gemäß einer Ausführungsform der Erfindung veranschaulicht. Der planare Leistungs-MOSFET vom p-Typ 700 weist Leitungskanäle 720 in einer verspannten Siliziumschicht 722 auf, die über einer entspannten SiGe-Heterostruktur 704 gebildet ist. Wie es oben anhand der Trench- bzw. Grabenvorrichtungen 200 von 2 und 300 von 3 beschrieben wurde, kann die Trägerbeweglichkeit in den Kanalbereichen 720 gesteigert werden, was zu einem besseren Vorrichtungsleistungsvermögen des MOSFET 700 führt.
  • Wie es in 7 gezeigt ist, erstreckt sich ein schwach dotierter Driftbereich vom p-Typ 704 über einem dünnen, stark dotierten Halbleiterbereich vom p-Typ 702, der über einem Metallsubstrat 718 angeordnet ist. Beide Bereiche 702 und 704 sind entspannte SiGe-Heterostrukturen, und der Bereich 702 ist stark dotiert, wohingegen der Bereich 704 schwach dotiert sein kann. Body-Bereiche (oder Wannenbereich) vom n-Typ 706 sind in oberen Abschnitten des Driftbereichs 704 angeordnet. Stark dotierte Source-Bereiche vom p-Typ 710 sind in oberen Teilen der Body-Bereiche 706 angeordnet, und Heavy-Body-Kontaktbereiche 708 sind in Body-Bereichen 706 benachbart zu Source-Bereichen 710 angeordnet.
  • In 7 erstreckt sich ein Gate 718 über einer Oberfläche von Body-Bereichen 706 und überlappt Source-Bereiche 710 und Driftbereiche 704. Das Gate 718 ist von seinen darunter liegenden Bereichen durch ein Gate-Dielektrikum 716 isoliert. Der Teil des Body-Bereichs 706 direkt unterhalb des Gates 718 bildet die MOSFET-Kanalbereiche 720. In Ausführungsformen der Erfindung stellen verspannte Kanalbereiche 720 Stromleitungswege zur Verfügung, bei denen die Trägerbeweglichkeit gesteigert ist.
  • In 7 kontaktiert ein Source-Leiter 730 Source-Bereiche 710 und Heavy-Body-Bereiche 708 elektrisch. Ein Metallsubstrat 718 kontaktiert den stark dotierten SiGe-Heterostruktur-Halbleiterbereich vom p-Typ 702, der als Drainbereich fungiert. Die Source- und Drain-Leiter können aus Metall, wie etwa Kupfer, Aluminium usw., gebildet sein. In dem planaren MOSFET 700 liefern die oberen und unteren Metallschichten externe Kontakte für die Stromleitung in der Vorrichtung.
  • Wie es oben angemerkt wurde, ist es wünschenswert, eine dünne Schicht aus dem stark dotierten SiGe-Heterostruktur-Halbleiterbereich vom p-Typ 702 zu besitzen, um den Widerstand zu reduzieren. Gemäß Ausführungsformen der vorliegenden Erfindung können der SiGe-Driftbereich 704 und der darunter liegende stark dotierte SiGe-Halbleiterbereich 702 unter Verwendung des oben besprochenen Verfahrens gebildet werden. Es können verschiedene Substrattransferprozesse verwendet werden, um die dünne Schicht aus dem stark dotierten SiGe-Heterostruktur-Halbleiterbereich vom p-Typ 702 zu erhalten, z. B. der oben in Verbindung mit den 4A–4G beschriebene Transferprozess.
  • Obgleich bestimmte Ausführungsformen der Erfindung veranschaulicht und beschrieben worden sind, werden Fachleute mit Zugang zu den vor liegenden Lehren erkennen, dass die Erfindung nicht nur auf diese Ausführungsformen beschränkt ist. Zahlreiche Abwandlungen, Änderungen, Variationen, Ersetzungen und Äquivalente werden Fachleuten deutlich sein. Dementsprechend ist zu verstehen, dass die Erfindung alle Variationen, Abwandlungen und Äquivalente innerhalb des Umfangs der folgenden Ansprüche einschließen soll.

Claims (20)

  1. Feldeffekttransistorvorrichtung mit einem verspannten Halbleiterkanalbereich, der über einem Heterostruktur-Halbleiter auf einem Metallsubstrat liegt, umfassend: eine erste Metallschicht; eine erste Halbleiterschicht, die über der ersten Metallschicht liegt, wobei die erste Halbleiterschicht ein erstes Halbleitermaterial und ein zweites Halbleitermaterial in einer entspannten Heterostruktur aufweist, wobei die erste Halbleiterschicht stark dotiert ist und sich durch eine erste Leitfähigkeit auszeichnet; eine zweite Halbleiterschicht, die über der ersten Halbleiterschicht liegt, wobei die zweite Halbleiterschicht das erste Halbleitermaterial und das zweite Halbleitermaterial in einer entspannten Heterostruktur aufweist, wobei die zweite Halbleiterschicht eine zweite Leitfähigkeit aufweist, die niedriger als die erste Leitfähigkeit ist; einen Graben, der sich in die zweite Halbleiterschicht erstreckt; einen Kanalbereich, der eine verspannte Schicht aus dem ersten Halbleitermaterial benachbart zu einer Grabenseitenwand aufweist; eine zweite Metallschicht, die über der zweiten Halbleiterschicht liegt, wobei sich eine Stromleitung in dem Kanalbereich durch eine gesteigerte Trägerbeweglichkeit in dem verspannten Halbleiterbereich auszeichnet.
  2. Vorrichtung nach Anspruch 1, wobei die erste Halbleiterschicht eine entspannte Silizium-Germanium-(SiGe-)Heterostruktur umfasst.
  3. Vorrichtung nach Anspruch 2, wobei die erste Halbleiterschicht ungefähr 20–30% Ge umfasst.
  4. Vorrichtung nach Anspruch 2, wobei die zweite Halbleiterschicht eine entspannte SiGe-Struktur umfasst.
  5. Vorrichtung nach Anspruch 2, wobei der Kanalbereich eine verspannte Siliziumschicht umfasst.
  6. Vorrichtung nach Anspruch 1, wobei die erste Halbleiterschicht eine Dicke von nicht mehr als etwa 3 μm aufweist.
  7. Vorrichtung nach Anspruch 1, wobei sich die erste Halbleiterschicht durch eine Dotierungskonzentration von 1 × 1020 cm–3 oder höher auszeichnet.
  8. Vorrichtung nach Anspruch 1, wobei sich die erste Halbleiterschicht durch eine Dotierungskonzentration von 1,0 × 1019 cm–3 oder höher auszeichnet.
  9. Vorrichtung nach Anspruch 1, wobei eine Dicke der ersten Halbleiterschicht zwischen ungefähr 0,5 μm bis ungefähr 3 μm beträgt.
  10. Vorrichtung nach Anspruch 1, wobei die erste und zweite Halbleiterschicht jeweils Epitaxieschichten sind.
  11. Vorrichtung nach Anspruch 1, wobei die Unterseitenmetallschicht eine ausreichende Dicke zum Tragen der MOSFET-Vorrichtung aufweist.
  12. Vorrichtung nach Anspruch 1, wobei die Unterseitenleiterschicht eine Dicke von etwa 30–100 μm aufweist.
  13. Vorrichtung nach Anspruch 1, wobei die Feldeffekttransistorvorrichtung einen Trench-Gate-MOSFET umfasst, wobei der Trench-MOSFET ferner umfasst: eine Gate-Dielektrikumschicht, die die Grabenseitenwand benachbart zu dem Kanalbereich auskleidet; eine Gate-Elektrode, wobei die Gate-Elektrode von dem Kanalbereich durch die Gate-Dielektrikumschicht isoliert ist; Source-Bereiche, die jede Seite der Gate-Elektrode in dem Graben flankieren; einen Drain-Bereich, der zumindest einen Abschnitt der stark dotierten ersten Halbleiterschicht umfasst; einen Driftbereich, der über dem Drain-Bereich liegt; und einen Body-Bereich, der sich über dem Drift-Bereich erstreckt.
  14. Vorrichtung nach Anspruch 1, wobei die Feldeffekttransistorvorrichtung einen Trench-MOSFET mit abgeschirmtem Gate umfasst, wobei der Trench-MOSFET mit abgeschirmtem Gate ferner umfasst: ein Abschirmdielektrikum, das Seitenwände und eine Bodenfläche des Grabens auskleidet; eine Abschirmelektrode in einem unteren Abschnitt des Grabens, wobei die Abschirmelektrode von der zweiten Halbleiterschicht durch das Abschirmdielektrikum isoliert ist; ein Zwischenelektrodendielektrikum, das über der Abschirmelektrode liegt; den Kanalbereich benachbart zu dem oberen Abschnitt der Grabenseitenwand; die Gate-Dielektrikumschicht, die die Grabenseitenwand benachbart zu dem Kanalbereich auskleidet; und eine Gate-Elektrode in einem oberen Abschnitt des Grabens über dem Zwischenelektrodendielektrikum, wobei die Gate-Elektrode von dem Kanalbereich durch das Gate-Dielektrikum isoliert ist.
  15. Vorrichtung nach Anspruch 14, wobei die zweite Halbleiterschicht vom p-Typ umfasst: Source-Bereiche, die jede Seite der Gate-Elektrode in dem Graben flankieren; einen Drain-Bereich, der zumindest einen Abschnitt der stark dotierten ersten Halbleiterschicht umfasst; einen Driftbereich, der über dem Drain-Bereich liegt; und einen Body-Bereich, der sich über dem Driftbereich erstreckt.
  16. Feldeffekttransistorvorrichtung mit einem verspannten Halbleiterkanalbereich, der über einer Heterostruktur-Halbleiterschicht auf einem Metallsubstrat liegt, umfassend: eine erste Metallschicht; eine erste Halbleiterschicht, die über der ersten Metallschicht liegt, wobei die erste Halbleiterschicht ein erstes Halbleitermaterial und ein zweites Halbleitermaterial in einer entspannten Heterostruktur aufweist, wobei die erste Halbleiterschicht stark dotiert ist und sich durch eine erste Leitfähigkeit auszeichnet; eine zweite Halbleiterschicht, die über der ersten Halbleiterschicht liegt, wobei die zweite Halbleiterschicht ein erstes Halbleitermaterial und ein zweites Halbleitermaterial in einer entspannten Heterostruktur aufweist, wobei die zweite Halbleiterschicht eine zweite Leitfähigkeit aufweist, die niedriger als die erste Leitfähigkeit ist; einen Kanalbereich, der eine verspannte Schicht aus dem ersten Halbleitermaterial aufweist, die über der zweiten Halbleiterschicht liegt; eine Gate-Dielektrikumschicht, die über dem Kanalbereich liegt; und eine Gate-Elektrode, die über der Gate-Dielektrikumschicht liegt; und eine zweite Metallschicht, die über der zweiten Halbleiterschicht liegt, wobei sich eine Stromleitung in dem Kanalbereich durch eine gesteigerte Trägerbeweglichkeit in der verspannten Schicht aus dem ersten Halbleitermaterial auszeichnet.
  17. Vorrichtung nach Anspruch 16, wobei das erste Halbleitermaterial Silizium umfasst und das zweite Halbleitermaterial Germanium umfasst.
  18. Vorrichtung nach Anspruch 16, wobei der Kanalbereich eine verspannte Siliziumschicht umfasst.
  19. Vorrichtung nach Anspruch 16, wobei die erste Metallschicht eine ausreichende Dicke zum Tragen des Feldeffekttransistors aufweist.
  20. Vorrichtung nach Anspruch 16, wobei die erste Leiterschicht eine Dicke von etwa 30–100 μm aufweist.
DE112009002330T 2008-09-29 2009-09-25 Leistungs-Mosfet mit einem verspannten Kanal in einer Halbleiter-Heterostruktur auf Metallsubstrat Withdrawn DE112009002330T5 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US10111608P 2008-09-29 2008-09-29
US61/101,116 2008-09-29
US12/248,874 2008-10-09
US12/248,874 US8237195B2 (en) 2008-09-29 2008-10-09 Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
PCT/US2009/058458 WO2010036942A2 (en) 2008-09-29 2009-09-25 Power mosfet having a strained channel in a semiconductor heterostructure on metal substrate

Publications (1)

Publication Number Publication Date
DE112009002330T5 true DE112009002330T5 (de) 2011-09-29

Family

ID=42056434

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112009002330T Withdrawn DE112009002330T5 (de) 2008-09-29 2009-09-25 Leistungs-Mosfet mit einem verspannten Kanal in einer Halbleiter-Heterostruktur auf Metallsubstrat

Country Status (6)

Country Link
US (2) US8237195B2 (de)
KR (1) KR20110063532A (de)
CN (1) CN102165594B (de)
DE (1) DE112009002330T5 (de)
TW (1) TW201023363A (de)
WO (1) WO2010036942A2 (de)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8222657B2 (en) * 2009-02-23 2012-07-17 The Penn State Research Foundation Light emitting apparatus
US8816429B2 (en) 2011-07-07 2014-08-26 Fairchild Semiconductor Corporation Charge balance semiconductor devices with increased mobility structures
US9082741B2 (en) * 2012-05-18 2015-07-14 Infineon Technologies Ag Semiconductor device including first and second semiconductor materials
US8896060B2 (en) 2012-06-01 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Trench power MOSFET
US8969955B2 (en) 2012-06-01 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFET and methods for forming the same
KR102069275B1 (ko) * 2013-06-07 2020-01-22 삼성전자주식회사 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법
KR101448158B1 (ko) * 2013-08-19 2014-10-07 주식회사 시지트로닉스 저전압-고전류용 고성능 고속회복다이오드(ｈｐ－ｆｒｄ) 및 그 제조방법
CN103745998B (zh) * 2013-12-31 2016-10-26 上海新傲科技股份有限公司 沟槽栅功率场效应晶体管
TWI689920B (zh) * 2014-01-08 2020-04-01 日商新力股份有限公司 半導體裝置及記憶體電路
CN105304494B (zh) * 2014-07-25 2019-06-28 Imec 非营利协会 一种形成nmos晶体管装置的锗通道层、nmos晶体管装置和cmos装置的方法
US9502505B2 (en) * 2014-12-31 2016-11-22 Stmicroelectronics, Inc. Method and structure of making enhanced UTBB FDSOI devices
WO2018063360A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Strained silicon layer with relaxed underlayer
US10199492B2 (en) * 2016-11-30 2019-02-05 Alpha And Omega Semiconductor Incorporated Folded channel trench MOSFET
DE102017010284A1 (de) * 2017-11-07 2019-05-09 Siltectra Gmbh Verfahren zum Dünnen von mit Bauteilen versehenen Festkörperschichten
WO2019059920A1 (en) * 2017-09-22 2019-03-28 Intel Corporation SUBSTRATE DEFECT BLOCKING LAYERS FOR CONCEALED CHANNEL SEMICONDUCTOR DEVICES
CN109935517B (zh) * 2017-12-15 2020-11-27 深圳尚阳通科技有限公司 Sgt器件及其制造方法
IT201800004756A1 (it) 2018-04-20 2019-10-20 Procedimento di realizzazione di un dispositivo semiconduttore sottoposto a sollecitazioni e relativo dispositivo semiconduttore sottoposto a sollecitazioni
JP7250473B2 (ja) * 2018-10-18 2023-04-03 三菱電機株式会社 半導体装置
CN110429138B (zh) * 2019-08-15 2023-03-14 西安电子科技大学 具有部分氮化镓/硅半导体材料异质结的u-mosfet及其制作方法
US11916138B2 (en) * 2021-04-22 2024-02-27 Pakal Technologies, Inc Etch stop layer for injecting carriers into drift layer for a vertical power device
KR102592701B1 (ko) * 2021-06-02 2023-10-23 삼성전자주식회사 반도체 소자 및 이를 포함하는 전력 변환 시스템
KR102575078B1 (ko) 2021-12-30 2023-09-06 (주)쎄미하우 이중 트렌치 메시 구조를 포함하는 반도체
CN114582965B (zh) * 2022-05-06 2022-07-19 南京微盟电子有限公司 一种低开关损耗功率器件结构及其制造方法
TWI842116B (zh) * 2022-10-04 2024-05-11 力晶積成電子製造股份有限公司 電晶體元件及其製造方法
CN117524883B (zh) * 2023-12-29 2024-04-19 深圳天狼芯半导体有限公司 具有3c晶型碳化硅的mosfet及其制备方法、芯片

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6828628B2 (en) 2003-03-05 2004-12-07 Agere Systems, Inc. Diffused MOS devices with strained silicon portions and methods for forming same
US7504691B2 (en) 2004-10-07 2009-03-17 Fairchild Semiconductor Corporation Power trench MOSFETs having SiGe/Si channel structure
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
US7193279B2 (en) 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
CN102867825B (zh) * 2005-04-06 2016-04-06 飞兆半导体公司 沟栅场效应晶体管结构及其形成方法
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7635635B2 (en) 2006-04-06 2009-12-22 Fairchild Semiconductor Corporation Method for bonding a semiconductor substrate to a metal substrate
US7592230B2 (en) 2006-08-25 2009-09-22 Freescale Semiconductor, Inc. Trench power device and method

Also Published As

Publication number Publication date
US20120196414A1 (en) 2012-08-02
KR20110063532A (ko) 2011-06-10
CN102165594B (zh) 2014-06-04
WO2010036942A2 (en) 2010-04-01
US20100078682A1 (en) 2010-04-01
CN102165594A (zh) 2011-08-24
US8237195B2 (en) 2012-08-07
TW201023363A (en) 2010-06-16
WO2010036942A3 (en) 2010-08-12

Similar Documents

Publication Publication Date Title
DE112009002330T5 (de) Leistungs-Mosfet mit einem verspannten Kanal in einer Halbleiter-Heterostruktur auf Metallsubstrat
DE102013103099B4 (de) Feldeffekt-Halbleitervorrichtung mit verringerten Spannungen und Verfahren zu ihrer Herstellung
DE102011050958B4 (de) Hochspannungshalbleiterbauelemente
DE102013110180B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE102013112012B4 (de) Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102006045214B4 (de) Halbleitervorrichtung mit einem LDMOS-Transistor und Verfahren zur Herstellung derselben
DE102009010174B9 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement
DE102013204252B4 (de) Halbleiterbauelement
DE102010016000B4 (de) Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014114836B4 (de) Halbleitervorrichtung
DE102012000958A1 (de) Leistungs-Graben-MOSFET mit verringertem EIN-Widerstand
DE112008002269T5 (de) Verfahren und Aufbau für einen Trench-Fet mit abgeschirmtem Gate
DE19649686A1 (de) Struktur und Herstellungsverfahren eines Hochspannungs-Metalloxid-Silizium-Feldeffekttransistors (MOSFET)
DE112012002823T5 (de) Bipolartransistor mit isoliertem Gate
DE112018003459T5 (de) Halbleitervorrichtung und verfahren zum herstellen derselben
DE112006001979T5 (de) Verfahren zur Herstellung eines verformten MOS-Bauelements
DE112016007257B4 (de) Siliziumcarbid-Halbleitervorrichtung
DE102014113087B4 (de) Halbleitervorrichtung, integrierte Schaltung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014113746B4 (de) Transistorbauelement mit einer feldelektrode
DE102013206057A1 (de) Integriertes schaltbauelement mit parallelem gleichrichterelement
DE102015105679B4 (de) Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen der halbleitervorrichtung
DE102016104757B4 (de) Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors
DE102014203629A1 (de) Integrierte Silizium-auf-Isolator-Schaltkreise mit lokaler Oxidation von Silizium und Verfahren zu ihrer Herstellung
DE102014113115B4 (de) Halbleitervorrichtung und verfahren zu deren herstellung

Legal Events

Date Code Title Description
R082 Change of representative

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE PARTG MB, DE

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE, EUROPEA, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee