DE112018003459T5 - Halbleitervorrichtung und verfahren zum herstellen derselben - Google Patents

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Yuichi Takeuchi
Shuhei Mitani
Yasuhiro Ebihara
Yusuke Yamashita
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Abstract

Die Längsrichtung der Graben-Gatestruktur ist dieselbe wie die Längsrichtung des Streifenabschnitts des JFET-Abschnittes (3) und die Längsrichtung der Elektrofeld-Blockierschicht (4), und die Längsrichtung der Verbindungsschicht (9) vom zweiten Leitungstyp kreuzt diese Längsrichtungen. Bei einer derartigen Konfiguration kann das Intervall zwischen den Graben-Gatestrukturen unabhängig von der Verbindungsschicht (9) festgelegt werden, und die Verbindungsschicht (9) kann schmaler als in dem Fall gemacht werden, in dem die Verbindungsschicht zwischen den Graben-Gatestrukturen angeordnet ist.

Description

  • Querverweis auf betreffende Anmeldungen
  • Diese Anmeldung basiert auf der am 7. Juli 2017 eingereichten japanischen Patentanmeldung Nr. 2017-133917 und der am 9. April 2018 eingereichten japanischen Patentanmeldung Nr. 2018-74816 , deren Inhalte hiermit durch Bezugnahme darauf enthalten sind.
  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Herstellungsverfahren für dieselbe und ist insbesondere geeignet, wenn sie für ein Halbleiterelement verwendet wird, das einen Halbleiter mit breiter Bandlücke wie beispielsweise ein Siliziumcarbid (im Folgenden als SiC bezeichnet) verwendet, und ein Herstellungsverfahren für dieselbe.
  • Stand der Technik
  • Es ist eine SiC-Halbleitervorrichtung bekannt, die eine Graben-Gatestruktur als eine Struktur aufweist, bei der eine Kanaldichte erhöht wird, um ein Fließen eines großen Stromes zu ermöglichen. In einer SiC-Halbleitervorrichtung, die eine Graben-Gatestruktur aufweist, ist die elektrische Durchbruchfeldstärke von SiC hoch, und es besteht die Möglichkeit, dass ein dielektrischer Durchbruch auftreten kann, wenn ein hohes elektrisches Feld auf den Boden des Grabens ausgeübt wird. Aus diesem Grund wird beispielsweise ein dielektrischer Durchbruch durch Ausbilden einer Elektrofeldrelaxationsschicht mit einer Einzelschichtstruktur unterhalb der Basisschicht zwischen gegenüberliegenden Graben-Gates, um das elektrische Feld abzuschwächen, verhindert, wie es in der Patentliteratur 1 beschrieben ist.
  • Literatur des Stands der Technik
  • Patentliteratur
  • Patentliteratur 1: JP 2016 - 66 780 A
  • Zusammenfassung der Erfindung
  • Wenn jedoch eine Struktur eine Elektrofeldrelaxationsschicht zwischen den Graben-Gates enthält, ist es notwendig, den Abstand zwischen den Graben-Gates unter Berücksichtigung der Anordnung der Elektrofeldrelaxationsschicht zwischen den Graben-Gates festzulegen. Somit kann es schwierig sein, den Abstand zwischen den Graben-Gates zu verringern. Aus diesem Grund kann die Dichte der Graben-Gates nicht erhöht werden, und es kann der Kanalwiderstand nicht ausreichend verringert werden.
  • Eine Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrichtung mit einem geringeren Kanalwiderstand durch Erhöhen der Dichte der Graben-Gates sowie ein Herstellungsverfahren für diese zu schaffen.
  • Um die obige Aufgabe zu lösen, enthält eine Halbleitervorrichtung gemäß Anspruch 1: ein Substrat, das einen ersten oder einen zweiten Leitungstyp aufweist und aus einem Halbleiter besteht; eine Driftschicht, die auf dem Substrat angeordnet ist und aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration aufweist, die niedriger als diejenige des Substrats ist; eine Elektrofeld-Blockierschicht, die auf der Driftschicht in einem Streifenmuster mit mehreren Abschnitten entlang einer Richtung als einer Längsrichtung angeordnet ist und aus einem Halbleiter besteht, der den zweiten Leitungstyp aufweist; eine Sättigungsstrom-Unterdrückungsschicht, die einen JFET-Abschnitt enthält, der aus einem Halbleiter mit dem ersten Leitungstyp besteht und mehrere Abschnitte in einem Streifenmuster aufweist, die abwechselnd mit der Elektrofeld-Blockierschicht entlang der einen Richtung als der Längsrichtung angeordnet sind; eine Stromverteilungsschicht, die aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration des ersten Leitungstyps aufweist, die höher als diejenige der Driftschicht ist, und die auf der Sättigungsstrom-Unterdrückungsschicht angeordnet ist; einen Basisbereich, der aus einem Halbleiter besteht, der den zweiten Leitungstyp aufweist, und auf der Stromverteilungsschicht angeordnet ist; und einen Sourcebereich, der aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration des ersten Leitungstyps aufweist, die höher als diejenige der Driftschicht ist, und auf dem Basisbereich angeordnet ist; und eine Blockierschicht mit dem zweiten Leitungstyp, die den Basisbereich und die Elektrofeld-Blockierschicht verbindet und sich in einer Richtung erstreckt, die die eine Richtung kreuzt.
  • Außerdem enthält die Halbleitervorrichtung weiterhin: ein Halbleiterelement, das aufweist: eine Graben-Gatestruktur in einem Streifenmuster mit mehreren Abschnitten entlang derselben Richtung wie der einen Richtung als der Längsrichtung, die einen Gateisolierfilm, der eine Innenwand eines Gategrabens bedeckt, und eine Gateelektrode enthält, die auf dem Gateisolierfilm angeordnet ist, die in dem Gategraben angeordnet sind, der von einer Oberfläche des Sourcebereiches bis tiefer als der Basisbereich angeordnet ist; einen Zwischenschicht-Isolierfilm, der die Gateelektrode und den Gateisolierfilm bedeckt und ein Kontaktloch aufweist; eine Sourceelektrode, die über das Kontaktloch elektrisch mit dem Sourcebereich verbunden ist; und eine Drainelektrode, die auf einer Rückseite des Substrats angeordnet ist.
  • Auf diese Weise ist die Längsrichtung der Graben-Gatestruktur dieselbe wie die Längsrichtung der Abschnitte in dem Streifenmuster des JFET-Abschnittes und der Elektrofeld-Blockierschicht, und die Längsrichtung der Verbindungsschicht kreuzt diese Längsrichtungen. Mit einer derartigen Konfiguration kann der Abstand zwischen den Graben-Gatestrukturen unabhängig von der Verbindungsschicht festgelegt werden, und die Verbindungsschicht kann schmaler als in dem Fall sein, in dem die Verbindungsschicht zwischen den Graben-Gatestrukturen angeordnet ist. Daher ist es möglich, die Dichte der Graben-Gates, das heißt die Kanaldichte, zu erhöhen, wodurch der Kanalwiderstand verringert wird.
  • Hier zeigen Bezugszeichen in Klammern für die jeweiligen Elemente oder Ähnliches ein Beispiel der Entsprechung des Elementes oder Ähnlichem mit einem speziellen Element oder Ähnlichem, das in einer später beschriebenen Ausführungsform beschrieben wird.
  • Figurenliste
    • 1 ist ein Draufsicht-Layout-Diagramm, das eine SiC-Halbleitervorrichtung gemäß einer ersten Ausführungsform zeigt.
    • 2 ist ein Diagramm, das eine Querschnittsansicht entlang der Linie II-II der 1 zeigt.
    • 3 ist eine perspektivische Querschnittsansicht eines Bereiches III in 1.
    • 4A ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung der 1 bis 3 darstellt.
    • 4B ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 4A darstellt.
    • 4C ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 4B darstellt.
    • 4D ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 4C darstellt.
    • 4E ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 4D darstellt.
    • 4F ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 4E darstellt.
    • 4G ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 4F darstellt.
    • 5 ist eine Querschnittsansicht, die einen Abschnitt einer SiC-Halbleitervorrichtung gemäß einer zweiten Ausführungsform darstellt.
    • 6 ist eine perspektivische Querschnittsansicht, die einen Abschnitt einer SiC-Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 7A ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung der 1 bis 3 darstellt.
    • 7B ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 7A darstellt.
    • 7C ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 7B darstellt.
    • 7D ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 7C darstellt.
    • 7E ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 7D darstellt.
    • 7F ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 7E darstellt.
    • 7G ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 7F darstellt.
    • 7H ist eine perspektivische Querschnittsansicht, die einen Herstellungsprozess der SiC-Halbleitervorrichtung in Fortsetzung zu der 7G darstellt.
    • 8 ist eine perspektivische Querschnittsansicht, die einen Abschnitt einer SiC-Halbleitervorrichtung gemäß der dritten Ausführungsform darstellt.
    • 9 ist eine perspektivische Querschnittsansicht, die einen Abschnitt einer SiC-Halbleitervorrichtung gemäß der vierten Ausführungsform darstellt.
    • 10A ist eine Querschnittsansicht, die die Struktur eines MOSFET in einem Fall I zeigt, der für eine Simulation einer Kapazität zwischen einem Gate und einem Drain verwendet wird.
    • 10B ist eine Querschnittsansicht, die die Struktur eines MOSFET in einem Fall II zeigt, der für eine Simulation einer Kapazität zwischen einem Gate und einem Drain verwendet wird.
    • 11 ist ein Diagramm, das ein Simulationsergebnis der Kapazität zwischen dem Gate und dem Drain zeigt.
  • Ausführungsformen zum Ausführen der Erfindung
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Zeichnungen beschrieben. In den folgenden Ausführungsformen werden dieselben oder äquivalente Teile mit denselben Bezugszeichen bezeichnet, und deren Beschreibung weist dieselben Bezugszeichen auf.
  • Erste Ausführungsform
  • Im Folgenden wird eine erste Ausführungsform beschrieben. Hier ist eine SiC-Halbleitervorrichtung, in der ein invertierter vertikaler MOSFET mit einer Graben-Gatestruktur als ein Halbleiterelement ausgebildet ist, als ein Beispiel beschrieben.
  • Die in den 1 bis 3 gezeigte SiC-Halbleitervorrichtung weist einen Zellenabschnitt 100, in dem ein MOSFET mit einer Graben-Gatestruktur ausgebildet ist, und einen Außenumfangsabschnitt 200 auf, der den Zellenabschnitt 100 umgibt. Der Außenumfangsabschnitt weist einen Schutzringabschnitt 210 und einen Verbindungsabschnitt 220 innerhalb des Schutzringabschnitts, das heißt zwischen dem Zellenabschnitt und dem Schutzringabschnitt 210, auf. Auch wenn 1 nur eine Querschnittsansicht ist, ist teilweise eine schräge Strichelung gezeigt, um die Zeichnung einfacher verständlich zu machen.
  • In dem Zellenabschnitt 100 ist ein vertikaler MOSFET, der in den 2 und 3 gezeigt ist, als ein Halbleiterelement ausgebildet. 3 ist eine perspektivische Querschnittsansicht eines Bereiches III der 1, aber ein Teil der Konfiguration der SiC-Halbleitervorrichtung ist weggelassen, um das Layout der jeweiligen Teile einfacher verständlich zu machen. In der folgenden Beschreibung ist, wie es in 3 gezeigt ist, eine Längsrichtung des vertikalen MOSFET als eine X-Richtung definiert, eine Breitenrichtung des vertikalen MOSFET, die die X-Richtung kreuzt, ist als eine Y-Richtung definiert, und eine Dickenrichtung oder eine Tiefenrichtung des vertikalen MOSFET, die die Normalenrichtung in Bezug auf die XY-Ebene ist, ist als die Z-Richtung definiert.
  • Wie es in 2 und 3 gezeigt ist, wird in der SiC-Halbleitervorrichtung ein Substrat 1 vom n+-Typ, das aus SiC besteht, als ein Halbleitersubstrat verwendet. Eine Driftschicht 2 vom n--Typ aus SiC ist auf einer Hauptfläche des Substrats 1 vom n+-Typ ausgebildet. Eine Oberfläche des Substrats 1 vom n+-Typ ist eine (0001)-SiC-Fläche, beispielsweise mit einer Verunreinigungskonzentration vom n--Typ von gleich 5,9 × 1018/cm3 und einer Dicke von 100 µm. Die Driftschicht 2 vom n--Typ weist beispielsweise eine Verunreinigungskonzentration vom n-Typ von 7,0 × 1015/cm3 bis 1,0 × 1016/cm3 und eine Dicke von 8,0 µm auf.
  • Ein JFET-Abschnitt 3 aus SiC und eine Elektrofeld-Blockierschicht 4 sind auf der Driftschicht 2 vom n--Typ ausgebildet, und die Driftschicht 2 vom n--Typ ist mit dem JFET-Abschnitt 3 an einer Position verbunden, die von dem Substrat 1 vom n+-Typ entfernt angeordnet ist.
  • Der JFET-Abschnitt 3 und die Elektrofeld-Blockierschicht 4 bilden eine Sättigungsstrom-Unterdrückungsschicht, und der JFET-Abschnitt 3 und die Elektrofeld-Blockierschicht 4 erstrecken sich in der X-Richtung und sind abwechselnd in der Y-Richtung angeordnet. Das heißt, aus Sicht von der Normalenrichtung in Bezug auf die Hauptfläche des Substrats 1 vom n+-Typ sind mindestens ein Teil des JFET-Abschnittes 3 und die Elektrofeld-Blockierschicht 4 in mehreren Streifenlinien ausgebildet, das heißt in einer Streifengestalt, und sind abwechselnd angeordnet.
  • In der vorliegenden Ausführungsform ist der JFET-Abschnitt 3 auch unterhalb der Elektrofeld-Blockierschicht 4 ausgebildet. Aus diesem Grund sind die Streifenabschnitte des JFET-Abschnittes 3 unterhalb der Elektrofeld-Blockierschicht 4 miteinander verbunden, aber die jeweiligen Streifenabschnitte sind zwischen den Elektrofeld-Blockierschichten 4 angeordnet.
  • Die jeweiligen streifenförmigen Abschnitte des JFET-Abschnittes 3, das heißt die jeweiligen Streifenlinien, weisen eine Breite von beispielsweise 0,2 bis 0,6 µm und einen Versatz entsprechend einem Ausbildungsabstand von beispielsweise 0,6 bis 2,0 µm zueinander auf. Die Dicke des JFET-Abschnittes 3 beträgt beispielsweise 1,5 µm, und die Verunreinigungskonzentration vom n-Typ ist höher als diejenige der Driftschicht 2 vom n--Typ und beträgt beispielsweise 5,0 × 1017/cm3 bis 2,0 × 1018/cm3.
  • Die Elektrofeld-Blockierschicht 4 ist aus einer Verunreinigungsschicht vom p-Typ ausgebildet. Wie es oben beschrieben ist, weist die Elektrofeld-Blockierschicht 4 eine Streifengestalt auf, und jeder streifenförmige Abschnitt der streifenförmigen Elektrofeld-Blockierschicht 4 weist eine Breite von beispielsweise 0,15 bis 1,4 µm und eine Dicke von beispielsweise 1,4 µm auf. Die Elektrofeld-Blockierschicht 4 weist eine Verunreinigungskonzentration vom p-Typ von beispielsweise 3,0 × 1017/cm3 bis 1,0 × 1018/cm3 auf. In der vorliegenden Ausführungsform weist die Elektrofeld-Blockierschicht 4 in der Tiefenrichtung eine konstante Verunreinigungskonzentration vom p-Typ auf. In der Elektrofeld-Blockierschicht 4 ist eine zu der Driftschicht 2 vom n--Typ entgegengesetzte Oberfläche auf derselben Ebene wie die Oberfläche des JFET-Abschnitts 3 angeordnet.
  • Außerdem ist eine Stromverteilungsschicht bzw. Stromausbreitungsschicht 6 vom n-Typ aus SiC auf dem JFET-Abschnitt 3 und der Elektrofeld-Blockierschicht 4 ausgebildet. Die Stromverteilungsschicht 5 vom n-Typ entspricht einer Schicht zum Verteilen bzw. Ausbreiten eines Stromes, der durch einen Kanal in der Y-Richtung fließt, wie es später beschrieben wird. Die Verunreinigungskonzentration vom n-Typ der Stromverteilungsschicht 6 vom n-Typ ist beispielsweise höher als diejenige der Driftschicht 2 vom n--Typ. In der vorliegenden Ausführungsform weist die Stromverteilungsschicht 6 vom n-Typ eine Verunreinigungskonzentration vom n-Typ, die gleich oder größer als diejenige des JFET-Abschnittes 3 ist, und eine Dicke von 0,5 µm auf.
  • Ein Basisbereich 7 vom p-Typ aus SiC ist auf der Stromverteilungsschicht 6 vom n-Typ ausgebildet. Ein Source-Bereich 8 vom n+-Typ aus SiC ist auf dem Basisbereich 7 vom p-Typ ausgebildet. Der Sourcebereich 8 vom n+-Typ ist auf einem Abschnitt des Basisbereiches 7 vom p-Typ ausgebildet, der mit der Stromverteilungsschicht 6 vom n-Typ korrespondiert.
  • Die Dicke des Basisbereiches 7 vom p-Typ ist kleiner als diejenige der Elektrofeld-Blockierschicht 4, und die Verunreinigungskonzentration vom p-Typ des Basisbereiches 7 vom p-Typ ist niedriger als diejenige der Elektrofeld-Blockierschicht 4. Der Verunreinigungskonzentration vom p-Typ beträgt beispielsweise 3 × 1017/cm3, und die Dicke beträgt 0,3 µm. Außerdem weist der Sourcebereich 8 vom n+-Typ eine Verunreinigungskonzentration vom n-Typ auf, die höher als diejenige der Stromverteilungsschicht vom n-Typ ist, und weist eine Dicke von beispielsweise 0,5 µm auf.
  • Mehrere Verbindungsschichten 9 vom p-Typ sind derart ausgebildet, dass sie den Basisbereich 7 vom p-Typ und die Stromverteilungsschicht 6 vom n-Typ von der Oberfläche des Sourcebereiches 8 vom n+-Typ aus durchdringen und die Elektrofeld-Blockierschicht 4 erreichen. In der vorliegenden Ausführungsform ist die Verbindungsschicht 9 vom p-Typ in einer Streifenliniengestalt in einer Richtung ausgebildet, die die Längsrichtung der streifenförmigen Abschnitte des JFET-Abschnittes 3 und die Längsrichtung der Elektrofeld-Blockierschicht 4, in diesem Beispiel mit der Y-Richtung als einer Längsrichtung, kreuzt, und ist in einer Streifengestalt durch Anordnen von mehreren tiefen Schichten 9 vom p-Typ in der X-Richtung ausgelegt. Der Basisbereich 7 vom p-Typ und die Elektrofeld-Blockierschicht 4 sind über die Verbindungsschicht 9 vom p-Typ elektrisch miteinander verbunden. In dem Fall dieser Ausführungsform ist ein tiefer Graben 9a, der die Elektrofeld-Blockierschicht 4 von der Oberfläche des Sourcebereiches 8 vom n+-Typ aus erreicht und den Basisbereich 7 vom p-Typ und die Stromverteilungsschicht 6 vom n-Typ durchdringt, ausgebildet, und die Verbindungsschicht 9 vom p-Typ wird durch Einbetten in den tiefen Graben 9a ausgebildet. Der Ausbildungsversatz der Verbindungsschichten 9 vom p-Typ wird unabhängig von dem Zellenversatz festgelegt, der der Ausbildungsabstand der Graben-Gatestruktur ist, wie es später beschrieben wird, wird aber derart festgelegt, dass ein Einfluss einer Verringerung der Kanaldichte in dem Abschnitt, in dem die Verbindungsschicht 9 vom p-Typ ausgebildet ist, unterdrückt wird. In der vorliegenden Ausführungsform beträgt der Abstand zwischen den Verbindungsschichten 9 vom p-Typ beispielsweise 30 bis 100 µm, und die Breite jeder Verbindungsschicht 9 vom p-Typ ist beispielsweise 0,4 bis 1,0 µm. Die Breite jeder Verbindungsschicht 9 vom p-Typ kann beliebig festgelegt werden. Alternativ ist es unter Berücksichtigung der Unterdrückung eine Verringerung der Kanaldichte vorteilhaft, wenn die Breite 1/30 oder weniger von dem Abstand zwischen den Verbindungsschichten 9 vom p-Typ beträgt. Außerdem ist die Tiefe jeder Verbindungsschicht 9 vom p-Typ beispielsweise auf 1,4 µm festgelegt.
  • Außerdem ist beispielsweise der Gategraben 10 derart ausgebildet, dass er eine Breite von 0,4 µm und eine um 0,2 bis 0,4 µm tiefere Tiefe als die gesamte Filmdicke des Basisbereiches 7 vom p-Typ und des Sourcebereiches 8 vom n+-Typ aufweist, so dass er den Sourcebereich 8 vom n+-Typ und den Basisbereich 7 vom p-Typ durchdringt und die Stromverteilungsschicht 6 vom n-Typ erreicht. Der oben beschriebene Basisbereich 7 vom p-Typ und der Sourcebereich 8 vom n+-Typ sind derart angeordnet, dass sie die Seitenfläche des Gategrabens 10 kontaktieren. Der Gategraben 10 weist ein Streifengestaltlayout auf, wobei die Y-Richtung in 2 als die Breitenrichtung definiert ist, die Richtung, die dieselbe wie die Längsrichtung des JFET-Abschnitts 3 oder der Elektrofeld-Blockierschicht 4 ist, als die X-Richtung als der Längsrichtung definiert ist, und die Z-Richtung als die Tiefenrichtung definiert ist. Wie es in den 1 bis 3 gezeigt ist, ist der Gategraben 10 in einer Streifengestalt ausgebildet, bei der mehrere Gategräben 10 in gleichen Abständen in der Y-Richtung angeordnet sind und der Basisbereich 7 vom p-Typ und die Source 8 vom n+-Typ dazwischen angeordnet sind.
  • Wie es später beschrieben wird, beträgt der Zellenversatz, der der Ausbildungsabstand der Graben-Gatestruktur ist, die in dem Gategraben 10 ausgebildet ist, das heißt der Zellenversatz, der dem Anordnungsintervall der benachbarten Gategräben 10 entspricht, beispielsweise 0,6 bis 2,0 µm. Die Breite des Gategrabens 10 kann beliebig sein, ist aber kleiner als der Zellenversatz. Außerdem kann der JFET-Versatz, der das Anordnungsintervall der JFET-Abschnitte 3 ist, das heißt das Anordnungsintervall der Elektrofeld-Blockierschichten 4, unabhängig von dem Zellenversatz festgelegt werden. In dem Fall der vorliegenden Ausführungsform unterscheiden sich der Zellenversatz und der JFET-Versatz, wie es in den 1 und 3 gezeigt ist. Alternativ können diese jedoch gleich sein.
  • Ein Abschnitt des Basisbereiches 7 vom p-Typ, der an der Seitenfläche des Gategrabens 10 angeordnet ist, schafft einen Kanalbereich, der den Sourcebereich 8 vom n+-Typ und die Stromverteilungsschicht 6 vom n-Typ verbindet, wenn der vertikale MOSFET betrieben wird. Die Innenwand des Grabens 10, der den Kanalbereich enthält, ist von dem Gateisolierfilm 11 bedeckt. Eine Gateelektrode 12 aus dotiertem Poly-Si ist auf der Oberfläche des Gateisolierfilms 11 ausgebildet. Der Gategraben 10 ist vollständig mit dem Gateisolierfilm 11 und der Gateelektrode 12 gefüllt, und dadurch wird die Graben-Gatestruktur ausgebildet.
  • Wie es in 2 gezeigt ist, sind eine Sourceelektrode 14 und Ähnliches auf der Oberfläche des Sourcebereiches 8 vom n+-Typ und der Oberfläche der Gateelektrode 12 über einem Zwischenschicht-Isolierfilm 13 ausgebildet. Die Sourceelektrode 14 und Ähnliches bestehen aus mehreren Metallen, beispielsweise aus Ni/Al und Ähnlichem. Si vom n-Typ aus mehreren Metallen, insbesondere mindestens ein Abschnitt in Kontakt zu dem Sourcebereich 8 vom n+-Typ und der Gateelektrode 12 in einem Fall einer Verunreinigungsdotierung vom n-Typ, besteht aus einem Metall, das SiC vom n-Typ auf Ohm'sche Weise kontaktiert. Außerdem besteht mindestens ein Abschnitt in Kontakt zu dem SiC vom p-Typ unter den Metallen, insbesondere in Kontakt zu der Verbindungsschicht 9 vom p-Typ, aus einem Metall, das einen Ohm'schen Kontakt zu dem SiC vom p-Typ aufweist. Die Sourceelektrode 14 ist auf dem Zwischenschicht-Isolierfilm 13 ausgebildet und gegenüber dem SiC-Abschnitt elektrisch isoliert. Die Sourceelektrode 14 ist jedoch mit dem Sourcebereich 8 vom n+-Typ und der Verbindungsschicht 9 vom p-Typ über ein Kontaktloch elektrisch verbunden, das in dem Zwischenschicht-Isolierfilm 13 ausgebildet ist.
  • Im Gegensatz dazu ist eine Drainelektrode 15, die mit dem Substrat 1 vom n+-Typ elektrisch verbunden ist, auf einer hinteren Fläche des Substrats 1 vom n+-Typ ausgebildet. Die obige Struktur bildet einen invertierten vertikalen MOSFET, der einen n-Kanaltyp und die Graben-Gatestruktur aufweist. Ein Zellenbereich 100 wird durch Anordnen von mehreren Zellen des oben beschriebenen vertikalen MOSFET ausgebildet.
  • Außerdem ist der Schutzringabschnitt 210 derart angeordnet, dass er den Zellenabschnitt 100 umgibt, in dem ein derartiger vertikaler MOSFET ausgebildet ist, wodurch eine Außenumfangsdurchbruchsspannungsstruktur ausgebildet wird. Der Schutzringabschnitt 210 wird durch mehrere ringförmige Schutzringe 211 vom p-Typ ausgebildet, und in dem Schutzringabschnitt 210 werden Verunreinigungen vom p-Typ durch Ionenimplantation in SiC vom n-Typ in dem JFET-Abschnitt 3 ausgebildet, so dass der Schutzringabschnitt 210 gleichzeitig mit der Elektrofeld-Blockierschicht 4 ausgebildet wird.
  • Der Verbindungsabschnitt 220 ist ein Bereich von dem Zellenabschnitt 100 bis zu dem Schutzringabschnitt 210, und der Verbindungsabschnitt 220 weist eine Schicht 221 vom p-Typ auf. Die Schicht 221 vom p-Typ wird gleichzeitig mit der Elektrofeld-Blockierschicht 4 und dem Schutzring 211 vom p-Typ durch beispielsweise Ionenimplantation von Verunreinigungen vom p-Typ in das SiC vom n-Typ , das den JFET-Abschnitt 3 bildet, in dem Verbindungsabschnitt 220 ausgebildet. In der vorliegenden Ausführungsform weist die Schicht 221 vom p-Typ eine Struktur auf, die mit einem oberen Ende einer jeweiligen Elektrofeld-Blockierschicht 4 verbunden und auf das Source-Potential fixiert ist.
  • Auch wenn es nicht gezeigt ist, ist in dem Schutzringabschnitt 210 eine Vertiefung ausgebildet, die den Sourcebereich 8 vom n+-Typ, den Basisbereich 7 vom p-Typ und die Stromverteilungsschicht 6 vom n-Typ durchdringt. Aus diesem Grund wird eine Mesa-Struktur derart ausgebildet, dass der Zellenabschnitt 100 und der Verbindungsabschnitt 220, in dem keine Konkavität ausgebildet ist, von dem Schutzringabschnitt 210 vorstehen. Wie es in 1 gezeigt ist, enthält der Verbindungsabschnitt 220 eine Gate-Anschlussfläche 230 und eine Source-Anschlussfläche 231. Auch wenn es nicht gezeigt ist, sind die Gate-Anschlussfläche 230 und die Source-Anschlussfläche 231 auf dem Zwischenschicht-Isolierfilm 13 ausgebildet. Die Gate-Anschlussfläche 230 ist mit der Gateelektrode 12 über ein Kontaktloch, das in dem Zwischenschicht-Isolierfilm 13 ausgebildet ist, oder eine Verdrahtungsschicht, die auf dem Zwischenschicht-Isolierfilm 13 ausgebildet ist, verbunden. Die Source-Anschlussfläche 231 ist mit der Sourceelektrode 14 verbunden. Über die Gate-Anschlussfläche 230 und die Source-Anschlussfläche 231 können die Gateelektrode 12 und die Sourceelektrode 14 jeweils auf ein gewünschtes elektrisches Potential gesteuert werden.
  • Die SiC-Halbleitervorrichtung, die die vertikalen MOSFETs aufweist, die wie oben beschrieben ausgebildet sind, wird beispielsweise durch Anlegen einer Gatespannung Vg von 20 V an die Gateelektrode 12 in einem Zustand, in dem eine Sourcespannung Vs gleich 0 V ist und eine Drainspannung Vd gleich 1 V bis 1,5 V ist, betrieben. Das heißt, wenn die Gatespannung Vg an den vertikalen MOSFET angelegt wird, wird der Kanalbereich an dem Abschnitt des Basisbereiches 7 vom p-Typ ausgebildet, der den Gategraben 10 kontaktiert, und es fließt ein elektrischer Strom zwischen dem Drain und der Source.
  • Gleichzeitig dienen der JFET-Abschnitt 3 und die Elektrofeld-Blockierschicht 4 als eine Sättigungsstrom-Unterdrückungsschicht, und es ist möglich, einen niedrigen Sättigungsstrom aufrechtzuerhalten, während ein niedriger Durchlasswiderstand durch Bereitstellen einer Sättigungsstrom-Unterdrückungswirkung erzielt wird. Da die Streifenabschnitte des JFET-Abschnittes 3 und der Elektrofeld-Blockierschicht 4 abwechselnd und wiederholt ausgebildet sind, wird der folgende Betrieb durchgeführt.
  • Wenn die Drainspannung Vd eine Spannung ist, die während eines normalen Betriebs angelegt wird, beispielsweise 1 bis 1,5 V, erstreckt sich zuerst eine Verarmungsschicht von einer Seite der Elektrofeld-Blockierschicht 4 zu dem JFET-Abschnitt 3, und eine Erstreckungsbreite der Verarmungsschicht ist kleiner als die Breite des Streifenabschnittes in dem JFET-Abschnitt 3. Sogar wenn sich die Verarmungsschicht in den JFET-Abschnitt 3 erstreckt, ist es somit möglich, einen Strompfad zu sichern. Da die Verunreinigungskonzentration vom n-Typ des JFET-Abschnittes 3 höher als diejenige der Driftschicht 2 vom n--Typ ist und der Strompfad mit einem niedrigen Widerstand ausgebildet werden kann, ist es möglich, einen niedrigen Durchlasswiderstand zu schaffen.
  • Wenn die Drainspannung Vd aufgrund eines Lastkurzschlusses oder Ähnlichem höher als die Spannung während des normalen Betriebs wird, erstreckt sich außerdem die Verarmungsschicht, die sich von der Seite der Elektrofeld-Blockierschicht 4 zu dem JFET-Abschnitt 3 erstreckt, jenseits der Breite des Streifenabschnittes des JFET-Abschnittes 3. Dann wird der JFET-Abschnitt 3 unmittelbar abgeklemmt, bevor die Stromverteilungsschicht 6 vom n-Typ abgeklemmt wird. Dann wird die Beziehung zwischen der Drainspannung Vd und der Breite der Verarmungsschicht auf der Grundlage der Breite des Streifenabschnittes des JFET-Abschnittes 3 und der Verunreinigungskonzentration vom n-Typ bestimmt. Aus diesem Grund werden die Breite des Streifenabschnittes und die Verunreinigungskonzentration vom n-Typ des JFET-Abschnittes 3 derart festgelegt, dass der JFET-Abschnitt 3 abgeklemmt wird, wenn die Spannung etwas höher als die Drainspannung Vd des normalen Betriebs wird. Als Ergebnis kann der JFET-Abschnitt 3 sogar bei einer niedrigen Drainspannung Vd abgeklemmt werden. Wenn die Drainspannung Vd höher als die Spannung des normalen Betriebs wird, wird auf diese Weise der JFET-Abschnitt 3 unmittelbar abgeklemmt. Es ist möglich, einen niedrigen Sättigungsstrom aufrechtzuerhalten und außerdem eine Toleranz der SiC-Halbleitervorrichtung bei einem Lastkurzschluss oder Ähnlichem zu verbessern.
  • Auf diese Weise dienen der JFET-Abschnitt 3 und die Elektrofeld-Blockierschicht 4 als eine Sättigungsstrom-Unterdrückungsschicht und üben eine Sättigungsstrom-Unterdrückungswirkung aus, wodurch eine SiC-Halbleitervorrichtung geschaffen wird, die sowohl einen niedrigen Durchlasswiderstand als auch einen niedrigen Sättigungsstrom erzielen kann.
  • Da die Verbindungsschicht 9 vom p-Typ in Bezug auf die Graben-Gatestruktur kreuzt, kann der Abstand bzw. das Intervall zwischen den Graben-Gatestrukturen unabhängig von der Verbindungsschicht 9 vom p-Typ festgelegt werden. Somit kann die Graben-Gatestruktur schmaler als in dem Fall einer Anordnung der Verbindungsschicht 9 vom p-Typ zwischen den Graben-Gatestrukturen gemacht werden. Außerdem kann der Abstand zwischen den Streifenabschnitten des JFET-Abschnittes 3 unabhängig von der Verbindungsschicht 9 vom p-Typ festgelegt werden. Aus diesem Grund ist es möglich, den JFET-Versatz kleiner festzulegen. Auf diese Weise kann der Ausbildungsbereich des Streifenabschnittes des JFET-Abschnittes 3, durch den der Strom fließt, erhöht werden, so dass die Strompfaddichte erhöht wird. Als Ergebnis kann der JFET-Widerstand verringert werden, und es kann der Durchlasswiderstand des vertikalen MOSFET verringert werden.
  • Durch Bereitstellen der Elektrofeld-Blockierschicht 4 derart, dass der JFET-Abschnitt 3 dazwischen angeordnet ist, werden der streifenförmige Abschnitt des JFET-Abschnittes 3 und die Elektrofeld-Blockierschicht 4 abwechselnd und wiederholt ausgebildet. Sogar wenn die Drainspannung Vd zu einer hohen Spannung wird, wird eine Ausdehnung der Verarmungsschicht, die sich von dem Boden zu der Driftschicht 2 vom n--Typ erstreckt, durch die Elektrofeld-Blockierschicht 4 unterdrückt. Dadurch ist es möglich, zu verhindern, dass sich die Verarmungsschicht in die Graben-Gatestruktur erstreckt. Daher kann eine Elektrofeld-Unterdrückungswirkung geschaffen werden, die das elektrische Feld, das auf dem Gateisolierfilm 11 ausgeübt wird, verringert, und es kann verhindert werden, dass der Gateisolierfilm 11 durchbricht. Daher ist es möglich, ein hochzuverlässiges Element mit einer hohen Durchbruchsspannungsfestigkeit zu erhalten. Da auf diese Weise verhindert werden kann, dass sich die Verarmungsschicht zu der Graben-Gatestruktur erstreckt, ist es möglich, die Verunreinigungskonzentration vom n-Typ der Driftschicht 2 vom n--Typ oder des JFET-Abschnittes 3 auf relativ hoch festzulegen. Somit ist es möglich, einen niedrigen Durchlasswiderstand zu erzielen.
  • Daher kann eine SiC-Halbleitervorrichtung geschaffen werden, die einen vertikalen MOSFET mit einem niedrigen Durchlasswiderstand und einer hohen Zuverlässigkeit aufweist.
  • Andererseits ist die SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ein normalerweise ausgeschaltetes Halbleiterelement, in dem kein Strom zwischen dem Drain und der Source fließt, da der Kanalbereich nicht ausgebildet ist, wenn die Gatespannung Vg nicht angelegt ist. Der JFET-Abschnitt 3 ist jedoch eine normalerweise eingeschaltete Vorrichtung, da dieser nicht abgeklemmt wird, bis die Drainspannung Vd höher als die Spannung des normalen Betriebs wird, auch wenn die Gatespannung Vg nicht angelegt wird.
  • Obwohl hier ein Beispiel der Dicke, der Tiefe und der Verunreinigungskonzentration einer jeweiligen Komponente des vertikalen MOSFET beschrieben wurden, sind dieses nur Beispiele, und es können andere Dicken, Tiefen und Verunreinigungskonzentrationen festgelegt werden, solange wie der obige Betrieb durchgeführt wird.
  • Die Breite des JFET-Abschnittes 3, das heißt die Abmessung in der Anordnungsrichtung, in der mehrere JFET-Abschnitte 3 angeordnet bzw. aufgereiht sind, kann beispielsweise derart festgelegt werden, dass eine Sättigungsstrom-Unterdrückungswirkung erhalten wird. Die Breite des JFET-Abschnittes 3, die die Sättigungsstrom-Unterdrückungswirkung schaffen kann, variiert in Abhängigkeit von der Verunreinigungskonzentration vom n-Typ des JFET-Abschnittes 3 und der Verunreinigungskonzentration vom p-Typ der Elektrofeld-Blockierschicht 4, aber die Sättigungsstrom-Unterdrückungswirkung kann beispielsweise innerhalb der Breite eines Bereiches von 0,2 bis 0,5 µm erhalten werden.
  • Außerdem kann die Breite der Elektrofeld-Blockierschicht 4, das heißt die Abmessung in der Anordnungsrichtung, in der mehrere Elektrofeld-Blockierschichten 4 angeordnet bzw. aufgereiht sind, unter Berücksichtigung des niedrigen Durchlasswiderstands und der Elektrofeld-Unterdrückungswirkung festgelegt werden. Wenn die Breite der Elektrofeld-Blockierschicht 4 erhöht wird, wird der Ausbildungsanteil des JFET-Abschnittes 3 relativ dazu verringert, was zu einer Erhöhung des JFET-Widerstands führt, so dass es vorteilhaft ist, die Breite zu verringern. Wenn die Breite zu klein ist, wird jedoch die Elektrofeld-Unterdrückungswirkung in einem Fall verringert, in dem sich die Verarmungsschicht von der Seitenfläche der Elektrofeld-Blockierschicht 4 in dem ausgeschalteten Zustand aufspreizt. Aus diesem Grund wird die Breite der Elektrofeld-Blockierschicht 4 unter Berücksichtigung der Realisierung eines niedrigen Durchlasswiderstands durch Verringern des JFET-Widerstands und der Elektrofeld-Unterdrückungswirkung festgelegt. Wenn beispielsweise die Breite in einem Bereich zwischen 0,3 und 0,8 µm liegt, wird ein niedriger Durchlasswiderstand erhalten, und es wird außerdem die Elektrofeld-Unterdrückungswirkung erzielt.
  • Im Folgenden wird ein Verfahren zum Herstellen der SiC-Halbleitervorrichtung, die den vertikalen MOSFET mit der invertierten n-Kanal-Graben-Gatestruktur gemäß der vorliegenden Ausführungsform enthält, mit Bezug auf die Querschnittsansichten der SiC-Halbleitervorrichtung während eines Herstellungsprozesses, die in den 4A bis 4H gezeigt sind, beschrieben.
  • In FIG. 4A gezeigter Prozess
  • Zunächst wird das Substrat 1 von n+-Typ als Halbleitersubstrat vorbereitet bzw. hergestellt. Dann wird eine Driftschicht 2 vom n--Typ aus SiC auf der Hauptfläche des Substrats 1 vom n+-Typ durch epitaxiales Wachsen unter Verwendung einer CVD-Vorrichtung (chemische Dampfabscheidung) (nicht gezeigt) ausgebildet. Alternativ wird ein sogenanntes Epitaxie-Substrat, in dem die Driftschicht 2 vom n--Typ im Voraus auf der Hauptfläche des Substrats 1 vom n+-Typ aufgewachsen ist, verwendet. Der JFET-Abschnitt 3 aus SiC wird auf die Driftschicht 2 vom n--Typ epitaxial wachsen gelassen.
  • Das epitaxiale Wachsen wird durch Einleiten eines Gases, das als ein Dotiermittel vom n-Typ dient, beispielsweise Stickstoff, zusätzlich zu Silan oder Propan, das ein Rohmaterialgas aus SiC ist, durchgeführt.
  • In FIG. 4B gezeigter Prozess
  • Nachdem eine Maske 16 auf der Oberfläche des JFET-Abschnittes 3 angeordnet wurde, wird die Maske 16 bemustert, um einen Bereich zu öffnen, in dem die Elektrofeld-Blockierschicht 4 auszubilden ist. Die Elektrofeld-Blockierschicht 4 wird durch Ionenimplantation von Verunreinigungen vom p-Typ ausgebildet. Danach wird die Maske 16 entfernt.
  • Hier wird die Elektrofeld-Blockierschicht 4 durch die Ionenimplantation ausgebildet. Alternativ kann die Elektrofeld-Blockierschicht 4 durch ein anderes Verfahren als die Ionenimplantation ausgebildet werden. Der JFET-Abschnitt 3 wird beispielsweise selektiv und anisotrop geätzt, um einen Vertiefungsabschnitt an einer Position auszubilden, die der Elektrofeld-Blockierschicht 4 entspricht, es wird eine Verunreinigungsschicht vom p-Typ epitaxial auf den Vertiefungsabschnitt wachsen gelassen, und dann wird die Verunreinigungsschicht vom p-Typ an einem Abschnitt abgeflacht, der über dem JFET-Abschnitt 3 angeordnet ist, um die Elektrofeld-Blockierschicht 4 auszubilden. Auf diese Weise kann die Elektrofeld-Blockierschicht 4 auch durch epitaxiales Wachsen ausgebildet werden. Wenn das SiC vom p-Typ epitaxial wachsen gelassen wird, kann ein Gas als ein Dotiermittel vom p-Typ, beispielsweise Trimethylaluminium (im Folgenden als TMA bezeichnet), zusätzlich zu dem Rohmaterialgas aus SiC eingeleitet werden.
  • In FIG. 4C gezeigter Prozess
  • Anschließend wächst das SiC vom n-Typ epitaxial auf dem JFET-Abschnitt 3 und der Elektrofeld-Blockierschicht 4, um die Stromverteilungsschicht 6 vom n-Typ auszubilden.
  • In FIG. 4D gezeigter Prozess
  • Ein Basisbereich 7 vom p-Typ und ein Sourcebereich 8 vom n+-Typ wachsen epitaxial auf der Stromverteilungsschicht 6 vom n-Typ unter Verwendung einer CVD-Vorrichtung (nicht gezeigt).
  • In FIG. 4E gezeigter Prozess
  • Eine Maske (nicht gezeigt), die eine Öffnung an einer Position aufweist, die der Verbindungsschicht 9 vom p-Typ entspricht, wird auf dem Sourcebereich 8 vom n+-Typ ausgebildet. Dann werden der Sourcebereich 8 vom n+-Typ, der Basisbereich 7 vom p-Typ und die Stromverteilungsschicht 6 vom n-Typ aufeinanderfolgend mittels eines anisotropen Ätzens wie beispielsweise RIE (Reaktives Ionenätzen) unter Verwendung der Maske entfernt, so dass ein tiefer Graben 9a ausgebildet wird, der den JFET-Abschnitt 3 und die Elektrofeld-Blockierschicht 4 erreicht. Dann wird die Maske entfernt.
  • In FIG. 4F gezeigter Prozess
  • Unter Verwendung einer CVD-Vorrichtung (nicht gezeigt) wächst SiC vom p-Typ epitaxial, um den tiefen Graben 9a zu füllen. Dann wird die Verbindungsschicht 9 vom p-Typ durch Übriglassen des SiC vom p-Typ nur in dem tiefen Graben 9a durch einen Zurückätzprozess ausgebildet.
  • In FIG. 4G gezeigter Prozess
  • Eine nicht gezeigte Maske wird auf dem Sourcebereich 4 vom n+-Typ und Ähnlichem ausgebildet, und dann wird ein Bereich der Maske, bei dem der Gategraben 10 auszubilden ist, geöffnet. Dann wird der Gategraben 10 mittels anisotropen Ätzens wie beispielsweise RIE unter Verwendung einer Maske ausgebildet.
  • Nachdem die Maske entfernt wurde, wird der Gateisolierfilm 11 beispielsweise mittels thermischer Oxidation ausgebildet, so dass der Gateisolierfilm 11 die Innenwandfläche des Gategrabens 10 und die Oberfläche des Sourcebereiches 8 vom n+-Typ bedeckt. Nachdem mit Verunreinigungen vom p-Typ oder Verunreinigungen vom n-Typ dotiertes Poly-Si abgeschieden wurde, wird das Poly-Si zurückgeätzt. Mindestens das Poly-Si verbleibt in dem Gategraben 10 und dadurch wird die Gateelektrode 12 ausgebildet. Dadurch wird die Graben-Gatestruktur vollendet.
  • Die anschließenden Schritte sind nicht gezeigt. Es werden jedoch die folgenden Schritte durchgeführt. Der Zwischenschicht-Isolierfilm 13, der beispielsweise aus einem Oxidfilm oder Ähnlichem besteht, wird ausgebildet, um die Oberflächen der Gateelektrode 12 und des Gateisolierfilms 11 zu bedecken. Außerdem wird ein Kontaktloch zum Freilegen des Sourcebereiches 8 vom n+-Typ und der Verbindungsschicht 9 vom p-Typ in dem Zwischenschicht-Isolierfilm 13 unter Verwendung einer Maske (nicht gezeigt) ausgebildet. Nachdem das Elektrodenmaterial, das beispielsweise durch eine gestapelte Struktur aus mehreren Metallen besteht, auf der Oberfläche des Zwischenschicht-Isolierfilms 13 ausgebildet wurde, wird die Sourceelektrode 14 durch Bemustern des Elektrodenmaterials ausgebildet. Außerdem wird die Drainelektrode 15 auf der hinteren Fläche des Substrats 1 vom n+-Typ ausgebildet. Auf diese Weise wird die SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform vollendet.
  • Wie es oben beschrieben wurde, werden in der SiC-Halbleitervorrichtung der vorliegenden Ausführungsform die Längsrichtung der Graben-Gatestruktur und die Längsrichtung des Streifenabschnittes des JFET-Abschnittes 3 und die Längsrichtung der Elektrofeld-Blockierschicht 4 auf dieselbe Richtung festgelegt. Andererseits kreuzt die Längsrichtung der Verbindungsschicht 9 vom p-Typ diese Richtungen. Mit einer derartigen Konfiguration kann der Abstand zwischen den Graben-Gatestrukturen unabhängig von der Verbindungsschicht 9 vom p-Typ bestimmt werden, und die Verbindungsschicht 9 vom p-Typ kann schmaler als in dem Fall gemacht werden, in dem die Verbindungsschicht 9 zwischen den Graben-Gatestrukturen angeordnet ist. Daher ist es möglich, die Dichte der Grabengates zu erhöhen, das heißt die Kanaldichte zu erhöhen, wodurch der Kanalwiderstand verringert wird.
  • Außerdem kann das Intervall bzw. der Abstand zwischen den JFET-Abschnitten 3 unabhängig von der Verbindungsschicht 9 vom p-Typ bestimmt werden. Aus diesem Grund ist es möglich, einen JFET-Versatz wesentlich kleiner festzulegen. Auf diese Weise kann der Ausbildungsbereich bzw. die Ausbildungsfläche des JFET-Abschnittes 3, durch den ein Strom fließt, erhöht werden, so dass die Strompfaddichte erhöht wird. Als Ergebnis kann der JFET-Widerstand verringert werden, und es kann der Durchlasswiderstand des vertikalen MOSFET verringert werden.
  • Zweite Ausführungsform
  • Im Folgenden wird eine zweite Ausführungsform beschrieben. In der vorliegenden Ausführungsform ist die Struktur des JFET-Abschnittes 3 und der Elektrofeld-Blockierschicht 4 im Vergleich zu der ersten Ausführungsform anders, und die übrigen Elemente sind dieselben wie in der ersten Ausführungsform. Es werden hier nur die sich unterscheidenden Teile beschrieben.
  • Wie es in den 5 und 6 gezeigt ist, bestehen der JFET-Abschnitt 3 und die Elektrofeld-Blockierschicht 4 in der vorliegenden Ausführungsform aus mehreren Schichten.
  • Der JFET-Abschnitt 3 dieser Ausführungsform ist insbesondere derart ausgebildet, dass eine Schicht 3b vom n+-Typ und eine Schicht 3c vom n-Typ in einem Graben 3a angeordnet sind, der derart ausgebildet ist, dass er die Elektrofeld-Blockierschicht 4 durchdringt. Die Schicht 3b vom n+-Typ weist eine Verunreinigungskonzentration vom n-Typ auf, die höher als diejenige der Driftschicht 2 vom n--Typ ist. Die Schicht 3c vom n-Typ weist eine niedrigere Verunreinigungskonzentration vom n-Typ als die Schicht 3b vom n+-Typ auf. Die Schicht 3b vom n+-Typ und die Schicht 3c vom n-Typ entsprechen einer ersten Schicht und einer zweiten Schicht. Die Schicht 3b vom n+-Typ ist derart ausgebildet, dass sie die Bodenfläche und die Seitenfläche des Grabens 3a bedeckt, und die Schicht 3c vom n-Typ bedeckt die Oberfläche der Schicht 3b vom n+-Typ und bettet den übrigen Teil, der nicht die Schicht 3b vom n+-Typ ist, in dem Graben 3a ein.
  • Der Graben 3a weist beispielsweise eine Breite, das heißt eine Abmessung in der Y-Richtung, von 0,25 µm und eine Tiefe von 1,5 µm auf. Auch wenn das Ausbildungsintervall der Gräben 3a, das heißt der Grabenversatz, unabhängig von dem Ausbildungsintervall der Graben-Gatestrukturen festgelegt werden kann, das heißt dem Zellenversatz, ist in dieser Ausführungsform ein Graben 3a in Bezug auf zwei Graben-Gatestrukturen angeordnet. In der vorliegenden Ausführungsform ist die Tiefe des Grabens 3a dieselbe wie die Dicke der Elektrofeld-Blockierschicht 4, so dass die Bodenfläche des JFET-Abschnittes 3 und die Bodenfläche der Elektrofeld-Blockierschicht 4 auf derselben Ebene angeordnet sind. Außerdem wird der Boden des Grabens 3a durch die Oberfläche der Driftschicht 2 vom n--Typ bereitgestellt. In der Schicht 3b vom n+-Typ beträgt die Verunreinigungskonzentration vom n-Typ beispielsweise 5,0 × 1017 bis 2,0 × 1018/cm3, und die Dicke beträgt 0,05 µm. In der Schicht 3c vom n-Typ beträgt die Verunreinigungskonzentration vom n-Typ beispielsweise 5,0 × 1015 bis 2,0 × 1016/cm3, und die Dicke beträgt 0,15 µm.
  • Außerdem enthält die Elektrofeld-Blockierschicht 4 der vorliegenden Ausführungsform eine Schicht 4a vom p--Typ und eine Schicht 4b vom p+-Typ, die unterschiedliche Verunreinigungen vom p-Typ aufweisen. Die Schicht 4a vom p--Typ entspricht einer unteren Schicht und ist in Kontakt zu der Driftschicht 2 vom n--Typ ausgebildet. Die Schicht 4b vom p+-Typ entspricht einer oberen Schicht und ist auf der Schicht 4a vom p--Typ ausgebildet, das heißt an einer Position, die von der Driftschicht 2 vom n--Typ entfernt angeordnet ist. Die Schicht 4a vom p--Typ weist beispielsweise eine Verunreinigungskonzentration vom p-Typ von 1,0 × 1016 bis 5,0 × 1016/cm3 und eine Dicke von 0,5 µm auf. Die Schicht 4b vom p+-Typ weist beispielsweise eine Verunreinigungskonzentration vom p-Typ von 3,0 × 1017 bis 1,0 × 1018/cm3 und eine Dicke von 1,0 µm auf. In der vorliegenden Ausführungsform weisen die Schicht 4a vom p--Typ und die Schicht 4b vom p+-Typ in der Tiefenrichtung eine konstante Verunreinigungskonzentration vom p-Typ auf. Wie es oben beschrieben wurde, ist außerdem in der vorliegenden Ausführungsform die Tiefe des Grabens 3a dieselbe wie die Dicke der Elektrofeld-Blockierschicht 4, so dass die Tiefe des Grabens 3a gleich 1,5 µm ist, was der Gesamtdicke aus den Dicken der Schicht 4a vom p--Typ und der Schicht 4b vom p+-Typ entspricht.
  • Außerdem ist eine Schicht 5 vom n+-Typ auf der Elektrofeld-Blockierschicht 4 und dem JFET-Abschnitt 3 ausgebildet. Die Schicht 5 vom n+-Typ ist zusammen mit der Schicht 3b vom n+-Typ ausgebildet, ist auf der Oberfläche der Schicht 4b vom p+-Typ ausgebildet und ist mit der Schicht 3b vom n+-Typ verbunden, die auf der benachbarten Oberfläche des benachbarten Grabens 3a ausgebildet ist. Die Schicht 5 vom n+-Typ weist dieselbe Verunreinigungskonzentration vom n-Typ und dieselbe Dicke wie die Schicht 3b vom n+-Typ auf. Auf der Grundlage der Ebenenorientierungsabhängigkeit des Kristallwachstums von SiC ist die Dicke der Schicht 5 vom n+-Typ dieselbe wie diejenige eines Abschnittes der Schicht 3b vom n+-Typ, der an dem Boden des Grabens 3a angeordnet ist, und in einigen Fällen kann sich die Dicke der Schicht 5 vom n+-Typ von derjenigen eines Abschnittes der Schicht 3b vom n+-Typ unterscheiden, der an der Seitenwand des Grabens 3a angeordnet ist.
  • Die Schicht 5 vom n+-Typ ist derart ausgebildet, dass sie den Graben 3a füllt. Aus diesem Grund kann zu dem Zeitpunkt des epitaxialen Wachsens, wenn die Schicht 3c vom n-Typ ausgebildet wird, die Schicht 3c vom n-Typ in dem Graben 3a durch einen Abschnitt ausgebildet werden, in dem die Schicht 5 vom n+-Typ nicht ausgebildet ist.
  • Die anderen Abschnitte als der JFET-Abschnitt 3, die Elektrofeld-Blockierschicht 4 und die Schicht 5 vom n+-Typ sind ähnlich wie diejenigen in der ersten Ausführungsform.
  • Die SiC-Halbleitervorrichtung, die die vertikalen MOSFETs aufweist, die wie oben beschrieben ausgebildet sind, wird beispielsweise durch Anlegen einer Gatespannung Vg von 20 V an die Gateelektrode 12 in einem Zustand betrieben, in dem eine Sourcespannung Vs gleich 0 V ist und eine Drainspannung Vd gleich 1 V bis 1,5 V ist. Das heißt, wenn die Gatespannung Vg an den vertikalen MOSFET angelegt ist, wird der Kanalbereich an dem Abschnitt des Basisbereiches 7 vom p-Typ ausgebildet, der den Gategraben 10 kontaktiert, und es fließt ein elektrischer Strom zwischen dem Drain und der Source.
  • Außerdem dienen der JFET-Abschnitt 3 und die Elektrofeld-Blockierschicht 4 in der Struktur dieser Ausführungsform als eine Sättigungsstrom-Unterdrückungsschicht, und es wird eine Struktur derart geschaffen, dass ein niedriger Sättigungsstrom aufrechterhalten wird, während ein niedriger Durchlasswiderstand mit einer Sättigungsstrom-Unterdrückungswirkung erzielt wird. Da die Hochkonzentrationsschicht 3b vom n+-Typ in dem Abschnitt des JFET-Abschnittes 3 angeordnet ist, der die Elektrofeld-Blockierschicht 4 kontaktiert, während der JFET-Abschnitt 3 und die Elektrofeld-Blockierschicht 4 abwechselnd und wiederholt ausgebildet sind, dient die Schicht 3b vom n+-Typ als eine Verarmungsschicht-Einstellschicht, und es wird der folgende Betrieb durchgeführt.
  • Wenn die Drainspannung Vd eine Spannung ist, die während eines normalen Betriebs mit beispielsweise 1 bis 1,5 V angelegt wird, erstreckt sich zuerst die Verarmungsschicht, die sich von der Elektrofeld-Blockierschicht 4 zu der Schicht 3b vom n+-Typ erstreckt, nur in einer Breite, die kleiner als die Dicke der Schicht 3b vom n+-Typ ist. Das heißt, die Schicht 3b vom n+-Typ dient als eine Schicht, die eine Erstreckung der Verarmungsschicht stoppt. Da es möglich ist, eine Ausdehnung der Verarmungsschicht in dem JFET-Abschnitt 3 zu unterdrücken und zu verhindern, dass der Strompfad schmal wird, ist es daher möglich, einen niedrigen Durchlasswiderstand zu erzielen.
  • Außerdem dient ein Abschnitt der Schicht 3b vom n+-Typ, bei dem sich die Verarmungsschicht nicht erstreckt, als ein Strompfad. Da die Schicht 3b vom n+-Typ eine hohe Verunreinigungskonzentration vom n-Typ und einen niedrigen Widerstand aufweist, dient die Schicht 3b vom n+-Typ als ein Strompfad, wodurch der Durchlasswiderstand weiter verringert wird.
  • Wenn die Drainspannung Vd aufgrund eines Lastkurzschlusses oder Ähnlichem höher als die Spannung eines normalen Betriebs wird, erstreckt sich die Verarmungsschicht, die sich von der Elektrofeld-Blockierschicht 4 zu der Schicht 3b vom n+-Typ erstreckt, jenseits der Dicke der Schicht 3b vom n+-Typ. Dann wird der JFET-Abschnitt 3 unmittelbar abgeklemmt, bevor die Stromverteilungsschicht 6 vom n-Typ abgeklemmt wird. Gleichzeitig wird die Beziehung zwischen der Drainspannung Vd und der Breite der Verarmungsschicht auf der Grundlage der Dicke der Schicht 3b vom n+-Typ und der Verunreinigungskonzentration vom n-Typ bestimmt. Aus diesem Grund wird durch Festlegen der Dicke der Schicht 3b vom n+-Typ und der Verunreinigungskonzentration vom n-Typ derart, dass der JFET-Abschnitt 3 abgeklemmt wird, wenn die Spannung etwas höher als die Drainspannung Vd eines normalen Betriebs wird, der JFET-Abschnitt 3 sogar bei einer niedrigen Drainspannung abgeklemmt. Wenn die Drainspannung Vd höher als die Spannung des normalen Betriebs wird, wird auf diese Weise der JFET-Abschnitt 3 unmittelbar abgeklemmt. Es ist möglich, den niedrigen Sättigungsstrom aufrechtzuerhalten und eine Toleranz der SiC-Halbleitervorrichtung gegenüber einem Lastkurzschluss oder Ähnlichem zu verbessern.
  • Auf diese Weise dienen der JFET-Abschnitt 3 und die Elektrofeld-Blockierschicht 4 als eine Sättigungsstrom-Unterdrückungsschicht und üben eine Sättigungsstrom-Unterdrückungswirkung aus, wodurch eine SiC-Halbleitervorrichtung geschaffen wird, die sowohl einen niedrigen Durchlasswiderstand als auch einen niedrigen Sättigungsstrom erzielen kann.
  • Außerdem wird die Elektrofeld-Blockierschicht 4 nicht vollständig durch die Schicht 4b vom p+-Typ ausgebildet, die eine hohe Verunreinigungskonzentration vom p-Typ aufweist, sondern enthält außerdem die Schicht 4a vom p-Typ, die eine niedrige Verunreinigungskonzentration vom p-Typ aufweist und an einem Abschnitt in Kontakt zu der Driftschicht 2 vom n-Typ angeordnet ist. Wenn die Elektrofeld-Blockierschicht 4 vollständig nur durch die Schicht 4b vom p+-Typ ausgebildet wäre, würde die Größe der Ausdehnung der Verarmungsschicht, die sich von der Elektrofeld-Blockierschicht 4 zu der Driftschicht 2 vom n--Typ erstreckt, groß. Außerdem würde sich die Verarmungsschicht in der Driftschicht 2 vom n--Typ nicht nur unterhalb der Elektrofeld-Blockierschicht 4, sondern auch unterhalb des JFET-Abschnittes 3 von der Grenzposition zwischen der Elektrofeld-Blockierschicht 4 und dem JFET-Abschnitt 3 erstrecken, so dass sie unterhalb des JFET-Abschnittes 3 eindringen würde. Das heißt, die Größe der Ausdehnung der zweidimensionalen Verarmungsschicht, die sich zweidimensional in der Driftschicht 2 vom n--Typ erstrecken, würde sich vergrößern. Aus diesem Grund besteht die Befürchtung, dass der Stromausgang des JFET-Abschnittes 3 verschmälert werden und sich der Durchlasswiderstand erhöhen könnte.
  • Wenn andererseits wie in dieser Ausführungsform der Abschnitt der Elektrofeld-Blockierschicht 4 in Kontakt zu der Driftschicht 2 vom n--Typ durch die Schicht 4a vom p--Typ ausgebildet wird, wird eine Elektrofeld-Absorptionswirkung zum Verringern der Größe der Ausdehnung der zweidimensionalen Verarmungsschicht in die Driftschicht 2 vom n--Typ erhalten, da die Verunreinigungskonzentration vom p-Typ der Schicht 4a vom p--Typ geringer ist. Dadurch wird eine Verschmälerung des Stromausgangs in dem JFET-Abschnitt 3 unterdrückt und es kann ein niedriger Durchlasswiderstand erhalten werden.
  • Andererseits ist die SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ein normalerweise ausgeschaltetes Halbleiterelement, in dem kein Strom zwischen dem Drain und der Source fließt, da der Kanalbereich nicht ausgebildet ist, wenn die Gatespannung Vg nicht angelegt ist. Der JFET-Abschnitt 3 ist jedoch eine normalerweise eingeschaltete Vorrichtung, da dieser nicht abgeklemmt wird, bis die Drainspannung Vd höher als die Spannung des normalen Betriebs wird, auch wenn die Gatespannung Vg nicht angelegt ist.
  • Obwohl hier ein Beispiel der Dicke, Tiefe und Verunreinigungskonzentration einer jeweiligen Komponente des vertikalen MOSFET beschrieben wurde, sind dieses nur Beispiele, und es können andere Dicken, Tiefen und Verunreinigungskonzentrationen festgelegt werden, solange wie der obige Betrieb durchgeführt wird.
  • Im Folgenden wird ein Verfahren zum Herstellen der SiC-Halbleitervorrichtung, die den vertikalen MOSFET mit der invertierten n-Kanal-Graben-Gatestruktur gemäß der vorliegenden Ausführungsform enthält, mit Bezug auf die Querschnittsansichten der SiC-Halbleitervorrichtung während eines Herstellungsprozesses, die in den 7A bis 7H gezeigt sind, beschrieben.
  • In FIG. 7A gezeigter Prozess
  • Zunächst wird das Substrat 1 vom n+-Typ als ein Halbleitersubstrat vorbereitet bzw. hergestellt. Dann wird eine Driftschicht 2 vom n--Typ aus SiC auf der Hauptfläche des Substrats 1 vom n+-Typ durch epitaxiales Wachsen unter Verwendung einer CVD-Vorrichtung (nicht gezeigt) ausgebildet. Alternativ wird ein sogenanntes Epitaxie-Substrat, in dem die Driftschicht 2 vom n--Typ im Voraus auf der Hauptfläche des Substrats 1 vom n+-Typ aufgewachsen ist, verwendet. Dann wird eine Elektrofeld-Blockierschicht 4 aus SiC auf der Driftschicht 2 vom n--Typ ausgebildet. Nach der Ausbildung der Schicht 4a vom p--Typ auf der Oberfläche der Driftschicht 2 vom n--Typ wird insbesondere anschließend die Schicht 4b vom p+-Typ auf der Schicht 4a vom p--Typ ausgebildet.
  • Epitaxiales Wachsen wird durch Einleiten eines Dotiermittels vom n-Typ oder eines Gases, das ein Dotiermittel vom p-Typ bereitstellt, zusätzlich zu dem SiC-Rohmaterialgas durchgeführt, aber es kann schwierig sein, anschließend das SiC vom p-Typ kontinuierlich auf das SiC vom n-Typ aufwachsen zu lassen. Aus diesem Grund können SiC vom n-Typ und SiC vom p-Typ durch separate CVD-Vorrichtungen epitaxial aufwachsen. Da die Schicht 4a vom p--Typ und die Schicht 4b vom p+-Typ denselben Leitungstyp aufweisen, können diese außerdem einfach und kontinuierlich nur beispielsweise durch Ändern der Menge des eingeleiteten TMA ausgebildet werden.
  • In FIG. 7B gezeigter Prozess
  • Eine Maske (nicht gezeigt), die eine Öffnung an einer Position aufweist, die dem JFET-Abschnitt 3 entspricht, wird auf der Elektrofeld-Blockierschicht 4 ausgebildet. Dann wird die Elektrofeld-Blockierschicht 4 mittels anisotropen Ätzens, wie beispielsweise RIE, unter Verwendung der Maske entfernt, um den Graben 3a auszubilden, und die Driftschicht 2 vom n--Typ wird an dem Boden des Grabens 3a freigelegt. Danach wird die Maske, die für das Ätzen verwendet wurde, entfernt.
  • In FIG. 7C gezeigter Prozess
  • Die Schicht 3b vom n+-Typ wird in dem Graben 3a ausgebildet, und die Schicht 5 vom n+-Typ wird gleichzeitig auf der Oberfläche der Elektrofeld-Blockierschicht 4 durch epitaxiales Wachsen unter Verwendung einer CVD-Vorrichtung (nicht gezeigt) ausgebildet.
  • In FIG. 7D gezeigter Prozess
  • Anschließend wird SiC vom n-Typ epitaxial auf die Schicht 3b vom n+-Typ und die Schicht 5 vom n+-Typ wachsen gelassen, wodurch die Schicht 3c vom n-Typ ausgebildet wird und gleichzeitig die Stromverteilungsschicht 6 vom n-Typ ausgebildet wird. Zu diesem Zeitpunkt weisen die Schicht 3b vom n+-Typ und die Schicht 5 vom n+-Typ, die Schicht 3c vom n-Typ und die Stromverteilungsschicht 6 vom n-Typ denselben Leitungstyp auf. Aus diesem Grund können in der CVD-Vorrichtung, die für das epitaxiale Wachsen der Schicht 3b vom n+-Typ und der Schicht 5 vom n+-Typ verwendet wird, die Schicht 3c vom n-Typ und die Stromverteilungsschicht 6 vom n-Typ kontinuierlich durch Ändern der Einleitungsmenge des Gases als einem Dotiermittel vom n-Typ epitaxial wachsen.
  • Danach werden in den Schritten, die in den 7E bis 7H gezeigt sind, dieselben Schritte wie die Schritte, die in den 4D bis 4G der ersten Ausführungsform gezeigt sind, durchgeführt, und danach werden die Ausbildungsschritte für den Zwischenschicht-Isolierfilm 13, die Sourceelektrode 14 und die Drainelektrode 15 durchgeführt.
  • Die SiC-Halbleitervorrichtung gemäß der vorliegenden Ausführungsform kann durch das oben beschriebene Herstellungsverfahren hergestellt werden. Wie es oben beschrieben wurde, werden zu diesem Zeitpunkt zusätzlich zu der Schicht 4a vom p--Typ und der Schicht 4b vom p+-Typ die Schicht 3b vom n+-Typ, die Schicht 5 vom n+-Typ, die Schicht 3c vom n-Typ und die Stromverteilungsschicht 6 vom n-Typ ausgebildet, nachdem die Driftschicht 2 vom n--Typ ausgebildet wurde und bevor der Basisbereich 7 vom p-Typ ausgebildet wird. Auch wenn mehrere Schichten auf diese Weise epitaxial wachsen, weist die Schicht 4b vom p+-Typ nach der Ausbildung der Schicht 4a vom p--Typ denselben Leitungstyp auf, und die Schicht 3b vom n+-Typ und die Schicht 5 vom n+-Typ sowie die Schicht 3c vom n-Typ und die Stromverteilungsschicht 6 vom n-Typ werden ebenfalls mit demselben Leitungstyp ausgebildet. Aus diesem Grund kann derselbe Leitungstyp auf einfache Weise und kontinuierlich in derselben CVD-Vorrichtung ausgebildet werden. Daher kann das epitaxiale Wachsen zum Ausbilden dieser Schichten zwei Mal vollendet werden, der Herstellungsprozess der SiC-Halbleitervorrichtung kann vereinfacht werden, und es können die Herstellungskosten verringert werden.
  • Dritte Ausführungsform
  • Im Folgenden wird eine dritte Ausführungsform beschrieben. In der vorliegenden Ausführungsform ist die Schicht 5 vom n+-Typ der zweiten Ausführungsform nicht enthalten, die Konfiguration der Verbindungsschicht 9 vom p-Typ ist anders, und die übrigen Konfigurationen ähneln denjenigen der zweiten Ausführungsform. Es werden nur die sich von der zweiten Ausführungsform unterscheidenden Teile beschrieben.
  • Wie es in 8 gezeigt ist, ist in der vorliegenden Ausführungsform die Schicht 5 vom n+-Typ, die in der SiC-Halbleitervorrichtung der ersten Ausführungsform vorhanden ist, nicht vorhanden, und die Stromverteilungsschicht 6 vom n-Typ ist direkt auf dem JFET-Abschnitt 3 und der Elektrofeld-Blockierschicht 4 ausgebildet.
  • Auf diese Weise kann eine Struktur erhalten werden, bei der die Schicht 5 vom n+-Typ nicht vorhanden ist. Hinsichtlich der Struktur, bei der die Schicht 5 vom n+-Typ nicht vorhanden ist, wird die Struktur durch Entfernen der Schicht 5 vom n+-Typ und der Schicht 3c vom n-Typ außerhalb des Grabens 3a, die gleichzeitig ausgebildet werden, wenn die Schicht 3b vom n+-Typ ausgebildet wird, in einem Abflachungsprozess wie beispielsweise einem CMP (chemisch-mechanisches Polieren) nach der Ausbildung der Schicht 3c vom n-Typ ausbildet. Da in diesem Fall die Ausbildung der Schicht 3c vom n-Typ und die Ausbildung der Stromverteilungsschicht 6 vom n-Typ unabhängig anstatt kontinuierlich durchgeführt werden, werden die Verunreinigungskonzentrationen vom n-Typ der Schicht 3c vom n-Typ und der Stromverteilungsschicht 6 vom n-Typ unabhängig gesteuert. Daher wird die Verunreinigungskonzentration vom n-Typ der Schicht 3c vom n-Typ auf eine optimale Konzentration für den JFET-Abschnitt 3 festgelegt, und die Verunreinigungskonzentration vom n-Typ der Stromverteilungsschicht 6 vom n-Typ wird beispielsweise auf eine höhere Konzentration festgelegt. Diese Einstellungen für eine geeignete Konzentration können auf einfache Weise durch eine Konzentrationssteuerung durchgeführt werden, und diese können einfach hergestellt werden.
  • Außerdem wird die Verbindungsschicht 9 vom p-Typ nur unterhalb des Basisbereiches 7 vom p-Typ ausgebildet. Dann wird eine Anschlussschicht 20 von der Oberfläche des Sourcebereiches 8 vom n+-Typ oberhalb des Basisbereiches 7 vom p-Typ ausgebildet, so dass die Anschlussschicht 20 vom p-Typ mit der Sourceelektrode 14 elektrisch verbunden wird. Wie es oben beschrieben wurde, wird die Verbindungsschicht 9 vom p-Typ nur unterhalb des Basisbereiches 7 vom p-Typ ausgebildet, und der Basisbereich 7 vom p-Typ, die Verbindungsschicht 9 vom p-Typ und die Elektrofeld-Blockierschicht 4 werden durch die Anschlussschicht 20 vom p-Typ mit dem Sourcepotential verbunden.
  • Die Verbindungsschicht 9 vom p-Typ kann durch Einbetten von SiC vom p-Typ in den tiefen Graben 9a nach der Ausbildung des tiefen Grabens 9a, wie es in der ersten Ausführungsform beschrieben wurde, ausgebildet werden. Alternativ kann die Schicht 9 auch durch Ionenimplantation ausgebildet werden. Wenn hier eine Ionenimplantation hinsichtlich SiC durchgeführt wird, benötigt eine Ionenimplantation mit einer weitreichenden bzw. langfristigen Ionenimplantation eine hochbeschleunigte Ionenimplantation, was nicht einfach ist. Aus diesem Grund ist es vorteilhaft, eine Struktur zu verwenden, bei der die Verbindungsschicht 9 vom p-Typ nur unterhalb des Basisbereiches 7 vom p-Typ wie in dieser Ausführungsform ausgebildet wird, da der Bereich bzw. die Strecke der Ionenimplantation verkürzt werden kann.
  • Das obere Oberflächenlayout der Anschlussschicht 20 vom p-Typ kann beliebig sein, und es kann eine beliebige Struktur verwendet werden, solange wie die Anschlussschicht 20 vom p-Typ mindestens den Basisbereich 7 vom p-Typ kontaktiert. In der vorliegenden Ausführungsform weist die Anschlussschicht 20 vom p-Typ ein punktartiges Layout auf, bei dem mehrere Anschlussschichten 20 vom p-Typ in der Längsrichtung der Graben-Gatestruktur angeordnet bzw. aufgereiht sind.
  • In dem Verfahren zum Herstellen der SiC-Halbleitervorrichtung, die die Struktur der vorliegenden Ausführungsform aufweist, wird die Verbindungsschicht 9 vom p-Typ ausgebildet, bevor der Basisbereich 7 vom p-Typ ausgebildet wird, und der Anschluss 20 vom p-Typ wird ausgebildet, nachdem der Sourcebereich 8 vom n+-Typ ausgebildet wurde. Die übrigen Merkmale ähneln denjenigen der ersten Ausführungsform. Für die Verbindungsschicht 9 vom p-Typ wird die Schicht 9 mittels eines Prozesses zum Ausbilden von SiC vom p-Typ, um den tiefen Graben 9a zu füllen, nach dem oben beschriebenen Ausbilden des tiefen Grabens 9a oder mittels eines Prozesses zur Ionenimplantation von Verunreinigungen vom p-Typ in die Stromverteilungsschicht 6 vom n-Typ ausgebildet. Auf ähnliche Weise wird für die Anschlussschicht 20 vom p-Typ die Schicht 20 mittels eines Prozesses zum Ausbilden eines Grabens in Bezug auf den Sourcebereich 8 vom n+-Typ und Ausbilden von SiC vom p-Typ, um den Graben zu füllen, oder mittels eines Prozesses zur Ionenimplantation von Verunreinigungen vom p-Typ in den Sourcebereich 8 vom n+-Typ ausgebildet. Die Verbindungsschicht 9 vom p-Typ und die Anschlussschicht 20 vom p-Typ werden durch Ionenimplantation ausgebildet, und somit können sich die Herstellungskosten erhöhen, aber die Prozessstabilität ist hoch und die Ausbeute kann verbessert werden.
  • Vierte Ausführungsform
  • Im Folgenden wird eine vierte Ausführungsform beschrieben. In dieser Ausführungsform ist die Positionsbeziehung zwischen der Elektrofeld-Blockierschicht 4 und der Graben-Gatestruktur in Bezug auf die ersten bis dritten Ausführungsformen spezifiziert, und die übrigen Merkmale ähneln denjenigen der ersten bis dritten Ausführungsformen. Es werden nur die Unterschiede zu den ersten bis dritten Ausführungsformen beschrieben. Auch wenn hier ein Fall gezeigt ist, bei dem diese Ausführungsform in Bezug auf die Struktur der ersten Ausführungsform verwendet wird, kann diese auch für die zweite und dritte Ausführungsform verwendet werden.
  • Wie es in 9 gezeigt ist, stimmen in dieser Ausführungsform der Versatz der Elektrofeld-Blockierschichten 4 und der Versatz der Graben-Gatestrukturen überein, und die Mittellinien, die in der Breitenrichtung durch die Mittelpositionen verlaufen, stimmen ebenfalls überein. Außerdem ist die Breite der Elektrofeld-Blockierschicht 4 gleich oder größer als die Breite des Gategrabens 10 in der Graben-Gatestruktur. Das heißt, die gesamte Breite der Graben-Gatestruktur ist auf der Elektrofeld-Blockierschicht 4 angeordnet, und die Breite der Graben-Gatestruktur ist gleich oder kleiner als die Breite der Elektrofeld-Blockierschicht 4. Somit wird die Graben-Gatestruktur von der Elektrofeld-Blockierschicht 4 bedeckt.
  • Der Versatz und die Breite der Elektrofeld-Blockierschicht 4 können beliebig unabhängig von dem Versatz und der Breite der Graben-Gatestruktur festgelegt werden. Alternativ variiert die Gate-Drain-Kapazität Cgd, das heißt die Kapazität zwischen der Gateelektrode 12 und der Drainelektrode 15, in Abhängigkeit von dem Layout der Elektrofeld-Blockierschicht 4.
  • Wenn die Drainspannung erhöht wird, bewirkt die Verarmungsschicht, die sich von der Elektrofeld-Blockierschicht 4 zu dem JFET-Abschnitt 3 erstreckt, dass sich die Breite des JFET-Abschnittes 3 im Wesentlichen verringert. Schließlich wird der JFET-Abschnitt 3 vollständig durch die Verarmungsschicht verarmt, die sich von der benachbarten Elektrofeld-Blockierschicht 4 aus erstreckt, und wird abgeklemmt. Zu diesem Zeitpunkt wird der Boden der Graben-Gatestruktur durch die Elektrofeld-Blockierschicht 4 und den verarmten Bereich verdeckt, und es wird eine Siebwirkung erzeugt. Je größer der verdeckte Bereich ist, umso kleiner ist die Gate-Drain-Kapazität Cgd.
  • Für einen Fall 1, der die Struktur gemäß der 10A aufweist, und einen Fall 2, der die Struktur gemäß der 10B aufweist, werden jeweils die Gate-Drain-Kapazitäten Cgd durch Ändern der Drainspannung Vd erhalten, und das Ergebnis ist in 11 gezeigt. 10A zeigt eine Struktur, bei der die Breite der Elektrofeld-Blockierschicht 4 gleich oder größer als die Breite der Graben-Gatestruktur ist, und der Versatz und die Mittellinie, die durch die Mittelposition in der Breitenrichtung der Graben-Gatestruktur verläuft, sind jeweils dieselben wie der Versatz und die Mittellinie der Elektrofeld-Blockierschicht 4. Wenn in diesem Fall von der Drainelektrode 15 aus betrachtet wird, verdeckt die Elektrofeld-Blockierschicht 4 die Graben-Gatestruktur vollständig. In 10B ist der Versatz der Graben-Gatestruktur derselbe wie der Versatz der Elektrofeld-Blockierschicht 4, aber die Mittellinie, die durch die Mittelposition in der Breitenrichtung der Graben-Gatestruktur verläuft, ist um einen halben Versatz gegenüber der Mittellinie der Elektrofeld-Blockierschicht 4 verschoben, und die Breite der Elektrofeld-Blockierschicht 4 ist dieselbe wie in 10A. Wenn in diesem Fall von der Drainelektrode 15 aus betrachtet wird, ist der Boden der Graben-Gatestruktur zwischen den Elektrofeld-Blockierschichten 4 angeordnet, und die Graben-Gatestruktur wird durch die Elektrofeld-Blockierschicht 4 nicht verdeckt. In den Fällen I und II ist die Breite der Elektrofeld-Blockierschicht 4 gleich 0,6 µm, die Breite der Graben-Gatestruktur ist gleich 0,6 µm, und der Versatz der Elektrofeld-Blockierschicht 4 und der Versatz der Graben-Gatestruktur sind jeweils 1,1 µm.
  • Wie es aus 11 ersichtlich ist, verringert sich die Gate-Drain-Kapazität Cgd, wenn sich die Drainspannung Vd erhöht, und wenn der JFET-Abschnitt 3 abgeklemmt wird, verringert sich die Gate-Drain-Kapazität Cgd weiter auf im Wesentlichen einen konstanten Wert. Die Gate-Drain-Kapazität Cgd in dem Fall I ist jedoch im Allgemeinen niedriger als in dem Fall II. Somit kann die Gate-Drain-Kapazität Cgd durch Erhöhen der Siebwirkung durch Verdecken des Bodens der Graben-Gatestruktur durch die Elektrofeld-Blockierschicht 4 verringert werden.
  • Wie es oben beschrieben wurde, stimmen in der vorliegenden Ausführungsform der Versatz und die Mittellinienposition der Elektrofeld-Blockierschicht 4 mit dem Versatz und der Mittellinienposition der Graben-Gatestruktur überein, und die Breite der Elektrofeld-Blockierschicht 4 ist gleich oder größer als die Breite des Gategrabens 10 in der Graben-Gatestruktur. Dadurch kann die Siebwirkung verbessert werden, und es kann die Gate-Drain-Kapazität Cgd verringert werden. Die Verringerung der Gate-Drain-Kapazität Cgd kann die Lade-/Entladeprozesszeit für das Gate verkürzen, wodurch die Schaltgeschwindigkeit des MOSFET verbessert wird.
  • Hier stimmt die Mittellinie der Elektrofeld-Blockierschicht 4 in der Breitenrichtung mit der Mittellinie der Graben-Gatestruktur in der Breitenrichtung überein. Alternativ ist es nicht immer notwendig, dass diese übereinstimmen, solange wie der Boden der Graben-Gatestruktur durch die Elektrofeld-Blockierschicht 4 aus Sicht von der Drainelektrode 15 aus verdeckt wird. Das heißt, eine Struktur, bei der die gesamte Breite der Graben-Gatestruktur auf der Elektrofeld-Blockierschicht 4 angeordnet ist, mit anderen Worten, eine Struktur, bei der jeder Teil der Graben-Gatestruktur projiziert auf eine Ebene aus Sicht der Drainelektrode 15 mit einem jeweiligen Teil der Elektrofeld-Blockierschicht 4 projiziert auf dieselbe Ebene aus Sicht der Drainelektrode 15 umgeben ist.
  • Weitere Ausführungsformen
  • Obwohl die vorliegende Erfindung auf den oben beschriebenen Ausführungsformen basiert, ist die vorliegende Erfindung nicht auf derartige Ausführungsformen beschränkt, sondern enthält verschiedene Änderungen und Modifikationen innerhalb des Äquivalenzbereiches. Zusätzlich zu verschiedenen Kombinationen und Formen sind weitere andere Kombinationen und Formen einschließlich nur einem Element, oder mehr oder weniger als diese Elemente ebenfalls innerhalb des Bereiches der vorliegenden Erfindung möglich.
  • (1) In jeder der obigen Ausführungsformen kann die Breite des Streifenabschnitts jedes JFET-Abschnittes 3 beispielsweise nicht konstant sein. Der Streifenabschnitt jedes JFET-Abschnittes 3 kann beispielsweise eine geneigte bzw. Kegelgestalt in einem Querschnitt aufweisen, so dass dessen Breite sich graduell in Richtung der Drainelektrode 15 verringert.
  • (2) In den zweiten und dritten Ausführungsformen kann der JFET-Abschnitt 3 tiefer als die Elektrofeld-Blockierschicht 4 strukturiert sein.
  • In der ersten Ausführungsform kann der JFET-Abschnitt 3 mittels der Ionenimplantation oder durch Einbetten des SiC vom n-Typ nach der Ausbildung des Grabens ausgebildet werden, nachdem die Elektrofeld-Blockierschicht 4 ausgebildet wurde. Bei einem derartigen Herstellungsverfahren kann der JFET-Abschnitt 3 auf dieselbe Tiefe wie die Elektrofeld-Blockierschicht 4 festgelegt werden. Alternativ ist es vorteilhaft, wenn der JFET-Abschnitt 3 tiefer als die Elektrofeld-Blockierschicht 4 ist.
  • Wenn wie oben beschrieben der JFET-Abschnitt 3 tiefer als die Elektrofeld-Blockierschicht 4 ist, ist es möglich, die Ausdehnungsgröße der zweidimensionalen Verarmungsschicht, die sich zweidimensional von der Elektrofeld-Blockierschicht 4 zu der Driftschicht 2 vom n--Typ erstreckt, zu verringern. Das heißt, es ist möglich, weiter zu verhindern, dass die Verarmungsschicht, die sich von der Elektrofeld-Blockierschicht 4 in die Driftschicht 2 vom n--Typ erstreckt, unter den JFET-Abschnitt 3 eindringt. Aus diesem Grund ist es möglich, eine Verschmälerung des Stromausgangs in dem JFET-Abschnitt 3 zu unterdrücken und den Durchlasswiderstand zu verringern.
  • (3) Außerdem sind die verschiedenen Dimensionen bzw. Abmessungen wie beispielsweise der Verunreinigungskonzentration, der Dicke, der Breite und Ähnlichem jedes Teils, das die SiC-Halbleitervorrichtung ausbildet, die in den obigen Ausführungsformen beschrieben wurde, nur Beispiele.
  • In jeder der obigen Ausführungsformen kann die Elektrofeld-Blockierschicht 4 beispielsweise einen Konzentrationsgradienten aufweisen, so dass die Verunreinigungskonzentration vom p-Typ auf der Seite der Driftschicht vom n--Typ niedriger als auf der entgegengesetzten Seite ist. In den Strukturen der zweiten und dritten Ausführungsformen kann die Verunreinigungskonzentration vom p-Typ der Schicht 4a vom n--Typ in der Elektrofeld-Blockierschicht 4 beispielsweise einen Gradienten aufweisen. Insbesondere wird die Verunreinigungskonzentration vom p-Typ der Schicht 4a vom p--Typ graduell von der unteren Seite zu der oberen Seite erhöht, das heißt, wenn sich der Abstand zu der Seite der Driftschicht 2 vom n--Typ erhöht, und wird auf dieselbe Konzentration wie die Schicht 4b vom p+-Typ erhöht. Wenn bei einer derartigen Struktur die Schicht 4a vom p--Typ ausgebildet wird, wird die Einleitungsmenge des Gases, das als das Dotiermittel vom p-Typ dient, graduell erhöht, und wird schließlich auf die Einleitungsmenge erhöht, mit der die Schicht 4b vom p+-Typ ausgebildet wird.
  • In der oben beschriebenen Ausführungsform wurde ein vertikaler MOSFET vom n-Kanal-Typ als ein Beispiel beschrieben, bei dem der erste Leitungstyp der n-Typ ist und der zweite Leitungstyp der p-Typ ist. Alternativ kann der Leitungstyp eines jeweiligen Elementes umgekehrt sein, so dass ein vertikaler MOSFET vom p-Kanal-Typ ausgebildet wird. In der obigen Beschreibung ist der vertikale MOSFET ein Beispiel der Halbleitervorrichtung. Alternativ kann die vorliegende Erfindung für einen IGBT verwendet werden, der eine ähnliche Struktur wie die Halbleitervorrichtung aufweist. In dem Fall eines IGBT vom n-Kanal-Typ wird nur der Leitungstyp des Substrats 1 vom n+-Typ von dem n-Typ in den p-Typ gegenüber den oben beschriebenen Ausführungsformen geändert, und die übrigen Strukturen und Herstellungsverfahren sind dieselben wie in den oben beschriebenen Ausführungsformen.
  • (5) In den obigen Ausführungsformen ist die SiC-Halbleitervorrichtung als ein Beispiel der Halbleitervorrichtung beschrieben. Alternativ kann die vorliegende Erfindung für eine Halbleitervorrichtung verwendet werden, die Si verwendet, und die oben beschriebenen Ausführungsformen können für andere Halbleitervorrichtungen mit breiter Bandlücke verwendet werden, beispielsweise eine Halbleitervorrichtung, die GaN, Diamant, AIN oder Ähnliches verwendet.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
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    • JP 2018074816 [0001]
    • JP 2016066780 A [0004]

Claims (17)

  1. Halbleitervorrichtung, die ein Halbleiterelement vom Inversionstyp aufweist, wobei das Halbleiterelement enthält: ein Substrat (1), das einen ersten Leitungstyp oder einen zweiten Leitungstyp aufweist und aus einem Halbleiter besteht; eine Driftschicht (2), die auf dem Substrat angeordnet ist und aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration aufweist, die niedriger als diejenige des Substrats ist; eine Sättigungsstrom-Unterdrückungsschicht (3, 4), die auf der Driftschicht angeordnet ist und enthält: mehrere Elektrofeld-Blockierschichten (4) aus einem Halbleiter des zweiten Leitungstyps, die in einem Streifenmuster entlang einer Richtung einer Längsrichtung angeordnet sind; und einen JFET-Abschnitt (3) aus einem Halbleiter des ersten Leitungstyps, der mehrere Abschnitte enthält, die in einem Streifenmuster und abwechselnd mit der Elektrofeld-Blockierschicht angeordnet sind; eine Stromverteilungsschicht (6) aus einem Halbleiter des ersten Leitungstyps mit einer Verunreinigungskonzentration des ersten Leitungstyps, die höher als diejenige der Driftschicht ist, die auf der Sättigungsstrom-Unterdrückungsschicht angeordnet ist; einen Basisbereich (7), der aus einem Halbleiter des zweiten Leitungstyps besteht und auf der Stromverteilungsschicht angeordnet ist; einen Sourcebereich (8), der aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration vom ersten Leitungstyp aufweist, die höher als diejenige der Driftschicht ist, und der auf dem Basisbereich angeordnet ist; eine Verbindungsschicht (9), die den ersten Leitungstyp aufweist, sich in einer anderen Richtung erstreckt, die die eine Richtung kreuzt, und den Basisbereich und die Elektrofeld-Blockierschicht verbindet; mehrere Graben-Gatestrukturen, die einen Gategraben (10), der von einer Oberfläche des Sourcebereichs tiefer als der Basisbereich angeordnet ist; einen Gateisolierfilm (11), der eine Innenwand des Gategrabens bedeckt; und eine Gateelektrode (12), die auf dem Gateisolierfilm angeordnet ist, enthalten und die in einem Streifenmuster entlang der einen Richtung als der Längsrichtung angeordnet sind; einen Zwischenschicht-Isolierfilm (13), der die Gateelektrode und den Gateisolierfilm bedeckt und ein Kontaktloch enthält; eine Sourceelektrode (14), die über das Kontaktloch elektrisch mit dem Sourcebereich verbunden ist; und eine Drainelektrode (15), die auf einer hinteren Fläche des Substrats angeordnet ist, wobei ein Kanalbereich in einem Abschnitt des Basisbereiches in Kontakt zu einer jeweiligen Graben-Gatestruktur durch Anlegen einer Gatespannung an die Gateelektrode und Anlegen einer normalen Betriebsspannung als einer Drainspannung an die Drainelektrode geschaffen wird; und ein Strom zwischen der Sourceelektrode und der Drainelektrode durch den Sourcebereich und den JFET-Abschnitt fließt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Verbindungsschicht in einem tiefen Graben (9a) angeordnet ist, der den Basisbereich und die Stromverteilungsschicht von einer Oberfläche des Sourcebereiches durchdringt und die Elektrofeld-Blockierschicht erreicht; und die Verbindungsschicht den Basisbereich und die Elektrofeld-Blockierschicht verbindet und mit der Sourceelektrode verbunden ist.
  3. Halbleitervorrichtung nach Anspruch 1, die außerdem aufweist: eine Anschlussschicht (20), die den zweiten Leitungstyp aufweist, von der Oberfläche des Sourcebereichs aus angeordnet ist und den Basisbereich erreicht, an einer Position angeordnet ist, die der Verbindungsschicht entspricht, und mit der Sourceelektrode verbunden ist, wobei die Verbindungsschicht über den Basisbereich und die Anschlussschicht mit der Sourceelektrode verbunden ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei der JFET-Abschnitt außerdem enthält: einen Graben (3a), der die Elektrofeld-Blockierschicht durchdringt und einen Boden aufweist, der die Driftschicht freilegt; eine erste Schicht (3b), die auf dem Boden und einer Seitenwand des Grabens angeordnet ist und eine Verunreinigungskonzentration vom ersten Leitungstyp aufweist, die höher als diejenige der Driftschicht ist; und eine zweite Schicht (3c), die auf der ersten Schicht angeordnet ist und eine Verunreinigungskonzentration vom ersten Leitungstyp aufweist, die niedriger als diejenige der ersten Schicht ist, wobei die erste Schicht und die zweite Schicht in dem Graben angeordnet sind; und ein Kanalbereich in einem Abschnitt des Basisbereiches in Kontakt zu einer jeweiligen Graben-Gatestruktur durch Anlegen einer Gatespannung an die Gateelektrode und Anlegen einer normalen Betriebsspannung als einer Drainspannung an die Drainelektrode geschaffen wird; und ein Strom zwischen der Sourceelektrode und der Drainelektrode durch den Sourcebereich und den JFET-Abschnitt fließt.
  5. Halbleitervorrichtung nach Anspruch 4, wobei die erste Schicht eine Ausdehnungsgröße einer Verarmungsschicht verringert, die sich von der Elektrofeld-Blockierschicht zu der zweiten Schicht erstreckt, wenn die normale Betriebsspannung als die Drainspannung angelegt ist, und verhindert, dass ein Strom durch den JFET-Abschnitt fließt; und die erste Schicht eine Verarmungsschicht bereitstellt, die den JFET-Abschnitt durch die Verarmungsschicht abklemmt, wenn eine Spannung, die höher als die normale Betriebsspannung ist, als die Drainspannung angelegt ist.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei die Elektrofeld-Blockierschicht eine untere Schicht (4a), die in Kontakt zu der Driftschicht angeordnet ist, und eine obere Schicht (4b) enthält, die auf der unteren Schicht angeordnet ist und eine Verunreinigungskonzentration vom zweiten Leitungstyp aufweist, die höher als diejenige der unteren Schicht ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die Verbindungsschicht mehrere Abschnitte enthält, die in einem Streifenmuster entlang der einen Richtung angeordnet sind; jeder Abschnitt eine Breite in einem Bereich zwischen 0,4 µm und 1,0 µm aufweist; und die Breite gleich oder kleiner als 1/30 eines Abstands zwischen den Abschnitten der Verbindungsschicht ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei der Abstand zwischen den Abschnitten der Verbindungsschicht in einem Bereich zwischen 30 µm und 100 µm liegt.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei ein Zellenversatz, der als ein Intervall zwischen den Graben-Gatestrukturen definiert ist, in einem Bereich zwischen 0,6 µm und 2,0 µm liegt.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, wobei der JFET-Abschnitt eine Abmessung in einer Anordnungsrichtung aufweist, in der die Abschnitte des JFET-Abschnittes angeordnet sind; und die Abmessung in einem Bereich zwischen 0,6 µm und 2,0 µm liegt.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, wobei ein Versatz der Elektrofeld-Blockierschicht gleich einem Versatz der Graben-Gatestruktur ist; eine Breite der Elektrofeld-Blockierschicht gleich oder größer als eine Breite der Graben-Gatestruktur ist; und die gesamte Graben-Gatestruktur in einer Breitenrichtung oberhalb der Elektrofeld-Blockierschicht angeordnet ist.
  12. Verfahren zum Herstellen einer Halbleitervorrichtung, die ein Halbleiterelement vom Inversionstyp enthält, wobei das Verfahren aufweist: Vorbereiten eines Substrats (1), das aus einem Halbleiter besteht, der einen ersten Leitungstyp oder einen zweiten Leitungstyp aufweist; Ausbilden einer Driftschicht (2), die aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration aufweist, die niedriger als diejenige des Substrats ist, auf dem Substrat; Ausbilden einer Sättigungsstrom-Unterdrückungsschicht (3, 4), die enthält: mehrere Elektrofeld-Blockierschichten (4), die aus einem Halbleiter bestehen, der den zweiten Leitungstyp aufweist, und in einem Streifenmuster entlang einer Richtung einer Längsrichtung angeordnet sind; und einen JFET-Abschnitt (3), der aus einem Halbleiter des ersten Leitungstyps besteht und mehrere Abschnitte enthält, die in einem Streifenmuster und abwechselnd mit der Elektrofeld-Blockierschicht angeordnet sind, auf der Driftschicht; Ausbilden einer Stromverteilungsschicht (6), die aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration vom ersten Leitungstyp aufweist, die höher als diejenige der Driftschicht ist, auf der Sättigungsstrom-Unterdrückungsschicht; Ausbilden eines Basisbereiches (7), der aus einem Halbleiter besteht, der den zweiten Leitungstyp aufweist, auf der Stromverteilungsschicht; Ausbilden eines Sourcebereiches (8), der aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration vom ersten Leitungstyp aufweist, die höher als diejenige der Driftschicht ist, auf dem Basisbereich; Ausbilden eines tiefen Grabens (9a), der den Basisbereich und die Stromverteilungsschicht von einer Oberfläche des Sourcebereichs aus durchdringt, die Elektrofeld-Blockierschicht erreicht und eine Längsrichtung aufweist, die die eine Richtung kreuzt; Ausbilden einer Verbindungsschicht (9), die den zweiten Leitungstyp aufweist und den Basisbereich und die Elektrofeld-Blockierschicht verbindet, in dem tiefen Graben; Ausbilden von mehreren Graben-Gatestrukturen durch Ausbilden von mehreren Gategräben (10), die tiefer als der Basisbereich von einer Oberfläche des Sourcebereiches und der Verbindungsschicht sind, in einem Streifenmuster entlang der einen Richtung als der Längsrichtung, durch anschließendes Ausbilden eines Gateisolierfilms (11) auf einer Innenwand eines jeweiligen Gategrabens und durch Ausbilden einer Gateelektrode (12) auf dem Gateisolierfilm; Ausbilden einer Sourceelektrode (14), die mit dem Sourcebereich elektrisch verbunden ist; und Ausbilden einer Drainelektrode (15) auf einer hinteren Fläche des Substrats.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 12, wobei das Ausbilden der Sättigungsstrom-Unterdrückungsschicht enthält: Ausbilden einer ersten Schicht (3b), die eine Verunreinigungskonzentration vom ersten Leitungstyp aufweist, die höher als diejenige der Driftschicht ist, auf einem Boden und einer Seitenwand eines Grabens (3a), der in der Elektrofeld-Blockierschicht ausgebildet ist; und Ausbilden einer zweiten Schicht (3c), die eine Verunreinigungskonzentration vom ersten Leitungstyp aufweist, die niedriger als diejenige der ersten Schicht ist, auf der ersten Schicht, wobei die erste Schicht und die zweite Schicht den JFET-Abschnitt bereitstellen.
  14. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 13, wobei das Ausbilden der Sättigungsstrom-Unterdrückungsschicht außerdem enthält: epitaxiales Wachsen einer unteren Schicht (4a) in Kontakt zu der Driftschicht; und epitaxiales Wachsen einer oberen Schicht (4b), die eine Verunreinigungskonzentration vom zweiten Leitungstyp aufweist, die höher als diejenige der unteren Schicht ist, auf der unteren Schicht, wobei die untere Schicht und die obere Schicht die Elektrofeld-Blockierschicht bereitstellen.
  15. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 13 oder 14, wobei das Ausbilden des JFET-Abschnittes bei dem Ausbilden der Sättigungsstrom-Unterdrückungsschicht und das Ausbilden der Stromverteilungsschicht kontinuierlich durchgeführt werden; die erste Schicht und die zweite Schicht aufeinanderfolgend epitaxial aufgewachsen werden; und die Stromverteilungsschicht gleichzeitig mit einem epitaxialen Wachsen der zweiten Schicht epitaxial wächst.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung, die ein Halbleiterelement vom Inversionstyp enthält, wobei das Verfahren aufweist: Vorbereiten eines Substrats (1), das aus einem Halbleiter besteht, der einen ersten Leitungstyp oder einen zweiten Leitungstyp aufweist; Ausbilden einer Driftschicht (2), die aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration aufweist, die niedriger als diejenige des Substrats ist, auf dem Substrat; Ausbilden einer Sättigungsstrom-Unterdrückungsschicht (3, 4), die enthält: mehrere Elektrofeld-Blockierschichten (4), die aus einem Halbleiter bestehen, der den zweiten Leitungstyp aufweist, und in einem Streifenmuster entlang einer Richtung einer Längsrichtung angeordnet sind; und einen JFET-Abschnitt (3), der aus einem Halbleiter besteht, der den ersten Leitungstyp aufweist, und mehrere Abschnitte enthält, die in einem Streifenmuster und abwechselnd mit der Elektrofeld-Blockierschicht angeordnet sind, auf der Driftschicht; Ausbilden einer Stromverteilungsschicht (6), die aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration vom ersten Leitungstyp aufweist, die höher als diejenige der Driftschicht ist, auf der Sättigungsstrom-Unterdrückungsschicht; Ausbilden einer Verbindungsschicht (9), die den zweiten Leitungstyp aufweist, sich in einer anderen Richtung erstreckt, die die eine Richtung kreuzt, und die Elektrofeld-Blockierschicht erreicht, durch die Ionenimplantation der Verunreinigung vom zweiten Leitungstyp in die Stromverteilungsschicht; Ausbilden eines Basisbereiches (7), der aus einem Halbleiter besteht, der den zweiten Leitungstyp aufweist, auf der Stromverteilungsschicht und der Verbindungsschicht; Ausbilden eines Sourcebereiches (8), der aus einem Halbleiter besteht, der den ersten Leitungstyp mit einer Verunreinigungskonzentration vom ersten Leitungstyp aufweist, die höher als diejenige der Driftschicht ist, auf dem Basisbereich; Ausbilden einer Anschlussschicht (20), die den zweiten Leitungstyp aufweist und den Basisbereich erreicht, durch die Ionenimplantation der Verunreinigungen vom zweiten Leitungstyp in den Sourcebereich; Ausbilden von mehreren Graben-Gatestrukturen durch Ausbilden von mehreren Gategräben (10), die tiefer als der Basisbereich von einer Oberfläche des Sourcebereiches und der Verbindungsschicht sind, in einem Streifenmuster entlang der einen Richtung als der Längsrichtung, durch anschließendes Ausbilden eines Gateisolierfilms (11) auf einer Innenwand eines jeweiligen Gategrabens und durch Ausbilden einer Gateelektrode (12) auf dem Gateisolierfilm; Ausbilden einer Sourceelektrode (14), die mit dem Sourcebereich elektrisch verbunden ist; und Ausbilden einer Drainelektrode (15) auf einer hinteren Fläche des Substrats.
  17. Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 12 bis 16, wobei bei dem Ausbilden der Graben-Gatestrukturen ein Versatz der Graben-Gatestrukturen auf gleich einem Versatz der Elektrofeld-Blockierschicht festgelegt wird und eine Breite einer jeweiligen Graben-Gatestruktur auf gleich oder kleiner als eine Breite der Elektrofeld-Blockierschicht festgelegt wird; und die gesamte Graben-Gatestruktur in einer Breitenrichtung oberhalb der Elektrofeld-Blockierschicht angeordnet ist.
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