DE102012000958A1 - Leistungs-Graben-MOSFET mit verringertem EIN-Widerstand - Google Patents

Leistungs-Graben-MOSFET mit verringertem EIN-Widerstand Download PDF

Info

Publication number
DE102012000958A1
DE102012000958A1 DE102012000958A DE102012000958A DE102012000958A1 DE 102012000958 A1 DE102012000958 A1 DE 102012000958A1 DE 102012000958 A DE102012000958 A DE 102012000958A DE 102012000958 A DE102012000958 A DE 102012000958A DE 102012000958 A1 DE102012000958 A1 DE 102012000958A1
Authority
DE
Germany
Prior art keywords
shield
gate
trench
dielectric material
active trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102012000958A
Other languages
English (en)
Inventor
Christopher L. Rexer
Ritu Sodhi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE102012000958A1 publication Critical patent/DE102012000958A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo

Abstract

Eine Halbleitervorrichtung umfasst eine Driftregion, eine Wannenregion, die sich über der Driftregion erstreckt, einen aktiven Graben mit Seitenwänden und einem Boden, wobei der aktive Graben sich durch die Wannenregion und in die Driftregion erstrecd des Bodens mit dielektrischem Material verkleidet hat. Die Vorrichtung umfasst ferner eine Abschirmung, die in dem aktiven Graben angeordnet ist und durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist, ein Gate, das in dem aktiven Graben über der ersten Abschirmung angeordnet ist und durch dielektrisches Zwischenelektrodenmaterial davon getrennt ist, und Source-Regionen, die in der Wannenregion benachbart zu dem aktiven Graben ausgebildet sind. Das Gate ist von den Seitenwänden des aktiven Grabens durch das dielektrische Material getrennt. Die Abschirmung und das Gate sind aus Materialien mit verschiedenen Austrittsarbeiten gefertigt.

Description

  • Verweis auf verwandte Anmeldungen
  • Diese Anmeldung beansprucht den Vorteil der vorläufigen US-Anmeldung Nr. 61/434 712, eingereicht am 20. Januar 2011, die hier für alle Zwecke in ihrer Gesamtheit per Referenz eingebunden ist.
  • Hintergrund
  • Die vorliegende Erfindung betrifft die Halbleiterleistungshalbleitervorrichtungstechnologie und insbesondere verbesserte MOSFET-Vorrichtungen mit vertikalem Graben und Fertigungsprozesse für derartige Vorrichtungen.
  • Halbleitergehäuse sind in der Technik wohlbekannt. Diese Gehäuse können manchmal eine Oder mehr Halbleitervorrichtungen, wie etwa eine integrierte Schaltungs-(IC-)Vorrichtung, einen Chip oder Halbleiterkristall umfassen. Die IC-Vorrichtungen können elektronische Schaltungen umfassen, die auf einem Substrat gefertigt wurden, das aus einem Halbeleitermaterial besteht. Die Schaltungen werden unter Verwendung vieler bekannter Halbleiterverarbeitungsverfahren, wie etwa Abscheidung, Ätzphotolithographie, Tempern, Dotieren und Diffusion gefertigt. Siliziumwafer werden typischerweise als das Substrat verwendet, auf dem diese IC-Vorrichtungen ausgebildet werden.
  • Ein Beispiel für eine Halbleitervorrichtung ist eine Metalloxidsilizium-Feldeffekttransistor-(MOSFET-)Vorrichtung, die in zahlreichen elektronischen Vorrichtungen einschließlich Stromversorgungen, Automobilelektronik, Computern und Plattenlaufwerken verwendet wird. MOSFET-Vorrichtungen können in einer Vielfalt von Anwendungen, wie etwa Schaltern, die Stromversorgungen mit bestimmten elektronischen Vorrichtungen mit einer Last verbinden, verwendet werden. MOSFET-Vorrichtungen können in einem Graben, der in ein Substrat geätzt wurde, oder auf einer Epitaxieschicht, die auf einem Substrat abgeschieden wurde, ausgebildet werden.
  • MOSFET-Vorrichtungen arbeiten durch Anlegen einer passenden Schwellenspannung an eine Gate-Elektrode einer MOSFET-Vorrichtung, die die Vorrichtung EIN-schaltet und einen Kanal bildet, der eine Source und ein Drain des MSOFET verbindet und zulässt, dass ein Strom fließt. Wenn die MOSFET-Vorrichtung einmal eingeschaltet ist, ist die Beziehung zwischen dem Strom und der Spannung nahezu linear, was bedeutet, dass die Vorrichtung sich wie ein Widerstand verhält. Wenn die MOSFET-Vorrichtung AUS-geschaltet ist (d. h. in einem AUS-Zustand ist), ist die Spannungssperrfähigkeit durch die Durchbruchspannung begrenzt. In Hochleistungsanwendungen ist es wünschenswert, eine hohe Durchbruchspannung, zum Beispiel 600 V oder höher, zu haben, während der spezifische Widerstand Rsp im EIN-Zustand immer noch niedrig gehalten wird.
  • Verfahren, die verwendet werden, um Schwellenspannungen zu erreichen, die in dem Bereich für den Nutzbetrieb liegen (d. h. eine Anreicherung von Kanälen bei null angelegter Gate-Spannung verhindern) können den spezifischen Widerstand im EIN-Zustand verringern. Was daher benötigt wird, ist eine kostengünstige Weise, um den spezifischen Widerstand im EIN-Zustand zu verringern, während immer noch Schwellenspannungen erreicht werden, die in einem Bereich für den Nutzbetrieb sind.
  • Kurze Zusammenfassung
  • Ausführungsformen stellen robuste Graben-Leistungs-MOSFETs mit verringertem spezifischem Widerstand im EIN-Zustand bereit. Der Graben-Leistungs-MOSFET hat einen aktiven Graben, der eine Abschirmung, ein Gate und ein Zwischenelektroden-Dielektrikum umfasst. Die Abschirmung und das Gate sind durch ein Zwischenelektroden-Dielektrikum getrennt. Die Abschirmung und das Gate sind aus Materialien mit verschiedenen Austrittsarbeiten gefertigt.
  • In einer Ausführungsform umfasst eine Halbleitervorrichtung eine Driftregion mit einem ersten Leitfähigkeitstyp, eine Wannenregion, die sich über der Driftregion erstreckt und einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp hat, einen aktiven Graben mit Seitenwänden und einem Boden, wobei der aktive Graben sich durch die Wannenregion und in die Driftregion erstreckt und wenigstens Abschnitte seiner Seitenwände und des Bodens mit dielektrischem Material verkleidet hat. Die Vorrichtung umfasst ferner eine erste Abschirmung, die in dem aktiven Graben angeordnet ist und durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist, ein Gate, das in dem aktiven Graben über der ersten Abschirmung angeordnet ist und durch dielektrisches Zwischenelektrodenmaterial davon getrennt ist, und Source-Regionen mit dem ersten Leitfähigkeitstyp, die in der Wannenregion benachbart zu dem aktiven Graben ausgebildet sind. Das Gate ist durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt. Die erste Abschirmung und das Gate sind aus Materialien mit verschiedenen Austrittsarbeiten gefertigt.
  • In einer anderen Ausführungsform umfasst die erste Abschirmung n-Polysilizium und das Gate umfasst p-Polysilizium. Die Driftregion kann epitaktisch gewachsenes p-Material sein. Das n-Polysiliziummaterial in der ersten Abschirmung kann eine Anreicherungsschicht entlang des Grabens benachbart zu der Driftregion bereitstellen.
  • In einer anderen Ausführungsform umfasst die erste Abschirmung ein n-Polysilizium und das Gate umfasst ein Metall.
  • In einer anderen Ausführungsform umfasst die erste Abschirmung p-Polysilizium und das Gate umfasst n-Polysilizium. Die Driftregion kann epitaktisch gewachsenes n-Material sein. Das p-Polysiliziummaterial in der ersten Abschirmung kann eine Anreicherungsschicht entlang des Grabens benachbart zu der Driftregion bereitstellen.
  • In einer anderen Ausführungsform ist die Driftregion über einem Substrat ausgebildet und der aktive Graben erstreckt sich in das Substrat.
  • In einer anderen Ausführungsform ist der erste Leitfähigkeitstyp der p-Typ.
  • In einer anderen Ausführungsform hat das dielektrische Zwischenelektrodenmaterial eine Dicke, die dicker als die des dielektrischen Materials ist.
  • In einer anderen Ausführungsform ist das dielektrische Zwischenelektrodenmaterial das gleiche wie das dielektrische Material.
  • In einer anderen Ausführungsform ist die erste Abschirmung im Inneren des aktiven Grabens aufgebaut, um auf ein gewünschtes Potential elektrisch vorgespannt zu sein.
  • In einer anderen Ausführungsform sind die erste Abschirmung und die Source-Regionen aufgebaut, um im Wesentlichen mit dem gleichen Potential elektrisch gekoppelt zu werden.
  • In einer anderen Ausführungsform sind die erste Abschirmung und das Gate aufgebaut, um im Wesentlichen mit dem gleichen Potential elektrisch gekoppelt zu werden.
  • In einer anderen Ausführungsform umfasst die erste Abschirmung n-Polysilizium und das Gate umfasst p-Polysilizium. Der aktive Graben umfasst ferner eine zweite Abschirmung und die zweite Abschirmung umfasst ein n-Polysiliziummaterial, das unter der ersten Abschirmung angeordnet ist. Die ersten und zweiten Abschirmungen können in der Dicke variieren. Die ersten und zweiten Abschirmungen können in der Breite variieren. Die ersten und zweiten Abschirmungen können auch aufgebaut sein, um unabhängig vorgespannt zu werden.
  • In einer anderen Ausführungsform umfasst die erste Abschirmung n-Polysilizium und das Gate umfasst p-Polysilizium. Der aktive Graben umfasst ferner eine Vielzahl zweiter Abschirmungen, die unter der ersten Abschirmung angeordnet sind, wobei die Vielzahl zweiter Abschirmungen unter der ersten Abschirmung gestapelt ist. Die Vielzahl zweiter Abschirmungen können alle n-Polysiliziummaterial sein.
  • In einer anderen Ausführungsform bildet die Abschirmung im Inneren des aktiven Grabens eine sekundäre Gate-Elektrode, die aufgebaut ist, um auf ein gewünschtes Potential elektrisch vorgespannt zu werden. Das Gate und die sekundäre Gate-Elektrode können aufgebaut sein, um unabhängig elektrisch vorgespannt zu werden. Die sekundäre Gate-Elektrode kann auch aufgebaut sein, um auf ein konstantes Potential mit ungefähr der Schwellenspannung der Halbleitervorrichtung vorgespannt zu werden. Die sekundäre Gate-Elektrode kann aufgebaut sein, um auf ein Potential vorgespannt zu werden, das höher als ein Potential ist, das an die Source-Regionen angelegt wird. Die sekundäre Gate-Elektrode kann aufgebaut sein, um vor einem Schaltereignis mit einem Potential mit ungefähr der Schwellenspannung der Halbleitervorrichtung gekoppelt zu werden. Der aktive Graben kann ferner eine dritte leitende Schicht umfassen, die unter der sekundären Gate-Elektrode angeordnet ist, wobei die dritte leitende Schicht durch dielektrisches Material gegen die sekundäre Gate-Elektrode und die Seitenwände und den Boden des Grabens isoliert ist. Die dritte leitende Schicht bildet eine Abschirmungselektrode, die aufgebaut ist, um auf ein gewünschtes Potential elektrisch vorgespannt zu werden.
  • In einer anderen Ausführungsform umfasst eine Halbleitervorrichtung eine Driftregion, die aus einem epitaktisch gewachsenen Material mit p-Leitfähigkeit besteht, eine Wannenregion, die sich über der Driftregion erstreckt und ein Material mit n-Leitfähigkeit hat, einen aktiven Graben, der Seitenwände und einen Boden umfasst. Der aktive Graben erstreckt sich durch die Wannenregion und in die Driftregion. Der aktive Graben hat wenigstens Abschnitte seiner Seitenwände und des Bodens mit dielektrischem Material verkleidet. Die Halbleitervorrichtung umfasst ferner eine erste Abschirmung, die in dem aktiven Graben angeordnet ist und durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist, ein Gate, das in dem aktiven Graben über der ersten Abschirmung angeordnet ist und durch dielektrisches Zwischenelektrodenmaterial davon getrennt ist, und Source-Regionen mit dem Material mit n-Leitfähigkeit, die in der Wannenregion benachbart zu dem aktiven Graben ausgebildet sind. Die erste Abschirmung umfasst n-Polysiliziummaterial. Das Gate ist durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt. Das Gate umfasst ein anderes Material als das erste Abschirmungsmaterial.
  • In einer anderen Ausführungsform ist die Driftregion über einem Substrat ausgebildet und der aktive Graben erstreckt sich in das Substrat.
  • In einer anderen Ausführungsform umfasst das Gate p-Polysiliziummaterial.
  • In einer anderen Ausführungsform umfasst das Gate ein Metallmaterial.
  • In einer anderen Ausführungsform stellt das n-Polysiliziummaterial in der ersten Abschirmung eine Anreicherungsschicht entlang des Grabens benachbart zu der Driftregion bereit.
  • In einer anderen Ausführungsform hat das dielektrische Zwischenelektrodenmaterial eine Dicke, die dicker als das dielektrische Material ist.
  • In einer anderen Ausführungsform ist das dielektrische Zwischen-Elektrodenmaterial das gleiche wie das dielektrische Material.
  • In einer anderen Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung das Ausbilden einer Driftregion mit einem ersten Leitfähigkeitstyp, das Ausbilden einer Wannenregion, die sich über der Driftregion erstreckt, wobei die Wannenregion einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp hat. Das Verfahren umfasst auch das Ausbilden eines aktiven Grabens, der sich durch die Wannenregion in die Driftregion erstreckt, wobei der aktive Graben Seitenwände und einen Boden umfasst. Das Verfahren umfasst ferner das Verkleiden von Abschnitten der Seitenwände und des Bodens des aktiven Grabens mit dielektrischem Material, das Ausbilden einer ersten Abschirmung in dem aktiven Graben, die ein n-Polysiliziummaterial umfasst und durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist, das Ausbilden eines dielektrischen Zwischenelektrodenmaterials über der Abschirmung in dem aktiven Graben, das Ausbilden eines Gate in dem aktiven Graben über der Abschirmung, das durch das dielektrische Zwischenelektrodenmaterial davon getrennt ist, und das Ausbilden von Source-Regionen in der Wannenregion benachbart zu dem aktiven Graben. Das Gate ist durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt. Das Gate umfasst ein anderes Material als das Abschirmungsmaterial. Die Source-Regionen haben den ersten Leitfähigkeitstyp.
  • In einer anderen Ausführungsform umfasst das Verfahren ferner das Ausbilden der Driftregion über einem Substrat und das Ausbilden des aktiven Grabens, so dass er sich in das Substrat erstreckt.
  • In einer anderen Ausführungsform umfasst das Verfahren zum Ausbilden des Gate das Ausbilden eines p-Polysiliziummaterials in dem aktiven Graben.
  • In einer anderen Ausführungsform umfasst das Verfahren zum Ausbilden des Gate das Ausbilden eines Metallmaterials in dem aktiven Graben.
  • In einer anderen Ausführungsform umfasst das Verfahren zum Ausbilden der Driftregion ferner das epitaktische Wachsen von p-Material.
  • In einer anderen Ausführungsform umfasst das Verfahren zum Ausbilden eines dielektrischen Zwischenelektrodenmaterials ferner das Abscheiden des dielektrischen Zwischenelektrodenmaterials, das eine Dicke hat, die dicker als das dielektrische Material ist.
  • In einer anderen Ausführungsform umfasst das Verfahren zum Ausbilden eines dielektrischen Zwischenelektrodenmaterials ferner das Abscheiden des dielektrischen Zwischenelektrodenmaterials, das eine Dicke hat, die gleich wie des dielektrischen Materials ist.
  • In einer anderen Ausführungsform umfasst das Verfahren zum Ausbilden eines dielektrischen Zwischenelektrodenmaterials ferner das Ausbilden eines dielektrischen Zwischenelektrodenmaterials, das dünner als das dielektrische Material ist.
  • In einer anderen Ausführungsform umfasst das Verfahren zum Ausbilden eines dielektrischen Zwischenelektrodenmaterials die Verwendung einer Oxidation.
  • In einer anderen Ausführungsform umfasst das Verfahren zum Ausbilden eines dielektrischen Zwischenelektrodenmaterials die Verwendung einer Oxidation und Abscheidung.
  • Weitere Anwendungsbereiche der vorliegenden Offenbarung werden aus der hier nachstehend bereitgestellten detaillierten Beschreibung offensichtlich. Es sollte sich verstehen, dass die detaillierte Beschreibung und spezifische Beispiele, während verschiedene Ausführungsformen angegeben werden, nur für Veranschaulichungszwecke gedacht sind und nicht notwendigerweise dafür gedacht sind, den Bereich der Offenbarung einzuschränken.
  • Kurze Beschreibung der Zeichnungen
  • Ein weiteres Verständnis des Wesens und der Vorteile der Erfindung kann unter Bezug auf die restlichen Abschnitte der Beschreibung und der Zeichnungen, die nachstehend vorgestellt werden, realisiert werden. Die Figuren sind in den detaillierten Beschreibungsabschnitt der Erfindung eingearbeitet.
  • 1 ist eine Querschnittansicht einer P-Kanal-Grabenvorrichtung mit einem Gate und einer Abschirmung, die aus in einem Graben angeordnetem p-Polysiliziummaterial gefertigt sind.
  • 2A ist eine Querschnittansicht einer p-Kanal-Grabenvorrichtung mit einem p-Polysilizium-Gate und einer n-Polysilizium-Abschirmung, die in einem Graben unter dem Gate angeordnet ist, wobei der Graben sich zu dem Substrat erstreckt.
  • 2B ist eine Querschnittansicht einer p-Kanal-Grabenvorrichtung mit einem p-Polysilizium-Gate und einer n-Polysilizium-Abschirmung, die in einem Graben unter dem Gate angeordnet ist, wobei der Graben sich in die Driftregion erstreckt.
  • 2C ist eine Querschnittansicht einer p-Kanal-Grabenvorrichtung mit Abschirmung, die aus einem Material mit einer ersten Austrittsarbeit gefertigt ist, die in einem Graben unter einem Gate angeordnet ist, das aus einem Material mit einer zweiten Austrittsarbeit gefertigt ist.
  • 2D ist eine Querschnittansicht einer p-Kanal-Grabenvorrichtung mit einem Metall-Gate und einer n-Polysilizium-Abschirmung, die in einem Graben unter dem Gate angeordnet ist.
  • 2E ist eine Querschnittansicht einer p-Kanal-Grabenvorrichtung mit einem p-Polysilizium-Gate und mehreren n-Polysilizium-Abschirmungen, die in einem Graben unter dem Gate angeordnet sind.
  • 3A und 3B stellen jeweils die Dotierungsprofile der in 1 und 2 dargestellten p-Kanal-Grabenvorrichtung dar.
  • 4A–4C sind Querschnittansichten beispielhafter Grabenabschlussstrukturen, die mit der in 2A dargestellten p-Kanal-Grabenvorrichtung verwendet werden.
  • 5 ist ein Flussdiagramm, das ein Verfahren zum Ausbilden einer p-Kanal-Graben-MOSFET-Vorrichtung mit einem p-Polysilizium-Gate und einer n-Polysiliziumabschirmung, die unter dem Gate angeordnet ist, darstellt.
  • Detaillierte Beschreibung
  • In der folgenden Beschreibung sind spezifische Details für die Erklärungszwecke dargelegt, um ein gründliches Verständnis der Erfindung bereitzustellen. Es wird jedoch offensichtlich, dass die Erfindung ohne diese spezifischen Details praktiziert werden kann.
  • Ausführungsformen erlauben die Herstellung von Graben-Leistungs-MOSFETs mit verringertem EIN-Widerstand. Ausführungsformen sorgen auch für Graben-Leistungs-MOSFET-Vorrichtungen, die robust sind, indem eine dickere dielektrische Schicht zwischen dem Gate und dem Abschirmungspolysilizium ausgebildet wird, wodurch das Gate der Vorrichtung für die maximale Nennspannung robuster wird.
  • In Ausführungsformen umfasst ein p-Kanal-Graben-Ladungsausgleich-MOSFET einen Graben, wenigstens eine Abschirmungspolysiliziumregion und wenigstens eine Gate-Region. Wenigstens eine der Abschirmungspolysiliziumregionen, die sich nahe epitaktischen p-Abschnitten des MOSFET befindet, ist n-dotiertes Material. Außerdem umfasst wenigstens eine Gate-Region p-dotiertes Polysilizium. Alternativ umfasst wenigstens eine Gate-Region Metall.
  • In Ausführungsformen umfasst eine Halbleitervorrichtung eine Driftregion mit einem ersten Leitfähigkeitstyp, eine Wannenregion, die sich über der Driftregion erstreckt und einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp hat, einen aktiven Graben mit Seitenwänden und einem Boden. Der aktive Graben erstreckt sich durch die Wannenregion und in die Driftregion und hat wenigstens Abschnitte seiner Seitenwände und des Bodens mit dielektrischem Material verkleidet. Die Vorrichtung umfasst ferner eine erste Abschirmung, die in dem aktiven Graben angeordnet und durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist, ein Gate, das in dem aktiven Graben über der ersten Abschirmung angeordnet ist und durch dielektrisches Zwischenelektrodenmaterial davon getrennt ist, und Source-Regionen mit dem ersten Leitfähigkeitstyp, die in der Wannenregion benachbart zu dem aktiven Graben ausgebildet sind. Das Gate ist durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt. Die erste Abschirmung und das Gate sind aus Materialien mit verschiedenen Austrittsarbeiten gefertigt. In einer Variante umfasst die erste Abschirmung ein n-Polysilizium und das Gate umfasst p-Polysilizium. Die Driftregion kann epitaktisch gewachsenes p-Material sein. Das n-Polysiliziummaterial in der ersten Abschirmung kann eine Anreicherungsschicht entlang des Grabens benachbart zu der Driftregion bereitstellen. In einer anderen Variante umfasst die erste Abschirmung ein n-Polysilizium und das Gate umfasst ein Metall. In noch einer anderen Variante umfasst die erste Abschirmung ein p-Polysilizium und das Gate umfasst n-Polysilizium. Die Driftregion kann ein epitaktisch gewachsenes n-Material sein. Das p-Polysiliziummaterial in der ersten Abschirmung kann eine Anreicherungsschicht entlang des Grabens benachbart zu der Driftregion bereitstellen. Details dieser Ausführungsformen und Varianten werden nachstehend unter Bezug auf die Figuren beschrieben.
  • 1 ist eine Darstellung einer p-Kanal-Grabenvorrichtung 100, die ein Gate und eine Abschirmung umfasst, die im Inneren eines Grabens angeordnet sind, wobei das Gate und die Abschirmung beide aus p-Polysiliziummaterial gefertigt sind. Die Grabenvorrichtung 100 umfasst ein Substrat 102, eine Driftregion 105, eine Wannenregion 108, einen aktiven Graben 115, ein dielektrisches Material 120, eine Abschirmung 125, ein Gate 135, Source-Regionen 140 und eine Metallschicht 145. Das dielektrische Material 102 verkleidet die Seitenwände und den Boden des Grabens 115 ebenso wie es die Abschirmung 125 von dem Gate 135 trennt. Sowohl die Abschirmung 125 als auch das Gate 135 sind aus dem gleichen p-Polysiliziummaterial gefertigt. Die p-Kanalvorrichtung 100 verwendet das p-Polysilizium, um eine passende Austrittsarbeit bereitzustellen, um Schwellenspannungen in einem Bereich zu erreichen, der für den Betrieb brauchbar ist (d. h. eine Kanalananreicherung bei null angelegter Gate-Spannung zu verhindern). Die p-Kanal-Grabenvorrichtung 100 mit abgeschirmtem Gate, die ein Abschirmungspolysilizium und ein Gate-Polysilizium mit dem gleichen Polysilizium-Dotierungstyp verwendet, hat einen hohen EIN-Widerstand.
  • 2A stellt eine p-Kanal-Grabenvorrichtung 200A mit einem p-Polysilizium-Gate und einer n-Polysiliziumabschirmung, die in einem Graben unter dem Gate angeordnet ist, dar. Die p-Kanal-Grabenvorrichtung 200A, die eine Ladungsausgleichstruktur ist, umfasst ein Gate-Polysilizium, das p-dotiert ist, und ein Abschirmungspolysilizium, das mit der entgegengesetzten Polarität (n-Typ) für das Abschirmungspolysilizium dotiert ist. Die n-Dotierung des Polysiliziums in der Abschirmungsregion stellt eine Anreicherungsschicht entlang des Grabens in Bereichen benachbart zu der epitaktischen p-Region bereit, wodurch der EIN-Widerstand der Vorrichtungsstruktur verringert wird, während Schwellenspannungsanforderungen aufrecht erhalten werden. Außerdem ermöglicht sie die Bildung einer dickeren dielektrischen Zwischenelektrodenschicht zwischen dem Gate und dem Abschirmungspolysilizium, wodurch das Gate der Vorrichtung für die maximale Nennspannung robuster gemacht wird. Ultra-portable Anwendungen, die eine Vorrichtung mit einem dünneren Gate-Oxid verwenden, verwenden auch dünnere dielektrische Zwischenelektrodenschichten.
  • Die Grabenvorrichtung 200A umfasst ein Substrat 202, eine Driftregion 205, eine Wannenregion 208, einen aktiven Graben 215, ein dielektrische Material 220, eine Abschirmung 225, ein Zwischenelektroden-Dielektrikum 230, ein Gate 235, Source-Regionen 240 und eine Metallschicht 245. Die Driftregion 205 hat eine epitaktische (p–) Schicht, die über der leicht dotierten p+-Schicht auf dem Substrat 202 ausgebildet ist. Die Wannenregion 208 hat ein n-Material, das über der Driftregion 205 ausgebildet ist. Die Wannenregion 208, die sich über der Driftregion 205 erstreckt, hat einen Leitfähigkeitstyp, der entgegengesetzt zu dem Leitfähigkeitstyp der Driftregion 205 ist. Der aktive Graben 215 wird unter Verwendung von Ätzverfahren in der epitaktischen (p–) Schicht der Driftregion 205 ausgebildet. Der aktive Graben kann sich durch die Wannenregion 208 und in die Driftregion 205 erstrecken. In manchen Ausführungsformen kann sich der aktive Graben durch die Driftregion in das Substrat erstrecken. Das dielektrische Material 220 verkleidet die Seitenwände und den Boden des aktiven Grabens 215. Die Seitenwände und der Boden des Grabens können mit einem dielektrischen Material verkleidet werden, indem das dielektrische Material auf den Seitenwänden und dem Boden des Grabens abgeschieden und wachsen gelassen wird. In einer Ausführungsform kann eine dünne und gleichförmige epitaktische (Epi–) Schicht wachsen gelassen werden. In einer anderen Variante können die Dicke und die Dotierungskonzentration durch die Grabentiefe variieren, um die Ladungsausgleichswirkung in der Driftregion 205 zu verbessern. Die Abschirmung 225 ist in dem aktiven Graben 215 ausgebildet und umfasst ein n-Polysiliziummaterial, das durch das dielektrische Material 220 von den Seitenwänden und dem Boden des aktiven Grabens 215 getrennt ist. Die Abschirmung 225 kann eine Anreicherungsschicht entlang des aktiven Grabens 215 benachbart zu der Driftregion 205 bereitstellen. Die Abschirmung 225 kann auch aufgebaut sein, um elektrisch auf ein gewünschtes Potential vorgespannt zu werden. Das Zwischenelektroden-Dielektrikum 230 ist über der Abschirmung 225 in dem aktiven Graben 215 ausgebildet. In einer Ausführungsform ist das dielektrische Zwischenelektrodenmaterial 230 dünner als das dielektrische Material 220. In dieser Ausführungsform ist der Abstand zwischen dem Gate 235 und der Abschirmung 225 kleiner als der Abstand zwischen den Seitenwänden des Grabens 215 und dem Gate 235, der Abstand zwischen den Seitenwänden des Grabens 215 und der Abschirmung 230 oder dem Boden des Grabens 215 und der Abschirmung 230. In einer Variante kann das Zwischenelektrodenmaterial 230 derart abgeschieden werden, dass das dielektrische Zwischenelektrodenmaterial eine Dicke hat, die dicker als die Dicke des dielektrischen Materials ist. In noch einer anderen Variante kann das Zwischenelektrodenmaterial 230 derart abgeschieden werden, dass das dielektrische Zwischenelektrodenmaterial eine Dicke hat, die im Wesentlichen ähnlich oder gleich der Dicke des dielektrischen Materials 220 ist.
  • Das Gate 235 ist in dem aktiven Graben 215 über der Abschirmung 225 ausgebildet und durch das dielektrische Zwischenelektrodenmaterial 230 davon getrennt. Das Gate 235 ist derart ausgebildet, dass es durch das dielektrische Material 220 von den Seitenwänden des aktiven Grabens 215 getrennt ist. Das Gate 235 kann derart ausgebildet werden, dass es ein p-Polysiliziummaterial in dem aktiven Gaben 215 umfasst oder in einer anderen Variante, wie unter Bezug auf 2B diskutiert, ein Metallmaterial in dem aktiven Graben 215 umfasst. In manchen Ausführungsformen sind das Gate 235 und die Abschirmung 225 im Wesentlichen an das gleiche Potential elektrisch gekoppelt. Dies kann erledigt werden, indem das Gate 235 direkt mit der Abschirmung 225 elektrisch verbunden wird. Die Abschirmung 225 und das Gate 235 können variierende Dicken und Breiten haben. Zum Beispiel kann die Abschirmung 225 dünner als das Gate 235 oder umgekehrt sein. Außerdem kann die Abschirmung 225 eine kleinere oder größere Breite als das Gate 235 haben. In einer Ausführungsform ist das Gate 235 breiter als die Abschirmung 225 und das Gate 235 steht über die Abschirmung 225 vor.
  • Source-Regionen 240 sind in der Wannenregion 208 benachbart zu dem aktiven Graben 215 ausgebildet. Die Source-Regionen 240 können vom p+-Leitfähigkeitstyp sein. In manchen Ausführungsformen sind die Source-Regionen 240 und die Abschirmung 225 im Wesentlichen mit dem gleichen Potential elektrisch gekoppelt. Dies kann erledigt werden, indem die Source-Region 240 direkt mit der Abschirmung 225 verbunden wird.
  • Die Abschirmung 225 kann auch mit einer Leistungsquelle verbunden sein, um eine sekundäre Gate-Elektrode zu bilden, die aufgebaut ist, um auf ein gewünschtes Potential elektrisch vorgespannt zu werden. Das Gate 235 und die sekundäre Gate-Elektrode können auch unabhängig elektrisch vorgespannt werden. Zum Beispiel kann die sekundäre Gate-Elektrode ungefähr mit der Schwellenspannung der Halbleitervorrichtung auf ein konstantes Potential vorgespannt werden. In einer anderen Variante kann die sekundäre Gate-Elektrode auf ein Potential vorgespannt werden, das höher als ein an die Source-Regionen 240 angelegtes Potential ist. In noch einer anderen Variante kann die sekundäre Gate-Elektrode vor einem Schaltereignis auch mit einem Potential mit ungefähr der Schwellenspannung der Halbleitervorrichtung gekoppelt werden.
  • Die Metallschicht 245 kann über den obersten Abschnitten der Vorrichtung abgeschieden werden und ist mit den Source-Regionen 240 gekoppelt. Die Metallschicht 245, die mit einer (nicht gezeigten) Source-Elektrode verbunden ist, kann jedes leitende und/oder halbleitende Material, wie etwa zum Beispiel jedes Metall, Silizid, Polysilizium oder Kombinationen davon, umfassen. Die (nicht gezeigte) Drain-Elektrode kann auf der Rückseite des Substrats 202 ausgebildet sein. Die Graben-Vorrichtung 200A kann ferner Source-, Drain- und Gate-Elektroden zur Herstellung des Kontakts mit der Gate-Region 235, der Source-Region 240 und der (nicht gezeigten) Drain-Region umfassen. Alternativ kann die Grabenvorrichtung 200A einen Ladungssteuerungsgraben umfassen, der sich tiefer in die Driftregion 205 als der aktive Graben 215 erstreckt und den aktiven Graben 215 im Wesentlichen mit Material füllt, um einen verringerten EIN-Widerstand zu ermöglichen. Obwohl die Grabenvorrichtung 200A derart dargestellt ist, dass sie ein p-Polysilizium-Gate 235 und eine n-Polysiliziumabschirmung umfasst, sind, wie nachstehend ferner unter Bezug auf 2C beschrieben, andere mögliche Aufbauten möglich.
  • 2B stellt eine p-Kanal-Grabenvorrichtung 200B dar, in der die Gräben 215 das Substrat 202 nicht berühren. Die Grabenvorrichtung 200B, die ein Substrat 202, eine Driftregion 205, eine Wannenregion 208, einen aktiven Graben 215, ein dielektrisches Material 220, eine Abschirmung 225, ein Zwischenelektroden-Dielektrikum 230, ein Gate 235, Source-Regionen 240 und eine Metallschicht 245 enthält, ist ähnlich der Grabenvorrichtung 200A, abgesehen davon, dass die Gräben 215 in der Grabenvorrichtung 200B sich nur in die Driftregion 205 erstrecken und das Substrat 202 nicht erreichen oder berühren. Obwohl die Grabenvorrichtung 200B derart dargestellt ist, dass sie ein p-Polysilizium-Gate 235 und eine n-Polysiliziumabschirmung 225 umfasst, sind, wie ferner nachstehend unter Bezug auf 2C beschrieben, andere mögliche Aufbauten möglich.
  • 2C stellt eine p-Kanal-Grabenvorrichtung 200C dar, in der die Abschirmung 225 aus einem Material mit einer ersten Austrittsarbeit (WF1) gefertigt ist, und das Gate 235 aus einem Material mit einer zweiten Austrittsarbeit (WF2) gefertigt ist. Die Grabenvorrichtung 200C, die ein Substrat 202, eine Driftregion 202, eine Wannenregion 208, einen aktiven Graben 215, ein dielektrisches Material 220, eine Abschirmung 225, die aus einem Material mit einer ersten Austrittsarbeit (WF1) gefertigt ist, ein Zwischenelektroden-Dielektrikum 230, ein Gate 235, das aus einem Material mit einer zweiten Austrittsarbeit (WF2) gefertigt ist, Source-Regionen 240 und eine Metallschicht 245 enthält, ist ähnlich der Grabenvorrichtung 200A, abgesehen davon, dass die Abschirmungs- 225 und Gate-Materialien 235 allgemein in der Form von Austrittsarbeiten statt Dotierungen beschrieben sind. Die Grabenvorrichtungen 200A und 200B sind jeweils spezifische Ausführungsformen der Grabenvorrichtung 200C. Das Abschirmungsmaterial 225 und das Gate-Material 235 haben jeweils eine WF1 und WF2, die verschieden sind. In einer Ausführungsform ist WF1 größer als WF2. In einer anderen Ausführungsform ist WF2 größer als WF1.
  • 2D stellt eine p-Kanal-Grabenvorrichtung 200D mit einem Metall-Gate und einer n-Polysiliziumabschirmung, die in einem Graben unter dem Gate angeordnet ist, dar. Die Grabenvorrichtung 200D, die ein Substrat 202, eine Driftregion 205, eine Wannenregion 208, einen aktiven Graben 215, ein dielektrisches Material 220, eine Abschirmung 225, ein Zwischenelektroden-Dielektrikum 230, ein Metall-Gate 235, Source-Regionen 240 und eine Metallschicht 245 umfasst, ist ähnlich der Grabenvorrichtung 200A, abgesehen davon, dass die Grabenvorrichtung 200D ein Metall-Gate umfasst, während die Grabenvorrichtung 200A ein p-Polysilizium-Gate umfasst.
  • 2E stellt eine p-Kanal-Grabenvorrichtung 200E dar, wobei ein p-Polysilizium-Gate und mehrere n-Polysiliziumabschirmungen in einem Graben unter dem Gate angeordnet sind. Die Grabenvorrichtung 200E, die ein Substrat 202, eine Driftregion 202, eine Wannenregion 208, einen aktiven Graben 215, ein dielektrisches Material 220, mehrere Abschirmungen 225A–225B, mehrere Zwischenelektroden-Dielektrika 230A–230B, ein Gate 235, Source-Regionen 240 und eine Metallschicht 245 enthält, ist ähnlich der Grabenvorrichtung 200A, abgesehen davon, dass die Grabenvorrichtung 200E mehrere Abschirmungen 225A–225B und mehrere Zwischenelektroden-Dielektrika 230A–230B umfasst, während die Grabenvorrichtung 200A eine einzige Abschirmung 225 und ein einziges Zwischenelektroden-Dielektrikum 230 umfasst. Die Grabenvorrichtung 200E umfasst eine zweite Abschirmung 225B, die über einer ersten Abschirmung 225A ausgebildet ist. In dieser Ausführungsform wird die erste Abschirmung 225A vor der zweiten Abschirmung 225B in dem aktiven Graben ausgebildet, so dass die erste Abschirmung 225A unter der zweiten Abschirmung 225B ist. Die erste Abschirmung 225A, die zweite Abschirmung 225B und das Gate 235 sind durch die Zwischenelektroden-Dielektrika 230A–230B getrennt. Das erste Zwischenelektroden-Dielektrikum 230A wird über der ersten Abschirmung 225A ausgebildet. Die zweite Abschirmung 225B wird dann über dem ersten Zwischenelektroden-Dielektrikum 230A ausgebildet. Die zweite Zwischenelektroden-Dielektrikumschicht 230B wird über der zweiten Abschirmung 225B ausgebildet und das Gate 235 wird über dem zweiten Zwischenelektroden-Dielektrikum 230B ausgebildet. In einer Ausführungsform können das erste Zwischenelektroden-Dielektrikum 230A und das zweite Zwischenelektroden-Dielektrikum 230B im Wesentlichen gleich sein. In anderen Ausführungsformen haben die erste Abschirmung 225A und die zweite Abschirmung 225B variierende Dicken und Breiten. Zum Beispiel kann die zweite Abschirmung 225B dünner als die erste Abschirmung 225A sein oder umgekehrt. Außerdem kann die zweite Abschirmung 225 eine kleinere oder größere Breite als die erste Abschirmung 225A haben. In einer Ausführungsform ist die erste Abschirmung 225A breiter als die zweite Abschirmung 225B, und die erste Abschirmung 225A überragt die zweite Abschirmung 225B. Die erste Abschirmung 225A und die zweite Abschirmung 225B können auch beide aus n-Polysiliziummaterial gefertigt sein. Die erste Abschirmung 225A und die zweite Abschirmung 225B können jeweils mit einer unabhängigen Leistungsquelle verbunden sein, so dass die erste Abschirmung 225A und die zweite Abschirmung 225B unabhängig vorgespannt werden können.
  • Wie bei 2A–2D verkleidet das dielektrische Material 220 die Seitenwände und den Boden des Grabens 215 ebenso wie es die erste Abschirmung 225A, die zweite Abschirmung 225B und das Gate 235 von den Seitenwänden des Grabens 215 trennt. Die erste Abschirmung 225A ist ebenfalls durch das dielektrische Material 220 von dem Graben 215 getrennt.
  • 3A stellt die Dotierungsprofile der in 1 dargestellten p-Kanal-Grabenvorrichtung 100 dar. Die Grabenvorrichtung 100 umfasst ein Substrat 102, eine Driftregion 105, eine Wannenregion 108, einen aktiven Graben 115, ein dielektrisches Material 120, eine Abschirmung 125, ein Gate 135, Source-Regionen 140 und eine Metallschicht 145. Die Abschirmung 125 und das Gate 135, die beide p-Polysiliziummaterial sind, sind in dem Graben 115 angeordnet und sind durch das Dielektrikum 130 voneinander getrennt. In der Grabenvorrichtung 100 sind die Dotierungsprofile des Gate 135 und der Abschirmung 125 beide negativ und beide haben eine Dotierungskonzentration, die von etwa 10–10 cm–3 bis etwa 10–20 cm–3 reicht. Ferner hat das dielektrische Material 120, das die Seitenwände und den Boden des Grabens 115 verkleidet und das Gate 135 von der Abschirmung 125 trennt, ebenfalls ein Dotierungskonzentrationsprofil, das negativ ist, und hat Dotierungskonzentrationsbereiche von etwa 10–10 cm–3 bis etwa 10–20 cm–3. Die Ergebnisse einer für die Grabenvorrichtung 100, die ein Dotierungskonzentrationsprofil, wie in 3A dargestellt hat, durchgeführten Simulation sind in Tabelle 1 vorgestellt.
    Cell Pitch (Zellenschritt) ST3 (1,0 μm) 1,0 μm 0,8 μm
    Durchbruchspannung BV 34,5 33,56 33,79
    Schwellenspannung Vth 1,71 1,73 1,71
    Spezifischer Widerstand Rsp 10 V 0,171 0,091 0,067
    Spezifischer Widerstand Rsp 4,5 V 0,279 0,166 0,122
    Verringerung in Rsp 10 V im Vgl. zu ST3 - 47% 61%
    Verringerung in Rsp 4,5V im Vgl. zu ST3 - 41% 56%
    Ladung Gate-Source Qgs 317 362
    Ladung Gate-Drain Qgd 300 345
    Gate-Ladung Qg 5 V 821 870
    Tabelle 1
  • 3B stellt die Dotierungsprofile der in 2A dargestellten p-Kanal-Grabenvorrichtung 200 dar, die einen niedrigeren EIN-Widerstand als die in 1 dargestellte Vorrichtung hat. Die Grabenvorrichtung 200A umfasst ein Substrat 202, eine Driftregion 205, eine Wannenregion 208, einen aktiven Graben 215, ein dielektrisches Material 220, eine Abschirmung 225, ein Zwischenelektroden-Dielektrikum 230, ein Gate 235, Source-Regionen 240 und eine Metallschicht 245. Die Abschirmung 225, die n-Polysiliziummaterial ist, und das Gate 235, das p-Polysiliziummaterial oder Metall ist, sind in dem Graben 215 angeordnet und durch das Zwischenelektroden-Dielektrikum 230 voneinander getrennt. In der Grabenvorrichtung 200 ist das Dotierungsprofil der Abschirmung 225 positiv und hat eine Dotierungskonzentration, die von etwa 10–13,5 cm–3 bis etwa 10–19,9 cm–3 reicht, während das Dotierungsprofil des Gate 235 negativ ist und eine Dotierungskonzentration im Bereich von etwa 10–10 cm–3 bis etwa 10–20 cm–3 hat. Das dielektrische Material 220, das die Seitenwände und den Boden des Grabens 215 verkleidet, hat ein Dotierungsprofil, das negativ ist und hat eine Dotierungskonzentration, die von 10–10 cm–3 bis etwa 10–20 cm–3 reicht. Das Zwischenelektroden-Dielektrikum 230, welches das Gate 235 von der Abschirmung 225 trennt, ist positiv und hat eine Dotierungskonzentration, die von etwa 10–13,5 cm–3 bis etwa 10–19,9 cm–3 reicht. In einer Ausführungsform ist das dielektrische Zwischenelektrodenmaterial 230 dünner als das dielektrische Material 220. In dieser Ausführungsform ist der Abstand zwischen dem Gate 235 und der Abschirmung 225 kleiner als der Abstand zwischen den Seitenwänden des Grabens 215 und dem Gate 235, der Abstand zwischen den Seitenwänden des Grabens 215 und der Abschirmung 230 oder dem Boden des Grabens 215 und der Abschirmung 230. In einer Variante kann der in 2A dargestellte Abstand zwischen dem Gate 235 und der Abschirmung 225 größer als der in 1 dargestellte Abstand zwischen dem Gate 135 und der Abschirmung 125 gemacht werden. In dieser Variante kann das Zwischenelektroden-Dielektrikum 230 dicker gemacht werden als das dielektrische Material 120, das zwischen dem Gate 135 und der Abschirmung 125 abgeschieden ist. Die Ergebnisse einer für die Grabenvorrichtung 200A, die ein Dotierungsprofil, wie in 3B dargestellt hat, durchgeführten Simulation sind in Tabelle 2 vorgestellt. Ein Vergleich der Tabellen 1 und 2 zeigt, dass die Grabenvorrichtung 200A eine Verbesserung des spezifischen EIN-Widerstands gegenüber der Grabenvorrichtung 100 hat, die bis zu 4% erreicht.
    Cell Pitch (Zellenschritt) ST3 (1,0 μm) 1,0 μm 0,8 μm
    Durchbruchspannung BV 34,5 33,1 33,7
    Schwellenspannung Vth 1,71 1,72 1,72
    Spez. Widerstand Rsp 10 V (mΩ·cm2) 0,171 0,083 0,063
    Spez. Widerstand Rsp 4,5 V (mΩ·cm2) 0,279 0,154 0,116
    Verringerung in Rsp 10 V im Vgl. zu ST3 - 51% 63%
    Verringerung in Rsp 4,5V im Vgl. zu ST3 - 45% 58%
    Ladung Gate-Source Qgs 309 356
    Ladung Gate-Drain Qgd 346 628
    Gate-Ladung Qg 5 V (nC/cm2) 742 712
    Gate-Ladung Qg 10 V (nC/cm2) 1647 1799
    Tabelle 2
  • 4A bis 4C bilden Querschnittansichten verschiedener beispielhafter Grabenabschlussstrukturen für p-Kanal-Graben-Ladungsausgleich-MOSFET-Vorrichtungen 400A ab, die ein p-Polysilizium-Gate und eine n-Polysilizium-Abschirmung unter dem Gate in einem Graben angeordnet haben. In der gezeigten beispielhaften Ausführungsform umfasst der MOSFET 400A ein Substrat 202, eine Driftregion 205, eine Wannenregion 208, einen aktiven Graben 215, ein dielektrisches Material 220, eine Abschirmung 225, ein Zwischenelektroden-Dielektrikum 230, ein Gate 235, Source-Regionen 240 und eine Metallschicht 245. Die Abschirmung, die n-Polysiliziummaterial ist, und ein Gate 235, das p-Polysiliziummaterial oder Metall ist, sind in dem Graben 215 angeordnet und durch das Zwischenelektroden-Dielektrikum 230 voneinander getrennt. In der in 4A gezeigten Ausführungsform ist der Abschlussgraben 453A mit einer relativ dicken Schicht aus Dielektrikum (Oxid) 455A verkleidet und mit leitendem Material, wie etwa Polysilizium 457A gefüllt. Das Polysilizium 457A kann den gleichen Dotierstoff wie die Abschirmung 225 haben. In der dargestellten Ausführungsform hat das Polysilizium 457A das gleiche n-Polysilizium-Dotiermaterial wie die Abschirmung 225. Die Dicke der Oxidschicht 455A, die Tiefe des Abschlussgrabens 453A und der Abstand zwischen dem Abschlussgraben und dem benachbarten aktiven Graben (d. h. Breite der letzen Mesa) sind durch die Umkehrsperrspannung der Vorrichtung bestimmt. In der in 4A gezeigten Ausführungsform sind Gräben an der Oberfläche breiter (T-Grabenstruktur), und eine Metallfeldplatte 459A wird über der Abschlussregion verwendet. In einer (nicht gezeigten) alternativen Ausführungsform kann die Feldplatte aus Polysilizium ausgebildet werden, indem das Polysilizium 457A im Inneren des Abschlussgrabens 453A über die Oberfläche und über die Abschlussregion (nach links von dem Abschlussgraben in 4A) verlängert werden. Viele Varianten sind möglich. Zum Beispiel kann für einen besseren Ohmschen Kontakt eine (nicht gezeigte) p+-Region zu Silizium unter den Metallkontakten hinzugefügt werden. Die p-Wannenregion 454 in der letzten Mesa benachbart zu dem Abschlussgraben 453A und ihr jeweiliger Kontakt können wahlweise entfernt werden. Auch können floating (potentialfreie) p-Regionen links von dem Abschlussgraben 453A (d. h. außerhalb des aktiven Bereichs) hinzugefügt werden.
  • In einer anderen Variante wird anstatt den Abschlussgraben 453 mit Polysilizium zu füllen, eine Polysiliziumelektrode in dem unteren Abschnitt des Grabens im Inneren eines Oxid-gefüllten Grabens vergraben. Diese Ausführungsform ist in 4B gezeigt, wobei ungefähr die Hälfte des Abschlussgrabens 453B mit Oxid gefüllt ist, wobei die untere Hälfte mit einer Polysiliziumelektrode 457B im Inneren des Oxids vergraben wird. Das Polysilizium 457B kann den gleichen Dotierstoff wie die Abschirmung 225 haben. In der dargestellten Ausführungsform hat das Polysilizium 457B das gleiche n-Polysilizium-Dotierstoffmaterial wie die Abschirmung 225. Die Tiefe des Grabens 453B und die Höhe des vergrabenden Polysiliziums 457B können basierend auf der Vorrichtungsverarbeitung variiert werden. In noch einer anderen in 4C gezeigten Ausführungsform ist ein Abschlussgraben 453C im Wesentlichen mit Dielektrikum ohne darin vergrabenes leitendes Material gefüllt. Für alle drei in 4A, 4B und 4C gezeigten Ausführungsformen kann die Breite der letzten Mesa, die den Abschlussgraben von dem letzten aktiven Graben trennt, anders als die Breite einer typischen Mesa, die zwischen zwei aktiven Gräben ausgebildet ist, sein und kann eingestellt werden, um einen optimalen Ladungsausgleich in der Abschlussregion zu erreichen. Alle vorstehend in Zusammenhang mit der in 4A gezeigten Struktur beschriebenen Varianten können auf die in 4B und 4C gezeigten angewendet werden. Ferner wissen Fachleute der Technik zu schätzen, dass, während hier die Abschlussstrukturen für eine Vorrichtung mit abgeschirmtem Gate beschrieben wurden, ähnliche Strukturen als Abschlussregionen für alle die vorstehend beschriebenen verschiedenen Grabenvorrichtungen implementiert werden können.
  • 5 ist ein Flussdiagramm, das ein Verfahren zum Ausbilden eines Graben-Leistungs-MOSFET 200 mit verringertem EIN-Widerstand (wie in 2A–2C dargestellt) gemäß einer Ausführungsform darstellt. Das in 5 dargestellte Verfahren kann verwendet werden, um einen p-Kanal-Graben-Ladungsausgleich-MOSFET herzustellen, der robust ist und einen verringerten EIN-Widerstand hat. Der MOSFET umfasst ein Substrat 202, eine Driftregion 205, eine Wannenregion 208, einen aktiven Graben 215, ein dielektrisches Material 220, eine Abschirmung 225, ein Zwischenelektroden-Dielektrikum 230, ein Gate 235, Source-Regionen 240 und eine Metallschicht 245. Die Abschirmung 225, die n-Polysiliziummaterial ist, und das Gate 235, das p-Polysiliziummaterial oder Metall ist, sind in dem Graben 215 angeordnet und sind durch das Zwischenelektroden-Dielektrikum 230 voneinander getrennt. Das Verfahren beginnt den Betrieb 502, wenn ein Substrat 202 mit einer leicht dotierten p+-Schicht bereitgestellt wird. Im Arbeitsschritt 505 wird eine Driftregion 205 mit einer epitaktischen (p–) Schicht über der leicht dotierten p+-Schicht auf dem Substrat 202 ausgebildet. Als nächstes wird in dem Arbeitsschritt 510 unter Verwendung von Ätzverfahren ein aktiver Graben 215 in der epitaktischen (p–) Schicht der Driftregion 205 ausgebildet. Der aktive Graben kann sich durch die Wannenregion 208 und in die Driftregion 205 erstrecken. In manchen Ausführungsformen kann sich der aktive Graben durch die Driftregion in das Substrat erstrecken. In diesem Arbeitsschritt kann über der epitaktischen p-Schicht der Driftregion 205, bevor der aktive Graben 215 in der epitaktischen (p–) Schicht ausgebildet wird, eine Hartmaske wachsen gelassen werden und gemustert werden. Die Hartmaske wird nach dem Ätzen des aktiven Grabens entfernt, falls der nicht selektive epitaktische Wachstumsprozess anschließt.
  • Als nächstes werden in dem Arbeitsschritt 515 die Seitenwände und der Boden des Grabens mit einem dielektrischen Material 220 verkleidet. Die Seitenwände und der Boden des Grabens können mit einem dielektrischen Material verkleidet werden, indem das dielektrische Material auf den Seitenwänden und dem Boden des Grabens abgeschieden oder wachsen gelassen wird. In einer Ausführungsform kann eine dünne und gleichförmige epitaktische (Epi) Schicht wachsen gelassen werden. In einer anderen Variante können die Dicke und die Dotierungskonzentration durch die Grabentiefe variieren, um die Ladungsausgleichswirkung in der Driftregion 205 zu verbessern. In dem Arbeitsschritt 520 wird eine Abschirmung 225 in dem aktiven Graben 215 ausgebildet. Die Abschirmung 225, die n-Polysiliziummaterial enthält, ist durch das dielektrische Material 220 von den Seitenwänden und dem Boden des aktiven Grabens 215 getrennt. Die Abschirmung 225 kann eine Anreicherungsschicht entlang des aktiven Grabens 215 benachbart zu der Driftregion 205 bereitstellen. In einer Ausführungsform kann die Region in dem aktiven Graben 215 teilweise bis zu einer vorgegebenen Höhe mit n-dotiertem Polysiliziumabschirmungsmaterial 225 gefüllt werden oder kann ganz mit n-Polysiliziumabschirmungsmaterial 225 gefüllt werden und dann auf eine vorgegebene Höhe zurück geätzt werden. Als nächstes wird in dem Arbeitsschritt 525 ein dielektrisches Zwischenelektrodenmaterial 230 über der Abschirmung 225 in dem aktiven Graben 215 erzeugt. Das Zwischenelektrodenmaterial 230 kann unter Verwendung von Oxidations- und/oder Abscheidungsprozessen ausgebildet werden. In manchen Ausführungsformen hat das dielektrische Zwischenelektrodenmaterial eine Dicke, die dicker als die Dicke des dielektrischen Materials ist. In anderen Varianten kann das Zwischenelektrodenmaterial 230 derart ausgebildet werden, dass das dielektrische Zwischenelektrodenmaterial eine Dicke hat, die im Wesentlichen ähnlich oder gleich der Dicke des dielektrischen Materials 220 ist. In noch einer anderen Variante kann das Zwischenelektrodenmaterial 230 derart ausgebildet werden, dass das dielektrische Zwischenelektrodenmaterial eine Dicke hat, die dünner als die Dicke des dielektrischen Materials 220 ist.
  • In anderen Varianten kann in dem aktiven Graben unter der Abschirmung 225 mehr als eine zusätzliche Abschirmung ausgebildet werden. Die zusätzlichen Abschirmungen werden vor der Abschirmung 225 in dem aktiven Graben 215 ausgebildet, so dass die zusätzlichen Abschirmungen unter der Abschirmung 225 sind. Die zusätzlichen Abschirmungen können auch unter Verwendung ähnlicher Verfahren ausgebildet werden, wie zum Ausbilden der Abschirmung 225 verwendet werden. Zwischen den zusätzlichen Abschirmungen sind dielektrische Zwischenelektrodenschichten ausgebildet, um die zusätzlichen Abschirmungen zu trennen, ausgebildet, mit einer abschließenden Zwischenelektrodenschicht auf der Oberseite der letzten Abschirmung, um die letzte Abschirmung 225 zu trennen. Die zusätzlichen Abschirmungen, die durch die Zwischenelektrodenmaterialien getrennt sind, können übereinander unter der ersten Abschirmung gestapelt werden. Die zusätzlichen Abschirmungen können auch aus n-Polysiliziummaterial gefertigt werden.
  • Als nächstes wird in dem Arbeitsschritt 530 eine Wannenregion 208 mit einem n-Material über der Driftregion 205 ausgebildet. Die Wannenregion 208, die sich über der Driftregion 205 erstreckt, hat einen Leitfähigkeitstyp, der entgegengesetzt zu dem Leitfähigkeitstyp der Driftregion 205 ist. In dem Arbeitsschritt 535 wird in dem aktiven Graben 215 über der Abschirmung 225 ein Gate 235 ausgebildet und durch das dielektrische Zwischenelektrodenmaterial 230 davon getrennt. Das Gate 235 wird ebenfalls derart ausgebildet, dass es durch das dielektrische Material 220 von den Seitenwänden des aktiven Grabens 215 getrennt ist. Das Gate 235 kann derart ausgebildet werden, dass es ein p-Polysiliziummaterial in dem aktiven Graben 215 oder in einer anderen Variante ein Metallmaterial in dem aktiven Graben 215 umfasst. In manchen Ausführungsformen sind das Gate 235 und die Abschirmung 225 mit dem gleichen Potential elektrisch gekoppelt. Dies kann erledigt werden, indem das Gate 235 direkt mit der Abschirmung 225 elektrisch verbunden wird. Als nächstes werden in dem Arbeitsschritt 540 Source-Regionen 240 in der Wannenregion 208 benachbart zu dem aktiven Graben 215 ausgebildet. Die Source-Regionen 240 können vom p+-Leitfähigkeitstyp sein. In manchen Ausführungsformen sind die Source-Regionen 240 und die Abschirmung 225 mit dem gleichen Potential elektrisch gekoppelt. Dies kann erledigt werden indem die Source-Region 240 direkt mit der Abschirmung 225 verbunden wird.
  • In einer anderen Ausführungsform kann die Abschirmung 225 im Inneren des aktiven Grabens 215 auch mit einer Leistungsquelle von einer sekundären Gate-Elektrode verbunden werden, die aufgebaut ist, um auf ein gewünschtes elektrisches Potential elektrisch vorgespannt zu werden. Das Gate 235 und die sekundäre Gate-Elektrode können auch unabhängig elektrisch vorgespannt werden. Zum Beispiel kann die sekundäre Gate-Elektrode ungefähr bei der Schwellenspannung der Halbleitervorrichtung auf ein konstantes Potential vorgespannt werden. Alternativ kann die sekundäre Gate-Elektrode auf ein Potential vorgespannt werden, das höher als ein Potential ist, das an die Source-Regionen 240 angelegt ist. Alternativ kann die sekundäre Gate-Elektrode vor einem Schaltereignis auch mit einem Potential ungefähr bei der Schwellenspannung der Halbleitervorrichtung gekoppelt werden.
  • In dem Arbeitsschritt 545 werden die Source-, Drain- und Gate-Elektroden ausgebildet. Die Source-Elektrode, die die Metallschicht 245 umfasst, kann über den oberen Abschnitten der Vorrichtung abgeschieden werden. Die Source-Elektrode kann jedes leitende und/oder halbleitende Material, wie etwa zum Beispiel jedes Metall, Silizid, Polysilizium oder Kombinationen davon, umfassen. Die Drain-Elektrode kann auf der Rückseite des Substrats 202 ausgebildet werden und kann, bevor oder nachdem die Source-Elektrodenregion ausgebildet wurde, ausgebildet werden. In manchen Ausführungsformen kann der Drain auf der Rückseite ausgebildet werden, indem die Rückseite des Substrats 202 unter Verwendung von Prozessen, wie etwa Schleifen, Polieren oder Ätzen, verdünnt wird. Eine leitende Schicht kann dann auf der Rückseite des Substrats 202 abgeschieden werden, bis die gewünschte Dicke der leitenden Schicht oder des Drains ausgebildet ist. Schließlich wird in dem Arbeitsschritt 590 der Graben-Leistungs-MOSFET mit verringertem EIN-Widerstand abgeschlossen. Das Verfahren kann alternativ für die Ausbildung eines Ladungssteuerungsgrabens, der sich tiefer in die Driftregion als der aktive Graben erstreckt, und im Wesentlichen dass Füllen des aktiven Grabens mit Material, um den verringerten EIN-Widerstad zu ermöglichen, sorgen.
  • Obwohl spezifische Ausführungsformen der Erfindung beschrieben wurden, umfasst der Bereich der Erfindung auch vielfältige Modifikationen, Änderungen, alternative Aufbauten und Äquivalente. Die gewünschte Erfindung ist nicht auf den Betrieb innerhalb spezifischer Ausführungsformen beschränkt, sondern ist frei, in anderen Ausführungsformaufbauten zu arbeiten, da für Fachleute der Technik offensichtlich sein sollte, dass der Bereich der Erfindung nicht auf die beschriebene Reihe von Transaktionen und Schritten beschränkt ist.
  • Es versteht sich, dass alle hier bereitgestellten Materialtypen nur veranschaulichenden Zwecken diesen. Folglich können eine oder mehrere der verschiedenen dielektrischen Schichten in den hier beschriebenen Ausführungsformen dielektrische Low-k oder High-k-Materialien (Materialien mit niedriger oder hoher Dielektrizitätskonstante) umfassen. Während spezifische Dotierstoffe Namen für die n- und p-Dotierstoffe sind, können ebenso beliebige andere bekannte n- oder p-Dotierstoffe (oder Kombinationen solcher Dotierstoffe) in den Halbleitervorrichtungen verwendet werden. Ebenso können, obwohl die Vorrichtungen der Erfindung unter Bezug auf eine bestimmte Art von Leitfähigkeit (p oder n) beschrieben sind, die Vorrichtungen mit einer Kombination aus dem gleichen Dotierstofftyp aufgebaut werden oder können durch geeignete Modifikationen mit dem entgegengesetzten Leitfähigkeitstyp (jeweils n oder p) aufgebaut werden.
  • Die Beschreibung und die Zeichnungen sind folglich vielmehr als veranschaulichend statt in einem einschränkenden Sinn zu betrachten. Es ist jedoch offensichtlich, dass Hinzufügungen, Wegnahmen, Weglassen und andere Modifikationen und Änderungen daran vorgenommen werden können, ohne von dem allgemeineren Geist und Bereich der Erfindung wie in den Ansprüchen dargelegt, abzuweichen.

Claims (16)

  1. Halbleitervorrichtung, die umfasst: eine Driftregion mit einem ersten Leitfähigkeitstyp; eine Wannenregion, die sich über der Driftregion erstreckt und einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp hat; einen aktiven Graben mit Seitenwänden und einem Boden, wobei der aktive Graben sich durch die Wannenregion und in die Driftregion erstreckt und wenigstens Abschnitte seiner Seitenwände und des Bodens mit dielektrischem Material verkleidet hat; eine erste Abschirmung, die in dem aktiven Graben angeordnet ist und durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist; ein Gate, das in dem aktiven Graben über der ersten Abschirmung angeordnet ist und durch dielektrisches Zwischenelektrodenmaterial davon getrennt ist, wobei das Gate durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist; Source-Regionen mit dem ersten Leitfähigkeitstyp, die in der Wannenregion benachbart zu dem dielektrischen Material ausgebildet sind; wobei die erste Abschirmung und das Gate aus Materialien mit verschiedenen Austrittsarbeiten gefertigt sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste Abschirmung n-Polysilizium umfasst und das Gate p-Polysilizium umfasst, wobei die Driftregion vorzugsweise epitaktisch gewachsenes p-Material ist, wobei das n-Polysiliziummaterial vorzugsweise in der ersten Abschirmung eine Anreicherungsschicht entlang des Grabens benachbart zu der Driftregion bereitstellt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die erste Abschirmung ein n-Polysilizium umfasst und das Gate ein Metall umfasst.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die erste Abschirmung p-Polysilizium umfasst und das Gate n-Polysilizium umfasst, wobei die Driftregion vorzugsweise epitaktisch gewachsenes n-Material ist; wobei das p-Polysiliziummaterial in der ersten Abschirmung vorzugsweise eine Anreicherungsschicht entlang des Grabens benachbart zu der Driftregion ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die Driftregion über einem Substrat ausgebildet ist und der aktive Graben sich in das Substrat erstreckt.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die erste Abschirmung und das Gate aufgebaut sind, um im Wesentlichen mit dem gleichen Potential elektrisch gekoppelt zu werden.
  7. Halbleitervorrichtung nach Anspruch 1, wobei: die erste Abschirmung n-Polysilizium umfasst; das Gate p-Polysilizium umfasst; der aktive Graben ferner eine zweite Abschirmung umfasst; und die zweite Abschirmung ein n-Polysiliziummaterial, das unter der ersten Abschirmung angeordnet ist, umfasst.
  8. Halbleitervorrichtung nach Anspruch 1, wobei: die erste Abschirmung n-Polysilizium umfasst; das Gate p-Polysilizium umfasst; und der aktive Graben ferner eine Vielzahl zweiter Abschirmungen umfasst, die unter der ersten Abschirmung angeordnet sind, wobei die Vielzahl zweiter Abschirmungen unter der ersten Abschirmung gestapelt ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei die Abschirmung im Inneren des aktiven Grabens eine sekundäre Gate-Elektrode bildet, die aufgebaut ist, um auf ein gewünschtes Potential elektrisch vorgespannt zu werden.
  10. Halbleitervorrichtung nach Anspruch 9, wobei das Gate und die sekundäre Gate-Elektrode aufgebaut sind, um unabhängig elektrisch vorgespannt zu werden, wobei die sekundäre Gate-Elektrode vorzugsweise aufgebaut ist, um auf ein konstantes Potential mit ungefähr der Schwellenspannung der Halbleitervorrichtung vorgespannt zu werden, oder die sekundäre Gate-Elektrode aufgebaut ist, um auf ein Potential vorgespannt zu werden, das höher als ein Potential ist, das an die Source-Regionen angelegt wird, oder die sekundäre Gate-Elektrode aufgebaut ist, um vor einem Schaltereignis mit einem Potential mit ungefähr der Schwellenspannung der Halbleitervorrichtung gekoppelt zu werden.
  11. Halbleitervorrichtung nach Anspruch 9, wobei der aktive Graben ferner eine dritte leitende Schicht umfasst, die unter der sekundären Gate-Elektrode angeordnet ist, wobei die dritte leitende Schicht durch dielektrisches Material gegen die sekundäre Gate-Elektrode und die Seitenwände und den Boden des Grabens isoliert ist, wobei die dritte leitende Schicht eine Abschirmungselektrode bildet, die aufgebaut ist, um auf ein gewünschtes Potential elektrisch vorgespannt zu werden.
  12. Halbleitervorrichtung, die umfasst: eine Driftregion, die aus einem epitaktisch gewachsenen Material mit p-Leitfähigkeit besteht; eine Wannenregion, die sich über die Driftregion erstreckt und ein Material mit n-Leitfähigkeit hat; einen aktiven Graben, der Seitenwände und einen Boden umfasst, wobei der aktive Graben sich durch die Wannenregion und in die Driftregion erstreckt, wobei der aktive Graben wenigstens Abschnitte seiner Seitenwände und des Bodens mit dielektrischem Material verkleidet hat; eine erste Abschirmung, die in dem aktiven Graben angeordnet ist und durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist, wobei die erste Abschirmung ein n-Polysiliziummaterial umfasst; ein Gate, das in dem aktiven Graben über der ersten Abschirmung angeordnet ist und durch dielektrisches Zwischenelektrodenmaterial davon getrennt ist, wobei das Gate durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist, wobei das Gate ein anderes Material als das erste Abschirmungsmaterial umfasst; Source-Regionen mit dem Material mit n-Leitfähigkeit, die in der Wannenregion benachbart zu dem aktiven Graben ausgebildet sind.
  13. Halbleitervorrichtung nach Anspruch 12, wobei die Driftregion über einem Substrat ausgebildet ist und der aktive Graben sich in das Substrat erstreckt; und/oder. wobei das Gate ein Metallmaterial umfasst; und/oder wobei das n-Polysiliziummaterial in der ersten Abschirmung eine Anreicherungsschicht entlang des Grabens benachbart zu der Driftregion bereitstellt; und/oder wobei das dielektrische Zwischenelektrodenmaterial eine Dicke hat, die dicker als das dielektrische Material ist.
  14. Verfahren zum Ausbilden einer Halbleitervorrichtung, das umfasst: Ausbilden einer Driftregion mit einem ersten Leitfähigkeitstyp; Ausbilden eines aktiven Grabens, der sich durch eine Wannenregion und in die Driftregion erstreckt, wobei der aktive Graben Seitenwände und einen Boden umfasst; Verkleiden von Abschnitten der Seitenwände und des Bodens des aktiven Grabens mit dielektrischem Material; Ausbilden einer Abschirmung in dem aktiven Graben, die ein n-Polysiliziummaterial umfasst und durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist; Ausbilden eines dielektrischen Zwischenelektrodenmaterials über der Abschirmung in dem aktiven Graben; Ausbilden einer Wannenregion, die sich über der Driftregion erstreckt, wobei die Wannenregion einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp hat; Ausbilden eines Gate in dem aktiven Graben über der Abschirmung, das durch das dielektrische Zwischenelektrodenmaterial davon getrennt ist, wobei das Gate durch das dielektrische Material von den Seitenwänden des aktiven Grabens getrennt ist, wobei das Gate ein anderes Material als das Abschirmungsmaterial umfasst; und Ausbilden von Source-Regionen in der Wannenregion benachbart zu dem aktiven Graben, wobei die Source-Regionen den ersten Leitfähigkeitstyp haben.
  15. Verfahren nach Anspruch 14, wobei die Driftregion über einem Substrat ausgebildet wird und der aktive Graben derart ausgebildet wird, dass er sich in das Substrat erstreckt; und/oder wobei das Ausbilden des Gate das Ausbilden eines p-Polysiliziummaterials in dem aktiven Graben umfasst; und/oder wobei das Ausbilden der Abschirmung, die n-Polysiliziummaterial umfasst, eine Anreicherungsschicht entlang des Grabens benachbart zu der Driftregion bereitstellt.
  16. Verfahren nach Anspruch 14, wobei das Ausbilden eines dielektrischen Zwischenelektrodenmaterials ferner das Abscheiden des dielektrischen Zwischenelektrodenmaterials, das eine Dicke hat, die dicker als das dielektrische Material ist, umfasst; und/oder wobei das Ausbilden eines dielektrischen Zwischenelektrodenmaterials ferner die Verwendung einer Oxidation umfasst; und/oder wobei das Ausbilden eines dielektrischen Zwischenelektrodenmaterials ferner die Verwendung einer Oxidation und Abscheidung umfasst.
DE102012000958A 2011-01-20 2012-01-19 Leistungs-Graben-MOSFET mit verringertem EIN-Widerstand Pending DE102012000958A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201161434712P 2011-01-20 2011-01-20
US61/434,712 2011-01-20
US13/158,927 US8362550B2 (en) 2011-01-20 2011-06-13 Trench power MOSFET with reduced on-resistance
US13/158,927 2011-06-13

Publications (1)

Publication Number Publication Date
DE102012000958A1 true DE102012000958A1 (de) 2012-11-29

Family

ID=46543547

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012000958A Pending DE102012000958A1 (de) 2011-01-20 2012-01-19 Leistungs-Graben-MOSFET mit verringertem EIN-Widerstand

Country Status (4)

Country Link
US (1) US8362550B2 (de)
KR (1) KR101900843B1 (de)
CN (1) CN102623500B (de)
DE (1) DE102012000958A1 (de)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US8431457B2 (en) 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
US8829603B2 (en) 2011-08-18 2014-09-09 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET package
US9685608B2 (en) * 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8648412B1 (en) * 2012-06-04 2014-02-11 Semiconductor Components Industries, Llc Trench power field effect transistor device and method
US9048214B2 (en) * 2012-08-21 2015-06-02 Semiconductor Components Industries, Llc Bidirectional field effect transistor and method
US9105713B2 (en) 2012-11-09 2015-08-11 Infineon Technologies Austria Ag Semiconductor device with metal-filled groove in polysilicon gate electrode
JP5700027B2 (ja) * 2012-12-07 2015-04-15 トヨタ自動車株式会社 半導体装置
CN103077960B (zh) * 2013-01-28 2016-01-06 上海宝芯源功率半导体有限公司 沟槽功率器件结构及其制造方法
US10249721B2 (en) 2013-04-04 2019-04-02 Infineon Technologies Austria Ag Semiconductor device including a gate trench and a source trench
CN104103576A (zh) * 2013-04-15 2014-10-15 上海华虹宏力半导体制造有限公司 沟槽型双层栅功率mos器件的接触孔工艺方法
US9666663B2 (en) 2013-08-09 2017-05-30 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
US9076838B2 (en) 2013-09-13 2015-07-07 Infineon Technologies Ag Insulated gate bipolar transistor with mesa sections between cell trench structures and method of manufacturing
US20150108568A1 (en) * 2013-10-21 2015-04-23 Vishay-Siliconix Semiconductor structure with high energy dopant implantation
US9385228B2 (en) 2013-11-27 2016-07-05 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
CN103956382A (zh) * 2014-04-16 2014-07-30 常州旺童半导体科技有限公司 一种沟槽功率器件结构及其制造方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
DE102014111140B4 (de) * 2014-08-05 2019-08-14 Infineon Technologies Austria Ag Halbleitervorrichtung mit Feldeffektstrukturen mit verschiedenen Gatematerialien und Verfahren zur Herstellung davon
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
EP3183753A4 (de) 2014-08-19 2018-01-10 Vishay-Siliconix Elektronische schaltung
CN105720051B (zh) * 2014-12-05 2019-06-07 帅群微电子股份有限公司 半导体元件与其制造方法
TWI567931B (zh) 2014-12-05 2017-01-21 帥群微電子股份有限公司 半導體元件與其製造方法
US10164088B2 (en) * 2015-07-09 2018-12-25 Great Wall Semiconductor Corporation Trench MOSFET with depleted gate shield and method of manufacture
US10163639B2 (en) * 2015-07-09 2018-12-25 Great Wall Semiconductor Corporation Trench MOSFET with depleted gate shield and method of manufacture
TWI599041B (zh) * 2015-11-23 2017-09-11 節能元件控股有限公司 具有底部閘極之金氧半場效電晶體功率元件及其製作方法
CN106935645B (zh) * 2015-12-30 2020-07-07 节能元件控股有限公司 具有底部栅极的金氧半场效晶体管功率元件
DE102016114229B3 (de) * 2016-08-01 2017-12-07 Infineon Technologies Austria Ag Transistorbauelement mit einer zwei schichten umfassenden feldelektrodeund sein herstellverfahren
US10643852B2 (en) * 2016-09-30 2020-05-05 Semiconductor Components Industries, Llc Process of forming an electronic device including exposing a substrate to an oxidizing ambient
US10608085B2 (en) 2016-12-23 2020-03-31 Imec Vzw Two dimensional field effect transistors
TWI737883B (zh) * 2018-01-09 2021-09-01 力智電子股份有限公司 溝槽金氧半導體元件
US11031478B2 (en) 2018-01-23 2021-06-08 Infineon Technologies Austria Ag Semiconductor device having body contacts with dielectric spacers and corresponding methods of manufacture
US10304933B1 (en) 2018-04-24 2019-05-28 Semiconductor Components Industries, Llc Trench power MOSFET having a trench cavity
US10714574B2 (en) * 2018-05-08 2020-07-14 Ipower Semiconductor Shielded trench devices
US11538911B2 (en) 2018-05-08 2022-12-27 Ipower Semiconductor Shielded trench devices
US10903322B2 (en) * 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
TWI684276B (zh) * 2019-01-11 2020-02-01 力源半導體股份有限公司 溝渠式功率電晶體及其製作方法
JP2023032332A (ja) * 2021-08-26 2023-03-09 ローム株式会社 半導体装置
CN113725299B (zh) * 2021-08-30 2022-04-19 深圳真茂佳半导体有限公司 一种无结型自耗尽晶体管及其制备方法
CN114497225A (zh) * 2022-02-15 2022-05-13 恒泰柯半导体（上海）有限公司 一种半导体元件及其制备方法
WO2023188756A1 (ja) * 2022-03-28 2023-10-05 ローム株式会社 半導体装置
US20230352577A1 (en) * 2022-04-04 2023-11-02 Semiconductor Components Industries, Llc Vertical shielded gate accumulation field effect transistor

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US5679966A (en) 1995-10-05 1997-10-21 North Carolina State University Depleted base transistor with high forward voltage blocking capability
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6461918B1 (en) 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
TW543146B (en) 2001-03-09 2003-07-21 Fairchild Semiconductor Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge
JP4009825B2 (ja) * 2002-02-20 2007-11-21 サンケン電気株式会社 絶縁ゲート型トランジスタ
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
KR101236030B1 (ko) 2005-04-06 2013-02-21 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법
JP2008546189A (ja) * 2005-05-26 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタ及びその製造方法
US8058687B2 (en) * 2007-01-30 2011-11-15 Alpha & Omega Semiconductor, Ltd. Split gate with different gate materials and work functions to reduce gate resistance of ultra high density MOSFET
US7825465B2 (en) * 2007-12-13 2010-11-02 Fairchild Semiconductor Corporation Structure and method for forming field effect transistor with low resistance channel region
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device

Also Published As

Publication number Publication date
US20120187474A1 (en) 2012-07-26
KR101900843B1 (ko) 2018-11-08
CN102623500B (zh) 2016-06-01
KR20120084694A (ko) 2012-07-30
CN102623500A (zh) 2012-08-01
US8362550B2 (en) 2013-01-29

Similar Documents

Publication Publication Date Title
DE102012000958A1 (de) Leistungs-Graben-MOSFET mit verringertem EIN-Widerstand
DE69938562T3 (de) Leistungshalbleiterbauelemente mit verbesserten Hochfrequenzschaltung- und Durchbruch-Eigenschaften
DE112006000156B4 (de) LDMOS Halbleitertransistorstruktur und Verfahren zu deren Herstellung
DE102009047786B4 (de) Halbleiterbauelemente, Leistungshalbleiterbauelemente und Verfahren zum Ausbilden von Halbleiterbauelementen
DE102009044474B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE102012105685B4 (de) Halbleiterbauelement mit Spannungskompensationsstruktur
DE60222751T2 (de) Feldeffekttransistorstruktur und herstellungsverfahren
DE102004052678B3 (de) Leistungs- Trenchtransistor
DE102013200649B4 (de) ESD-Schutzschaltung
DE102015212564A1 (de) Halbleitervorrichtung mit isoliertem Gate, aufweisend eine Schirmungselektrode und Verfahren
DE102011053147B4 (de) Halbleiterstruktur mit grabenstrukturen in direktem kontakt
AT505176A2 (de) Grabenfeldplattenabschluss für leistungsvorrichtungen
DE10207309A1 (de) MOS-Transistoreinrichtung
DE102014019915B3 (de) IGBT mit reduzierter Rückwärtskapazität
DE102019104070A1 (de) Multi-Transistor-Vorrichtungen
DE112019002870T5 (de) Transistoren mit zwei Gate-Leitern und zugehörige Verfahren
DE102011084419A1 (de) Vollständig isoliertes Bauelement mit selbstjustiertem Körpergebiet
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE112004001846B4 (de) LDMOS-Transistor
DE102014113746B4 (de) Transistorbauelement mit einer feldelektrode
DE102016114229B3 (de) Transistorbauelement mit einer zwei schichten umfassenden feldelektrodeund sein herstellverfahren
DE102016100128B4 (de) LDMOS-Hochspannungstransistor und Verfahren zu dessen Herstellung
DE102013111966A1 (de) Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
R082 Change of representative

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE, EUROPEA, DE

Representative=s name: MUELLER-BORE & PARTNER PATENTANWAELTE PARTG MB, DE

Representative=s name: WUESTHOFF & WUESTHOFF, PATENTANWAELTE PARTG MB, DE

R082 Change of representative

Representative=s name: WUESTHOFF & WUESTHOFF, PATENTANWAELTE PARTG MB, DE

R012 Request for examination validly filed
R016 Response to examination communication