DE102009047786B4 - Halbleiterbauelemente, Leistungshalbleiterbauelemente und Verfahren zum Ausbilden von Halbleiterbauelementen - Google Patents

Halbleiterbauelemente, Leistungshalbleiterbauelemente und Verfahren zum Ausbilden von Halbleiterbauelementen Download PDF

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Abstract

Halbleiterbauelement (100), umfassend: einen Halbleiterkörper (1), der eine erste Oberfläche (30), ein erstes Halbleitergebiet (80) von einem ersten Leitfähigkeitstyp und ein zweites Halbleitergebiet (50) von einem zweiten Leitfähigkeitstyp umfasst, wobei das erste Halbleitergebiet (80) und das zweite Halbleitergebiet (50) einen pn-Übergang bilden; eine Sourcemetallisierung (60), die auf der ersten Oberfläche (30) angeordnet ist; und einen Graben (20), der sich von der ersten Oberfläche (30) in den Halbleiterkörper (1) erstreckt und in einer horizontalen Ebene, die im Wesentlichen parallel zu der ersten Oberfläche (30) verläuft, einen ersten Grabenabschnitt (201) und einen zweiten Grabenabschnitt (202) umfasst; wobei der erste Grabenabschnitt (201) eine Gateelektrode (211), die elektrisch mit der Sourcemetallisierung (60) verbunden ist, und eine Isolierschicht (22), die die Gateelektrode (211) gegenüber dem zweiten Halbleitergebiet (50) isoliert, umfasst; wobei der zweite Grabenabschnitt (202) einen leitenden Plug (212) umfasst, der elektrisch mit der Sourcemetallisierung (60) und dem zweitem Halbleitergebiet (50) verbunden ist.

Description

  • Hintergrund
  • Feldeffektgesteuerte Leistungsschaltbauelemente wie etwa ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) oder ein IGBT (Insulated Gate Bipolar Transistor – Bipolartransistor mit isolierter Gateelektrode) sind für verschiedene Anwendungen verwendet worden, einschließlich unter anderem als Schalter bei Stromversorgungen und Leistungsumformern. Ein Beispiel, das die Verwendung von MOSFETs in einem DC-DC-Wandler veranschaulicht, ist in 1 angegeben.
  • Die Gatelektrode eines feldeffektgesteuerten Halbleiterbauelements kann in einem in das Halbleitersubstrat des Halbleiterbauelements reichenden Gate-Graben angeordnet sein. So beschreibt die US 20080073707 A1 einen Graben-MOSFET der zusätzlich einen zu dem Gate-Graben benachbarten RFP-Graben (von engl. recessed field plate) aufweist. Der RFP-Graben enthält eine als Feldplatte wirkende RFP-Elektrode, die durch eine dielektrische Schicht an den Wänden des RFP-Graben vom Halbleitersubstrat isoliert ist. Der Gate-Graben weist eine dicke untere Oxidschicht auf. Die Gate- und RFP-Gräben werden vorzugsweise im gleichen Herstellungsschritt gebildet und haben eine im Wesentlichen gleiche Tiefe. Wenn der MOSFET im dritten Quadranten betrieben wird (SourceBody-Drain-Übergang werden in Durchlassrichtung betrieben), kann durch die kombinierte Wirkung der RFP- und Gate-Elektroden der Minoritätsladungsträgerdiffusionsstrom und die Menge an gespeicherten Minoritätsladungsträgern (engl. „reverse recovery charge”) reduziert werden.
  • Die Richtung des Stromflusses durch die feldeffektgesteuerten Bauelemente, die als Schalter arbeiten, kann in verschiedenen Arbeitszyklen von Leistungsumformern verschieden sein. In einem „Vorwärtsmodus” des feldeffektgesteuerten Bauelements ist die pn-Body-Diode an dem Body-Drain-Übergang des feldeffektgesteuerten Bauelements in Sperrrichtung geschaltet, und der Widerstand des Bauelements kann durch die an die Gateelektrode des feldeffektgesteuerten Bauelements angelegte Spannung gesteuert werden. In einem „Rückwärtsmodus” des feldeffektgesteuerten Bauelements ist die pn-Body-Diode in Durchlassrichtung geschaltet. Dies führt zu einem Verlust, der hauptsächlich durch das Produkt aus Stromfluss und Spannungsabfall an der Body-Diode bestimmt wird. Um Verluste während des Rückwärtsmodus des feldeffektgesteuerten Bauelements zu minimieren, d. h. die Effizienz der Stromversorgung oder des Leistungsumformers zu maximieren, kann ein Nebenschlussbauelement (engl. „shunting device”), zum Beispiel eine Diode, parallel zu der Body-Diode des feldeffektgesteuerten Schaltbauelements geschaltet werden. Idealerweise sollte das Nebenschlussbauelement keinen Strom leiten, wenn die Body-Diode in Sperrrichtung geschaltet ist, und bei einer niedrigeren Spannung als die Body-Diode durchschalten, wenn die Body-Diode in Durchlassrichtung geschaltet wird. Um unerwünschte Induktivitäten und Kapazitäten, die mit den erforderlichen Kontakten und Versorgungsleitungen von zusätzlichen Bauelementen verbunden sind, zu vermeiden, sind integrierte Leistungsbauelemente einschließlich zum Beispiel ein MOSFET und eine Diode vorgeschlagen worden.
  • Üblicherweise sind als integrierte Nebenschlussbauelemente hauptsächlich Schottky-Dioden verwendet worden. Eine Schottky-Diode ist durch einen geringen Durchlassspannungsabfall von etwa 0,4 V bei einem gegebenen typischen Strom, niedrige Einschaltspannung von etwa 0,3 V, ein schnelles Ausschalten und eine Nichtleitung, wenn die Diode in Sperrrichtung geschaltet ist, gekennzeichnet. Im Vergleich dazu hat eine Silizium-pn-Diode einen Durchlassspannungsabfall von etwa 0,9 V bei einem gegebenen typischen Strom und eine Einschaltspannung von etwa 0,6 bis 0,8 V. Die Verluste beim Betrieb eines Silizium-MOSFET im Rückwärtsmodus können daher reduziert werden, wenn eine Schottky-Diode parallel zur pn-Body-Diode geschaltet wird. Um jedoch eine Schottky-Diode herzustellen, muss eine Metall-Halbleiter-Sperrschicht gebildet werden. Um entsprechende elektrische Charakteristiken für die Schottky-Diode zu erhalten, ist es wahrscheinlich, dass das für die Schottky-Kontakte verwendete Metall von dem für andere Strukturen wie etwa ohmsche Metall-Halbleiter-Kontakte verwendeten Metall differiert. Dadurch kann die Herstellung des Bauelements erschwert werden. Weiterhin wird die Qualität einer Schottky-Diode üblicherweise durch nachfolgende Prozesse, die zum Bilden des MOSFET erforderlich sind, beeinflusst. Außerdem leiden Schottky-Dioden unter Problemen wie etwa einem hohen Leckstrom und Verlustleistung in Sperrrichtung. Diese Probleme nehmen außerdem üblicherweise mit der Temperatur und dem Strom zu, wodurch sich Zuverlässigkeitsprobleme zum Beispiel für Stromversorgungs- und Leistungsumformeranwendungen ergeben. Deshalb können monolithisch integrierte Leistungsbauelemente mit Schottky-Sperrschichtdioden Designprobleme verursachen.
  • Aus diesen und weiteren Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Zusammenfassung
  • Erfindungsgemäß wird die Aufgabe durch die Vorrichtungen und Verfahren der unabhängigen Patentansprüche gelöst.
  • Gemäß einer Ausführungsform wird ein Halbleiterbauelement mit einem Halbleiterkörper, einer Sourcemetallisierung und einem Graben bereitgestellt. Der Halbleiterkörper enthält eine erste Oberfläche, ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp und ein zweites Halbleitergebiet von einem zweiten Leitfähigkeitstyp, das einen pn-Übergang mit dem zweiten Halbleitergebiet bildet. Die Sourcemetallisierung ist auf der ersten Oberfläche angeordnet. Der Graben verläuft von der ersten Oberfläche in den Halbleiterkörper und enthält in einer horizontalen Ebene, die im Wesentlichen parallel zu der ersten Oberfläche verläuft, einen ersten Grabenabschnitt und einen zweiten Grabenabschnitt. Der erste Grabenabschnitt enthält eine Gateelektrode, die an die Sourcemetallisierung und eine Isolierschicht, die die Gateelektrode von dem zweiten Halbleitergebiet isoliert, angeschlossen ist. Der zweite Grabenabschnitt enthält einen leitenden Plug bzw. Kontaktstopfen, der an die Sourcemetallisierung und an das zweite Halbleitergebiet angeschlossen ist.
  • Gemäß einer weiteren Ausführungsform wird ein Halbleiterbauelement bereitgestellt. Das Halbleiterbauelement enthält eine Sourcemetallisierung, eine erste Feldeffektstruktur und eine zweite Feldeffektstruktur. Die erste und die zweite Feldeffektstruktur enthalten ein Sourcegebiet von einem ersten Leitfähigkeitstyp, das an die Sourcemetallisierung angeschlossen ist, und ein Body-Gebiet von einem zweiten Leitfähigkeitstyp, das sich neben (engl. „adjacent”) dem Sourcegebiet befindet. Die erste Feldeffektstruktur enthält weiterhin eine erste Gateelektrode und ein erstes Isoliergebiet, das zumindest zwischen der ersten Gateelektrode und dem Body-Gebiet angeordnet ist. Eine erste Kapazität wird zwischen der ersten Gateelektrode und dem Body-Gebiet gebildet. Die zweite Feldeffektstruktur enthält weiterhin, insbesondere in einem ersten vertikalen Querschnitt, eine zweite Gateelektrode, die an die Sourcemetallisierung angeschlossen ist, und ein zweites Isoliergebiet, das in einem ersten vertikalen Querschnitt zumindest zwischen der zweiten Gateelektrode und dem Body-Gebiet angeordnet ist. Eine zweite Kapazität wird zwischen der zweiten Gateelektrode und dem Body-Gebiet gebildet. Die Kapazität pro Flächeneinheit der zweiten Kapazität ist größer als die Kapazität pro Flächeneinheit der ersten Kapazität.
  • Gemäß noch einer weiteren Ausführungsform wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt. Ein Halbleiterkörper mit einer ersten Oberfläche, einem ersten Halbleitergebiet von einem ersten Leitfähigkeitstyp und einem zweiten Halbleitergebiet von einem zweiten Leitfähigkeitstyp wird bereitgestellt. Das erste Halbleitergebiet und das zweite Halbleitergebiet bilden einen pn-Übergang. Ein Graben wird derart gebildet, dass der Graben von der ersten Oberfläche in den Halbleiterkörper verläuft und in einer horizontalen Ebene, die im Wesentlichen parallel zu der ersten Oberfläche verläuft, einen ersten Grabenabschnitt und einen zweiten Grabenabschnitt enthält. Eine Gateelektrode und eine Isolierschicht, die die Gateelektrode von dem zweiten Halbleitergebiet in dem ersten Grabenabschnitt isoliert, werden gebildet. Ein leitender Plug wird in dem zweiten Grabenabschnitt so gebildet, dass der leitende Plug mit dem zweiten Halbleitergebiet verbunden ist. Außerdem wird eine Sourcemetallisierung auf der ersten Oberfläche derart gebildet, dass die Sourcemetallisierung an die Gateelektrode und den leitenden Plug angeschlossen ist.
  • Gemäß noch einer weiteren Ausführungsform wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt. Ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp wird bereitgestellt. Mindestens ein erster Graben und mindestens ein zweiter Graben werden in dem Halbleitersubstrat gebildet. Mindestens ein unterer Abschnitt der Wände des ersten Grabens und ein unterer Abschnitt der Wände des zweiten Grabens werden mit einer ersten Oxidschicht beschichtet. Ein leitendes Gebiet wird mindestens in dem unteren Abschnitt des ersten Grabens und mindestens in dem unteren Abschnitt des zweiten Grabens gebildet. Ein Schutzgebiet wird auf dem zweiten Graben gebildet. Ein erstes Isoliergebiet wird an den Seitenwänden in einem oberen Abschnitt des ersten Grabens durch einen thermischen Oxidationsprozess gebildet. Während des thermischen Oxidationsprozesses wird der zweite Graben durch das Schutzgebiet derart geschützt, dass das die Wände des zweiten Grabens bildende Halbleitersubstrat während des thermischen Oxidationsprozesses nicht oxidiert wird. Ein zweites Isoliergebiet wird an den Seitenwänden in einem oberen Abschnitt des zweiten Grabens gebildet. Eine erste Gateelektrode und eine zweite Gateelektrode werden in dem oberen Abschnitt des ersten bzw. zweiten Grabens ausgebildet. Sourcegebiete vom ersten Leitfähigkeitstyp und ein Body-Gebiet von einem zweiten Leitfähigkeitstyp werden derart gebildet, dass sich das Body-Gebiet neben (engl. „adjacent”) den Sourcegebieten befindet. Eine Sourcemetallisierung wird gebildet, die in Kontakt zu den Sourcegebieten und der zweiten Gateelektrode steht.
  • Gemäß noch einer weiteren Ausführungsform wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt. Ein Halbleitersubstrat von einem ersten Leitfähigkeitstyp wird bereitgestellt. Mindestens ein erster Graben und mindestens ein zweiter Graben werden in dem Halbleitersubstrat gebildet. Mindestens eine Bodenwand und eine Seitenwand des ersten Grabens und eine Bodenwand und eine Seitenwand des zweiten Grabens werden mit einer ersten Oxidschicht bedeckt. Ein leitendes Gebiet, das Polysilizium umfasst, wird in einem unteren Abschnitt des ersten Grabens gebildet, und ein zweites leitendes Gebiet, das Polysilizium umfasst, wird in einem unteren Abschnitt des zweiten Grabens gebildet. Ionen werden selektiv in einem oberen Abschnitt des ersten leitenden Gebiets implantiert, um die Oxidationsrate unter thermischen Oxidationsbedingungen des oberen Abschnitts des ersten leitenden Gebiets heraufzusetzen. Ein thermischer Oxidationsprozess wird durchgeführt, um auf dem ersten und dem zweiten leitenden Gebiet eine Oxidschicht auszubilden. Ein Ätzprozess wird durchgeführt, um einen oberen Abschnitt des ersten Grabens und des zweiten Grabens derart zu freizulegen, dass ein vierter isolierender Abschnitt auf dem zweiten leitenden Gebiet ausgebildet wird, und derart, dass das erste leitende Gebiet in einem oberen Abschnitt freigelegt wird.
  • Weitere Ausführungsformen, Modifikationen und Verbesserungen des Halbleiterbauelements und des Verfahrens ergeben sich aus der folgenden Beschreibung und den beigefügten Ansprüchen.
  • Kurze Beschreibung der Zeichnungen
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der vorliegenden Erfindung zu vermitteln, und sind in diese Beschreibung aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung der Erläuterung der Prinzipien der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung lassen sich ohne Weiteres erkennen, da diese durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt einen Schaltplan eines typischen DC-DC-Wandlers, wobei Halbleiterbauelemente gemäß mehreren Ausführungsformen verwendet werden können.
  • 2 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 3 bis 8 zeigen Ausführungsformen von Halbleiterbauelementen in vertikalen Querschnitten.
  • 9–13 zeigen Herstellungsprozesse gemäß bestimmten Ausführungsformen.
  • 14A–14C zeigen numerische Simulationen für ein Halbleiterbauelement gemäß einer offenbarten Ausführungsform im Vergleich mit einem Standard-MOSFET.
  • 15 zeigt einen vertikalen Querschnitt eines Leistungs-MOSFET gemäß einer Ausführungsform mit numerisch erhaltenen Stromlinien für den normalen MOSFET-Betrieb.
  • 16 zeigt den gleichen vertikalen Querschnitt des Leistungs-MOSFET von 15 mit numerisch erhaltenen Stromlinien während eines Diodendurchlassbetriebs.
  • 17A und 17B zeigen einen Ausschnitt von 16 bzw. dazugehörige Strom-Spannungs-Charakteristiken.
  • 18, 19 und 20A und 20B zeigen Strom-Spannungs-Charakteristiken für ein Halbleiterbauelement gemäß bestimmter Ausführungsformen.
  • 21 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 22–29 zeigen Herstellungsprozesse zum Ausbilden eines Halbleiterbauelements gemäß bestimmter Ausführungsformen.
  • 30 und 31 zeigen Draufsichten auf das in 28 bzw. 29 gezeigte Halbleiterbauelement.
  • 32–35 zeigen weitere Herstellungsprozesse zum Ausbilden eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 36 zeigt eine Draufsicht auf das in 35 gezeigte Halbleiterbauelement.
  • 37–43 zeigen weitere Herstellungsprozesse zum Ausbilden eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 44–48 zeigen alternative Herstellungsprozesse zum Ausbilden eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 49–56 zeigen ein Herstellungsverfahren zum Ausbilden eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 57–58 zeigen ein weiteres Herstellungsverfahren zum Ausbilden eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 59–63 zeigen noch ein weiteres Herstellungsverfahren zum Ausbilden eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 64–68 zeigen ein weiteres Herstellungsverfahren zum Ausbilden eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 69–73 zeigen noch ein weiteres Herstellungsverfahren zum Ausbilden eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 74A–F zeigen numerische Simulationen für Halbleiterbauelemente gemäß gewisser Ausführungsformen.
  • 75 zeigt zwei vertikale Querschnitte eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 76 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 77 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 78 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements gemäß einer Ausführungsform.
  • 79A und 79B zeigen Draufsichten auf das in 75 gezeigte Halbleiterbauelement gemäß gewisser Ausführungsformen.
  • 80A und 80B zeigen Draufsichten auf das in 75 gezeigte Halbleiterbauelement gemäß gewisser Ausführungsformen.
  • 81 zeigt numerische Simulationen für Halbleiterbauelemente gemäß einer Ausführungsform.
  • 82 zeigt zwei vertikale Querschnitte eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 83–87 zeigen ein weiteres Herstellungsverfahren zum Ausbilden eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 88–96 zeigen ein Herstellungsverfahren zum Ausbilden eines Halbleiterbauelements gemäß gewisser Ausführungsformen.
  • 97A–F zeigen numerische Simulationen für Halbleiterbauelemente gemäß gewisser Ausführungsformen.
  • 98A–D zeigen numerische Simulationen für Halbleiterbauelemente gemäß gewisser Ausführungsformen.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird die Richtungsterminologie wie etwa „Oberseite”, „Unterseite”, „Vorderseite”, „Rückseite”, „vorderer”, „hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen der vorliegenden Erfindung in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Die Zeichnungen sind nicht skaliert und sind nur zu veranschaulichenden Zwecken. Der Klarheit halber sind die gleichen Elemente oder Herstellungsprozesse mit den gleichen Referenzen in den verschiedenen Zeichnungen bezeichnet worden, wenn nicht etwas anderes angegeben worden ist.
  • Die Ausdrücke „horizontal” und „lateral”, wie sie in dieser Beschreibung verwendet werden, sollen eine Orientierung parallel zu einer ersten Oberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafer oder eines Die sein.
  • Der Begriff „vertikal”, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung beschreiben, die senkrecht zu der ersten Oberfläche des Halbleitersubstrats oder -körpers angeordnet ist.
  • In dieser Beschreibung wird n-dotiert als ein erster Leitfähigkeitstyp bezeichnet, während p-dotiert als ein zweiter Leitfähigkeitstyp bezeichnet wird. Es versteht sich, dass die Halbleiterbauelemente mit entgegengesetzten Dotierungsrelationen gebildet werden können, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Weiterhin zeigen einige Figuren relative Dotierungskonzentrationen durch Angeben eines „–” oder „+” bei dem Dotierungstyp. Beispielsweise bedeutet „n–” eine Dotierungskonzentration, die geringer ist als die Dotierungskonzentration eines „n”-Dotierungsgebiets, während ein „n+”-Dotierungsgebiet eine größere Dotierungskonzentration als das „n”-Dotierungsgebiet aufweist. Das Angeben der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsgebiete mit der gleichen relativen Dotierungskonzentration die gleiche absolute Dotierungskonzentration aufweisen, sofern nicht etwas anderes angegeben ist. Beispielsweise können zwei verschiedene n+-Gebiete verschiedene absolute Dotierungskonzentrationen aufweisen. Das Gleiche gilt beispielsweise für ein n+- und p+-Gebiet.
  • In dieser Beschreibung beschriebene spezifische Ausführungsformen betreffen, ohne darauf beschränkt zu sein, Leistungshalbleiterbauelemente, die durch einen Feldeffekt gesteuert werden, und insbesondere unipolare Bauelemente wie etwa MOSFETs, bipolare Bauelemente wie etwa IGBTs und unipolare und bipolare Bauelemente mit Kompensationsstrukturen wie etwa Super-Junction-MOSFETs.
  • Der Begriff „Feldeffekt”, wie er in dieser Beschreibung verwendet wird, soll die durch ein elektrisches Feld vermittelte Ausbildung eines „Inversionskanals” und/oder die Steuerung der Leitfähigkeit und/oder Gestalt des Inversionskanals in einem Halbleitergebiet vom zweiten Leitfähigkeitstyp beschreiben. Das Halbleitergebiet vom zweiten Leitfähigkeitstyp ist typischerweise zwischen zwei Halbleitergebieten vom ersten Leitfähigkeitstyp ausgebildet, und ein unipolarer Stromweg durch ein Kanalgebiet zwischen den beiden Halbleitergebieten vom ersten Leitfähigkeitstyp wird durch das elektrische Feld gebildet und/oder gesteuert. Der Leitfähigkeitstyp des Kanalgebiets wechselt typischerweise zum ersten Leitfähigkeitstyp, d. h. er wird invertiert, um den unipolaren Stromweg zwischen den beiden Halbleitergebieten vom ersten Leitfähigkeitstyp zu bilden.
  • Im Kontext der vorliegenden Beschreibung wird das Halbleitergebiet vom zweiten Leitfähigkeitstyp, in dem ein Inversionskanal durch den Feldeffekt gebildet und/oder gesteuert werden kann, auch als Body-Gebiet bezeichnet.
  • Im Kontext der vorliegenden Beschreibung soll der Begriff „Feldeffektstruktur” eine Struktur beschreiben, die in einem Halbleitersubstrat oder einem Halbleiterbauelement gebildet wird und eine Gateelektrode aufweist, die zumindest von dem Body-Gebiet durch ein dielektrisches Gebiet oder eine dielektrische Schicht isoliert ist. Zu Beispielen für dielektrische Materialien zum Ausbilden eines dielektrischen Gebiets oder einer dielektrischen Schicht zwischen der Gateelektrode und dem Body-Gebiet zählen, ohne darauf beschränkt zu sein, Siliziumoxid (SiO2), Siliziumnitrid (Si3N4), Siliziumoxynitrid (SiOxNy), Zirkoniumoxid (ZrO2), Tantaloxid (Ta2O5), Titanoxid (TiO2) und Hafniumoxid (HfO2).
  • Oberhalb einer Einsatzsspannung oder Schwellenspannung Vth zwischen der Gateelektrode und dem Body-Gebiet wird aufgrund des Feldeffekts in einem Kanalgebiet des Body-Gebiets, das an das dielektrische Gebiet oder die dielektrischen Schicht angrenzt, ein Inversionskanal gebildet und/oder gesteuert. Die Einsatzsspannung Vth bezieht sich üblicherweise auf die kleinste Gatespannung, die für das Einsetzen eines unipolaren Stromflusses zwischen den beiden Halbleitergebieten vom ersten Leitfähigkeitstyp, die Source und Drain eines Transistors bilden, erforderlich ist.
  • Im Kontext der vorliegenden Beschreibung werden Bauelemente wie etwa MOS-gesteuerte Dioden (MCDs), MOSFETs, IGBTs und Bauelemente mit Kompensationsstrukturen wie etwa Super-Junction-MOSFETs sowie integrierte Bauelemente mit unterschiedlichen Feldeffektstrukturen auch als Feldeffektstrukturen bezeichnet.
  • Im Kontext der vorliegenden Beschreibung sollte der Begriff „MOS” (Metall-Oxid-Halbleiter) so verstanden werden, dass er den allgemeineren Begriff „MIS” (Metall-Isolator-Halbleiter) beinhaltet. Beispielsweise sollte der Begriff MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) so verstanden werden, dass er FETs mit einem Gateisolator beinhaltet, der kein Oxid ist, das heißt, der Begriff MOSFET wird in dem allgemeineren Sinn der Begriffe IGFET (Feldeffekttransistor mit isoliertem Gate) bzw. MISFET verwendet.
  • 2 zeigt eine Ausführungsform eines Leistungshalbleiterbauelements 100 in einem vertikalen Querschnitt. Das Halbleiterbauelement 100 enthält ein Halbleitersubstrat 1 mit einer ersten Oberfläche 30 und einer gegenüber der ersten Oberfläche 30 angeordneten zweiten Oberfläche 31. Das Halbleitersubstrat 1 kann aus einem beliebigen Halbleitermaterial hergestellt sein, das sich zum Herstellen eines Halbleiterbauelements eignet. Zu Beispielen für solche Materialien zählen, ohne darauf beschränkt zu sein, elementare Halbleitermaterialien wie etwa Silizium (Si), Verbundhalbleitermaterialien der Gruppe IV wie etwa Siliziumcarbid (SiC) oder Siliziumgermanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien wie etwa Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indium-Gallium-Phosphid (InGaP) oder Indium-Gallium-Arsenid-Phosphid (InGaAsP) und binäre oder ternäre II-VI-Halbleitermaterialien wie etwa Cadmiumtellurid (CdTe) und Quecksilber-Cadmiumtellurid (HgCdTe), um nur einige zu nennen. Die obenerwähnten Halbleitermaterialien werden auch als Homoübergangshalbleitermaterialien bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, entsteht ein Heteroübergangshalbleitermaterial. Zu Beispielen für Heteroübergangshalbleitermaterialien zählen, ohne darauf beschränkt zu sein, Silizium-Siliziumcarbid (Si-SiC) und SiGe-gradiertes Heteroübergangshalbleitermaterial. Für Leistungshalbleiteranwendungen werden gegenwärtig hauptsächlich Si-, SiC- und Si-SiC-Materialien verwendet.
  • Das Halbleitersubstrat 1 kann ein einzelnes monokristallines Volumenmaterial sein. Es ist auch möglich, dass das Halbleitersubstrat 1 ein monokristallines Volumenmaterial 1' und mindestens eine darauf ausgebildete Epitaxialschicht 2 enthält. Mit Epitaxialschichten erhält man mehr Freiheit beim Einstellen der Hintergrunddotierung des Materials, da die Dotierungskonzentration während der Abscheidung der Epitaxialschicht oder -schichten justiert werden kann.
  • Das Halbleitersubstrat 1 wird typischerweise ausgebildet, indem ein einzelner monokristalliner Volumenkörper 1' von einem ersten Leitfähigkeitstyp (n-dotiert) bereitgestellt wird, auf dem eine oder mehrere einkristalline Schichten 2 epitaxial abgeschieden werden. Die Epitaxialschicht oder -schichten 2 nimmt bzw. nehmen ein n-dotiertes Driftgebiet 40, ein oder mehrere p-dotierte Body-Gebiete 50 und ein oder mehrere n-dotierte Sourcegebiete 80 auf. Während der epitaxialen Abscheidung kann die gewünschte Dotierungskonzentration des Driftgebiets 40 eingestellt werden, indem eine entsprechende Menge an Dotierstoff zugeführt wird. Im Unterschied dazu werden das oder die Body-Gebiete 50 und das oder die Sourcegebiete 80 typischerweise durch Implantation in dem epitaxial abgeschiedenen Driftgebiet 40 ausgebildet. Es auch möglich, das Body-Gebiet 50 während der epitaxialen Abscheidung durch entsprechendes Bereitstellen von Dotierstoffen des zweiten Leitfähigkeitstyps (p-dotiert) in der gewünschten Konzentration zu bilden. Das Sourcegebiet 80 kann auch als eine im Wesentlichen durchgehende Schicht durch Implantation oder während der epitaxialen Abscheidung gebildet werden. Gegebenenfalls kann das Herstellen separate epitaxiale Abscheidungsprozesse mit unterschiedlichen Dotierstoffen von variierender Konzentration oder mit dem gleichen Dotierstoff, aber mit variierender Konzentration, beinhalten, um die jeweiligen funktionalen Gebiete auszubilden. Bei einigen Ausführungsformen kann die Enddotierungskonzentration des Driftgebiets 40 so variieren, dass sie Dotierungsprofile mit mindestens einem Minimum oder mindestens einem Maximum oder mit einer von einem Draigebiet 41 zum Body-Gebiet 50 steigenden oder abnehmenden Dotierungskonzentration enthält.
  • Bei anderen Ausführungsformen wird ein Substratwafer oder Die mit der gewünschten Hintergrunddotierungskonzentration des Driftgebiets 40 bereitgestellt. Der Substratwafer wird geeignet von der ersten Oberfläche 30 her gedünnt und das Body-Gebiet 50 und das Sourcegebiet 80 werden durch Implantation an der ersten Oberfläche 30 ausgebildet. Gegebenenfalls kann der Substratwafer zusätzlich von der zweiten Oberfläche 31 her gedünnt werden, und das Draigebiet 41 kann durch Implantation an der zweiten Oberfläche 31 gebildet werden. Es wäre auch möglich, den Substratwafer nach dem Implantieren nur der Source- und Body-Gebiete 80, 50 zu dünnen. Durch Verwendung dieses Ansatzes kann eine teure Epitaxieabscheidung vermieden werden.
  • Das Halbleitersubstrat 1 von 2 enthält ein gemeinsames Driftgebiet 40 und ein davon beabstandetes Sourcegebiet 80, beide vom n-Leitfähigkeitstyp. Typischerweise steht das Sourcegebiet 80 in elektrischem Kontakt mit einer gemeinsamen Sourcemetallisierung 60, und die Dotierungskonzentration des Sourcegebiets 80 ist höher als die Dotierungskonzentration des Driftgebiets 40, wie durch die Symbole „n+” und „n” angegeben wird. Zwischen dem Driftgebiet 40 und dem Sourcegebiet 80 ist ein p-dotiertes Body-Gebiet 50 angeordnet und jeweilige pn-Übergänge zwischen dem Sourcegebiet 80 und dem Body-Gebiet 50 und zwischen dem Body-Gebiet 50 und dem Driftgebiet 40 sind ausgebildet. Mindestens zwei erste Gräben 10 und mindestens ein zweiter Graben 20, der seitlich zwischen den beiden ersten Gräben 10 angeordnet ist, verlaufen von dem Sourcegebiet 80 durch das Body-Gebiet 50 teilweise in das Driftgebiet 40. Typischerweise verlaufen die ersten und zweiten Gräben 10 und 20 in einer Richtung senkrecht zu dem gezeigten Querschnitt. Die Gräben können jedoch eine beliebige Gestalt besitzen und können zum Beispiel als Streifen ausgebildet sein. Die Gräben weisen typischerweise in einem vertikalen Querschnitt eine Breite von etwa 0,5 μm bis etwa 2 μm und einen lateralen Abstand von etwa 0,5 μm bis etwa 2 μm auf. Weiterhin erstrecken sich die ersten Gräben 10 typischerweise tiefer in das Halbleitersubstrat 1 als die zweiten Gräben 20.
  • Die in 2 gezeigten Seitenwände und die Bodenwände der ersten Gräben 10 und des zweiten Grabens 20 sind mit einem ersten Isoliergebiet 12 bzw. einem zweiten Isoliergebiet 22 bedeckt. Die isolierten ersten und zweiten Gräben 10 und 20 sind mit einem ersten leitenden Gebiet 11 gefüllt, das eine erste Gateelektrode 11 bildet, bzw. einem zweiten leitenden Gebiet 21, das eine zweite Gateelektrode 21 bildet. Das Material der ersten und zweiten Gateelektrode 11 und 21 kann ein Metall wie etwa Ti, W und Co oder ein Material mit metallischen oder fast metallischen Eigenschaften bezüglich der elektrischer Leitfähigkeit wie etwa hoch-n- oder p-dotiertes poly-Si, TiN oder ein elektrisch leitendes Silizid wie etwa WSi2 sein. Jede der ersten und zweiten Gateelektroden 11 und 21 bildet aufgrund ihrer metallischen Eigenschaften mit dem jeweiligen ersten und zweiten Isoliergebiet 12 und 22 und dem angrenzenden Body-Gebiet 50 eine Metall-Isolator-Halbleiter-Struktur (MIS).
  • Im Kontext der vorliegenden Beschreibung soll der Begriff „Gateelektrode” eine Elektrode beschreiben, die sich benachbart zu einem Body-Gebiet 50 befindet und davon isoliert ist, das heißt, „Gateelektroden” können auch jene Elektroden sein, die nicht auf Gatepotential sind. Die Gateelektroden können auf dem Halbleitersubstrat 1 oder zwischen Mesa-Gebieten ausgebildet sein. Im Kontext der vorliegenden Beschreibung soll der Begriff „Mesa” oder „Mesa-Gebiet” das Halbleitergebiet zwischen zwei benachbarten Gräben beschreiben, die sich in einem vertikalen Querschnitt in das Halbleitersubstrat 1 erstrecken.
  • Die zweite Gateelektrode 21 steht in Kontakt mit einer Sourcemetallisierung 60, die ebenfalls in Kontakt mit dem Sourcegebiet 80 und dem Body-Gebiet 50 steht.
  • Im Kontext der vorliegenden Beschreibung sollen die Ausdrücke „in ohmschem Kontakt”, „in elektrischem Kontakt”, „in Kontakt” und „elektrisch verbunden” beschreiben, dass eine ohmsche elektrische Verbindung oder ein ohmscher Stromweg zwischen zwei Gebieten, Abschnitten oder Teilen von Halbleiterbauelementen vorliegt, insbesondere eine Verbindung mit einem niedrigen ohmschen Widerstand, selbst wenn keine Spannungen an das Halbleiterbauelement angelegt sind. Eine ohmsche elektrische Verbindung ist durch eine lineare und symmetrische Strom-Spannungskurve (I-U) gekennzeichnet.
  • Wegen der durch die pn-Übergänge zwischen dem Body-Gebiet 50 und dem gemeinsamen Driftgebiet 40 ausgebildeten Body-Dioden 15 stehen zum Beispiel die Sourcemetallisierung 60 und das Driftgebiet 40 nicht in Kontakt.
  • Die ersten Gateelektroden 11 stehen in Kontakt mit einer Gatemetallisierung (in 2 nicht gezeigt). Weiterhin steht das Driftgebiet 40 in ohmschem Kontakt mit einer gemeinsamen Drainmetallisierung 42 auf der zweiten Oberfläche 31 des Halbleiterbauelements 100, wobei für einen besseren Kontakt ein hoch n-dotiertes gemeinsames Draigebiet 41 zwischen dem gemeinsamen Driftgebiet 40 und der gemeinsamen Drainmetallisierung 42 angeordnet sein kann.
  • In der Querschnittsansicht hat das Bauelement 100 getrennte Body-Gebiete 50 und getrennte Sourcegebiete 80. Die an einen ersten Graben 10 und einen zweiten Graben 20 angrenzenden Sourcegebiete 80 können auch als erste Sourcegebiete bzw. zweite Sourcegebiete bezeichnet werden. Die Sourcegebiete 80 und/oder die Body-Gebiete 50 können jedoch auch einfach zusammenhängend sein zumindest paarweise. Der elektrische Kontakt zwischen der Sourcemetallisierung 60 und dem Body-Gebiet 50 kann zum Beispiel nur in gewissen Abschnitten des Halbleiterbauelements 100 realisiert werden. In diesem Fall sind die gezeigten Sourcegebiete 80 zwischen zwei benachbarten Gräben einfach zusammenhängend. Typischerweise stehen sogar physisch getrennte Body-Gebiete 50 in elektrischem Kontakt miteinander. Weiterhin stehen sogar physisch getrennte Sourcegebiete 80 typischerweise ebenfalls in elektrischem Kontakt miteinander. Aus Gründen der Übersichtlichkeit sind scheinbar und tatsächlich voneinander getrennte Body- und Sourcegebiete mit dem gleichen jeweiligen Bezugszeichen bezeichnet.
  • Gemäß einer ersten Ausführungsform ist die Kapazität C2 pro Flächeneinheit zwischen der zweiten Gateelektrode 21 und dem Body-Gebiet 50, im Folgenden auch als zweite Kapazität pro Flächeneinheit bezeichnet, größer als die Kapazität C1 pro Flächeneinheit, nachfolgend auch als erste Kapazität pro Flächeneinheit bezeichnet, zwischen der ersten Gateelektrode 11 und dem Body-Gebiet 50. Typischerweise können Inversionskanäle entlang dem ersten und zweiten Isoliergebiet 12 und 22 in dem Body-Gebiet 50 gebildet werden. Wegen der unterschiedlichen Kapazitäten pro Flächeneinheit zwischen dem Body-Gebiet 50 und den jeweiligen Gateelektroden ist die Spannungsdifferenz zwischen dem Body-Gebiet 50 und der jeweiligen Elektrode, die erforderlich ist, um den Inversionskanal zu bilden, typischerweise für die zweite Feldeffektstruktur niedriger.
  • Gemäß einer weiteren Ausführungsform ist die Dielektrizitätskonstante des zweiten Isoliergebiets 22 höher als die Dielektrizitätskonstante des ersten Isoliergebiets 12 zumindest zwischen dem Body-Gebiet 50 und den jeweiligen Gateelektroden 11 und 12. Dadurch kann die zweite Kapazität C2 pro Flächeneinheit größer sein als die erste Kapazität C1 pro Flächeneinheit selbst bei der gleichen Geometrie des ersten und zweiten Grabens 10 und 20. Beispielsweise ist das erste Isoliergebiet 12 aus SiO2, Si3N4 oder SiOxNy hergestellt, wohingegen das zweite Isoliergebiet 22 aus HfO2 hergestellt ist. Bei einem weiteren Beispiel sind das erste und zweite Isoliergebiet 12 und 22 aus SiO2 bzw. Si3N4 hergestellt. Das erste und zweite Isoliergebiet 12 und 22 können auch mehrere Schichten aus unterschiedlichen Materialien enthalten. Diese Schichten sollten so gewählt werden, dass die zweite Kapazität C2 pro Flächeneinheit größer ist als die erste Kapazität C1 pro Flächeneinheit.
  • Gemäß einer weiteren Ausführungsform bilden die erste Gateelektrode 11, das erste Isoliergebiet 12, das Sourcegebiet 80 in Kontakt mit der Sourcemetallisierung 60, das Body-Gebiet 50 und das Driftgebiet 40 in Kontakt mit der Drainmetallisierung 42 eine erste Feldeffektstruktur, nämlich einen MOSFET.
  • Wenn die Spannung VGS zwischen der Gatemetallisierung und der Sourcemetallisierung 60 einen Schwellenwert übersteigt, entsteht, wie in 3 gezeigt, die ein ähnliches Halbleiterbauelement 100 darstellt wie 2 aber in einem anderen Querschnitt, entlang dem ersten Isoliergebiet 21 im Body-Gebiet 50 ein Inversionskanal 51 vom n-Typ bei dem die zweite Gateelektrode 21 ebenfalls von der Sourcemetallisierung 60 durch einen dielektrischen Abschnitt 70 beabstandet ist. Jedoch steht die zweite Gateelektrode 21 in Kontakt mit der Sourcemetallisierung 60 in anderen Abschnitten des Bauelements 100. Mit anderen Worten gibt es mindestens einen zweiten Querschnitt durch das Halbleiterbauelement 100 von 3, der zeigt, dass die Sourcemetallisierung 60 an die zweite Gateelektrode 21 angeschlossen ist. Dies gilt für alle Figuren der vorliegenden Beschreibung, bei denen der Kontakt zwischen der zweiten Gateelektrode 21 und der Sourcemetallisierung 60 nicht gezeigt ist.
  • Gemäß noch einer weiteren Ausführungsform bilden die zweite Gateelektrode 21, die in Kontakt mit dem Sourcegebiet 80 und der Sourcemetallisierung 60 steht, das zweite Isoliergebiet 22, das Body-Gebiet 50 und das Driftgebiet 40 in Kontakt mit der Drainmetallisierung 42 eine zweite Feldeffektstruktur, die nachfolgend als MOS-gategesteuerte Diode (MGD) bezeichnet wird. Der Begriff „MOS-gategesteuerte Diode” oder „MGD”, wie in dieser Beschreibung verwendet, soll eine MOSFET-Struktur mit einer kurzgeschlossenen Gateelektrode und Sourceelektrode beschreiben, das heißt, eine MGD ist eine Feldeffektstruktur mit zwei Anschlüssen. Weiterhin ist das Body-Gebiet 50 der MGD typischerweise in Kontakt mit der Sourceelektrode 60. Typischerweise ist die MGD parallel zu den Body-Dioden 15 geschaltet, die zwischen dem Body-Gebiet 50 und dem Draingebiet 40 ausgebildet sind.
  • Mit anderen Worten enthalten Ausführungsformen, die hierin beschrieben werden, ein integriertes Halbleiterbauelement, das eine zwischen einem Body-Gebiet 50 und einem gemeinsamen Driftgebiet 40 ausgebildete Body-Diode 15, eine erste Feldeffektstruktur und eine zweite Feldeffektstruktur, die typischerweise eine MGD ist. Die erste Feldeffektstruktur und die zweite Feldeffektstruktur sind typischerweise an eine erste gemeinsame Metallisierung und eine zweite gemeinsame Metallisierung angeschlossen. Typischerweise ist die erste gemeinsame Metallisierung an die Sourcegebiete 80 der ersten und zweiten Feldeffektstruktur angeschlossen. Diese Metallisierung wird deshalb typischerweise als eine Sourcemetallisierung 60 bezeichnet. Auch das Body-Gebiet 50 ist typischerweise an die erste gemeinsame Metallisierung angeschlossen. Die zweite gemeinsame Metallisierung steht typischerweise in elektrischem Kontakt mit dem gemeinsamen Driftgebiet 40. Der Gesamtstrom zwischen den beiden gemeinsamen Metallisierungen kann typischerweise in beiden Richtungen durch das integrierte Halbleiterbauelement fließen.
  • In einem „Vorwärtsmodus” (engl. „forward mode”) des Halbleiterbauelements, in dem die Body-Diode 15 in Sperrrichtung geschaltet ist, kann die erste Feldeffektstruktur den Widerstand des Halbleiterbauelements durch den Feldeffekt steuern. Deshalb wird die erste Feldeffektstruktur auch als eine steuerbare Feldeffektstruktur bezeichnet. Zum Steuern des Widerstandes wird eine entsprechende Spannungsdifferenz zwischen der ersten gemeinsamen Metallisierung und einer isolierten Gateelektrode 11 der ersten Feldeffektstruktur angelegt oder geändert, wie dem Fachmann bekannt ist. Dadurch kann ein Inversionskanal 51 innerhalb des Body-Gebiets 50 entstehen und/oder modifiziert werden und so die den Strom blockierende Body-Diode 15 überbrückt werden. Bei einer gegebenen Spannungsdifferenz zwischen der ersten und zweiten gemeinsamen Metallisierung kann der durch das Halbleiterbauelement fließende Gesamtstrom auf diese Weise gesteuert werden.
  • In einem „Stromumkehrmodus” (engl. „reverse mode”) oder „Rückwärtsmodus” (engl. „backward mode”) des Halbleiterbauelements ist die Body-Diode 15 in Durchlassrichtung geschaltet. Da das Body-Gebiet 50 und das Sourcegebiet 80 in vielen Ausführungsformen kurzgeschlossen sind, kann auch im Rückwärtsmodus ein Strom durch das Bauelement fließen. Weiterhin ist die isolierte Gateelektrode 21 der zweiten Feldeffektstruktur mit der Sourcemetallisierung 60 kurzgeschlossen. Somit kann der Strom nicht durch Anlegen einer Steuerspannung an die zweite Feldeffektstruktur gesteuert werden. Es kann dennoch ein Inversionskanal in dem Rückwärtsmodus unter spezifischen Bedingungen gebildet werden. Allgemein erfordert das Ausbilden eines Inversionskanals in dem Kanalgebiet eines Body-Gebiets vom p-Typ neben einer isolierten Gateelektrode eine positive Spannungsdifferenz zwischen der isolierten Gateelektrode und dem Body-Gebiet, VGB > 0. Selbst wenn der Body-Kontakt und die isolierte Gateelektrode elektrisch verbunden sind, kann eine positive Spannungsdifferenz auftreten, die von der Diffusionsspannung (engl. „built-in potential”) zwischen dem Sourcegebiet 80 und dem Body-Gebiet 50, vom Spannungsabfall auf Grund des Stromflusses vom Sourcegebiet 80 zum Draingebiet 41 und von den Austrittsarbeitsdifferenzen zwischen dem Gatematerial und dem Material des Body-Gebiets 50 abhängt.
  • Wegen des spezifischen Widerstands des Body-Gebiets 50 reduziert jeder Stromfluss während des Rückwärtsmodus die Spannung entlang dem Stromweg in dem Body-Gebiet 50 auf Werte, die unter der an die Sourcemetallisierung 60 angelegten Spannung Vs liegen. Dies führt typischerweise zu einem niedrigeren Potential des Body-Gebiets 50 in der Nähe der isolierten Gateelektrode. Deshalb steigt die Spannungsdifferenz VGB typischerweise mit dem Strom bzw. der Stromdichte an.
  • Bei gewissen Ausführungsformen ist die zweite Feldeffektstruktur (MGD) derart ausgelegt, dass der Gesamtstrom durch das integrierte Halbleiterbauelement im Rückwärtsmodus oberhalb eines mittleren Stromflussdichteschwellwertes typischerweise durch einen unipolaren Strom dominiert wird, der über einen Inversionskanal 52 entlang der isolierten Gateelektrode 21 fließt. Dies reduziert typischerweise die elektrischen Verluste des integrierten Halbleiterbauelements im Vergleich zu dem Fall eines Gesamtstromflusses über die pn-Übergänge der Body-Diode 15 im Rückwärtsmodus.
  • Weiterhin wird typischerweise nicht das elektrische Potential, sondern das Quasi-Fermi-Niveau der Elektronen (und das der Löcher) zwischen der metallischen Gateelektrode, der metallischen Sourceelektrode und dem metallischen Body-Kontakt ausgeglichen, wenn die Kontakte kurzgeschlossen werden. Deshalb kann eine positive Potentialdifferenz VGB zwischen einer Gateelektrode, insbesondere der zweiten Gateelektrode 21, und dem Body-Gebiet 50 selbst ohne Anlegen einer externen Spannung oder eines externen Stroms an das Halbleiterbauelement 100 entstehen. Das Gatepotential VG ergibt sich zu: VG = Eg(Materialbody)/2 + χ(Materialbody) – WF(MaterialGateelektrode) mit der Austrittsarbeit WF, der Elektronenaffinität x und dem Bandabstand EG. Für einen monokristallinen Siliziumkörper und stark phosphordotierte polykristalline Siliziumelektroden (poly-Si) beträgt das Gatepotential VG typischerweise etwa VG = 0,56 V + 4,17 V – 4,35 V = 0,37 V.
  • In dem Kontext der vorliegenden Beschreibung soll der Begriff „Austrittsarbeit” die Mindestenergie (üblicherweise in Elektronenvolt gemessen) beschreiben, die benötigt wird, um ein Elektron von einem Festkörper zu einem Punkt außerhalb der festen Oberfläche zu entfernen. Für Metalle entspricht dies der Energie, die benötigt wird, um ein Elektron von dem Fermi-Energieniveau, das innerhalb des Leitungsbandes liegt, ins Vakuum zu bewegen. Für ein Halbleitermaterial oder einen Isolator kann die Austrittsarbeit als die Summe aus der Elektronenaffinität x und dem halben Bandabstand definiert werden, d. h. die Mindestenergie, die benötigt wird, um ein Elektron von dem intrinsischen Fermi-Niveau ins Vakuum zu bewegen.
  • Gateelektrodenmaterialien mit einer Austrittsarbeit, die niedriger ist als der oben angegebene Wert von 4,35 V für hochphosphordotiertes Polysilizium erzeugt einen noch höheren positiven VGB-Wert als 0,37 V. Bei einigen Ausführungsformen sind die Austrittsarbeiten der ersten und zweiten Gateelektrode 11 und 21 verschieden. Typischerweise ist die Austrittsarbeit der zweiten Gateelektrode 21 kleiner als die Austrittsarbeit der ersten Gateelektrode 11. Beispielsweise ist die erste Gateelektrode 11 aus hochdotiertem poly-Si und die zweite Gateelektrode aus TiN, TaN oder Co hergestellt. Typischerweise ist die Elektronenaffinität des Body-Gebiets 50 ebenfalls kleiner als die Austrittsarbeit der ersten Gateelektrode 11. Beispielsweise sind die erste Gateelektrode 11 und das Body-Gebiet 50 aus hochdotiertem poly-Si bzw. aus Si hergestellt.
  • Wenn die Spannungsdifferenz VGB zwischen der isolierten Gateelektrode und dem Body-Gebiet größer als eine Einsatzsspannung Vth ist, entsteht ein Inversionskanal entlang der isolierten Gateelektrode in dem Body-Gebiet 50.
  • Allgemein nimmt die Einsatzsspannung Vth einer Feldeffektstruktur mit zunehmender Gatekapazität pro Flächeneinheit und abnehmender Dotierungskonzentration des Body-Gebiets 50 ab. Dies gilt sowohl für eine MOSFET-Struktur während einer „Schwellwertverbindung” im Vorwärtsmodus (VGS = VDS > 0) als auch eine MOSFET-Struktur im Rückwärtsmodus (oder „Sperrschwellwertverbindung”, VDG = VDS < 0) mit den Spannungsdifferenzen VGS, VDG und VDS zwischen Gate and Source, Drain und Gate bzw. Drain und Source. Während der „Sperrschwellwertverbindung” des MOSFET wird die Drainelektrode als Elektronenquelle und die Sourceelektrode als Elektronendrain verwendet. Zusätzlich zu dem Elektronentransport durch den Inversionskanal des MOSFET tragen der Strom des umgekehrten Bipolartransistors in dem Mesa und der Lochstrom über die pn-Body-Diode typischerweise zu dem Gesamtstrom im Rückwärtsmodus bei. Deshalb ist die Einsatzsspannung Vth der MGD typischerweise kleiner als die Einsatzsspannung Vth des MOSFET selbst bei gleicher Kapazität pro Flächeneinheit zwischen dem Body-Gebiet 50 und der jeweiligen Gateelektrode.
  • Weiterhin entsteht typischerweise nur ein schwacher Inversionskanal oder eine schwache Inversionsschicht 52, der oder die eine Ladungsträgerkonzentration von etwa 1017 cm–3 bis etwa 1018 cm–3 aufweist, entlang dem zweiten Isoliergebiet 22 in dem Body-Gebiet 50 der MGD.
  • Da die zweite Gateelektrode 21 an die Sourcemetallisierung 60 in den 2 und 3 angeschlossen ist, zeigt sich die niedrigere Einsatzsspannung Vth der MGD typischerweise nicht in der Gatecharakteristik des MOSFET mit integrierten MGDs. Weiterhin führt die maximale Gatenennspannung des MOSFET nicht zu einer niedrigeren Grenze für die Gatedicke der MGD.
  • Der Inversionskanal entsteht typischerweise nur entlang dem zweiten Isoliergebiet 22 während des Rückwärtsmodus, weil die zweite Feldeffektstruktur (MGD) eine höhere Kapazität pro Flächeneinheit zwischen ihrer Gateelektrode und dem Body-Gebiet als die erste Feldeffektstruktur (MOSFET) aufweist.
  • Der Spannungsabfall an dem Halbleiterbauelement 100 kann je nach der Stromdichte und den Eigenschaften der MGDs typischerweise von etwa 0,9 V der Body-Diode 15 auf Werte unter 0,5 V während des Rückwärtsmodus des integrierten MOSFET 100 reduziert werden. Dadurch werden die Verluste in diesem Modus reduziert. Die Verwendung von MOSFETs mit integriertem MGD 100 in einem typischen Wandler kann deshalb die Wandlereffizienz erhöhen. Dies wird unter Bezugnahme auf 1 ausführlicher erläutert.
  • 1 zeigt einen Schaltplan eines typischen DC-DC-Step-Down-Wandlers, d. h. eines Abwärtswandlers unter Verwendung von MOSFETs. Eine Eingangsspannung Uin wird auf eine niedrigere Ausgangsspannung Uout herabgesetzt. Die Topologie der dargestellten Schaltungsanordnung findet breite Anwendungen, zum Beispiel auf Computer-Mainboards, um eine typische Eingangsspannung Uin von 12 V, die von dem Netzadapter bereitgestellt wird, auf die erforderlichen Spannungen von zum Beispiel etwa 1,2 V bis etwa 3,3 V der Verbraucher des Mainboards wie eine CPU, eine GPU, eine DSP, einen DRAM und Treiberchips umzusetzen. Der Abwärtswandler besitzt vier Arbeitsphasen, die von einem Treiber-IC 95 gesteuert werden. In einer ersten Phase wird der hochspannungsseitige MOSFET-Schalter 96 eingeschaltet und die beiden niederspannungsseitigen MOSFET-Schalter 97 werden ausgeschaltet. Dies bewirkt einen linearen Stromanstieg durch die Induktionsspule 98., was die Kapazität 99 lädt. Wenn die Ausgangsspannung Uout einen bestimmten Schwellwert übersteigt, schaltet der Treiber-IC 95 den MOSFET 96 ab, was die zweite Phase initiiert. Nun fließt der Laststrom in dem Freilaufkreis, der durch die Induktionsspule 96, die Kapazität 97 und die Body-Dioden der beiden MOSFETs 97 gebildet wird. In dieser Phase befinden sich die MOSFETs 97 im Rückwärtsmodus, und die Verluste werden hauptsächlich durch die Body-Dioden verursacht, die nun in Durchlassrichtung geschaltet sind. Typischerweise beträgt der Durchlassspannungsabfall der Body-Diode eines Silizium-MOSFET für typische Ströme etwa 0,9 V oder sogar noch mehr. Nach einer Todzeit werden die MOSFETs 97 durch den Treiber-IC 95 eingeschaltet, um die Verluste zu reduzieren (dritte Phase). Wenn die Ausgangsspannung unter eine Grenze fällt, werden die MOSFETs 97 wieder ausgeschaltet (vierte Phase), bevor zu der ersten Phase zurückkehrt wird. Um die Verluste des Abwärtswandlers zu minimieren, können MOSFETs 100 mit integrierten zweiten Feldeffektbauelementen verwendet werden, die einen geringen Spannungsabfall aufweisen, wenn die Body-Diode in Vorwärtsrichtung geschaltet ist. Dies gilt auch für andere Arten von Wandlern wie etwa Aufwärtswandler (engl. „step-up converter”) sowie SEPIC (engl. „Single Ended Primary Inductance Converter”).
  • Mit Ausnahme der Kapazitäten pro Flächeneinheit können die technischen Merkmale unabhängig für die erste und zweite Feldeffektstruktur optimiert werden. Zu Beispielen für solche Merkmale zählen unter anderem der Leckstrom, die Blockierungsfähigkeit bzw. Sperrfähigkeit, die Qualität der ohmschen Kontakte und deren Temperaturabhängigkeiten.
  • Weiterhin werden möglicherweise verschiedene Einsatzsspannungen für die MOSFETs erforderlich, die höher sind als die Einsatzsspannung der zweiten Feldeffektstruktur (MGD) auf einer einzelnen integrierten Schaltung. Dies kann zum Beispiel durch selektives Bereitstellen von Kanalimplantierungen für die die jeweiligen Transistoren bildenden ersten Feldeffektstrukturen erzielt werden. Zusätzliche Kanalimplantierungen, d. h. die Dotierung des Kanalgebiets 51 zum Einstellen der Einsatzsspannung der ersten Feldeffektstrukturen, kann für jene MOSFETs verwendet werden, die unterschiedliche Einsatzsspannungsanforderungen Vth aufweisen.
  • Weiterhin ist das Konzept des Integrierens einer ersten Feldeffektstruktur mit einer ersten Kapazität pro Flächeneinheit zwischen ihrer Gateelektrode und einem Body-Gebiet und einer zweiten Feldeffektstruktur, die eine kurzgeschlossene Gateelektrode und Sourceelektrode enthält und eine Kapazität pro Flächeneinheit zwischen ihrer Gateelektrode und dem Body-Gebiet aufweist, die höher ist als die erste Kapazität pro Flächeneinheit, nicht auf die gezeigten vertikalen Feldeffektstrukturen mit in Gräben angeordneten Gateelektroden, wie in 2 und 3 gezeigt (VMOSFET, UMOSFET), beschränkt. Bei weiteren Ausführungsformen werden die hier offenbarten Prinzipien auch in lateralen Bauelementen wie etwa einem lateralen MOSFET und in planaren vertikalen Bauelementen verwendet, d. h. Bauelementen mit nicht vergrabener Gateelektrode, wie etwa einem DMOSFET.
  • Mit anderen Worten enthält ein Halbleiterbauelement 100 eine Sourcemetallisierung 60 in Kontakt mit einem Sourcegebiet 80 von einem ersten Leitfähigkeitstyp, einem Draigebiet 41 vom ersten Leitfähigkeitstyp und einem Body-Gebiet 50 von einem zweiten Leitfähigkeitstyp. Das Body-Gebiet 50 grenzt jeweils an das Sourcegebiet 80 und das Driftgebiet 40 an. Das Halbleiterbauelement 100 enthält weiterhin eine erste Feldeffektstruktur mit einer ersten Gateelektrode 11 und einer ersten Kapazität C1 pro Flächeneinheit zwischen der ersten Gateelektrode 11 und dem Body-Gebiet 50 und eine zweite Feldeffektstruktur mit einer zweiten Gateelektrode 21 und einer zweiten Kapazität C2 pro Flächeneinheit zwischen der zweiten Gateelektrode 21 und dem Body-Gebiet 50, die größer ist als die erste Kapazität C1 pro Flächeneinheit.
  • Gemäß gewisser Ausführungsformen ist das Halbleiterbauelement ein Leistungshalbleiterbauelement, das mehrere monolithisch integrierte erste und zweite Feldeffektstrukturen enthält. Bei anderen Ausführungsformen enthält das Halbleiterbauelement 100 nur eine erste und/oder nur eine zweite Feldeffektstruktur.
  • Wieder unter Bezugnahme auf 3 wird noch eine weitere Ausführungsform erläutert. Dementsprechend ist die Dicke d2 des zweiten Isoliergebiets 22 zwischen der zweiten Gateelektrode 21 und dem Body-Gebiet 50, nachfolgend auch als zweite Dicke bezeichnet, kleiner als die Dicke d1 des ersten Isoliergebiets 12 zwischen der ersten Gateelektrode 11 und dem Body-Gebiet 50. Nachfolgend wird die Dicke d1 auch als erste Dicke bezeichnet. Dadurch kann die zweite Kapazität C2 pro Flächeneinheit größer sein als die erste Kapazität C1 pro Flächeneinheit, selbst wenn für das erste und zweite Isoliergebiet 12 und 22 das gleiche elektrisch isolierende Material verwendet wird.
  • Beispielsweise liegt für ein Siliziumoxid als Gateisoliermaterial die erste Dicke d1 typischerweise im Bereich zwischen etwa 10 nm und etwa 100 nm.
  • Die zweite Dicke d2 kann signifikant kleiner sein, zum Beispiel um einen Faktor von 2 oder mehr, als eine typische Dicke einer Siliziumoxidschicht als Gateisolator von etwa 40 nm bis 60 nm in standardmäßigen Leistungs-MOSFETs. Bei gewissen Ausführungsformen ist die zweite Dicke d2 kleiner als etwa 8 nm. Die zweite Dicke d2 kann kleiner als 6 nm oder 4 nm und kann sogar kleiner als 1 nm sein.
  • Typischerweise ist die zweite Dicke d2 kleiner als die größte Dicke des zweiten Isoliergebiets 22 zwischen der zweiten Gateelektrode 21 und dem gemeinsamen Driftgebiet 40. Weiterhin ist die erste Dicke d1 typischerweise kleiner als die größte Dicke des ersten Isoliergebiets 12 zwischen der ersten Gateelektrode 11 und dem gemeinsamen Driftgebiet 40.
  • 4 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements 100 gemäß weiterer Ausführungsformen. Das gezeigte Halbleiterbauelement 100 unterscheidet sich von dem in 3 gezeigten dadurch, dass es zwei zweite zueinander benachbarte Gräben 20 enthält. Weiterhin wurden in jedem der ersten und zweiten Gräben 10 und 20 Feldplatten 16 und 26 unter den jeweiligen Gateelektroden 11 und 21 ausgebildet. Die beiden zweiten Gräben 20 sind durch ein Mesa-Gebiet mit einem ersten lateralen Abstand p1 von jeweiligen benachbarten ersten Gräben 10 beabstandet. Außerdem sind die beiden zweiten Gräben 20 voneinander durch ein Mesa-Gebiet mit einem zweiten lateralen Abstand p2 beabstandet. Bei gewissen Ausführungsformen ist der erste laterale Abstand p1 größer als der zweite laterale Abstand p2 und/oder die zweiten Feldplatten 26 erstrecken sich vertikal tiefer in das gemeinsame Driftgebiet 40 als die ersten Feldplatten 16. Da die zweiten Gateelektroden 21 und die ersten und zweiten Feldplatten 16 und 26 auf Sourcepotential liegen, ist das Driftgebiet 40 in der Mesa zwischen den beiden zweiten Gräben 20 gegenüber einer hohen elektrischen Feldstärke im Vorwärtsmodus abgeschirmt. Folglich ist die zweite Feldeffektstruktur, d. h. die integrierte MGD, typischerweise besser vor Lawinendurchbruch geschützt als die erste Feldeffektstruktur.
  • Aufgrund der Anordnung der ersten und zweiten Gräben 10 und 20 gibt es dort 4 erste Body-Teilgebiete 50a, die an das erste Isoliergebiet 12 angrenzen, und ein zweites Body-Teilgebiet 50b, das nicht an das erste Isoliergebiet 12 angrenzt, sondern an die zweiten Isoliergebiete 22 der benachbarten zweiten Gräben 20 angrenzt. Bei einigen Ausführungsformen weist das zweite Body-Teilgebiet 50b eine niedrigere Dotierungskonzentration als die ersten Body-Teilgebiete 50a auf. Dies wird typischerweise die Einsatzsspannung Vth für das Ausbilden des Inversionskanals der zweiten Feldeffektstruktur und somit den Spannungsabfall während des Rückwärtsmodus weiter reduzieren.
  • Das in 5 gezeigte Halbleiterbauelement 100 unterscheidet sich von dem in 3 gezeigten hinsichtlich der Geometrie der Isoliergebiete 12 und 22 in einem unteren Abschnitt der ersten und zweiten Gräben 10 bzw. 20. Typischerweise enthalten beide Isoliergebiete zwei jeweilige isolierende Abschnitte, einen ersten und einen zweiten isolierenden Abschnitt 12a und 22a zwischen dem Body-Gebiet 50a bzw. 50b und der jeweiligen Gateelektrode 11 und 22 und einen ersten und zweiten isolierenden Bodenabschnitt 12c und 22c, die zumindest die Gebiete zwischen dem Boden der Gräben 10 und 20 und den jeweiligen Gateelektroden 11 und 21 füllen. Bei einigen Ausführungsformen übersteigt die laterale und/oder vertikale Dicke der isolierenden Bodenabschnitte 12c und 22c unter den jeweiligen Gateelektroden die jeweilige Dicke der isolierenden Abschnitte 12a und 22a in einem vertikalen Querschnitt. Dadurch kann die Feldstärke in den Bodenabschnitten 12c und 22c reduziert werden. Typischerweise liegt die laterale und/oder vertikale Dicke der ersten und zweiten isolierenden Bodenabschnitte 12c und 22c in einem Bereich von etwa 50 nm bis etwa 300 nm.
  • Bezüglich 6 werden weitere Ausführungsformen erläutert. Das in einem vertikalen Querschnitt gezeigte Halbleiterbauelement 100 enthält ein Sourcegebiet 80 vom n-Typ in Kontakt mit einer gemeinsamen Sourcemetallisierung 60. Das Sourcegebiet 80 grenzt an ein Body-Gebiet 50 vom p-Typ an, das an ein gemeinsames Driftgebiet 40 vom n-Typ angrenzt. Zwischen dem Body-Gebiet 50 und dem Driftgebiet 40 ist eine nichtgezeigte Body-Diode ausgebildet. Innerhalb des Driftgebiets 40 ist typischerweise ein drittes Halbleitergebiet 25 oder ein drittes leitendes Gebiet 25 vom p-Typ vergraben. Typischerweise ist die Dotierungskonzentration des dritten leitenden Gebiets 25 höher als die Dotierungskonzentration des Body-Gebiets 50. Weiterhin sind das dritte leitende Gebiet 25 und das Body-Gebiet 50 voneinander beabstandet. Wegen des ausgebildeten pn-Übergangs zwischen dem dritten leitenden Gebiet 25 und dem Driftgebiet 40 entsteht bei dem pn-Übergang typischerweise ein Raumladungsgebiet oder eine Raumladungsschicht. Ein zweiter Graben 20 verläuft von dem Sourcegebiet 80 durch das Body-Gebiet 50 und mindestens teilweise in das Driftgebiet 40. Der zweite Graben 20 grenzt an das dritte leitende Gebiet 25 an und enthält eine Isolierschicht 22 und einen leitenden Plug 21, der eine ohmsche Verbindung zwischen der Sourcemetallisierung 60 und dem dritten leitenden Gebiet 25 bildet. Die Isolierschicht 22 ist nur an den Seitenwänden des zweiten Grabens 20 angeordnet und isoliert den leitenden Plug 21 von dem Body-Gebiet 50 und dem Sourcegebiet 80. Das Body-Gebiet 50 kann an die Sourcemetallisierung 60 angeschlossen sein.
  • Bei einigen Ausführungsformen wie hierin beschrieben bilden der leitende Plug 21, die Isolierschicht 22 und das Body-Gebiet 50 eine zweite Feldeffektstruktur, die typischerweise eine MGD mit einer zweiten Kapazität C2 pro Flächeneinheit zwischen dem eine zweite Gateelektrode 21 bildenden leitenden Plug 21 und dem Body-Gebiet 50 ist.
  • Bei gewissen Ausführungsformen enthält das Halbleiterbauelement 100 weiterhin mindestens einen ersten Graben 10, der von dem Sourcegebiet 80 durch das Body-Gebiet 50 teilweise in das Driftgebiet 40 verläuft. In 6 sind zwei Gräben 10 beispielhaft dargestellt. Die Seitenwände und die Bodenwände der ersten Gräben 10 sind mit einer ersten Isolierschicht 12 oder einem ersten Isoliergebiet 12 bedeckt. Die isolierten ersten Gräben 10 sind mit ersten leitenden Gebieten gefüllt, die erste Gateelektroden 11 bilden.
  • Bei einigen Ausführungsformen wie hierin beschrieben können die ersten und zweiten Gräben auch als ein Graben bzw. ein weiterer Graben beschrieben werden. In diesem Fall bilden die zweite Feldeffektstruktur und die erste Feldeffektstruktur eine Feldeffektstruktur bzw. eine weitere Feldeffektstruktur.
  • Typischerweise ist die Kapazität C1 pro Flächeneinheit zwischen der ersten Gateelektrode 11 und dem Body-Gebiet 50 kleiner als die zweite Kapazität pro Flächeneinheit C2. Dies kann wiederum dadurch erreicht werden, dass eine entsprechende effektive Dicke und/oder Dielektrizitätskonstante des ersten Isoliergebiets 12 und des zweiten Isoliergebiets oder der zweiten Isolierschicht 22 gewählt wird. Zusätzlich zu der gemeinsamen Sourcemetallisierung 60 enthält das Halbleiterbauelement 100 typischerweise eine gemeinsame Drainmetallisierung 42 und eine gemeinsame Gatemetallisierung (nicht gezeigt) in elektrischem Kontakt mit den ersten Gateelektroden 11, so dass das Bauelement 100 als ein MOSFET mit drei Anschlüssen betrieben werden kann. Da der MOSFET 100 eine MGD enthält, die parallel zu der Body-Diode geschaltet ist, weist der integrierte MOSFET 100 typischerweise im Rückwärtsmodus einen niedrigeren Spannungsabfall auf im Vergleich zu Standard-MOSFETs. Dies begünstigt die Verwendung des integrierten MOSFET 100 als einen niederspannungsseitigen MOSFET 97 in einem Wandler, wie in 1 gezeigt.
  • Bei einigen Ausführungsformen enthält der erste Graben 10 weiterhin in dem unteren Abschnitt eine leitende Feldplatte 16 in Kontakt mit der Sourcemetallisierung 60, um eine höhere Dotierungskonzentration und/oder ein dünneres Driftgebiet 40 zu gestatten, bei im Wesentlichen konstant gehaltener Durchbruchsspannung. Die Feldplatten 16 und das dritte leitende Gebiet 25 schirmen das Body-Gebiet 50 im Vorwärtsmodus ab. Weiterhin kann das dritte leitende Gebiet 25 einen Lawinenstrom abführen. Deshalb kann das Body-Gebiet 50 auch potentialfrei bzw. erdfrei (engl. ”floating”) sein.
  • 7 zeigt in einem vertikalen Querschnitt einen ähnlichen MOSFET 100 mit integrierten MGDs, wie in 6 gezeigt. Zusätzlich sind der erste und zweite Inversionskanal 51 und 52 gezeigt, die in dem Body-Gebiet 50 durch den Feldeffekt derart gebildet werden können, dass sie von dem Sourcegebiet 80 zu dem Driftgebiet 40 verlaufen. Aus Gründen der Übersichtlichkeit sind nicht alle Inversionskanäle des Halbleiterbauelements 100 mit. den jeweiligen Bezugszeichen bezeichnet. Bei gewissen Ausführungsformen ist die Dotierungskonzentration der Kanalgebiete 52 niedriger als die Dotierungskonzentration des übrigen Teils des Body-Gebiets 50, um die Einsatzsspannung der zweiten Inversionskanäle 52 weiter zu reduzieren. Aufgrund der entstandenen Inversionskanäle 52 der MGD im Rückwärtsmodus wird auch die Menge an gespeicherten Minoritätsträgern (engl. „reverse recovery charge”) typischerweise im Vergleich zu Standard-MOSFETs reduziert. Eine Reduktion der gespeicherten Ladung führt im Allgemeinen zu einer Reduktion der Stromspitze während der Kommutierung. Somit kann das Schaltverhalten des MOSFET 100 mit integrierten MGDs im Vergleich zu Standard-MOSFETs verbessert werden. Dementsprechend kann der MOSFET 100 mit integrierten MGDs auch als niederspannungsseitiger Schalter mit verbessertem Schaltverhalten in einer Wandlerschaltungsanordnung verwendet werden.
  • Weiterhin sind erste dotierte Gebiete 27, zweite dotierte Gebiete 28 und dritte dotierte Gebiete 29 in dem Querschnitt von 7 gezeigt. Die ersten dotierten Gebiete 27 grenzen an die Sourcemetallisierung 60, das Sourcegebiet 80, das Body-Gebiet 50 und die Isolierschicht 12 oder das zweite Isoliergebiet 12 an. Die zweiten dotierten Gebiete 28 grenzen an das dritte leitende Gebiet 62, das Body-Gebiet 50, das gemeinsame Driftgebiet 40, die Isolierschicht 12 und ein jeweiliges drittes dotiertes Gebiet 29 an. Die dritten dotierten Gebiete 29 sind zwischen dem Body-Gebiet 50 und dem Driftgebiet 40 auf beiden Seiten jedes leitenden Plug 21 angeordnet. Bei gewissen Ausführungsformen handelt es sich bei jedem der ersten, zweiten und dritten dotierten Gebiete 27, 28 und 29 um Gebiete vom ersten Leitfühigkeitstyp, d. h. n-dotierte Gebiete, mit einer Dotierungskonzentration, die typischerweise höher ist als die Dotierungskonzentration des Driftgebiets 40. Dadurch kann die Länge L2 des zweiten Inversionskanals 52, der in dem Body-Gebiet 50 entlang dem zweiten Isoliergebiet 22 ausgebildet sein kann, unabhängig von der Länge L1 des ersten Inversionskanals 51, der in dem Body-Gebiet 50 entlang der Isolierschicht 12 ausgebildet sein kann, zugeschnitten werden. Gemäß einer weiteren Ausführungsform ist die Länge L2 kleiner als die Länge L1. Dadurch kann der elektrische Widerstand des zweiten Inversionskanals 52 weiter reduziert werden. Dies führt zu noch geringeren Verlusten des MOSFET mit integrierten MGDs 100 im Rückwärtsmodus, wie dies für viele Anwendungen wünschenswert ist, zum Beispiel als niederspannungsseitiger MOSFET 97 im Wandler von 1.
  • Bei gewissen Ausführungsformen ist eine leitende Kontaktschicht 62 zwischen dem leitenden Plug 21 und dem dritten leitenden Gebiet 25 angeordnet, um den elektrischen Kontakt zu verbessern und um den Widerstand zwischen der Sourcemetallisierung 60 und dem dritten leitenden Gebiet 25 zu reduzieren. Typischerweise besitzt die Kontaktschicht 62 eine metallische oder fast metallische spezifische elektrische Leitfähigkeit. Beispielsweise kann die Kontaktschicht 62 aus einem Metall, einem Silizid oder Ti/TiN hergestellt sein, um den Kontakt zwischen einem poly-Si-Plug 21 und einem aus Silizium hergestellten dritten leitenden Gebiet 25 vom p-Typ zu verbessern.
  • Bei einer weiteren Ausführungsform sind, wie in 8 gezeigt, die auch einen Querschnitt durch einen MOSFET mit integrierten MGDs 100 zeigt, einige der ersten dotierten Gebiete 27a vom p-Typ. Wenn das Bauelement 100 nicht so ausgelegt ist, dass es potentialfreie bzw. floatende Body-Gebiete 50 aufweist, dann können die ersten dotierten Gebiete 27a vom p-Typ dazu verwendet werden, das Body-Gebiet 50 und die Sourcemetallisierung 60 elektrisch zu verbinden. Der Querschnitt von 8 kann auch einem weiteren Querschnitt des MOSFET mit integrierten MGDs 100 von 7 entsprechen. Mit anderen Worten kann das Verkürzen der vertikalen Ausdehnung des zweiten Inversionskanals 52 und das elektrische Verbinden des Body-Gebiets 50 in verschiedenen Abschnitten des Halbleiterbauelements 100 erfolgen.
  • Bezüglich der 9–13 wird eine Ausführungsform eines Verfahrens zum Herstellen eines MOSFET mit integrierten MGDs erläutert. 9 zeigt einen vertikalen Querschnitt des Halbleiterbauelements 100 nach dem Bereitstellen eines Halbleitersubstrats, das ein gemeinsames Draigebiet 41 vom n-Typ und ein gemeinsames Driftgebiet 40 vom n-Typ umfasst, und nach weiteren Prozessen einschließlich Ausbilden von ersten und zweiten Gräben 10 und 20, Ausbilden von Body-Gebieten 50 vom p-Typ und Sourcegebieten 80 vom n-Typ und Ausbilden von dielektrischen Abschnitten 70. In jedem der ersten Gräben 10 wurden eine Feldplatte 16, eine Gateelektrode 11 und ein Isoliergebiet 12 ausgebildet. Weiterhin wurden die zweiten Gräben 20 durch das Sourcegebiet 80 und das Body-Gebiet 50 teilweise in das gemeinsame Driftgebiet 40 geätzt. Alle diese Prozesse wurden unter Verwendung von Standardprozessen zum Ausbilden von vertikalen Graben-MOSFETs, die dem Fachmann bekannt sind, durchgeführt.
  • Danach wird eine Isolierschicht 22 auf den Seitenwänden und den Bodenwänden der zweiten Gräben 20 angeordnet. Dies kann durch eine thermische Oxidation des Halbleitersubstrats und/oder durch Abscheidung eines isolierenden Materials erfolgen. Bei einigen Ausführungsformen ist die Dicke der Isolierschicht 22 zwischen der Mesa und der Vertiefung der zweiten Gräben 20 kleiner als die Dicke des ersten Isoliergebiets 12 zwischen den Body-Gebieten 50 und der ersten Gateelektrode 11. Bei einigen Ausführungsformen ist die Dielektrizitätskonstante der Isolierschicht 22 höher als die Dielektrizitätskonstante des ersten Isoliergebiets 12. 10 zeigt das Halbleiterbauelement 100 nach einem nachfolgenden Ionenimplantierungsprozess zum Ausbilden von dritten leitenden Gebieten 25 vom p-Typ im Driftgebiet 40. Die dritten leitenden Gebiete 25 grenzen an die Isolierschicht 22 am Boden des zweiten Grabens 20 an.
  • Danach wird ein anisotroper Ätzprozess ausgeführt, um die Isolierschicht 22 am Boden der zweiten Gräben 20 zu entfernen, wie in 11 gezeigt.
  • Danach wird ein leitendes Material wie etwa hochdotiertes poly-Si in dem zweiten Graben 20 abgeschieden, um einen leitenden Plug 21 auszubilden. Die dielektrische Schicht 22 und der leitende Plug werden in einem oberen Abschnitt der zweiten Gräben 20 zurückgeätzt, um die Sourcegebiete 80 zu exponieren. Dies führt zu einer Struktur wie in 12 gezeigt.
  • Alternativ können die dritten leitenden Gebiete 25 nach dem Ätzen der Isolierschicht 22 am Boden des zweiten Grabens 20 und Füllen des zweiten Grabens 20 mit poly-Si, zum Beispiel durch Diffusion von Bor aus dem abgeschiedenen poly-Si, ausgebildet werden.
  • Schließlich werden eine gemeinsame Sourcemetallisierung 60 und eine gemeinsame Gatemetallisierung (nicht gezeigt) auf der Oberseite ausgebildet, und eine gemeinsame Drainmetallisierung 42 wird auf der Bodenseite des Halbleiterbauelements 100 ausgebildet, wie in 13 gezeigt.
  • Da Standardprozesse vor dem Ätzen der zweiten Gräben 20 verwendet werden, brauchen das Raster und/oder der laterale Abstand zwischen zwei benachbarten ersten Gräben 10 im Vergleich zu Standard-MOSFETs ohne integrierte MGDs typischerweise nicht vergrößert zu werden. Dennoch kann der Spannungsabfall im Rückwärtsmodus (umgekehrter Stromfluss) signifikant reduziert werden, wie bezüglich 14 erläutert werden wird.
  • 14A zeigt innerhalb der rechteckigen Ausschnitts 5 die Stromlinien 19 eines wie in 13 gezeigten integrierten MOSFETs mit integrierten MGDs gemäß einer numerischen Simulation. Die Isolierschicht 22 ist zu dünn (5 nm), um deutlich sichtbar zu sein. Zum Vergleich sind die Stromlinien 19 im Rückwärtsmodus des Standard-MOSFETs mit gleichem Grabenraster in 14B angegeben. Wie zu sehen ist, wird der Strom in 14A durch einen Elektronenstrom dominiert, der von dem Sourcegebiet 80 durch den Inversionskanal 52 (nicht bezeichnet) in das Body-Gebiet 50 zum und durch das Driftgebiet 40 fließt. Im Gegensatz dazu ist der Strom in dem Standard-MOSFET wegen des Stromflusses über die Body-Diode unter der gleichen Bedingung bipolar. Infolge des zusätzlich ausgebildeten Inversionskanals 52 ist der Spannungsabfall an dem MOSFET mit integrierten MGDs nur halb so groß wie für den Standard-MOSFET in einem breiten Strombereich im Rückwärtsmodus. Die entsprechenden Stromdichte-Spannungs-Charakteristiken von 14A und 14B sind in 14C als Kurven A bzw. B aufgetragen.
  • Feldplatten können auch zusätzlich in Halbleiterbauelemente integriert sein, wie in 4 gezeigt. Dies ist weiter in 15 gezeigt, die in einem vertikalen Querschnitt einen Ausschnitt eines Leistungs-MOSFET 100 mit mehreren integrierten MOSFETs und MGDs zeigt. Jeder der gezeigten ersten und zweiten Gräben 10 und 20 enthält in seinem unteren Abschnitt eine Feldplatte 16 bzw. 26. Die Feldplatten 16 und 26 sind an die Sourcemetallisierung 60 angeschlossen, wie durch das Bezugszeichen „S” gezeigt. Die ersten Gateelektroden 11 sind an eine nichtgezeigte Gatemetallisierung angeschlossen, wie durch das Bezugszeichen „G” gezeigt. Der Übersichtlichkeit halber sind nur die ersten beiden Gräben in 15 von links aus vollständig mit Bezugszeichen bezeichnet. Ein detaillierter Ausschnitt der Struktur ist unten in 17 angegeben.
  • Gemäß einer weiteren Ausführungsform sind die mehreren ersten Feldeffektstrukturen (MOSEFTs) und zweiten Feldeffektstrukturen (MGDs) in einem regelmäßigen Muster angeordnet. Dieses regelmäßige Muster erstreckt sich typischerweise mindestens über den Hauptabschnitt des Halbleiterbauelements 100. Der Randbereich des Bauelements kann jedoch von dem Muster abweichen, um zum Beispiel Randeffekte zu kompensieren. In 15 ist jede vierte Feldeffektstruktur eine MGD. Wie aus den zusätzlich aufgetragenen Elektronenstromlinien 19 während des normalen MOSFET-Betriebs des MOSFET 100 zu sehen ist, d. h. während des Vorwärtsmodus, bei dem die Elektronen von der Sourcemetallisierung 60 durch das Sourcegebiet 80, die Inversionskanäle 51 im Body-Gebiet 50 und das Driftgebiet 40 zu der Drainmetallisierung 42 fließen, trägt jede Mesa zu dem Gesamtstromfluss bei. Eine genauere Untersuchung der Stromlinien 19 ergibt, dass die Integration von MGDs den Widerstand Ron im Vorwärtsmodus nur um 22% vergrößert, was geringer ist als der erwartete Anstieg von 33%.
  • Andererseits fließt während des umgekehrten Stromflusses (Rückwärtsmodus) der Elektronenstrom von der Drainmetallisierung 42 durch das Driftgebiet 40, den Inversionskanal 52 im Body-Gebiet 50 bei der nur 5 nm dicken Gateisolation 22 und das Sourcegebiet 80 zu der Sourcemetallisierung 60. Dies ist in 16 gezeigt, die den gleichen MOSFET wie in 15 zeigt, aber im Rückwärtsmodus. Aufgrund des im Vergleich zur Body-Diode des MOSFET geringeren Spannungsabfalls über dem Inversionskanal 52 können die Verluste im Rückwärtsmodus signifikant reduziert werden. Dies hängt sowohl von der Anordnung der MGDs innerhalb des MOSFET 100 als auch ihren Charakteristiken ab. Typischerweise nehmen die Verluste im Rückwärtsmodus mit zunehmendem Anteil von MGDs ab und sind für eine regelmäßige Musteranordnung von MGDs und MOSFETs im Vergleich zu einer geclusterten Anordnung, d. h. einer Anordnung von MGDs und MOSFETs in verschiedenen Teilen des Halbleiterbauelements 100, niedriger. Eine geclusterte Anordnung von MOSFETs und MGDs kann zum Beispiel verwendet werden, wenn die MOSFETs und MGDs unterschiedlich optimiert worden sollen.
  • Weiterhin wird Ron typischerweise mit zunehmendem Anteil von MGDs zunehmen. Das Verhältnis zwischen den MOSFETs und den MGDs ist oder wird typischerweise so gewählt, dass es in einem Bereich zwischen etwa 1:1 bis 100:1 in einem regelmäßigen Muster und geclusterten Anordnungen von MGDs und MOSFETs liegt. Dadurch kann der Kompromiss zwischen Ron und elektrischen Verlusten im Rückwärtsmodus gemäß den MOSFET-Spezifikationen für eine Anwendung oder Schaltungsanordnung abgeglichen werden.
  • In 17A sind die Geometrie und der Stromfluss im Rückwärtsmodus eines MGD im Ausschnitt 5 von 16 ausführlicher dargestellt. Typischerweise enthält das Body-Gebiet 50 vom p-Typ einen höherdotierten Kontaktabschnitt 55 vom p-Typ. Die Dicke d2 des zweiten Isoliergebiets 22 zwischen der zweiten Gateelektrode 21 auf Sourcepotential und dem Body-Gebiet 50, das ebenfalls an Source angeschlossen ist, ist zu veranschaulichenden Zwecken höher als in 14 und 15 und beträgt 35 nm. In 17b sind die Lochstromdichte (Kurve a), die Elektronenstromdichte (Kurve b) und die Gesamtstromdichte (Kurve c) für die MGD von 17a als Funktion des Spannungsabfalls an der MGD aufgetragen. Aufgrund des entstandenen Inversionskanals innerhalb des Body-Gebiets 50 wird der Gesamtstrom von einem unipolaren Elektronenstrom dominiert, das heißt, der Elektronenstrom trägt, oberhalb einer mittleren Stromflussdichte von etwa 10 μA/mm2 im gemeinsamen Driftgebiet 40, zu mehr als 90% zu dem Gesamtstrom bei. Dies hängt von der Dicke und/oder der Dielektrizitätskonstante des zweiten Isoliergebiets 22 zwischen der zweiten Gateelektrode 21 und dem Body-Gebiet 50 ab. Bei bestimmten Ausführungsformen wird der Strom durch das Halbleiterbauelement im Rückwärtsmodus (Durchlassvorspannung der Body-Diode 15) von einem unipolaren Strom oberhalb einer mittleren Stromflussdichte im Driftgebiet 40 von etwa 1 mA/mm2 dominiert.
  • 18 zeigt die Stromdichte-Spannungs-Charakteristiken einer Silizium-MGD wie in 17A mit poly-Si als Material der zweiten Gateelektrode 21 und SiO2 als Material des zweiten Isoliergebiets 22 in Abhängigkeit von der zweiten Dicke d2. Bei einer gegebenen Stromdichte nimmt der Spannungsabfall mit der zweiten Dicke d2 ab. Bei einer Dicke d2 von 5 nm sind die Stromdichte-Spannungs-Charakteristiken der MGD in einem großen Stromdichtebereich fast identisch mit einer TMBS-Diode (Trench-MOS-Barrier-Schottky-Diode) mit einer Austrittsarbeit von 4,75 eV. Für ein 3 nm dickes Gateoxid sind die Verluste sogar noch niedriger. Somit kann eine integrierte MGD eine integrierte Schottky-Diode ersetzen. Deshalb können die obenerwähnten Nachteile einer integrierten Schottky-Diode vermieden werden. Weiterhin können die Verluste im Rückwärtsmodus sogar noch weiter reduziert werden.
  • 19 zeigt die Stromdichte-Spannungs-Charakteristiken im Rückwärtsmodus eines integrierten Leistungshalbleiterbauelements mit einem Verhältnis zwischen MOSFETs und MGDs von 9:1 in Abhängigkeit von der zweiten Dicke d2. Die MOSFETs weisen eine erste Dicke d1 von 45 nm auf. Bis zu einer Stromdichte von etwa 10 A/mm2 können die Verluste durch die MGDs mit einer geringeren zweiten Dicke d2 signifikant reduziert werden.
  • In den 20 sind die Charakteristiken von Strom pro Kanalbreite zu Spannung einer typischen Silizium-MGD, wie in 17A gezeigt, für zweite Dicken d2 von 5 nm, 8 nm und 35 nm aufgetragen. Die 20A und 20B zeigen ein lineares bzw. ein linear-logarithmisches Diagramm. Die Einsatzsspannung Vth eines Halbleiterbauelements kann als der Schnittpunkt einer geeigneten Tangente mit der Abszisse in dem linearen Diagramm definiert werden, wie für die 8-nm-Kurve in 20A gezeigt. Dies führt zu einer Einsatzsspannung Vth für die MGD mit einer zweiten Dicke d2 von 8 nm von etwa 0,35 V. Eine weitere Möglichkeit, die Einsatzsspannung Vth zu definieren, basiert auf einem erforderlichen Strom pro Kanalbreite, wobei diese Definition in der vorliegenden Beschreibung verwendet wird. Für einen Strom pro Kanalbreite von 10 mA/m wird eine Einsatzsspannung Vth von etwa 0,26 V aus 20B für die MGD mit einer zweiten Dicke d2 von 8 nm erhalten. Dementsprechend können Einsatzsspannungen von MGDs erreicht werden, die deutlich unter den Werten liegen, die dadurch erreicht werden können, dass der Body-Effekt für dickere Gateoxide vergrößert wird. Bei gewissen Ausführungsformen ist die Einsatzsspannung Vth der MOS-gategesteuerten Diode, definiert durch einen Strom pro Kanalbreite von 10 mA/m, positiv, aber kleiner oder gleich etwa 0,26 V.
  • Die Einsatzsspannung Vth in 20 wurde für SiO2 mit einer relativen Dielektrizitätskonstanten von 3,9 als Gateoxid, d. h. als Material des zweiten Isoliergebiets 22, erhalten. Hafniumoxid HfO2 zum Beispiel weist eine relative Dielektrizitätskonstante von etwa 12 auf. Somit entsprechen die in 20 gezeigten Kurven auch einer MGD mit HfO2 als Gateoxid, aber mit einer vergrößerten zweiten Dicke d2 um einen Faktor von etwa 3,1, was dem Verhältnis zwischen der relativen Dielektrizitätskonstanten von HfO2 und 3,9 entspricht. Beispielsweise entsprechen die Kurven für das 8 nm dicke SiO2-Gateoxid auch den Kurven einer MGD, die eine mit einer etwa 25,3 nm dicken HfO2-Schicht isolierte zweite Gateelektrode 21 aufweist.
  • Gemäß einer weiteren Ausführungsform enthält ein Halbleiterbauelement eine gemeinsame Sourcemetallisierung, mindestens eine erste Feldeffektstruktur und mindestens eine zweite Feldeffektstruktur. Die erste und die zweite Feldeffektstruktur enthalten ein Sourcegebiet von einem ersten Leitfähigkeitstyp, das an die gemeinsame Sourcemetallisierung angeschlossen ist, und ein zum Sourcegebiet benachbartes Body-Gebiet von einem zweiten Leitfähigkeitstyp. Die erste Feldeffektstruktur enthält weiterhin eine erste Gateelektrode und ein erstes Isoliergebiet einer ersten äquivalenten Oxiddicke, das mindestens zwischen der ersten Gateelektrode und dem Body-Gebiet angeordnet ist. Die zweite Feldeffektstruktur enthält weiterhin eine zweite Gateelektrode, die an die gemeinsame Sourcemetallisierung angeschlossen ist, und ein zweites Isoliergebiet von einer zweiten äquivalenten Oxiddicke, das mindestens zwischen der zweiten Gateelektrode und dem Body-Gebiet angeordnet ist. Die zweite äquivalente Oxiddicke ist niedriger als die erste äquivalente Oxiddicke.
  • Im Kontext der vorliegenden Beschreibung soll der Begriff „äquivalente Oxiddicke” die mittlere Dicke des Isoliergebiets zwischen einer Gateelektrode und dem Body-Gebiet multipliziert mit dem Verhältnis zwischen der relativen Dielektrizitätskonstanten des Materials des Isoliergebiets und der relativen Dielektrizitätskonstanten von SiO2, das üblicherweise 3,9 beträgt, beschreiben.
  • Bei gewissen Ausführungsformen ist die zweite äquivalente Oxiddicke kleiner als etwa 8 nm. Mit anderen Worten ist die zweite Gatekapazität C2 pro Flächeneinheit bei gewissen Ausführungsformen größer als etwa 4,3 nF/mm2. Die zweite äquivalente Oxiddicke kann ebenfalls kleiner als 6 nm oder 4 nm sein oder kann sogar kleiner als 1 nm sein. Gleichermaßen kann die zweite Gatekapazität C2 pro Flächeneinheit größer als etwa 5,7 nF/mm2 oder etwa 8,6 nF/mm2 sein und kann sogar größer als etwa 34,4 nF/mm2 sein.
  • Integrierte MGDs können auch in in Sperrrichtung leitenden IGBTs (engl. „reverse conducting IGBT”) verwendet werden. 21 zeigt ein ähnliches Halbleiterbauelement wie 3. Anstatt des gemeinsamen Draingebiets 41 zwischen dem Driftgebiet 40 und der Drainmetallisierung 42 in 3 ist jedoch ein hochdotiertes Gebiet 41a vom p-Typ zwischen dem Driftgebiet 40 und der Drainmetallisierung 42 unter dem jeweiligen ersten Graben 10 angeordnet. Somit werden vier abwechselnde Schichten (n-p-n-p entlang der gestrichelten Linie 6) eines n-Kanal-IGBT ausgebildet. Der zusätzliche pn-Übergang blockiert den Stromfluss in Sperrrichtung. Dies bedeutet, dass IGBTs im Gegensatz zu einem MOSFET nicht in Sperrrichtung leiten können. Bei Brückenschaltungen, wo ein Stromfluss in Sperrrichtung benötigt wird, muss eine zusätzliche Diode (als eine Freilaufdiode bezeichnet) antiparallel zum IGBT geschaltet werden, d. h. parallel zu der Body-Diode des IGBT, um einen Strom in der entgegengesetzten Richtung zu leiten. Man beachte, dass die Sourcemetallisierung 60 und die Drainmetallisierung 42 im Fall eines IGBT auch als Emittermetallisierung 60 und Kollektormetallisierung 42 bezeichnet werden. Gleichermaßen ist ein hochdotiertes Gebiet 41b vom n-Typ zwischen dem Driftgebiet 40 und der Kollektormetallisierung 42 unter dem zweiten Graben 20 angeordnet. Die zweite Gateelektrode 21, in Kontakt mit dem Emittergebiet 80 und der Emittermetallisierung 60, das zweite Isoliergebiet 22, das Body-Gebiet 50 und das Driftgebiet 40, in Kontakt mit der Kollektormetallisierung 42, bilden eine MOS-gategesteuerte Diode. Typischerweise ist die MGD parallel zu den Body-Dioden 15 geschaltet und kann als eine integrierte Freilaufdiode im Rückwärtsmodus arbeiten. Wieder ist die Kapazität pro Flächeneinheit zwischen der zweiten Gateelektrode 21 und dem Body-Gebiet 50 größer als die Kapazität pro Flächeneinheit zwischen der ersten Gateelektrode 21 und dem Body-Gebiet 50. Dies kann wieder dadurch erzielt werden, dass die Dicke d2 so gewählt wird, dass sie kleiner ist als die erste Dicke d1, und/oder indem ein Material mit einer im Vergleich zu der Dielektrizitätskonstanten des Materials des ersten Isoliergebiets 12 höheren Dielektrizitätskonstanten für das zweite Isoliergebiet 22 gewählt wird.
  • Unter Bezugnahme auf die 22–29 werden Herstellungsprozesse gemäß verschiedenen Ausführungsformen erläutert.
  • 22 zeigt einen Ausschnitt eines Silizium-Halbleiterbauelements 100 in einem vertikalen Querschnitt nach dem Ausbilden eines Draingebiets 41 vom n-Typ und nach weiteren Prozessen einschließlich Ausbilden eines Driftgebiets 40 vom n-Typ, Ausbilden erster und zweiter Gräben 10 und 20, Ausbilden von isolierenden Bodenabschnitten 12c und 22c in den unteren Abschnitten der ersten und zweiten Gräben 10 bzw. 20, Ausbilden von jeweiligen Feldplatten 16 und 26 und Ausführen eines thermischen Oxidationsprozesses zum Ausbilden eines ersten dielektrischen SiO2-Gebiets oder einer ersten dielektrischen SiO2-Schicht 12a auf den Seitenwänden in einem oberen Abschnitt der ersten Gräben 10. Typischerweise weist die dielektrische Schicht 12a eine Dicke von etwa 30 nm bis etwa 60 nm auf und bedeckt auch die Seitenwände der zweiten Gräben 20. Danach werden die ersten Gräben 10 mit einer fotolithografisch strukturierten Maske 7 bedeckt, um die ersten Gräben 10 zu schützen. Die resultierende Halbleiterstruktur ist in 23 gezeigt.
  • Gemäß 24 kann ein optionaler Ionenimplantierungsprozess ausgeführt werden, zum Beispiel mit P oder mit As. Dadurch können höherdotierte Gebiete 27 vom n-Typ zum Reduzieren der Kanallänge der später ausgebildeten zweiten Feldeffektstruktur ausgebildet werden (siehe auch 7). Wie in 25 gezeigt, kann ein zweiter optionaler Ionenimplantierungsprozess ausgeführt werden, zum Beispiel mit P oder As, um vorübergehend höherdotierte Gebiete 24 vom n-Typ auszubilden. Nach einer späteren Ionenimplantierung, zum Beispiel mit Bor, und dem nachfolgenden Eindiffundieren bzw. Eintreiben (engl. „drive-in”) zum Ausbilden des Body-Gebiets vom p-Typ, werden die höherdotierten Gebiete 24 vom n-Typ in Abschnitte des Body-Gebiets transformiert, die eine niedrigere effektive p-Dotierungskonzentration als die anderen Abschnitte des Body-Gebiets aufweisen. Dadurch kann die Einsatzsspannung Vth der später ausgebildeten zweiten Feldeffektstruktur weiter reduziert werden.
  • Danach wird das Oxid an den Seitenwänden in dem oberen Abschnitt des zweiten Grabens zum Beispiel durch nasschemisches Ätzen entfernt. Danach wird die Maske 7 entfernt. Die resultierende Halbleiterstruktur ist in 26 gezeigt. Danach wird ein zweiter thermischer Oxidationsprozess verwendet, um einen zweiten isolierenden Abschnitt oder eine zweite dielektrische Schicht 22a an den Seitenwänden in einem oberen Abschnitt des zweitens Grabens 20 auszubilden, wie in 27 gezeigt. In dem gezeigten Querschnitt liegt die laterale Dicke der zweiten dielektrischen Schicht 22a an den Seitenwänden in dem oberen Abschnitt des zweiten Grabens 20 typischerweise zwischen etwa 1 nm und etwa 8 nm, kann aber auch noch kleiner als 1 nm sein. Wegen der unterschiedlichen lateralen Dicken der dielektrischen Schichten 12a und 22a an den Seitenwänden in den oberen Abschnitten der jeweiligen Gräben besitzt die später ausgebildete zweite Feldeffektstruktur eine höhere Kapazität pro Flächeneinheit zwischen ihrer Gateelektrode und dem Body-Gebiet 50 als die später ausgebildete erste Feldeffektstruktur.
  • Danach werden erste und zweite Gateelektroden 11 und 21 ausgebildet, zum Beispiel durch eine chemische Abscheidung aus der Dampfphase (CVD) und Rückätzen von hochdotiertem poly-Si. Weiterhin werden ein Body-Gebiet 50 und ein Sourcegebiet 80 zum Beispiel durch entsprechende Ionenimplantierung und nachfolgendes Eindiffundieren bzw. Eintreiben (engl. „drive-in”) ausgebildet. Außerdem werden dielektrische Abschnitte 70 durch Abscheidung ausgebildet. Schließlich werden eine gemeinsame Gatemetallisierung in elektrischem Kontakt mit den ersten Gateelektroden 11, eine gemeinsame Drainmetallisierung 42 in elektrischem Kontakt mit dem Draingebiet 41 und eine gemeinsame Sourcemetallisierung 60 in elektrischem Kontakt mit dem Body-Gebiet 50, dem Sourcegebiet 80, der zweiten Gateelektrode 21 und den Feldplatten 16 und 26 ausgebildet. Der resultierende MOSFET mit integrierten MGDs 100 ist in zwei verschiedenen vertikalen Querschnitten in 28 und 29 gezeigt, die den Linien A bzw. B von 30 entsprechen. Der Kontakt zwischen den zweiten Gateelektroden 21 und der Sourcemetallisierung 60 ist nur in 29 gezeigt. Die 30 und 31 zeigen Draufsichten auf den MOSFET 100 mit und ohne Sourcemetallisierung 60 und Gatemetallisierung 65. Das Bezugszeichen 220 bezeichnet denjenigen Abschnitt des Halbleiterbauelements 100, in dem der zweite isolierende Abschnitt oder die zweite dielektrische Schicht 22a ausgebildet wurde. Mit anderen Worten stellt der Abschnitt 220 des Halbleiterbauelements 100 denjenigen Abschnitt dar, in dem die MGDs ausgebildet wurden. Die Bezugszeichen 600 und 610 beziehen sich auf die poly-Si-Füllung, die die ersten und zweiten Gateelektroden 11 und 21 bildet, und die Kontakte zum Verbinden der Body-Gebiete 50, der Sourcegebiete 80 bzw. der zweiten Gateelektrode 21 mit der Sourcemetallisierung 60.
  • Mit anderen Worten beinhaltet das unter Bezugnahme auf 22–29 beschriebene Verfahren einen Prozess zum Bereitstellen eines Halbleiterkörpers von einem ersten Leitfähigkeitstyp, zum Beispiel vom n-Typ. Der Halbleiterkörper enthält typischerweise ein Driftgebiet 40 vom ersten Leitfähigkeitstyp und erste und zweite Gräben 10 und 20. Die ersten und zweiten Gräben 10 und 20 können bereits geeignet ausgebildete und isolierte Feldplatten 16 bzw. 26 enthalten. Weiterhin beinhaltet das Verfahren das Ausbilden eines Sourcegebiets 80 vom ersten Leitfähigkeitstyp und ein angrenzendes Body-Gebiet 50 von einem zweiten, d. h. entgegengesetzten, Leitfähigkeitstyp. Eine erste Feldeffektstruktur, die eine erste Gateelektrode 11 und einen ersten isolierenden Abschnitt 12a oder ein erstes Isoliergebiet 12, mindestens zwischen der ersten Gateelektrode 11 und dem Body-Gebiet 50 angeordnet, enthält, und eine zweite Feldeffektstruktur, die eine zweite Gateelektrode 21 und einen zweiten isolierenden Abschnitt 22a oder ein zweites Isoliergebiet 22, mindestens zwischen der zweiten Gateelektrode 21 und dem Body-Gebiet 50 angeordnet, enthält, sind derart ausgebildet, dass die Kapazität pro Flächeneinheit zwischen der zweiten Gateelektrode 21 und dem Body-Gebiet 50 größer ist als die Kapazität pro Flächeneinheit zwischen der ersten Gateelektrode 11 und dem Body-Gebiet 50. Weiterhin wird eine gemeinsame Sourcemetallisierung 60 mindestens in Kontakt mit dem Sourcegebiet 80 und der zweiten Gateelektrode 21 ausgebildet.
  • Typischerweise ist die ausgebildete zweite Feldeffektstruktur eine parallel zu der Body-Diode 15 der ersten Feldeffektstruktur geschaltete MGD.
  • Zu Beispielen für die erste Feldeffektstruktur zählen unter anderem ein MOSFET und ein in Sperrrichtung leitender IGBT. Zum Ausbilden eines IGBT kann der bereitgestellte Halbleiterkörper bereits ein hochdotiertes Gebiet 41a vom zweiten Leitfähigkeitstyp und ein hochdotiertes Gebiet 41b vom ersten Leitfähigkeitstyp, die aneinander angrenzen und unter dem Driftgebiet 40 angeordnet sind, enthalten.
  • Bei weiteren Ausführungsformen enthält der bereitgestellte Halbleiterkörper bereits Kompensationsstrukturen, wie sie in Super-Junction-MOSFETs verwendet werden.
  • Unter Bezugnahme auf die 32–36 werden Herstellungsprozesse gemäß gewisser Ausführungsformen erläutert. Die 32–35 zeigen vertikale Querschnitte durch ein Halbleiterbauelement 100 entlang der Linie B von 36. 32 zeigt das Halbleiterbauelement 100 nach dem Ausbilden eines Driftgebiets 40 vom n-Typ und nach weiteren Prozessen einschließlich Ausbilden eines Body-Gebiets 50 vom p-Typ, Ausbilden eines Sourcegebiets 80 vom n-Typ, Ausbilden erster und zweiter Gräben 10 und 20, Ausbilden von isolierenden Abschnitten 70, Ausbilden von flachen Vertiefungen 8 und Ausbilden von höherdotierten Kontaktabschnitten 55 vom p-Typ. Die ersten und zweiten Gräben 10 und 20 enthalten jeweilige Feldplatten 16 und 26, jeweilige erste und zweite Gateelektroden 11 und 21 und jeweilige erste und zweite Isoliergebiete 12 und 22. Die höherdotierten Kontaktabschnitte 55 sind in dem Body-Gebiet 50 unter den benachbarten Vertiefungen 8 angeordnet und verbessern den später ausgebildeten Kontakt zwischen dem Body-Gebiet 50 und der Sourcemetallisierung 60. Die Gräben 10a und 10b sind ähnlich dem dargestellten ersten Graben 10. Sie liegen jedoch einem ersten seitlichen Rand des Halbleiterbauelements 100 am nächsten und weisen zum Kompensieren von Randeffekten kein angrenzendes Sourcegebiet 80 auf. Aus dem gleichen Grund erstrecken sich der Graben 10b am ersten seitlichen Rand des Halbleiterbauelements 100 und seine Feldplatte 16b vertikal tiefer in das Driftgebiet 40.
  • Ein Fotoresist 7 wird derart abgeschieden und strukturiert, dass nur die zum zweiten Graben 20 benachbarten Vertiefungen 8a teilweise in einem Abschnitt exponiert werden, der an den zweiten Graben 20 und die Kontaktabschnitte 55 angrenzt, wie in 33 gezeigt. Die anderen Vertiefungen 8b bleiben vollständig mit dem Fotoresist 7 gefüllt. Danach wird der isolierende Abschnitt 70, der die zweite Gateelektrode 21 bedeckt, durch Ätzen entfernt. Dies führt zu einer Struktur 100, wie in 34 gezeigt. Danach wird der Fotoresist 7 entfernt und die Sourcemetallisierung 60 wird abgeschieden, um das Sourcegebiet 80, das Body-Gebiet 50 und die zweite Gateelektrode 21 elektrisch zu kontaktieren, wie in 35 gezeigt. Gemäß den durchgeführten Herstellungsprozessen wird die elektrische Verbindung zwischen der Sourcemetallisierung 60 und der zweiten Gateelektrode 21 als ein selbstjustierter Kontakt in einem flachen Graben 620 ausgebildet. Der flache Graben 620 erstreckt sich vertikal nicht so tief in das Halbleiterbauelement 100 wie die Vertiefungen 8, die ebenfalls mit der Sourcemetallisierung 60 gefüllt sind, um einen Vertiefungskontakt 610 zu dem Body-Gebiet 50, dem Sourcegebiet 80 und dem Kontaktabschnitt 55 herzustellen.
  • 36 zeigt eine Draufsicht auf den MOSFET 100, der das Gebiet 220 enthält, in dem die integrierte MGD ausgebildet wurde. Das Bezugszeichen 600 bezieht sich wieder auf die poly-Si-Füllung der ersten und zweiten Gräben 10, 10a, 10b und 20. 36 zeigt weiter die flachen Vertiefungskontakte 620 zwischen der Sourcemetallisierung 60 und der zweiten Gateelektrode 21. Außerdem sind die Vertiefungskontakte 610 zwischen der Sourcemetallisierung 60 und dem Body-Gebiet 50, dem Sourcegebiet 80 und den Kontaktabschnitten 55 gezeigt.
  • Die 37–73 zeigen vertikale Querschnitte durch ein Halbleiterbauelement 100 nach mehreren Herstellungsprozessen zum Ausbilden des Halbleiterbauelements 100.
  • Die in den 37–48 gezeigten Herstellungsprozesse vermeiden alle lithografischen Prozesse an dem Gateoxid und gestatten den Einsatz von unterschiedlichen Materialien, zum Beispiel Materialien mit unterschiedlichen Austrittsarbeiten, für die ersten und zweiten Gateelektroden 11 und 21. Der Ausgangspunkt für die folgenden Verarbeitungsprozesse ist die Struktur 100 von 22. Auf dieser Struktur werden eine poly-Si-Schicht 90 und ein Fotoresist abgeschieden. Danach wird der Fotoresist strukturiert, um eine Ätzmaske 7 auszubilden. Bei dem nachfolgenden nasschemischen oder trockenen poly-Si-Ätzprozess wird der zweite Graben 20 in einem oberen Abschnitt freigelegt. Die resultierende Halbleiterstruktur ist in 37 gezeigt. Danach wird die Ätzmaske 7 entfernt, das Siliziumoxid wird von den Seitenwänden des zweiten Grabens 20 abgeätzt und ein thermischer Oxidationsprozess wird ausgeführt, um die zweiten isolierenden Abschnitte 22a auszubilden. Danach wird eine zweite darüberliegende poly-Si-Schicht 91 abgeschieden, wie in 38 gezeigt. Danach wird ein chemisch-mechanischer Polierprozess (CMP) ausgeführt, um das poly-Si über den ersten und zweiten Gräben 10 und 20 zu entfernen und um eine flache Oberfläche auszubilden.
  • Bei einem alternativen Prozess wird eine poly-Si-Schicht 90 auf der in 22 gezeigten Struktur abgeschieden und danach zurückgeätzt. Auf der Oberfläche der resultierenden Struktur wird eine Si3N4-Schicht 92 zum Beispiel durch einen CVD-Prozess abgeschieden. Dies führt zu einer Struktur wie in 39 gezeigt. Bei den nächsten beiden Prozessen werden das Body-Gebiet 50 und das Sourcegebiet 80 durch entsprechende Ionenimplantierung und Eindiffundierung ausgebildet. Dies führt zu einer Struktur wie in 40 gezeigt. Danach werden die folgenden Prozesse nacheinander durchgeführt. Die Si3N4-Schicht 92 wird durch ein nasschemisches Ätzen entfernt. Die ersten Gräben 10 werden durch eine weitere, fotolithografisch strukturierte Maske 7b maskiert. Das poly-Si 91 wird durch Ätzen von dem zweiten Graben 20 entfernt. Weiterhin werden die isolierende Oxidschicht auf den Seitenwänden des zweiten Grabens 20 und auf dem an den zweiten Graben 20 angrenzenden Sourcegebiet 80 unter Verwendung eines isotropen Ätzprozesses entfernt. Die resultierende Struktur ist in 41 gezeigt. Nach dem Entfernen der Maske 7b wird eine thermische Oxidation ausgeführt, um den zweiten isolierenden Abschnitt 22a auf den Seitenwänden in dem oberen Abschnitt des zweiten Grabens 20 auszubilden. Typischerweise sind die zweiten isolierenden Abschnitte 22a in der lateralen Richtung des in 42 gezeigten vertikalen Querschnitts dünner als die ersten isolierenden Abschnitte 12a. Danach wird die zweite Gateelektrode 21 durch CVD und Rückätzen von hochdotiertem poly-Si oder einem Material mit einer niedrigeren Austrittsarbeit als hochdotiertes poly-Si, wie etwa TiN, ausgebildet. Dies führt zu der in 43 gezeigten Struktur.
  • Schließlich werden dielektrische Abschnitte 70, eine Gatemetallisierung 65 in Kontakt mit den ersten Gateelektroden 11, eine Drainmetallisierung 42 in Kontakt mit dem Draingebiet 41 und eine Sourcemetallisierung 60 in Kontakt mit der zweiten Gateelektrode 21, das Body-Gebiet 50 und das Sourcegebiet 80 ausgebildet.
  • Alternativ können die folgenden Prozesse nach den Prozessen, die zu der in 40 gezeigten Struktur führen, ausgeführt werden. Auf der Si3N4-Schicht 92 wird eine Zwischenoxidschicht 93 abgeschieden und eine fotolithografisch strukturierte Maske 7b wird darauf ausgebildet, um den ersten Graben 10 zu maskieren, wie in 44 gezeigt. Das nachfolgende Ätzen der Zwischenoxidschicht 93, das Entfernen der Maske 7b und das nasschemische Ätzen der Si3N4-Schicht 92 selektiv zu SiO2 führen zu einer Struktur 100, wie in 45 gezeigt. Danach wird das poly-Si 91 in dem oberen Abschnitt des zweiten Grabens 20 unter Verwendung von isotropem Ätzen entfernt. Weiterhin wird die isolierende Siliziumoxidschicht an den Seitenwänden des zweiten Grabens 20 und auf dem Sourcegebiet 80, an den zweiten Graben 20 angrenzend, durch isotropes Ätzen entfernt. Die resultierende Struktur ist in 46 gezeigt. Danach wird eine thermische Oxidation ausgeführt, um zweite isolierende Abschnitte 22a an den Seitenwänden in dem oberen Abschnitt des zweiten Grabens 20 auszubilden. Die zweiten isolierenden Abschnitte 22a sind in der lateralen Richtung des vertikalen Querschnitts von 47 typischerweise dünner als der erste isolierende Abschnitt 12a.
  • Danach wird die während der thermischen Oxidation auf dem Sourcegebiet 80 ausgebildete SiO2-Schicht anisotrop zurückgeätzt, um die obere Oberfläche des Sourcegebiets 80 zum späteren Kontaktieren zu der Sourcemetallisierung 60 zu freizulegen. Alternativ kann ein isotropes Ätzen in Kombination mit einem schützenden Plug verwendet werden.
  • Schließlich werden die miteinander verbundene zweite Gateelektrode 21 und Sourcemetallisierung 60 ausgebildet, indem ein hochdotiertes poly-Si oder ein Material mit einer niedrigeren Austrittsarbeit als hochdotiertes poly-Si, wie etwa TiN, abgeschieden wird. Der resultierende MOSFET mit integrierten MGDs ist in 48 gezeigt. Die gezeigte gestrichelte Linie zeigt an, dass die zweite Gateelektrode 21 und die Sourcemetallisierung 60 aus dem gleichen Material oder unterschiedlichen Materialien hergestellt sein können.
  • Bezüglich der 49–73 werden fünf Ausführungsformen von Herstellungsverfahren zum Ausbilden eines Feldplattengrabenhalbleiterbauelements 100 erläutert. Sie alle haben gemeinsam, dass mindestens die Seitenwände der zweiten Gräben 20 durch ein vor Oxidation schützendes Gebiet während der thermischen Oxidation zum Ausbilden der ersten Isoliergebiete 12a in einem oberen Abschnitt der ersten Gräben 10 geschützt werden. Anderenfalls würde die thermische Oxidation zum Ausbilden der ersten Isoliergebiete 12a auch eine Oxidation des Siliziums in dem Randgebiet zum zweiten Graben 20 verursachen. Dies verursacht typischerweise das Entstehen von Stufen in der Mesa bei bereits ausgebildeten Feldplatten. Je nach der Größe und Position der ausgebildeten Mesa-Stufen kann insbesondere im Rückwärtsmodus eine hohe Feldstärke auftreten. Deshalb wird typischerweise ein Material mit einer geringen Sauerstoffpermeabilität unter Bedingungen der thermischer Oxidation zumindest an den Seitenwänden in einem oberen Abschnitt des zweiten Grabens 20 abgeschieden. Dadurch kann die Ausbildung einer Stufe in dem Driftgebiet 40, dass benachbart zum Übergangsgebiet zwischen dem zweiten isolierenden Abschnitt 22a und dem dickeren isolierenden Bodenabschnitt 22c des zweiten Isoliergebiets 22 liegt, vermieden oder zumindest auf eine Größe reduziert werden, die kleiner ist als etwa die Hälfte der Dicke d2 des zweiten isolierenden Abschnitts 22a zwischen der zweiten Gateelektrode 21 und dem Body-Gebiet 50. Beispielsweise beträgt die Größe der Stufe in der Mesa nur 4 nm oder 2 nm oder ist sogar noch kleiner. Somit ist die Größe der Stufe in der Mesa im Vergleich zur standardmäßigen Verarbeitung von MOSFETs, die zu Mesa-Stufen von etwa 20 nm führt, signifikant reduziert. Dadurch kann die Größe des elektrischen Felds im Rückwärtsmodus in dem Driftgebiet 40 nahe dem Übergangsgebiet reduziert werden. Dies wird bezüglich der 74A–F erläutert.
  • Zusammengefasst beinhalten die Ausführungsformen das Bereitstellen eines Halbleitersubstrats von einem ersten Leitfähigkeitstyp. Mindestens ein erster Graben 10 und mindestens ein zweiter Graben 20 werden in das Halbleitersubstrat geätzt. Eine erste Oxidschicht, die mindestens einen unteren Abschnitt der Wände des ersten Grabens 10 und einen unteren Abschnitt der Wände des zweiten Grabens 20 bedeckt, wird ausgebildet. Danach werden ein erstes leitendes Gebiet 16 mindestens in dem unteren Abschnitt des ersten Grabens 10 und mindestens ein zweites leitendes Gebiet 26 im unteren Abschnitt des zweiten Grabens 20 ausgebildet. Dies geschieht typischerweise durch CVD und Rückätzen von hochleitendem poly-Si. Ein thermischer Oxidationsprozess wird durchgeführt, um ein erstes Isoliergebiet 12a auf den Seitenwänden in einem oberen Abschnitt des ersten Grabens 10 auszubilden. Während dieses thermischen Oxidationsprozesses wird der zweite Graben 20 derart geschützt, dass das die Wände des zweiten Grabens 20 bildende Halbleitersubstrat nicht oder fast nicht oxidiert wird. Danach wird ein zweites Isoliergebiet 22a auf den Seitenwänden in einem oberen Abschnitt des zweiten Grabens 20 ausgebildet. Danach wird eine erste Gateelektrode 11 in dem oberen Abschnitt des ersten Grabens 10 und eine zweite Gateelektrode 21 im oberen Abschnitt des zweiten Grabens 20 ausgebildet. Weiterhin werden ein Sourcegebiet 80 vom ersten Leitfähigkeitstyp und ein Body-Gebiet 50 von einem zweiten Leitfähigkeitstyp derart ausgebildet, dass sie aneinander grenzen. Typischerweise wird dadurch das an das Body-Gebiet 50 angrenzende Driftgebiet 40 endgültig so ausgebildet, dass sich die ersten und zweiten Gräben 10 und 20 in einer vertikalen Richtung unter dem pn-Übergang zwischen dem Body-Gebiet 50 und dem Driftgebiet 40 erstrecken. Danach wird eine Sourcemetallisierung 60, die mindestens in Kontakt mit dem Sourcegebiet 80 und der zweiten Gateelektrode 21 steht, ausgebildet. Typischerweise wird das Body-Gebiet 50 auch elektrisch an die Sourcemetallisierung 60 angeschlossen. Weiterhin werden das erste und zweite leitende Gebiet 16 und 26 typischerweise auch elektrisch an die Sourcemetallisierung 60 angeschlossen und arbeiten als Feldplatten 16 und 26.
  • Gemäß einer Ausführungsform werden das erste Isoliergebiet 12a und das zweite Isoliergebiet 22a derart ausgebildet, dass die Kapazität pro Flächeneinheit zwischen der zweiten Gateelektrode 21 und dem Body-Gebiet 50 größer ist als die Kapazität pro Flächeneinheit zwischen der ersten Gateelektrode 11 und dem Body-Gebiet 50.
  • Gemäß einer weiteren Ausführungsform erstreckt sich die zweite Gateelektrode 21 weniger tief in das Driftgebiet 40 als die erste Gateelektrode 11. Dies reduziert die Größe des elektrischen Feldes während des Rückwärtsmodus in dem Driftgebiet 40 in der Nähe des Übergangsgebiets des zweiten Isoliergebiets 22 weiter. Dies wird typischerweise auch durch die fünf Verfahren zum Ausbilden eines nachfolgend erläuterten Feldplattengrabenhalbleiterbauelements erreicht.
  • Nunmehr wird unter Bezugnahme auf die 49 bis 56 die erste der fünf Ausführungsformen zum Ausbilden eines Feldplattengrabenhalbleiterbauelements 100 ausführlich erläutert. 49 zeigt die Struktur 100 nach dem Bereitstellen eines Si-Substrats vom n-Typ, das ein Driftgebiet 40 und ein höherdotiertes Draigebiet 41 enthält, und nach weiteren Prozessen enthaltend: Ätzen von zwei ersten Gräben 10 und einem zweiten Graben 20 in das Halbleitersubstrat, Ausbilden einer ersten Oxidschicht 71 auf dem Halbleitersubstrat, so dass die Seitenwände und die Bodenwand des ersten und zweiten Grabens 10 und 20 ebenfalls bedeckt sind, und Ausbilden erster leitender Gebiete 16 in einem unteren Abschnitt des ersten Grabens 10 und eines zweiten leitenden Gebiets 26 in einem unteren Abschnitt des zweiten Grabens 20. Typischerweise werden die ersten und zweiten isolierende Bodenabschnitte 12c und 22c später mindestens teilweise aus den unteren Abschnitten der ersten Oxidschicht 71 gebildet, die zu den ersten bzw. zweiten leitenden Gebieten 16 bzw. 26 benachbart sind. Weiterhin werden das erste und zweite leitende Gebiet 16 und 26 typischerweise durch CVD und Rückätzen von hochdotiertem poly-Si ausgebildet. Danach wird eine Si3N4-Maske 92 ausgebildet, indem eine über der ersten Oxidschicht 71 liegende Nitridschicht bereitgestellt wird, wobei zum Beispiel CVD und nachfolgendes Strukturieren der Nitridschicht verwendet wird. Die resultierende Struktur 100 ist in 50 gezeigt. Die Si3N4-Maske 92 wird verwendet, um den zweiten Graben 20 vor dem nachfolgenden Ätzen der ersten Oxidschicht 71 zu schützen. Dieser Ätzprozess führt zum Freilegen der oberen Oberfläche der ersten leitenden Gebiete 16 und der Seitenwände der ersten Gräben 10 in einem oberen Abschnitt, wie in 51 gezeigt. Dies führt auch zu der Ausbildung eines ersten isolierenden Bodenabschnitts 12c in dem unteren Abschnitt der ersten Gräben 10. Nun kann ein erster isolierender Abschnitt 12a durch thermische Oxidation an den Seitenwänden in dem oberen Abschnitt des ersten Grabens 10 ausgebildet werden. Wie in 52 zu sehen ist, führt der thermische Oxidationsprozess zu der Ausbildung von Stufen in dem Driftgebiet 40 nahe der Übergangsgebiete 13 zwischen dem ersten isolierenden Bodenabschnitt 12c und dem ersten isolierenden Abschnitt 12a des ersten Isoliergebiets. Mit anderen Worten weichen die vertikalen Ränder zwischen der Mesa und dem ersten Isoliergebiet 12, das durch den isolierenden Bodenabschnitt 12c und den ersten isolierenden Abschnitt 12a gebildet wird, von den gezeigten geraden Linien f ab. Im gezeigten Querschnitt weisen die seitlichen Stufen der Mesa bei den Übergangsgebieten 13 typischerweise etwa die Hälfte der lateralen Dicke des ersten isolierenden Abschnitts 12a auf. Die Seitenwände des zweiten Grabens 20 sind jedoch durch die verbleibenden Abschnitte der ersten Oxidschicht 71 und die Maske 92 vollständig vor thermischer Oxidation geschützt. Somit wird während des Prozesses des Durchführens der thermischen Oxidation zum Ausbilden des ersten isolierenden Abschnitts 12a an den Seitenwänden in dem oberen Abschnitt des ersten Grabens 10 das die Seitenwände des zweiten Grabens 20 bildende Si-Substrat praktisch nicht oxidiert. Dadurch kann die Ausbildung einer Stufe in der Mesa nahe dem zweiten Graben 20 vermieden werden.
  • Während der thermischen Oxidation werden typischerweise dritte isolierende Abschnitte 12b ebenfalls auf den ersten leitenden Gebieten 16 ausgebildet. Typischerweise sind die dritten isolierenden Abschnitte 12b dicker als die ersten isolierenden Abschnitte 12a in der Richtung des Oxidwachstums, weil die Wachstumsrate des thermischen Oxids für als Material der leitenden Gebiete 16 verwendetes hochdotiertes poly-Si im Vergleich zu schwächer dotiertem Silizium des Driftgebiets 40 höher ist.
  • Danach werden die ersten Gräben 10 maskiert und dann wird ein Ätzprozess durchgeführt, um den oberen Abschnitt des zweiten Grabens 20 zu freizulegen. 53 zeigt zusätzlich zu 52 eine fotolithografisch strukturierte Maske 7, die die ersten Gräben 10 schützt. 54 zeigt die Struktur 100 nach einem Bad in HF und einem isotropen Plasmaätzen zum Entfernen der Si3N4-Maske 92 und des exponierten Oxids. Dadurch werden die obere Oberfläche der zweiten leitenden Gebiete 26 und die Seitenwände der zweiten Gräben 20 in den oberen Abschnitten der zweiten Gräben 20 freigelegt. Danach wird die Maske 7 entfernt und ein zweites Isoliergebiet 22a wird, wie in 55 gezeigt, auf den Seitenwänden in dem oberen Abschnitt des zweiten Grabens 20 durch thermische Oxidation ausgebildet. Alternativ und/oder zusätzlich kann ein dielektrisches Material wie etwa Si3N4, SiOxNy oder HfO2 an den Seitenwänden in dem oberen Abschnitt des zweiten Grabens 20 abgeschieden werden, um den isolierenden Abschnitt 22a auszubilden.
  • Typischerweise wird der zweite isolierende Abschnitt 22a derart ausgebildet, dass er eine höhere Dielektrizitätskonstante und/oder geringere Dicke in der lateralen Richtung des in 55 gezeigten Querschnitts als die ersten isolierenden Abschnitte 12a aufweist.
  • Außerdem wird ein vierter isolierender Abschnitt 22b typischerweise während der Ausbildung der zweiten isolierenden Abschnitte 22a ausgebildet. Die Dicke der vierten isolierenden Abschnitte 22b in der vertikalen Richtung kann zum Beispiel durch Abscheidung von weiterem dielektrischem Material justiert werden, so dass eine später ausgebildete zweite Gateelektrode 21 sich zum Beispiel 50 nm oder 100 nm weniger tief in das Driftgebiet 40 erstreckt als eine später ausgebildete erste Gateelektrode 11.
  • Typischerweise bilden die zweiten isolierenden Abschnitte 22a, der vierte isolierende Abschnitt 22b und der zweite isolierende Bodenabschnitt 22c ein einfach zusammenhängendes zweites Isoliergebiet 22 im zweiten Graben 20. Gleichermaßen bilden die ersten isolierenden Abschnitte 12a, der dritte isolierende Abschnitt 12b und der erste isolierende Bodenabschnitt 12c typischerweise ein einfach zusammenhängendes zweites Isoliergebiet 12 im ersten Graben 10.
  • Typischerweise wird die obere Oberfläche der an den zweiten Graben 20 angrenzenden Mesas ebenfalls mit einer dielektrischen Schicht bedeckt, die auch während des Prozesses des Ausbildens der isolierenden Abschnitte 22a ausgebildet wurde.
  • Danach wird hochdotiertes poly-Si abgeschieden und zurückgeätzt, um die ersten und zweiten Gräben 10 und 20 zumindest teilweise zu füllen. Dadurch werden die ersten und zweiten Gateelektroden 11 und 21 in dem oberen Teil des ersten Grabens 10 bzw. des zweiten Grabens 20 ausgebildet. Die resultierende Halbleiterbauelementstruktur 100 ist in 56 gezeigt.
  • Typischerweise ist der Mindestabstand zwischen der ersten Feldplatte 16 und der ersten Gateelektrode 11 größer als der Mindestabstand zwischen der zweiten Feldplatte 26 und der zweiten Gateelektrode 21.
  • Danach werden ein Sourcegebiet 80 und ein angrenzendes Body-Gebiet 50 durch Ionenimplantierung ausgebildet. Eine Sourcemetallisierung 60 mindestens in Kontakt mit dem Sourcegebiet 80 und der zweiten Gateelektrode 21 wird unter Verwendung von standardmäßigen Techniken ausgebildet. Mindestens ein Teil der typischerweise ausgebildeten dielektrischen Schicht auf dem an den zweiten Graben 20 angrenzenden Mesas wird typischerweise z. B. durch Ätzen vor dem Abscheiden der Sourcemetallisierung 60 entfernt.
  • Die zweite Ausführungsform zum Ausbilden eines Feldplattengrabenhalbleiterbauelements 100 enthält die gleichen anfänglichen Bearbeitungsprozesse, die zu der in 52 gezeigten Halbleiterstruktur führen. Danach werden ein Tauchen in ein HF-Bad und ein isotropes Nitridätzen zum Beispiel mit heißer Phosphorsäure durchgeführt, um die Si3N4-Maske 92 zu entfernen, wie in 57 gezeigt. Eine fotolithografisch strukturierte Maske 7b, die die ersten Gräben 10 schützt, wird auf der Halbleiterstruktur 100 ausgebildet. Danach wird die Oxidschicht zurückgeätzt, um einen oberen Abschnitt des zweiten Grabens 20 freizulegen. Die resultierende Struktur 100 ist in 58 gezeigt. Danach wird die Maske 7b entfernt und ein typischerweise dünnes zweites Isoliergebiet 22a wird an den Seitenwänden in dem oberen Abschnitt des zweiten Grabens 20 durch einen thermischen Oxidationsprozess oder durch einen CVD-Prozess ausgebildet. Somit wird eine ähnliche Halbleiterstruktur, wie bereits in 55 gezeigt, erhalten. Wieder kann das zweite Isoliergebiet 22a eine höhere effektive Dielektrizitätskonstante als das erste Isoliergebiet 12a aufweisen.
  • Die nachfolgenden Herstellungsprozesse zum Ausbilden eines Feldplattengrabenhalbleiterbauelements erfolgen gemäß den Herstellungsprozessen, die oben bezüglich 56 erläutert worden sind.
  • Bezüglich der 59 bis 63 wird eine weitere Ausführungsform zum Ausbilden eines Feldplattengrabenhalbleiterbauelements erläutert. 59 zeigt die Struktur 100 nach dem Bereitstellen eines Si-Substrats vom n-Typ mit einem Driftgebiet 40 und einem höherdotierten Draingebiet 41 und nach weiteren Prozessen, die folgendes beinhalten: Ätzen mindestens eines ersten Grabens 10 und mindestens eines zweiten Grabens 20 in das Halbleitersubstrat, Ausbilden einer ersten Oxidschicht 71 auf dem Halbleitersubstrat, so dass die Wände des ersten und zweiten Grabens 10 und 20 ebenfalls bedeckt sind, und Ausbilden des ersten leitenden Gebiets 16 in einem unteren Abschnitt des ersten Grabens 10 und eines zweiten leitenden Gebiets 26 in einem unteren Abschnitt des zweiten Grabens 20. Typischerweise werden erste und zweite leitende Gebiete 16 und 26 durch die folgenden späteren Prozesse ausgebildet: CVD von hochdotiertem poly-Si, Maskieren des zweiten Grabens 20 mit einer ersten fotolithografisch strukturierten Maske 7 und Rückätzen des hochdotierten poly-Si. Danach wird die erste fotolithografisch strukturierte Maske 7, die zum Schützen des zweiten Grabens 20 während des Rückätzens des poly-Si verwendet wurde, entfernt. Eine zweite fotolithografisch strukturierte Maske 7a wird ausgebildet, um den zweiten Graben 20 während des späteren Ätzens der ersten Oxidschicht 71 zu schützen. Die resultierende Struktur 100 ist in 60 gezeigt. Die zweite fotolithografisch strukturierte Maske 7a wird entfernt und ein thermischer Oxidationsprozess wird durchgeführt, um isolierende Abschnitte 12a an den Seitenwänden des oberen Teils der ersten Gräben 10 auszubilden. Während des thermischen Oxidationsprozesses sind die Seitenwände des zweiten Grabens 20 durch die verbleibenden Abschnitte der ersten Oxidschicht 71 und das hochdotierte poly-Si in dem zweiten Graben 20 vollständig vor thermischer Oxidation geschützt. Parallel werden dritte isolierende Abschnitte 12b auf der oberen Oberfläche der ersten leitenden Gebiete 16 ausgebildet und das erste Isoliergebiet 71 wird durch Bilden eines isolierenden Abschnitts 71b auf dem zweiten leitenden Gebiet 26 geschlossen. Dies ist in 61 gezeigt. Mit anderen Worten ist der zweite Graben 20 während des thermischen Oxidationsprozesses zum Ausbilden der ersten und dritten isolierenden Abschnitte 12a und 12b des ersten Isoliergebiets 12 vollständig mit der ersten Oxidschicht 71 und dem zweiten leitenden Gebiet 26 gefüllt.
  • 61 zeigt weiterhin eine fotolithografisch strukturierte Maske 7b, die während des nachfolgenden Prozesses des Freilegens eines oberen Abschnitts des zweiten Grabens 20 durch Ätzen der Oxidschicht die ersten Gräben 10 schützt. Danach wird die Maske 7b entfernt und zweite isolierende Abschnitte 22a an den Seitenwänden des oberen Abschnitts des zweiten Grabens 20 werden durch einen weiteren thermischen Oxidationsprozess und/oder durch CVD ausgebildet. Parallel werden vierte isolierende Abschnitte 22b typischerweise an den exponierten Oberflächen der zweiten leitenden Gebiete 26 ausgebildet, wie in 62 gezeigt. Weiterhin können die vierten isolierenden Abschnitte 22b an dem zweiten isolierenden Bodenabschnitt 22c zum Beispiel durch CVD ausgebildet werden. Danach werden erste und zweite Gateelektroden 11 und 21 durch Abscheidung zum Beispiel eines hochdotierten poly-Si und nachfolgendes Rückätzen des abgeschiedenen poly-Si ausgebildet. In dem Querschnitt der in 63 gezeigten Struktur 100 ist die zweite Gateelektrode 21 nicht einfach zusammenhängend. Weiterhin erstrecken sich die ersten Gateelektroden 11 tiefer in das Driftgebiet 40 als die zweiten Gateelektroden 21. Typischerweise erstrecken sich die ersten Gateelektroden 11 um mehr als 25 nm oder mehr als 50 nm, z. B. 100 nm, tiefer in das Driftgebiet 40 als die zweiten Gateelektroden 21. Mit anderen Worten erstreckt sich die erste Gateelektrode 11 in dem ersten Graben 10 bis zu einer ersten Tiefe und die zweite Gateelektrode 21 erstreckt sich in dem zweiten Graben 20 bis zu einer zweiten Tiefe, die geringer ist als die erste Tiefe. Typischerweise liegt die Differenz zwischen der ersten Tiefe und der zweiten Tiefe in einem Bereich von etwa 25 nm bis etwa 250 nm, besonders bevorzugt in einem Bereich von etwa 75 nm bis etwa 125 nm, noch mehr bevorzugt in einem Bereich von etwa 90 nm bis etwa 110 nm. Die nachfolgenden Herstellungsprozesse zum Ausbilden eines Feldplattengrabenhalbleiterbauelements sind wieder ähnlich jenen, die bezüglich 56 erläutert wurden.
  • Die vierte Ausführungsform zum Ausbilden eines Feldplattengrabenhalbleiterbauelements ist ähnlich den vorausgegangenen Verfahren bis zu den Prozessen, die zu der Struktur 100 von 61 führen. Die Maske 7b jedoch, die die ersten Gräben 10 schützt, weist in dem gezeigten Querschnitt von 64 eine kleinere Öffnung über dem zweiten Graben 20 auf. In 64 exponiert die Öffnung nur den isolierenden Abschnitt 71b der ersten Oxidschicht 71 über dem zweiten leitenden Gebiet 26. Danach wird ein Oxidätzprozess durchgeführt, um den isolierenden Abschnitt 71b zu entfernen, wie in 65 gezeigt wird. Danach wird das poly-Si im zweiten Graben 20 zurückgeätzt, gefolgt von einem weiteren Oxidätzprozess zum Exponieren eines oberen Teils des zweiten Grabens 20. Dies ist in 66 gezeigt. Danach wird die fotolithografisch strukturierte Maske 7b entfernt. Ein weiterer thermischer Oxidationsprozess und/oder ein weiterer CVD-Prozess wird durchgeführt, um zweite isolierende Abschnitte 22a auf den Seitenwänden des oberen Teils des zweiten Grabens 20 und vierte isolierende Abschnitte 22b auf einer oberen Oberfläche der zweiten leitenden Gebiete 26 auszubilden. Dies führt zu einer Halbleiterstruktur wie in 67 gezeigt. Danach werden erste und zweite Gateelektroden 11 und 21 durch Abscheiden zum Beispiel eines hochdotierten poly-Si und nachfolgendes Rückätzen des abgeschiedenen hochdotierten poly-Si ausgebildet. Dies ist in 68 gezeigt. Die nachfolgenden Herstellungsprozesse zum Ausbilden eines Feldplattengrabenhalbleiterbauelements sind ähnlich jenen, die bezüglich 56 erläutert wurden.
  • Die fünfte Ausführungsform zum Ausbilden eines Feldplattengrabenhalbleiterbauelements 100 enthält die gleichen anfänglichen Verarbeitungsprozesse, die zu der in 59 gezeigten Halbleiterstruktur 100 führen. Danach wird die erste Maske 7 entfernt und die erste Oxidschicht 71 wird zurückgeätzt. Dies führt zu der Halbleiterstruktur 100 von 69. Eine thermische Oxidation wird ausgeführt, um erste isolierende Abschnitte 12a auf den Seitenwänden in dem oberen Abschnitt der ersten Gräben 10 auszubilden, wie in 70 gezeigt wird. Während des thermischen Oxidationsprozesses sind die Seitenwände des zweiten Grabens 20 durch die verbleibenden Abschnitte der ersten Oxidschicht 71 und das hochdotierte poly-Si in dem zweiten Graben 20 vollständig vor thermischer Oxidation geschützt. Parallel dazu wird eine Oxidschicht 12d auf einer oberen Oberfläche der Mesas und des zweiten leitenden Gebiets 26 ausgebildet. Eine fotolithografisch strukturierte Maske 7b wird ausgebildet, die die ersten Gräben 10 während des nachfolgenden Prozesses des Anordnens eines oberen Abschnitts des zweiten Grabens 20 durch Ätzen der Oxidschicht 12d und Rückätzen der ersten Oxidschicht 71 schützt. Nach dem nachfolgenden Entfernen der Maske 7b werden zweite isolierende Abschnitte 22a durch einen weiteren thermischen Oxidationsprozess und/oder durch CVD auf den Seitenwänden des oberen Abschnitts des zweiten Grabens 20 ausgebildet. Parallel dazu werden vier isolierende Abschnitte 22b typischerweise auf der oberen Oberfläche der zweiten leitenden Gebiete 26 und auf dem zweiten isolierenden Bodenabschnitt 22c ausgebildet, wie in 72 angegeben. Danach werden erste und zweite Gateelektroden 11 und 21 durch Abscheidung von zum Beispiel hochdotiertem poly-Si und nachfolgendes Rückätzen des abgeschiedenen hochdotierten poly-Si ausgebildet, wie in 73 gezeigt. Die nachfolgenden Herstellungsprozesse zum Ausbilden eines Feldplattengrabenhalbleiterbauelements sind ähnlich jenen, die bezüglich 56 erläutert wurden.
  • Nunmehr wird unter Bezugnahme auf 74 die verbesserte Leistung der Halbleiterbauelemente 100, die gemäß den obenbeschriebenen Ausführungsformen zum Ausbilden eines Feldplattengrabenhalbleiterbauelements hergestellt werden, erläutert. Im Rückwärtsmodus und bei höherer Last können die Halbleiterbauelemente 100 in einen Lawinenmodus (engl. „Avelanche mode”) gesteuert werden. Ein Lawinenprozess während des Rückwärtsmodus kann zu einem Einfangen von Ladungen in dem Gateoxid oder in der Gateisolation führen. Es ist wahrscheinlich, dass dadurch die Charakteristiken wie etwa Durchlassspannungsabfall des Halbleiterbauelements im Vorwärtsmodus geändert werden. Es ist deshalb wünschenswert, nahe einem dünnen Gateoxid eine hohe Feldstärke zu vermeiden. Die 74A–D zeigen den Betrag des elektrischen Felds im Rückwärtsmodus als ein Konturplot mit linearer Skalierung. Das Symbol „*” entspricht einem Sattelpunkt, und ein lokales Minimum des Betrags des elektrischen Feldes findet sich innerhalb der Konturlinie m. Konturlinien, die näher an den Elektroden 11, 22 oder 60 sind, entsprechen typischerweise einem größeren Betrag des elektrischen Feldes. Querschnitte durch vier verschiedene Bauelemente werden verglichen. Jede der Ausschnitte 5a enthält eine Mesa und die Hälfte der jeweiligen angrenzenden Gräben. Für die Simulation wurde an den gezeigten Seitenrändern ein verschwindender Strom angenommen. An dem unteren und dem oberen vertikalen Rand ist das elektrische Potential an Drainpotential bzw. Sourcepotential fixiert. Die Spannungsifferenz zwischen Drain und Source betrug VDS = 30 V. Weiterhin geht der obere Rand der Ausschnitte 5a durch die Grenzfläche zwischen dem Body-Gebiet 50 und dem Sourcegebiet 80. 74A zeigt den Betrag des elektrischen Feldes zwischen zwei gleichen MOSFET-Feldeffektstrukturen mit einem 35 nm dicken SiO2-Gateoxid zwischen dem Body-Gebiet 50 und der jeweiligen Gateelektrode 11. Diese Struktur wird auch als eine Einzel-Gateoxidstruktur bezeichnet. Weiterhin sind zwei Linien e und f eingezeichnet. Sie kreuzen sich nahe der linken Stufe der Mesa, die an das Übergangsgebiet des ersten Isoliergebiets 12 von einem ersten isolierenden Abschnitt zwischen der Gateelektrode 11 und dem Body-Gebiet 50 zu einem ersten isolierenden Bodenabschnitt zwischen einer ersten Feldplatte 16 und dem Driftgebiet 40 angrenzt. Der erste isolierende Bodenabschnitt weist eine größere laterale Ausdehnung als der erste isolierende Abschnitt auf. Mit anderen Worten ist das Übergangsgebiet des ersten Isoliergebiets 12 das Gebiet nahe der ersten Gateelektrode 11, bei dem sich die laterale Ausdehnung des ersten Isoliergebiets 12 in dem gezeigten Querschnitt ändert. Die Übergangsgebiete sind typischerweise nahe an dem Übergang zwischen einem im Wesentlichen vertikalen Rand zwischen der Gateelektrode 11 und dem Gateoxid 12 und einem im Wesentlichen horizontalen unteren Rand zwischen der Gateelektrode 11 und dem Gateoxid 12. Aus Gründen der Übersichtlichkeit ist nur eine der beiden Stufen in der Silizium-Mesa, nämlich die rechte zwischen dem Driftgebiet 40 und dem ersten Isoliergebiet 12 in 74A, mit dem Bezugszeichen 9 bezeichnet. In 74B ist der Betrag des elektrischen Felds für die Mesa zwischen einer MGD links und einem MOSFET rechts aufgetragen. Die MGD besitzt ein 5 nm dickes Gateoxid zwischen dem Body-Gebiet 50 und der zweiten Gateelektrode 21, und der MOSFET besitzt ein 35 nm dickes Gateoxid zwischen dem Body-Gebiet 50 und der ersten Gateelektrode 11. Die beiden Linien e und f kreuzen sich nahe der linken Stufe der Mesa, die an das dargestellte rechte Übergangsgebiet des zweiten Isoliergebiets 22, von dem 5 nm dicken Abschnitt zwischen der Gateelektrode 12 und dem Body-Gebiet 50 zu einem tiefer gelegenen dickeren Abschnitt, angrenzt. Diese Struktur ist in 74 als Dual-Gateoxid-Struktur bezeichnet. Die in 74C gezeigte Struktur ist ähnlich der in 74B gezeigten, doch wurde während der Herstellung die linke Stufe der Mesa, die an das rechte Übergangsgebiet angrenzt, vermieden, wie oben erläutert wurde. Deshalb ist diese Struktur in 74 als Dual-Gateoxid-keine-Stufe-Struktur bezeichnet. Mit anderen Worten verläuft der Mesa in dem gezeigten Querschnitt praktisch gerade hinunter bis zu einer vertikalen Tiefe, in die sich die Feldplatten 16 und 26 erstrecken. Die in 74D gezeigte Struktur ist ähnlich der in 74C gezeigten, das heißt, die linke Stufe des Mesa, die an das rechte Übergangsgebiet angrenzt, wurde während der Herstellung vermieden. Weiterhin erstreckt sich die zweite Gateelektrode 21 nicht so tief in das Driftgebiet 40 wie die erste Gateelektrode 11. Die erste Gateelektrode 11 erstreckt sich im Vergleich zu der zweiten Gateelektrode 21 vertikal etwa 100 nm tiefer in das Driftgebiet 40. Folglich ist auch das rechte Übergangsgebiet des zweiten Isoliergebiets 22 um einen vertikalen Abstand dy von etwa 100 nm höher angeordnet. Diese Struktur ist in 74 als Dual-Gateoxid-keine-Stufe-II-Struktur bezeichnet. 74E zeigt den Betrag der Feldstärke entlang der Linien e von der Oberseite zur Unterseite in der Mesa. 74F zeigt den Betrag der elektrischen Feldstärke entlang der Linien f von oben links nach unten rechts in der Mesa. In beiden 74E und 74F entsprechen die Kurven a, b, c und d den 74A, 74B, 74C bzw. 74D. Wie aus den Höhen der ersten Maxima der in 74E gezeigten Kurven und der Kurven in 74F entnommen werden kann, kann der Betrag des elektrischen Feldes in dem Übergangsgebiet nahe dem dünnen Gateoxid der MGD reduziert werden, indem eine Stufe in dem Mesa vermieden wird und/oder indem sich die erste Gateelektrode 11 tiefer in das Driftgebiet 40 erstreckt als die zweite Gateelektrode 21. Dadurch können die Ladungserzeugung, das Risiko eines Einfangens von Ladung in dem Gateoxid und das Risiko eines Latch-up der MGD beim Stromfluss in Sperrrichtung und unter Lawinenbedingungen reduziert werden.
  • Bezüglich 75 werden weitere Ausführungsformen erläutert. Das Halbleiterbauelement 100 ist in zwei verschiedenen vertikalen Querschnitten 110 und 120 gezeigt und enthält ein Sourcegebiet 80 vom n-Typ in Kontakt mit einer gemeinsamen Sourcemetallisierung 60. Die Querschnitte 110 und 120 können zum Beispiel parallelen Schnitten oder Teilen davon durch das Halbleiterbauelement 100 entsprechen. In diesem Fall entsprechen die Querschnitte 110 und 120 zwei Teilen 110 bzw. 120 des Halbleiterbauelements 100, die sich in senkrechter Richtung der beiden Querschnitte 110 und 120 hintereinander befinden. Das Sourcegebiet 80 erstreckt sich zu einer ersten Oberfläche 30 und grenzt an ein Body-Gebiet 50 vom p-Typ an, das, in beiden Querschnitten 110 und 120, an ein gemeinsames Driftgebiet 40 vom n-Typ angrenzt. Das Body-Gebiet 50 ist typischerweise durch das Sourcegebiet 80 von der ersten Oberfläche 30 beabstandet. Zwischen dem Body-Gebiet 50 und dem Driftgebiet 40 ist eine Body-Diode (nicht gezeigt) ausgebildet. Jeweilige pn-Übergänge sind zwischen dem Sourcegebiet 80 und dem Body-Gebiet 50 und zwischen dem Body-Gebiet 50 und dem Driftgebiet 40 ausgebildet.
  • Bei bestimmten Ausführungsformen enthält das Halbleiterbauelement 100 weiter in beiden gezeigten Querschnitten 110 und 120 mindestens einen ersten Graben 10, der von dem Sourcegebiet 80 durch das Body-Gebiet 50 und teilweise in das Driftgebiet 40 verläuft. Dementsprechend besitzt das Halbleiterbauelement 100 getrennte Body-Gebiete 50 und getrennte Sourcegebiete 80 in den Querschnittsansichten von 75. Die Sourcegebiete 80 sind jedoch über die gemeinsame Sourcemetallisierung 60 typischerweise elektrisch miteinander verbunden und können auch zumindest in jeweiligen Paaren einfach zusammenhängend sein. Dies gilt auch für die Body-Gebiete 50. Beispielsweise können die Sourcegebiete 80 wie auch die Body-Gebiete 50 als Ringe oder Doppelringe zwischen vertikalen Gräben geformt sein, wie unter Bezugnahme auf 80A und 80B erläutert werden wird. In diesen Fällen zeigt ein vertikaler Querschnitt typischerweise zwei separate Abschnitte für jedes Sourcegebiet 80 und jedes Body-Gebiet 50. Aus Gründen der Übersichtlichkeit werden getrennte Body-Gebiete 50 und getrennte Sourcegebiete 80 deshalb auch als Body-Gebiet 50 bzw. Sourcegebiet 80 bezeichnet. In 75 sind zwei erste Gräben 10 beispielhaft gezeigt. Die Seitenwände und die Bodenwände der ersten Gräben 10 sind mit einer ersten Isolierschicht 12 bedeckt. Die isolierten ersten Gräben 10 sind mit ersten leitenden Gebieten gefüllt, die jeweilige erste Gateelektroden 11 bilden. Die ersten Gateelektroden 11 sind in Kontakt mit einer Gatemetallisierung (in 75 nicht gezeigt) und durch einen dielektrischen Abschnitt 70 isoliert und beabstandet von der Sourcemetallisierung 60. Weiterhin bildet das Driftgebiet 40 typischerweise ein gemeinsames Driftgebiet 40 und steht in ohmschen Kontakt mit einer gemeinsamen Drainmetallisierung 42 auf einer zweiten Oberfläche 31 des Halbleiterbauelements 100, wobei für einen besseren Kontakt ein hoch n-dotiertes gemeinsames Draigebiet 41 zwischen dem gemeinsamen Driftgebiet 40 und der gemeinsamen Drainmetallisierung 42 angeordnet sein kann. Je nach der Spannung der ersten Gateelektroden 11 relativ zum Body-Gebiet 50 und der Kapazität C1 pro Flächeneinheit zwischen den ersten Gateelektroden 11 und dem Body-Gebiet 50 können Inversionskanäle typischerweise entlang den ersten Isoliergebieten 12 im Body-Gebiet 50 ausgebildet werden. Mit anderen Worten enthält das Halbleiterbauelement 100 von 75 erste Feldeffektstrukturen und kann als ein MOSFET betrieben werden.
  • Bei weiteren Ausführungsformen enthält das Halbleiterbauelement 100 anstelle von oder zusätzlich zu den gezeigten vertikalen MOSFET-Strukturen laterale MOSFET-Strukturen, UMOSFET-Strukturen, DMOSFET-Strukturen, Super-Junction-MOSFET-Strukturen und/oder in Sperrrichtung leitende IGBT-Strukturen.
  • Gemäß einer Ausführungsform enthält das Halbleiterbauelement 100 weiterhin zweite Gräben 20, die von der ersten Oberfläche 30 durch das Sourcegebiet 80 und mindestens teilweise in das Body-Gebiet 50 verlaufen. Jeder zweite Graben 20 enthält eine Gateelektrode oder Elektrodenstruktur 211 und ein zweites Isoliergebiet 22, das in einem ersten vertikalen Querschnitt 110 mindestens zwischen der Elektrodenstruktur 211 und dem Body-Gebiet 50 zum Ausbilden einer MGD (MOS – gategesteuerten Diode) angeordnet ist.
  • Mit anderen Worten enthält das Halbleiterbauelement 100 eine Sourcemetallisierung 60, eine erste Feldeffektstruktur wie etwa einen MOSFET und eine zweite Feldeffektstruktur, die typischerweise eine MGD ist. Die erste Feldeffektstruktur enthält ein Sourcegebiet 80 vom n-Typ, das elektrisch an die Sourcemetallisierung 60 angeschlossen ist, ein Body-Gebiet 50 vom p-Typ, das an das Sourcegebiet angrenzt, eine erste Gateelektrode 11 und ein erstes Isoliergebiet 12, das mindestens zwischen der ersten Gateelektrode 11 und dem Body-Gebiet 50 angeordnet ist. Die zweite Feldeffektstruktur enthält ein Sourcegebiet 80 vom n-Typ, ein Body-Gebiet 50 vom p-Typ, das an das Sourcegebiet 80 angrenzt, eine Gateelektrode oder Elektrodenstruktur 211 und ein zweites Isoliergebiet 22, das in einem ersten vertikalen Querschnitt 110 mindestens zwischen der Elektrodenstruktur 211 und dem Body-Gebiet 50 angeordnet ist. Das Sourcegebiet 50 und die Elektrodenstruktur 211 sind elektrisch an die Sourcemetallisierung 60 angeschlossen. Das zweite Isoliergebiet 22 und das Body-Gebiet 50 bilden eine zweite Kapazität, die eine zweite Kapazität pro Flächeneinheit aufweist, die größer ist als die erste Kapazität pro Flächeneinheit einer zwischen der ersten Gateelektrode 11 und dem Body-Gebiet 50 ausgebildeten ersten Kapazität. Es versteht sich, dass die Dotierungstypen der Halbleitergebiete auch vertauscht sein können.
  • Das Halbleiterbauelement 100 von 75 ist typischerweise ein Leistungshalbleiterbauelement, das mehrere erste Feldeffektstrukturen enthält. Weiterhin kann jeder der ersten Gräben 10 zusätzlich eine Feldplatte 16 unter den jeweiligen Gateelektroden 11 der gezeigten vertikalen MOSFET-Strukturen enthalten. Weiterhin ist die laterale Dicke der ersten Isolierschicht 12 zwischen dem Body-Gebiet 50 und der Gateelektrode 11 typischerweise kleiner als zwischen dem Driftgebiet 40 und der jeweiligen Feldplatte 16.
  • Die mehreren ersten Feldeffektstrukturen und MGD-Strukturen sind typischerweise in einem regelmäßigen Muster angeordnet, um eine gleichförmige Stromverteilung im Vorwärts- und Rückwärtsmodus sicherzustellen.
  • Gemäß einer Ausführungsform enthalten die zweiten Gräben 20 jeweilige erste Abschnitte 201 in dem ersten Teil 110 des Halbleiterbauelements 100 und zweite Abschnitte 202 in dem zweiten Teil 120 des Halbleiterbauelements 100, wie in den Querschnitten 110 bzw. 120 gezeigt. Typischerweise erstrecken sich die ersten Gräben 10 vertikal tiefer in das Halbleitersubstrat als die ersten Abschnitte 201 und/oder die zweiten Abschnitte 202.
  • Typischerweise ist jeder zweite Graben 20 einfach zusammenhängend und enthält ein Muster von ersten Grabenabschnitten 201 und zweiten Grabenabschnitten 202. Beispielsweise kann jeder zweite Graben 20 als ein Stab geformt sein, der sich in einer horizontalen Richtung entlang der ersten Oberfläche 30 erstreckt, d. h., er ist senkrecht zu den gezeigten Querschnitten 110 und 120 und kann durch eine abwechselnde Anordnung von ersten und zweiten Grabenabschnitten 201 und 202 in dieser Richtung ausgebildet sein.
  • Gemäß einer Ausführungsform enthält jeder der zweiten Grabenabschnitte 202 einen leitenden Plug 212, der ein angrenzendes Body-Gebiet 50 mit der gemeinsamen Sourcemetallisierung 60 kontaktiert. Mit anderen Worten wird der elektrische Kontakt zwischen der Sourcemetallisierung 60 und dem Body-Gebiet 50 nur in gewissen Gebieten oder Teilen 120 des Halbleiterbauelements 100 realisiert, die deshalb nachfolgend auch als Kontaktgebiete 120 des Halbleiterbauelements 100 bezeichnet werden. Die ersten Grabenabschnitte 201 enthalten eine Gateelektrode 211, die auch an die Sourcemetallisierung 60 angeschlossen und durch eine Isolierschicht 22 von dem Body-Gebiet 50 isoliert ist. Typischerweise bilden die Gateelektrode 211, die Isolierschicht 22 und das Body-Gebiet 50 eine MOS-gategesteuerte Diode (MGD) in den Gebieten 110, die deshalb nachfolgend auch als MGD-Gebiete 110 des Halbleiterbauelements 100 bezeichnet werden.
  • Mit andern Worten ist das Halbleiterbauelement 100 typischerweise ein integriertes Halbleiterbauelement 100 mit einer Feldeffektstruktur oder einer ersten Feldeffektstruktur wie etwa einem MOSFET und einer zweiten Feldeffektstruktur, d. h. einer MGD. Typischerweise ist das Halbleiterbauelement 100 ein Leistungshalbleiterbauelement mit mehreren ersten und zweiten Feldeffektstrukturen. Die zweiten Feldeffektstrukturen sind in einer Ausführungsform in einem Graben ausgebildet, der auch Body-Kontaktgebiete enthält. Dieser Graben kann deshalb mehrere MGD-Gebiete 110 und Body-Kontaktgebiete 120 enthalten.
  • Bei einigen Ausführungsformen wie hierin beschrieben können die ersten und zweiten Graben 20, 10 auch als ein Graben 20 bzw. ein weiterer Graben 10 beschrieben werden. In diesem Fall bilden die zweite Feldeffektstruktur und die erste Feldeffektstruktur eine Feldeffektstruktur bzw. eine weitere Feldeffektstruktur.
  • Die erste Feldeffektstruktur weist ein Sourcegebiet 80 von einem ersten Leitfähigkeitstyp, das elektrisch mit der Sourcemetallisierung 60 verbunden ist, ein Body-Gebiet 50 von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet 80 angrenzt, ein Driftgebiet 40 vom ersten Leitfähigkeitstyp, das an das Body-Gebiet 50 angrenzt, und eine erste isolierte Gateelektrode 11 auf. Das Halbleiterbauelement 100 enthält weiterhin einen Graben 20, der einen ersten Grabenabschnitt 110 und einen zweiten Grabenabschnitt 120 enthält. Der erste Grabenabschnitt 110 enthält eine zweite isolierte Gateelektrode 211, die durch eine dielektrische Schicht 22 von dem Body-Gebiet 50 isoliert und elektrisch mit der Sourcemetallisierung 60 verbunden ist. Die dielektrische Schicht 22 isoliert typischerweise die zweite isolierte Gateelektrode 211 vollständig von dem Body-Gebiet 50, das heißt, die Isolierschicht 22 ist auf den Seitenwänden und der Bodenwand des ersten Grabenabschnitts 110 angeordnet. Der zweite Grabenabschnitt 120 enthält einen leitenden Plug 212, der die Sourcemetallisierung 60 elektrisch mit dem Body-Gebiet 50 verbindet.
  • Der leitende Plug 212 und die zweite Gateelektrode 211 bilden typischerweise ein einfach zusammenhängendes Gebiet, d. h. sie sind durch eine gemeinsame leitende Struktur ausgebildet, die in einem einfach zusammenhängenden Graben 20 angeordnet ist, der typischerweise mehrere erste und zweite Grabenabschnitte 201 und 202 aufweist.
  • Gemäß einer Ausführungsform enthält das Halbleiterbauelement 100 weiterhin ein drittes leitendes Gebiet 25 oder Body-Kontaktgebiet 25 vom zweiten Leitfähigkeitstyp (p-Typ in 75), das an das Body-Gebet 50 und an den leitenden Plug 212 in einem unteren Teil des zweiten Grabenabschnitts 120 angrenzt. Die Dotierungskonzentration des Body-Kontaktgebiets 25 ist typischerweise höher als die Dotierungskonzentration des Body-Gebiets 50 zum Ausbilden eines niedrigen ohmschen elektrischen Kontakts zwischen dem Body-Gebiet 50 und der Sourcemetallisierung 60 über den leitenden Plug 212. In diesem Fall kann eine Isolierschicht 22 auch an den vertikalen Wänden der zweiten Grabenabschnitte 202 angeordnet sein, d. h. zwischen dem leitenden Plug 212 und dem Body-Gebiet 50.
  • Bei gewissen Ausführungsformen grenzt ein viertes Halbleitergebiet 23 an die Isolierschicht 22 in einem unteren Abschnitt des ersten Grabenabschnitts 201, das Driftgebiet 40 und das Body-Gebiet 50 an. Typischerweise sind die vierten Halbleitergebiete 23 von dem zweiten Leitfähigkeitstyp, d. h. n-Typ in 75. Die Dotierungskonzentration des vierten Halbleitergebiets 23 ist typischerweise höher als die Dotierungskonzentration des Driftgebiets 40 und des Body-Gebiets 50, um die Dotierung des Body-Gebiets 50 zu kompensieren. Dadurch kann, aufgrund der Ausbildung eines Inversionskanals in dem Body-Gebiet von dem vierten leitenden Gebiet 23 zu dem Sourcegebiet 80 und entlang der Isolierschicht 22, ein im Wesentlichen unipolarer Stromweg zwischen der gemeinsamen Drainmetallisierung 42 und der Sourcemetallisierung 60 bei einer Spannung realisiert werden, die niedriger ist als die Durchlassspannung einer typischen Body-Diode bei Betrieb bzw. Schalten der Body-Diode und/oder der ersten Feldeffektstruktur in Sperrrichtung.
  • Typischerweise wird der Gesamtstrom durch das Halbleiterbauelement 100 beim Betrieb bzw. Schalten der Body-Diode 15 in Durchlassrichtung oberhalb einer mittleren Stromflussdichte in dem Driftgebiet von etwa 1 mA/mm2 durch einen unipolaren Strom dominiert, wie unter Bezugnahme auf 17B erläutert wurde.
  • Bei einigen Ausführungsformen wie hierin beschrieben bilden die zweite Gateelektrode 211, die Isolierschicht 22 und das Body-Gebiet 50 eine MGD mit einer Kapazität C2 pro Flächeneinheit, die zwischen der zweiten Gateelektrode 211 und dem Body-Gebiet 50 ausgebildet ist und höher ist als die Gatekapazität C1 pro Flächeneinheit der ersten Feldeffektstruktur. Dies kann wiederum dadurch erzielt werden, dass eine entsprechende effektive Dicke und/oder Dielektrizitätskonstante des ersten Isoliergebiets 12 und der zweiten Isolierschicht oder des zweiten Isoliergebiets 22 gewählt werden. Bei Betrieb der Body-Diode in Sperrrichtung bildet das vierte Halbleitergebiet 23 typischerweise das Sourcegebiet der MGD. Da das Halbleiterbauelement 100, d. h. der MOSFET 100 eine MGD enthält, die parallel zu der Body-Diode geschaltet ist, weist der integrierte MOSFET 100 typischerweise einen geringeren Spannungsabfall im Vergleich zu Standard-MOSFETs im Rückwärtsmodus auf. Dies begünstigt die Verwendung des integrierten MOSFET 100 als niederspannungsseitiger MOSFET 97 in einem Wandler, wie in 1 dargestellt.
  • Im Vergleich zu den verbesserten MOSFETs 100, die unter Bezugnahme auf 6–8 beschrieben sind, ist das Kontaktieren des Body-Gebiets 50 des MOSFET 100 in 75 technisch leichter und reduziert typischerweise nicht signifikant die Tiefe des Body-Gebiets 50. Weiterhin verkürzt das vierte Halbleitergebiet 23 das Body-Gebiet 50 nur in einem kleinen Abschnitt nahe dem Boden des ersten Grabenabschnitts 201. Somit wird die Durchbruchsstabilität (engl. „punch-through stability„) des MOSFET 100 mit einer MGD von 75 typischerweise verbessert, und die Abnahme der Einsatzsspannung mit wachsender Drainspannung (DIBL – Drain Induced Barrier Lowering) ist bei einem gegebenen Abstand (engl. „pitch distance”) zwischen benachbarten Feldeffekttransistoren, um einen bestimmten Widerstand Ron im Vorwärtsmodus zum Beispiel eines Leistungshalbleiterbauelements zu realisieren, typischerweise weniger ausgeprägt. Zudem ist typischerweise auch der Anteil der Reihenwiderstände der MGDs, der auf den JFET-Effekt des angrenzenden Body-Gebiets 50 zurückzuführen ist, reduziert. Numerische Simulationen des MOSFET 100 von 75 ergeben, dass das vierte Halbleitergebiet 23 sogar geringfügig p-dotiert sein kann, was die DIBL typischerweise weiter reduziert. Dennoch kann ein Inversionskanal während des Betriebs der Body-Diode des MOSFET in Sperrrichtung entlang der Isolierschicht 22 ausgebildet werden. Um das Ausbilden eines Raumladungsgebiets unter dem vierten Halbleitergebiet 23 während des Betriebs in Sperrrichtung zu gestatten, sollte die Dotierungskonzentration eines vierten Halbleitergebiets 23 vom n-Typ typischerweise derart gewählt werden, dass die vertikal integrierte Dotierungskonzentration unter etwa 5·1012 cm–2 liegt. Im Fall eines vierten Halbleitergebiets 23 vom p-Typ sollte die Dotierungskonzentration des vierten Halbleitergebiets 23 niedrig genug sein, so dass das vierte Halbleitergebiet 23 ausräumbar oder vollständig ausräumbar ist und dass Elektronen während des Betriebs in Sperrrichtung durch das vierte Halbleitergebiet 23 fließen können. Typischerweise wird die Dotierungskonzentration eines vierten Halbleitergebiets 23 vom p-Typ auch so gewählt, dass die vertikal integrierte Dotierungskonzentration unter etwa 5·1012 cm–2 liegt.
  • Nunmehr werden unter Bezugnahme auf 76 weitere Ausführungsformen erläutert. 76 stellt eine vergrößerte Ansicht des vertikalen Querschnitts durch das MGD-Gebiet 110 des in 75 gezeigten Halbleiterbauelements 100 dar. Bei der Ausführungsform der 76 und 75 ist der Boden der ersten Grabenabschnitte 211 über der Ebene 35 des pn-Übergangs der Body-Diode 15 angeordnet. Dementsprechend erstrecken sich auch die vierten Halbleitergebiete 23 durch die Ebene 35 des pn-Übergangs. Typischerweise können die Inversionskanäle 51 bzw. 52 entlang dem ersten und zweiten Isoliergebiet 12 und 22 in dem Body-Gebiet 50 ausgebildet werden, wie durch die gestrichelten Linien angegeben. Wegen der höheren Kapazitäten pro Flächeneinheit zwischen dem Body-Gebiet 50 und den Gateelektroden 211 der MGD-Struktur im Vergleich zu den Kapazitäten pro Flächeneinheit zwischen dem Body-Gebiet 50 und den Gateelektroden 11 der MOSFET-Struktur sind die Spannungsdifferenzen zwischen dem Body-Gebiet 50 und den Gateelektroden 211, die erforderlich sind, um den Inversionskanal 52 der MGD-Struktur auszubilden, typischerweise niedriger als die Spannungsdifferenzen zwischen dem Body-Gebiet 50 und den Gateelektroden 11, die erforderlich sind, um den Inversionskanal 51 der MOSFET-Struktur auszubilden. Dies stellt einen niedrigen spezifischen Widerstand des Halbleiterbauelements 100 sicher, wenn die MGDs im Rückwärtsmodus als Freilaufdioden arbeiten.
  • Gemäß einer Ausführungsform enthält das Body-Gebiet 50 ein erstes Body-Teilgebiet einschließlich dem Kanalgebiet 51, das an das erste Isoliergebiet oder die erste Isolierschicht 12 angrenzt, und ein zweites Body-Teilgebiet einschließlich dem Kanalgebiet 51, das an das zweite Isoliergebiet oder die zweite Isolierschicht 22 angrenzt und das eine niedrigere Dotierungskonzentration als das erste Body-Teilgebiet aufweist. Dadurch kann die Einsatzsspannung der MGD weiter reduziert werden.
  • Die Einsatzsspannungen der MGD und des MOSFET können auch unter Verwendung verschiedener Elektrodenmaterialien eingestellt werden. Bei einigen Ausführungsformen sind die Austrittsarbeiten der ersten und zweiten Gateelektrode 11 und 211 verschieden. Typischerweise ist die Austrittsarbeit der zweiten Gateelektrode 211 kleiner als die Austrittsarbeit der ersten Gateelektrode 11. Beispielsweise ist die erste Gateelektrode 11 aus hochdotiertem poly-Si hergestellt, und die zweite Gateelektrode 211 besteht aus oder enthält Ti, TiN, TaN, W, Al, Co oder CoN. Weiterhin ist auch die Elektronenaffinität des Body-Gebiets 50 typischerweise kleiner als die Austrittsarbeit der ersten Gateelektrode 11. Beispielsweise sind die erste Gateelektrode 11 und das Body-Gebiet 50 aus hochdotiertem poly-Si bzw. aus Si hergestellt.
  • Gemäß einer Ausführungsform enthält das Halbleiterbauelement 100 eine Sourcemetallisierung 60, eine Feldeffektstruktur mit einem Sourcegebiet 80 von einem ersten Leitfähigkeitstyp, das elektrisch mit der Sourcemetallisierung 60 verbunden ist, ein Body-Gebiet 50 von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet 50 angrenzt, ein Driftgebiet 40 vom ersten Leitfähigkeitstyp, das an das Body-Gebiet 50 angrenzt, und einen ersten Graben 10 mit einer Gateelektrode 11, die durch ein erstes Isoliergebiet 12 von dem Body-Gebiet 50 isoliert ist. Das Halbleiterbauelement 100 enthält weiterhin einen zweiten Graben 20 mit einer zweiten Gateelektrode 211, die elektrisch mit der Sourcemetallisierung 60 verbunden ist, und eine Isolierschicht 22, die die zweite Gateelektrode 211 von dem Body-Gebiet 50 isoliert. Der zweite Graben 20 weist eine vertikale Ausdehnung auf, die kleiner ist als die vertikale Ausdehnung des ersten Grabens 10.
  • Mit anderen Worten enthält das Halbleiterbauelement 100 eine Sourcemetallisierung 60, eine erste Feldeffektstruktur einschließlich einem Sourcegebiet 80 von einem ersten Leitfähigkeitstyp, das mit der Sourcemetallisierung 60 verbunden ist, ein Body-Gebiet 50 von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet 50 angrenzt, eine erste Gateelektrode 11 und ein erstes Isoliergebiet 12, das mindestens zwischen der ersten Gateelektrode 11 und dem Body-Gebiet 50 angeordnet ist. Die erste Gateelektrode 11 und das erste Isoliergebiet 12 sind in einem ersten Graben 10 ausgebildet. Das Halbleiterbauelement 100 enthält weiterhin eine zweite Feldeffektstruktur einschließlich einem Sourcegebiet 80 vom ersten Leitfähigkeitstyp, einem Body-Gebiet 50 vom zweiten Leitfähigkeitstyp, das an das Sourcegebiet 80 angrenzt, einer Elektrodenstruktur 211 und einem zweiten Isoliergebiet 22, das mindestens zwischen der Elektrodenstruktur 211 und dem Body-Gebiet 50 angeordnet ist. Das Sourcegebiet 50 und die Elektrodenstruktur 211 sind elektrisch an die Sourcemetallisierung 60 verbunden. Die Elektrodenstruktur 211 und das zweite Isoliergebiet 22 sind in einem zweiten Graben 20 mit einer vertikalen Ausdehnung ausgebildet, die kleiner ist als die vertikale Ausdehnung des ersten Grabens 10. Typischerweise enthält der erste Graben 10 weiterhin eine Feldplatte 16, die unter der ersten Gateelektrode 11 angeordnet ist. Weiterhin ist das Halbleiterbauelement typischerweise ein Leistungshalbleiterbauelement 100.
  • 7 zeigt auch in einem vertikalen Querschnitt das MGD-Gebiet 110 eines Halbleiterbauelements 100. Das MGD-Gebiet 110 von 77 ist ähnlich dem in 76 gezeigten MGD-Gebiet 110. Die ersten Grabenabschnitte 201 verlaufen jedoch von der ersten Oberfläche 30 durch das Sourcegebiet 80, das Body-Gebiet 50 und teilweise in das Driftgebiet 40, d. h. über die Ebene 35 des pn-Übergangs. Die Tiefe, in die sich die ersten Grabenabschnitte 201 vertikal von der ersten Oberfläche 30 in das Halbleitersubstrat erstrecken, wird im Weiteren auch als dZ bezeichnet. Da die ersten Grabenabschnitte 201 an das Driftgebiet 40 angrenzen, sind die vierten Halbleitergebiete nicht erforderlich, um während des Betriebs der Body-Diode 50 in Sperrrichtung in der Ausführungsform von 77 einen unipolaren Stromweg auszubilden. Dementsprechend wird die Durchbruchsstabilität weiter verbessert. Das Halbleiterbauelement 100 von 77 kann auch als ein MOSFET betrieben werden und enthält typischerweise ein Kontaktgebiet 120, wie in 75 gezeigt, mit zweiten Grabenabschnitten 202, die typischerweise nicht über die Ebene 35 des pn-Übergangs verlaufen. Mit anderen Worten können sich die ersten Grabenabschnitte 201 tiefer in das Halbleitersubstrat erstrecken als die zweiten Grabenabschnitte 202. Das MGD-Gebiet 110 von 77 kann auch in einem Halbleiterbauelement 100 mit einem Kontaktgebiet 120 angeordnet sein, wie in 78 gezeigt.
  • 78 zeigt in einem vertikalen Querschnitt ein Kontaktgebiet 120 eines Halbleiterbauelements 100. Gemäß einer Ausführungsform verlaufen die zweiten Grabenabschnitte 202 durch das Sourcegebiet 80 und teilweise in das Body-Gebiet 50. Weiterhin sind die Kontaktgebiete 25 im Gegensatz zu den Kontaktgebieten 25 in 75 vollständig in das Body-Gebiet 50 eingebettet, das heißt, die Kontaktgebiete 25 sind durch jeweilige Abschnitte des Body-Gebiets 50 in 78 von dem Driftgebiet 40 beabstandet.
  • Nunmehr werden unter Bezugnahme auf 79 weitere Ausführungsformen erläutert. Die 79A und 79B zeigen in Draufsichten typische Anordnungen von ersten und zweiten Grabenabschnitten 201 und 202 in dem Halbleitersubstrat des Halbleiterbauelements 100, wie unter Bezugnahme auf die 75–78 gezeigt. Die Draufsichten der 79A und 79B entsprechen typischen horizontalen Querschnitten durch den Halbleiterkörper oder Draufsichten auf die erste horizontale Oberfläche des Halbleiterkörpers, auf der eine gemeinsame Sourcemetallisierung angeordnet ist. Der Halbleiterkörper enthält ein erstes Halbleitergebiet von einem ersten Leitfähigkeitstyp (z. B. n-Typ) und ein zweites Halbleitergebiet vom entgegengesetzten Leitfähigkeitstyp. Das erste Halbleitergebiet und das zweite Halbleitergebiet bilden einen pn-Übergang, der typischerweise parallel zu der ersten Oberfläche verläuft. Weiterhin erstreckt sich das erste Halbleitergebiet typischerweise bis zur ersten Oberfläche. Die gezeigten Querschnitte können horizontalen Querschnitten zwischen der Ebene des pn-Übergangs und der ersten Oberfläche und/oder horizontalen Querschnitten unter der Ebene des pn-Übergangs entsprechen.
  • Gemäß einer Ausführungsform verlaufen zweite Gräben 20 oder Gräben 20 vertikal von der ersten Oberfläche in den Halbleiterkörper und enthalten einen ersten Grabenabschnitt 201 und einen zweiten Grabenabschnitt 202. Typischerweise enthält jeder zweite Graben 20 ein Muster oder eine Anordnung aus ersten Grabenabschnitten 201 und zweiten Grabenabschnitten 202. Die zweiten Gräben 20 können zum Beispiel als ein Stab ausgebildet sein, der in einer horizontalen Richtung verläuft und in der horizontalen Richtung eine einfach zusammenhängende abwechselnde Anordnung von ersten und zweiten Grabenabschnitten 201 und 202 enthalten, wie in 79A gezeigt. Die ersten Grabenabschnitte 201 enthalten eine jeweilige Gateelektrode, die an die Sourcemetallisierung angeschlossen ist, und eine jeweilige Isolierschicht, die die jeweilige Gateelektrode gegenüber dem zweiten Halbleitergebiet isoliert. Die zweiten Grabenabschnitte 202 enthalten einen jeweiligen leitenden Plug, der mit der Sourcemetallisierung und mit dem zweiten Halbleitergebiet elektrisch verbunden ist. Bei gewissen Ausführungsformen werden die leitenden Plugs und/oder die Gateelektroden durch eine einfach zusammenhängende Elektrodenstruktur ausgebildet. Die schraffierten Gebiete in 79A und 79B entsprechen dem ersten oder zweiten Halbleitergebiet, das typischerweise stabförmig ist. Die Gebiete 10 können zum Beispiel Querschnitten durch isolierte Gateelektroden von weiteren Feldeffektstrukturen wie etwa vertikalen MOSFETs entsprechen, d. h. weiteren Gräben 10 entsprechen.
  • Typischerweise bildet das zweite Halbleitergebiet ein Body-Gebiet und das erste Halbleitergebiet ein Sourcegebiet, das elektrisch mit der Sourcemetallisierung verbunden ist und sich bis zur ersten Oberfläche erstreckt. Weiterhin enthält der Halbleiterkörper typischerweise ein Driftgebiet vom ersten Leitfähigkeitstyp (n-Typ), das an das Body-Gebiet angrenzt, und die ersten Grabenabschnitte 201 und die zweiten Grabenabschnitte 202 verlaufen durch das Sourcegebiet und zumindest teilweise in das Body-Gebiet. In diesem Fall entsprechen vertikale Querschnitte durch das Halbleiterbauelement der 79A und 79B entlang der gestrichelten Linie a und b einem vertikalen Querschnitt durch MGD-Gebiete 110 bzw. Kontaktgebiete 120, wie in 75–78 gezeigt. In 79A sind die gezeigten Gräben 20 einfach zusammenhängend und durch eine abwechselnde Anordnung von ersten Grabenabschnitten 201 und zweiten Grabenabschnitten 202 ausgebildet. Im Unterschied dazu sind die ersten Grabenabschnitte 201 und die zweiten Grabenabschnitte 202 mindestens in der gezeigten Draufsicht von 79B voneinander isoliert, bilden typischerweise aber auch ein regelmäßigen Muster, um eine gleichförmige Anordnung von MGD-Gebieten 110 und Kontaktgebieten 120 sicherzustellen. Die horizontale Anordnung von ersten und zweiten Grabenabschnitten 201 und 202, d. h. von MGD-Gebieten 110 und Kontaktgebieten 120, kann auch schachbrettartig sein. Eine derartige Anordnung entspricht typischerweise einer Draufsicht wie in 79B gezeigt, aber mit ausgetauschten ersten Grabenabschnitten 201 und den zweiten Grabenabschnitten 202 in dem Abschnitt der Draufsicht zwischen den beiden ersten Gräben 10.
  • In den 80A und 80B sind weitere horizontale Anordnungen von ersten und zweiten Grabenabschnitten 201 und 202 in dem Halbleitersubstrat der Halbleiterbauelemente 100, wie in 75–78 gezeigt, dargestellt. Gemäß gewisser Ausführungsformen sind die Body-Gebiete und die Sourcegebiete, die durch schraffierte Bereiche dargestellt werden, auf einem regelmäßigen zweidimensionalen Gitter angeordnet, das zum Beispiel durch ein Gitter der ersten Gräben 10 gebildet wird. Typischerweise ist das regelmäßige Gitter mindestens in einem aktiven Bereich des Halbleiterbauelements 100 ausgebildet, um den Laststrom zu führen. Das Halbleiterbauelement 100 kann weiter verschiedene Strukturen wie etwa Randabschlussstrukturen bzw. Terminierungsstrukturen (engl. „junction termination structures”) in einem peripheren Bereich enthalten.
  • Die Body-Gebiete und Sourcegebiete oder Einheitszellen 38 können als Quadrate oder Rechtecke geformt und auf einem quadratischen oder rechteckigen Gitter oder Netz angeordnet sein, wie in 80A gezeigt, oder als Kreise. Die Body-Gebiete und Sourcegebiete oder Einheitszellen 38 können auch als Dreiecke geformt sein, die auf einem dreieckigen Gitter angeordnet sind, oder als Sechsecke, die auf einem sechseckigen Gitter angeordnet sind. Gemäß einer Ausführungsform enthält jede Einheitszelle mindestens einen ersten Grabenabschnitt 201 und einen zweiten Grabenabschnitt 202. Die ersten und zweiten Grabenabschnitte 201 und 202 einer Einheitszelle 38 können in dem gezeigten Querschnitt voneinander getrennt sein, wie in 80A gezeigt, oder einfach zusammenhängend sein, wie in 80B gezeigt, und können eine abwechselnde Anordnung von ersten und zweiten Grabenabschnitten 201 und 202 enthalten.
  • Mit anderen Worten bilden die ersten und zweiten Grabenabschnitte 201 und 202 typischerweise ein regelmäßiges Muster in einer horizontalen Richtung. Das regelmäßige Muster ist typischerweise ein zweidimensionales Muster. Das zweidimensionale Muster kann durch eine eindimensionale Anordnung aus einfach zusammenhängenden zweiten Kanälen 20 mit einer eindimensionalen Anordnung aus ersten und zweiten Grabenabschnitten 201 und 202 ausgebildet sein, wie in 79A gezeigt, oder durch ein zweidimensionales Muster aus einfach zusammenhängenden zweiten Gräben 20 mit mindestens einem ersten Grabenabschnitt 201 und mindestens einem zweiten Grabenabschnitt 202, wie in 80B gezeigt. Das zweidimensionale Muster kann jedoch auch durch ein regelmäßiges Muster aus getrennten ersten und zweiten Grabenabschnitten 201 und 202 ausgebildet sein, wie in 79B und 80A gezeigt.
  • 81 zeigt Ergebnisse von numerischen Simulationen von Halbleiterbauelementen 100, wie sie in 75, 77 und 78 gezeigt werden, aber mit variierender vertikaler Tiefe dZ des ersten Grabenabschnitts 201. Wie in 81 gezeigt, kann der erste Grabenabschnitt 201 auch vergleichsweise flach sein, da der Durchlassspannungsabfall UF der MGD mit abnehmender Tiefe dZ nur geringfügig zunimmt, wenn dZ nahe an der Tiefe der Ebene 35 des Last-pn-Übergangs ist. Bei einem vergleichsweise flachen ersten Grabenabschnitt 201 wird die Durchschlagspannung des Halbleiterbauelements typischerweise nicht oder fast nicht reduziert. Weiterhin unterscheidet sich der Durchlassspannungsabfall von in verschiedenen Chargen produzierten MGDs nur geringfügig, wenn die Tiefe dZ der zweiten Gräben etwa auf die Tiefe und/oder geringfügig unterhalb der Tiefe des Last-pn-Übergangs 15 eingestellt ist, wie durch den Balken 37, der sich auf typische Verarbeitungsvariationen der Grabentiefe dZ bezieht, angezeigt wird.
  • In 75 bis 78 sind Halbleiterbauelemente 100 gezeigt worden, die vertikal orientierte MOSFET-Strukturen, z. B. in ersten Gräben 10 angeordnete Gateelektroden, als erste Feldeffektstrukturen aufweisen. Das Konzept eines Grabens 20 wie hierin beschrieben, der sich von einer ersten Oberfläche 30 durch ein erstes Halbleitergebiet und mindestens teilweise in ein zweites Halbleitergebiet erstreckt und der in einer horizontalen Ebene, die im Wesentlichen parallel zu der ersten Oberfläche verläuft, einen ersten Grabenabschnitt 201 mit einer isolierten Gateelektrode 211, die mit einer Sourcemetallisierung 60 elektrisch verbunden ist, und einen zweiten Grabenabschnitt 202 mit einem leitenden Plug 211, der elektrisch mit der Sourcemetallisierung 60 und dem zweiten Halbleitergebiet verbunden ist, enthält, lässt sich auch auf Halbleiterbauelemente mit lateralen MOSFET-Strukturen als erste Feldeffektstrukturen anwenden.
  • 82 zeigt ein Halbleiterbauelement 100 mit lateralen DMOS-Strukturen und mit integrierten MGDs gemäß gewissen Ausführungsformen. Das Halbleiterbauelement 100 enthält Body-Gebiete 50 vom p-Typ, die in ein gemeinsames Driftgebiet 40 vom n-Typ eingebettet sind. Das gemeinsame Driftgebiet 40 steht typischerweise über ein hoch n-dotiertes gemeinsames Draigebiet 41 in ohmschem Kontakt mit einer gemeinsamen Drainmetallisierung 42, die auf einer Oberfläche angeordnet ist, die sich gegenüber der ersten Oberfläche 30 befindet. In jedes Body-Gebet 50 ist mindestens ein mit der Sourcemetallisierung 60 elektrisch verbundenes Sourcegebiet 80 vom n-Typ eingebettet. Die Body-Gebiete 50 und die Sourcegebiete 80 erstrecken sich typischerweise bis zur ersten Oberfläche 30, so dass ein horizontal orientierter Inversionskanal in den Body-Gebieten 50 und bei der ersten Oberfläche 30 ausgebildet werden kann. In den Querschnittsansichten von 82 sind die Sourcegebiete 80 durch jeweilige Gräben 20, die sich von der ersten Oberfläche 30 aus durch das jeweilige Sourcegebiet 80 und teilweise in das oder die jeweiligen Body-Gebiete 50 erstrecken, in getrennte Abschnitte getrennt. Neben der Sourcemetallisierung 60 ist eine Gateelektrode 11 aus zum Beispiel n+-poly-Si auf der ersten Oberfläche 30 angeordnet. Die Gateelektrode 11 ist durch ein erstes Isoliergebiet oder eine erste Isolierschicht 12 von dem Halbleiterkörper getrennt und bildet Gateelektroden 11 von DMOS-Strukturen. In einem ersten vertikalen Querschnitt 110, d. h. in einem MGD-Abschnitt 110, sind eine Gateelektrode oder Elektrodenstruktur 211, die elektrisch mit der Sourcemetallisierung 60 verbunden ist, und ein zweites Isoliergebiet 22 in ersten Grabenabschnitten 201 der Gräben 20 ausgebildet. Die zweiten Isoliergebiete 22 sind mindestens zwischen der jeweiligen Gateelektrodenstruktur 211 und dem jeweiligen Body-Gebiet 50 oder Body-Gebieten 50 angeordnet. Weiterhin können vierte leitende Gebiete 23 vom n-Typ unter den ersten Grabenabschnitten 201 und an diese angrenzend ausgebildet sein. Jedes leitende Gebiet 23 grenzt weiter an das gemeinsame Driftgebiet 40 und das Body-Gebiet 50 oder die Body-Gebiete 50 an. Dadurch werden MGD-Feldeffektstrukturen ausgebildet, die typischerweise eine höhere Gütekapazität pro Flächeneinheit aufweisen als die zwischen der ersten Gateelektrode 11 und dem Body-Gebiet oder den Body-Gebieten 50 ausgebildete Kapazität. Bei einem zweiten vertikalen Querschnitt 120, d. h. in einem Kontaktabschnitt 120, ist ein leitender Plug 212 in einem zweiten Grabenabschnitt 202 jedes Grabens 20 angeordnet, der die Sourcemetallisierung 60 elektrisch mit mit mindestens dem Body-Gebiet oder den Body-Gebieten 50 verbindet. Es ist wieder selbstverständlich, dass die Halbleiterbauelemente von 82 auch mit entgegengesetzten Dotierungsbeziehungen der Halbleitergebiete ausgebildet sein können.
  • Das Halbleiterbauelement 100 von 82 ist typischerweise ein Leistungshalbleiterbauelement und kann als ein DMOS betrieben werden. Dotierungskonzentrationen, Anordnung und Geometrie der ersten und zweiten Grabenabschnitte 201 und 202 sowie Dicke- und/oder Dielektrizitätskonstantesbeziehungen der Gateoxide können gewählt werden, wie hierin bezüglich von Halbleiterbauelementen 100 mit vertikal orientierten MOSFET-Strukturen als ersten Feldeffektstrukturen beschrieben. Beispielsweise ist jeder zweite Graben 20 des in 82 gezeigten Halbleiterbauelements 100 typischerweise einfach zusammenhängend und enthält ein Muster von ersten Grabenabschnitten 201 und zweiten Grabenabschnitten 202. Außerdem kann jeder zweite Graben 20 zum Beispiel als ein Stab ausgebildet sein, der in einer horizontalen Richtung entlang der ersten Oberfläche 30 verläuft, d. h. senkrecht zu den gezeigten Querschnitten 110 und 120 orientiert ist, und durch eine abwechselnde Anordnung von ersten und zweiten Grabenabschnitten 201 und 202 in dieser Richtung gebildet sein kann. Die ersten und zweiten Grabenabschnitte 201 und 202 können jedoch auch in einem horizontalen zweidimensionalen Muster oder Gitter angeordnet sein. Es versteht sich von selbst, dass im Fall von Halbleiterbauelementen 100 mit horizontal orientierten MOSFET-Strukturen als ersten Feldeffektstrukturen die vertikale Dicke des ersten Isoliergebiets 12 oder der ersten Gateoxidschicht 12 typischerweise größer ist als die horizontale Dicke des zweiten Isoliergebiets 22 oder der zweiten Gateoxidschicht 22.
  • Gemäß einer Ausführungsform enthält das Halbleiterbauelement 100 von 82 weiterhin ein optionales drittes leitendes Gebiet oder Body-Kontaktgebiet vom zweiten Leitfähigkeitstyp (p-Typ in 82), das an das Body-Gebiet 50 und den leitenden Plug 212 in einem unteren Teil des zweiten Grabenabschnitts 120 angrenzt.
  • Bezüglich der 83–87 werden gewisse Ausführungsformen eines weiteren Verfahrens zum Herstellen eines MOSFET mit integrierten MGDs 100, der ein MGD-Gebiet 110 und ein Kontaktgebiet 120 aufweist, erläutert. 83 zeigt einen vertikalen Querschnitt eines Halbleiterbauelements 100 nach dem Bereitstellen eines Halbleitersubstrats, das ein gemeinsames Draigebiet 41 vom n-Typ und ein gemeinsames Driftgebiet 40 vom n-Typ enthält, und nach weiteren Prozessen, die Folgendes beinhalten: Ausbilden erster und zweiter Gräben 10 und 20, Ausbilden von Body-Gebieten 50 vom p-Typ und Sourcegebieten 80 vom n-Typ und Ausbilden von dielektrischen Abschnitten 70. Typischerweise wurden die ersten Gräben 10 und die zweiten Gräben 20 in einem regelmäßigen Muster ausgebildet, zumindest in einem aktiven Bereich zum Führen des Laststroms. Weiter wurden die zweiten Gräben 20 durch das Sourcegebiet 80 und teilweise in das Body-Gebiet 40 geätzt. Mit anderen Worten erstrecken sich die zweiten Gräben 20 von der ersten Oberfläche 30 in das Halbleitersubstrat, erreichen aber nicht die Ebene 35 des pn-Übergangs, das heißt, die zweiten Gräben 20 grenzen in der Ausführungsform von 83 nicht an das gemeinsame Driftgebiet 40 an. Alle diese Prozesse wurden unter Verwendung von Standardprozessen zum Ausbilden von Vertikalgraben-MOSFETs wie beispielsweise oben beschrieben durchgeführt.
  • Danach werden, wie in 84 gezeigt, vierte leitende Gebiete 23 vom n-Typ durch entsprechende Ionenimplantierung und nachfolgendes Eindiffundieren unter den zweiten Gräben 20 und an diese angrenzend ausgebildet. Typischerweise wird eine Arsenionenimplantierung, die dielektrische Abschnitte 70 als Maske verwendet, zum Ausbilden der vierten Halbleitergebiete 23 von n-Typ verwendet. Die Ionendosen werden typischerweise so gewählt, dass die Dotierungskonzentration der vierten Halbleitergebiete 23 die Dotierungskonzentration des gemeinsamen Driftgebiets 40 übersteigt.
  • 84 zeigt das Halbleiterbauelement 100 nach dem nachfolgenden Anordnen einer Isolierschicht 22 an den Seitenwänden und den Bodenwänden der zweiten Gräben 20. Dies kann durch eine thermische Oxidation des Halbleitersubstrats und/oder durch Abscheiden eines Isoliermaterials erfolgen. Bei einigen Ausführungsformen ist die Dicke der Isolierschicht 22 zwischen der Mesa und der Vertiefung der zweiten Gräben 20 kleiner als die Dicke des ersten Isoliergebiets 12 zwischen den Body-Gebieten 50 und der ersten Gateelektrode 11. Bei gewissen Ausführungsformen ist die Dielektrizitätskonstante der Isolierschicht 22 größer als die Dielektrizitätskonstante des ersten Isoliergebiets 12. Die laterale Dicke der Isolierschicht 22 an der Seite der zweiten Gräben 20 liegt typischerweise unter etwa 10 nm, besonders bevorzugt unter etwa 6 nm.
  • Gemäß einer Ausführungsform erstrecken sich die zweiten Gräben 20, d. h. die ersten und zweiten Grabenabschnitte 201 und 202, im Wesentlichen gleich tief in das Halbleitersubstrat in dem MGD-Gebiet 110 bzw. dem Kontaktgebiet 120, wie in 84 gezeigt. Dabei können die ersten und zweiten Grabenabschnitte 201 und 202 der zweiten Gräben 20 parallel ausgebildet werden, und das MGD-Gebiet 110 und das Kontaktgebiet 120 sind bis zu diesem Prozessschritt in dem gezeigten vertikalen Querschnitt im Wesentlichen identisch oder ähnlich. Man beachte, dass die vierten leitenden Gebiete 23 vom n-Typ in dem Kontaktgebiet 120 nur intermediär ausgebildet werden. Das Ausbilden von intermediären leitenden Gebieten 23 vom n-Typ in dem Kontaktgebiet 120 kann durch eine zusätzliche Maske vermieden werden.
  • Gemäß einer weiteren Ausführungsform erstrecken sich die zweiten Gräben 20 im Vergleich zu dem Kontaktgebiet 120 tiefer in das Halbleitersubstrat in dem MGD-Gebiet 110. In dem MGD-Gebiet 110 können sich die ersten Grabenabschnitte 201 der zweiten Gräben 20 zum Beispiel durch das Body-Gebiet 50 teilweise in das gemeinsame Driftgebiet 40 erstrecken. Mit anderen Worten kann das Herstellungsverfahren auch mit dem Bereitstellen eines Halbleitersubstrats mit einem MGD-Gebiet 110, wie in 9 gezeigt, und einem Kontaktgebiet 120, wie in 83 gezeigt, beginnen. In diesem Fall ist der Schritt des Ausbildens eines vierten leitenden Gebiets 23 von n-Typ nur optional. Eine unterschiedliche Tiefe der ersten und zweiten Grabenabschnitte 201 und 202 kann auch dadurch erreicht werden, dass getrennte Ätzschritte zum Ausbilden jeweiliger Grabenabschnitte 201 und 202 verwendet werden, zum Beispiel für eine laterale Anordnung von ersten und zweiten Grabenabschnitten 201 und 202, wie in 79B gezeigt. In diesem Fall kann das Ausbilden der Kontaktgebiete 120 bzw. der MGD-Gebiete 110 vollständig entkoppelt werden.
  • 85 zeigt das Halbleiterbauelement 100 nach dem Ausbilden einer strukturierten Maske 7 im MGD-Gebiet 110. Zusammen mit den dielektrischen Abschnitten 70 bildet die Maske 7 eine Maske für einen nachfolgenden Schritt des Ausbildens von dritten leitenden Gebieten 25 vom p-Typ oder Kontaktgebieten 25 durch entsprechende Ionenimplantierung, z. B. Implantierung von Borionen, und nachfolgendes Eindiffundieren. Die Ionendosen werden typischerweise derart gewählt, dass die Dotierungskonzentration der Kontaktgebiete 25 die Dotierungskonzentration der Body-Gebiete 50 und des vierten leitenden Gebiets 23 übersteigt, um die n-Dotierung zu kompensieren.
  • Danach wird ein isotroper Ätzprozess ausgeführt, um die Isolierschicht 22 an den Boden- und Seitenwänden der zweiten Grabenabschnitte 202 im Kontaktgebiet 120 zu entfernen. Danach wird eine optionale Kontaktschicht 62, z. B. eine Silizidschicht 62 oder eine Ti/TiN-Schicht 62, auf der Oberfläche abgeschieden, wie in 86 gezeigt. Beispielsweise kann durch Abscheiden von Titan, worauf ein Temperschritt zum Ausbilden des Silizids folgt und ein Schritt, der das restliche Titan ätzt, eine selbstjustierte Silizidschicht ausgebildet werden.
  • Bei einer weiteren Ausführungsform werden die zweiten Grabenabschnitte 202 in dem Kontaktgebiet 120 ausgebildet, so dass das darunter ausgebildete Gebiet 25 in das Body-Gebiet 50 eingebettet und von dem Driftgebiet 40 beabstandet ist.
  • Danach werden die Gateelektroden 211 der MGD, die leitenden Plugs 212 und eine gemeinsame Sourceelektrode 60 zum Beispiel durch Metallabscheidung oder Abscheidung von hochdotiertem poly-Si auf der Oberseite ausgebildet. Weiterhin wird eine gemeinsame Drainmetallisierung 42 typischerweise gegenüber von der gemeinsamen Sourceelektrode 60 ausgebildet. Das resultierende Halbleiterbauelement 100 ist in 87 gezeigt.
  • Alternativ können die dritten leitenden Gebiete 25 nach dem Ätzen der Isolierschicht 22 am Boden der zweiten Grabenabschnitte 202 und Füllen des zweiten Grabens 20 mit poly-Si, zum Beispiel durch Diffundieren von Bor aus dem abgeschiedenen poly-Si heraus, ausgebildet werden.
  • Nunmehr werden unter Bezugnahme auf 88–96 weitere Ausführungsformen zum Ausbilden eines Feldplattengrabenhalbleiterbauelements 100 ausführlich erläutert. 88 zeigt in einem vertikalen Querschnitt eine Struktur 100 nach dem Bereitstellen eines Si-Substrats vom n-Typ, das ein Driftgebiet 40 und ein angrenzendes höherdotiertes Draigebiet 41 vom n-Typ enthält, und nach weiteren Prozessen, die folgendes beinhalten: Ätzen eines zweiten Grabens 20 und von zwei ersten Gräben 10 in das Driftgebiet 40, Ausbilden einer ersten Oxidschicht 71 auf dem Halbleitersubstrat, so dass die Seitenwände und die Bodenwand der ersten und zweiten Gräben 10 und 20 ebenfalls bedeckt sind, Ausbilden eines ersten leitenden Gebiets 16 in einem unteren Abschnitt der ersten Gräben 10 und eines zweiten leitenden Gebiets 26 in einem unteren Abschnitt des zweiten Grabens 20 und Bedecken der ersten Gräben 10 mit einer fotolithografisch strukturierten Maske 7, um die ersten Gräben 10 zu schützen. Typischerweise werden die ersten und zweiten Gräben 10, 20 parallel ausgebildet und weisen die gleiche vertikale Tiefe auf. Weiterhin werden typischerweise später erste und zweite isolierende Bodenabschnitte 12c und 22c mindestens teilweise aus den unteren Abschnitten der ersten Oxidschicht 71 nahe der ersten und zweiten leitenden Gebiete 16 bzw. 26 gebildet. Weiterhin werden das erste und zweite leitende Gebiet 16 und 26 typischerweise durch CVD und Rückätzen von hochdotiertem poly-Si ausgebildet.
  • Man beachte, dass die gezeigte Struktur 100 ähnlich der Struktur 100 von 49 ist, aber zusätzlich die strukturierte Maske 7 aufweist, um die ersten Gräben 10 in einem nachfolgenden Schritt des Implantierens von Arsenionen oder Phosphorionen durch die Maske 7 zu schützen, wie durch die Pfeile gezeigt. Dabei werden Arsenionen oder Phosphorionen selektiv in einen oberen Abschnitt 26a des zweiten leitenden Gebiets 26 implantiert, wie in 89 gezeigt, die die resultierende Struktur 100 nach dem nachfolgenden Entfernen der Maske 7 zeigt. Man beachte bitte, dass die Querschnittsansichten der 88–96 typischerweise nur einen Ausschnitt des Bauelements 100 darstellen. Das Bauelement 100 kann mehrere erste und zweite Gräben 10 und 20 enthalten, insbesondere für Leistungshalbleiteranwendungen. Das Implantieren von Arsenionen oder Phosphorionen erhöht typischerweise die Oxidationsrate von poly-Si unter Bedingungen der thermischen Oxidation. Typischerweise liegt die implantierte Ionendosis zum Ausbilden des oberen Abschnitts 26a des zweiten leitenden Gebiets 26 in einem Bereich von etwa 1·1015 cm–2 bis etwa 7·1015 cm–2. Bei einem nachfolgenden thermischen Oxidationsschritt werden Oxidschichten 71a und 71b auf den ersten leitenden Gebieten 16 und dem zweiten leitenden Gebiet 26 ausgebildet. Typischerweise wird die Oxidation etwa eine Stunde bis etwa 5 Stunden lang unter feuchten Bedingungen in einem Temperaturbereich von etwa 750°C bis etwa 900°C ausgeführt. Aufgrund der höheren Oxidationsrate der oberen Abschnitte 26a im Vergleich zu einem oberen Abschnitt des ersten leitenden Gebiets 16 weist die Oxidschicht 71b eine höhere vertikale Ausdehnung als die Oxidschichten 71a auf. Weiterhin verlieren die ersten leitenden Gebiete 16 weniger Polysilizium als das zweite leitende Gebiet 26 bzw. die oberen Abschnitte 26a während der thermischen Oxidation, wie in 90 durch dy0 angegeben. Da die verbleibenden Abschnitte der ersten leitenden Gebiete 16 und des zweiten leitenden Gebiets 26 später erste und zweite Feldplatten 16 bzw. 26 bilden, ermöglicht dies auch eine definierte Einstellung einer Differenz dy1 der vertikalen Höhen, bis zu denen sich die ersten und zweiten Feldplatten 16 und 26 von dem jeweiligen Grabenboden aus erstrecken. Dies wird unter Bezugnahme auf 92 ausführlicher erörtert. Weiterhin ist der kleinste vertikale Abstand zwischen der ersten Oberfläche 30 und den Oxidschichten 71a typischerweise größer als der kleinste vertikale Abstand zwischen der ersten Oberfläche 30 und der Oxidschicht 71b. Weiterhin ist die vertikale Ausdehnung der Oxidschicht 71b typischerweise größer als die vertikale Ausdehnung von Abschnitten der ersten Oxidschicht 71, die auf der ersten Oberfläche 30 angeordnet sind. Ein nachfolgender Ätzprozess des Oxids kann dann so ausgeführt werden, dass die erste Oxidschicht 71 von der ersten Oberfläche 30 entfernt wird, dass ein oberer Abschnitt des ersten Grabens 10 mit einem oberen Abschnitt des ersten leitenden Gebiets 16 exponiert bzw. freigelegt wird, während ein vierter isolierender Abschnitt 22b auf dem zweiten leitenden Gebiet 26 im zweiten Graben 20 ausgebildet wird. Dabei wird das zweite leitende Gebiet 26 oder die zweite Feldplatte 26 nicht exponiert. Dies ist in 91 gezeigt.
  • Danach wird der zweite Graben 20 maskiert, zum Beispiel durch eine weitere fotolithografisch strukturierte Maske 7i, wie in 92 gezeigt, oder zum Beispiel durch CVD-Abscheiden einer dünnen Si3N4-Schicht auf dem zugänglichen oberen Abschnitt der Seitenwände des zweiten Grabens 20, um diese Abschnitte während eines nachfolgenden Schritts des Ausbildens eines dritten isolierenden Abschnitts 12b auf jedem der ersten leitenden Gebiete 16 und eines ersten isolierenden Abschnitts 12a des ersten isolierenden Gebiets auf den Seitenwänden der ersten Gräben 10 zu schützen, zum Beispiel durch einen thermischen Oxidationsprozess oder durch Abscheidung. Zusätzlich werden isolierende Abschnitte 70c typischerweise auf der ersten Oberfläche 30 ausgebildet. Die verbleibenden Abschnitte der ersten leitenden Gebiete 16 und des zweiten leitenden Gebiets 26 bilden typischerweise erste und zweite Feldplatten 16 bzw. 26. Gemäß einer Ausführungsform ist der kleinste vertikale Abstand zwischen der ersten Oberfläche 30 und der ersten Feldplatte 16 typischerweise größer als der kleinste vertikale Abstand zwischen der ersten Oberfläche 30 und der zweiten Feldplatte 26. Typischerweise liegt die Differenz dy1 in einem Bereich von etwa 25 nm bis etwa 250 nm, besonders bevorzugt in einem Bereich von etwa 50 nm bis etwa 150 nm.
  • Danach werden erste Gateelektroden 11 auf den dritten isolierenden Abschnitten 12b ausgebildet. Dies geschieht zum Beispiel durch CVD-Abscheidung und Rückätzen von Polysilizium. Die resultierende Struktur 100 ist in 93 gezeigt. Danach wird die weitere Maske 7i oder die schützende Si3N4-Schicht entfernt.
  • Danach wird der erste Graben 10 maskiert, zum Beispiel durch noch eine weitere fotolithografisch strukturierte Maske oder wieder durch CVD-Abscheiden einer dünnen Si3N4-Schicht auf den ersten Gateelektroden 10, um die ersten Gräben 10 in einem nachfolgenden Prozess eines Ausbildens eines dritten isolierenden Abschnitts 22a an den Seitenwänden des zweiten Grabens 20 zu schützen, zum Beispiel durch einen thermischen Oxidationsprozess oder durch Abscheidung. Zusätzlich werden typischerweise isolierende Abschnitte 70d in diesem Prozess auf der ersten Oberfläche 30 ausgebildet. Danach wird die weitere fotolithografisch strukturierte Maske oder die schützende Si3N4-Schicht entfernt. Die resultierende Halbleiterstruktur ist in 94 gezeigt. Thermische Oxidation der Seitenwände der ersten Gräben 10 führt typischerweise zu einer Stufe 9 des Siliziums in der Mesa 1020, d. h. im Driftgebiet 40 nahe dem Übergang zwischen dem ersten Isoliergebiet 12a und dem dritten isolierenden Abschnitt 12b. Eine ähnliche Stufe kann in der Mesa 1020 benachbart zum Übergang zwischen dem zweiten isolierenden Abschnitt 22a und dem dritten isolierenden Abschnitt 22b während des Ausbildens der zweiten isolierenden Abschnitte 22a durch thermische Oxidation ausgebildet werden. Die Ausbildung einer Stufe in dem Driftgebiet 40 bei einem Übergangsgebiet zwischen dem zweiten isolierenden Abschnitt 22a und dem dickeren isolierenden Bodenabschnitt 22c kann vermieden oder zumindest auf eine Größe reduziert werden, die kleiner ist als etwa die Hälfte der horizontalen Dicke des zweiten isolierenden Abschnitts 22a zwischen der zweiten Gateelektrode 21 und dem Body-Gebiet 50, weil das zweite Isoliergebiet 22a typischerweise sehr dünn ist und weil der zweite Graben 20 während des Ausbildens der ersten isolierenden Abschnitte 12a in dem ersten Graben 10 geschützt ist. Beispielsweise kann die Größe der Stufe in dem Mesa bei einem Übergangsgebiet zwischen dem zweiten isolierenden Abschnitt 22a und dem dickeren isolierenden Bodenabschnitt 22c nur 4 nm oder 2 nm betragen oder sogar noch kleiner sein.
  • Gemäß einer Ausführungsform wird die Reihenfolge des Ausbildens von ersten und dritten isolierenden Abschnitten 12a und 12b und ersten Gateelektroden 11 in dem ersten Graben 10 und des Ausbildens von zweiten isolierenden Abschnitten 22a und der zweiten Gateelektrode 21 im zweiten Graben 20 vertauscht. Dabei werden die typischerweise dünnen zweiten isolierenden Abschnitte 22a während des Ausbildens der isolierenden Abschnitte 12a und 12b und der ersten Gateelektroden 11 im ersten Graben 10 geschützt. Dies führt ebenfalls zu einer Struktur 100, wie in 94 gezeigt.
  • Typischerweise werden die ersten und zweiten isolierenden Abschnitte 12a und 22a so ausgebildet, dass die horizontale Dicke des zweiten isolierenden Abschnitts 22a kleiner ist als die horizontale Dicke des ersten isolierenden Abschnitts 12a und/oder derart, dass die Dielektrizitätskonstante des zweiten isolierenden Abschnitts 22a größer ist als die Dielektrizitätskonstante des ersten isolierenden Abschnitts 12a.
  • Gemäß einer weiteren Ausführungsform werden nur die zweiten isolierenden Abschnitte 22a in dem zweiten Graben 20 ausgebildet, während der erste Graben 10 maskiert ist, und die ersten und dritten isolierenden Abschnitte 12a und 12b werden in dem ersten Graben 10 ausgebildet, während der zweite Graben 10 maskiert ist. Danach werden erste Gateelektroden 11 auf den dritten isolierenden Abschnitten 12b ausgebildet, und eine zweite Gateelektrode 21 wird auf dem vierten isolierenden Abschnitt 22b in einem gemeinsamen Prozess ausgebildet, was wiederum zum Beispiel durch CVD-Abscheidung und Rückätzen von Polysilizium erfolgt. Dies führt ebenfalls zu einer Struktur 100, wie in 94 gezeigt.
  • Wegen der unabhängig ausgebildeten dritten und vierten isolierenden Abschnitte 12b und 22b erstrecken sich die ersten Gateelektroden 11 vertikal von der ersten Oberfläche 30 im ersten Graben 10 bis zu einer ersten Tiefe, und die zweite Gateelektrode 21 erstreckt sich vertikal von der ersten Oberfläche im zweiten Graben 20 bis zu einer zweiten Tiefe, die kleiner ist als die erste Tiefe. Typischerweise liegt die Differenz dy2 zwischen der ersten Tiefe und der zweiten Tiefe in einem Bereich von etwa 25 nm bis etwa 250 nm, besonders bevorzugt in einem Bereich von etwa 75 nm bis etwa 125 nm, ganz besonders bevorzugt in einem Bereich von etwa 90 nm bis etwa 110 nm.
  • Danach werden zum Beispiel durch Abscheidung dielektrische Abschnitte 70 auf den ersten Gateelektroden 11 ausgebildet. Die resultierende Struktur 100 ist in 95 gezeigt.
  • Danach werden Sourcegebiete 80 vom ersten Leitfähigkeitstyp und jeweilige angrenzende Body-Gebiete 50 von einem zweiten Leitfähigkeitstyp ausgebildet, zum Beispiel durch Implantieren von entsprechenden Mengen von Dotierstoffen. Dann wird eine Sourcemetallisierung 60 in elektrischem Kontakt mit den Sourcegebieten 80, der zweiten Gateelektrode 21, den ersten Feldplatten 16 und den zweiten Feldplatten 26 zum Beispiel durch Abscheiden nach dem Ätzen von Kontaktgräben durch die Sourcegebiete 80 in die Body-Gebiete 50 ausgebildet. Weiterhin wird eine Drainmetallisierung 42 in Kontakt mit dem Draingebiet 41 ausgebildet. Das resultierende Halbleiterbauelement 100 ist in 96 gezeigt. Das resultierende Halbleiterbauelement 100 kann als MOSFET mit integrierten MGDs betrieben werden.
  • Deshalb ist die Kapazität pro Flächeneinheit zwischen der zweiten Gateelektrode 21 und dem angrenzenden Body-Gebiet 50 typischerweise höher als eine Kapazität pro Flächeneinheit zwischen der ersten Gateelektrode 11 und dem angrenzenden Body-Gebiet 50. Mit anderen Worten enthält das Feldplattengrabenhalbleiterbauelement 100 von 96 eine erste Feldeffektstruktur einschließlich einer ersten isolierten Gateelektrode 11 und eine zweite Feldeffektstruktur einschließlich einer zweiten isolierten Gateelektrode 21, die elektrisch mit der Sourcemetallisierung 60 verbunden ist, wobei die Kapazität pro Flächeneinheit zwischen der zweiten isolierten Gateelektrode 21 und dem Body-Gebiet 50 größer ist als die Kapazität pro Flächeneinheit zwischen der ersten isolierten Gateelektrode 11 und dem Body-Gebiet 50. Die zweite Feldeffektstruktur bildet typischerweise eine MGD.
  • Nunmehr wird unter Bezugnahme auf 97 und 98 die verbesserte Leistung der Halbleiterbauelemente 100, die gemäß den oben beschriebenen Ausführungsformen zum Ausbilden eines Feldplattengrabenhalbleiterbauelements hergestellt werden, erläutert.
  • In den 97A–F ist die Generierungsrate von Elektronen im Rückwärtsmodus von Feldplattengraben-MOSFETs in vertikalen Querschnitten gezeigt. Wie unter Bezugnahme auf 74 erläutert wurde, können die Halbleiterbauelemente 100 im Rückwärtsmodus und bei höherer Last in einen Lawinenmodus gesteuert werden, der dazu führen kann, dass Ladungen in dem Gateoxid oder der Gateisolation eingefangen werden. Da dies wahrscheinlich die Charakteristiken wie etwa Durchlassspannungsabfall des Halbleiterbauelements im Vorwärtsmodus ändert, ist es wünschenswert, eine hohe Feldstärke nahe an einem dünnen Gateoxid zu vermeiden. Die 97A–F zeigen die Größe der Elektronengenerierungsrate als ein Dichteplot (engl. „density plot”) mit logarithmischer Skalierung im Rückwärtsmodus (rote Farben entsprechen einer höheren Generierungsrate, blaue Farben einer niedrigeren Generierungsrate, siehe auch der Farbstreifen in 97 oben). Es werden vertikale Querschnitte durch sechs verschiedene Bauelemente verglichen. Jede der Ausschnitte 5a enthält eine Mesa und die Hälfte der jeweiligen angrenzenden Gräben. Für die Simulation wurde an den gezeigten Seitenrändern ein verschwindender Strom angenommen. Die Spannungsdifferenz zwischen Drainelektrode und Sourceelektrode betrug VDS = 33,8 V. Die Elektronengenerierung ist für eine Mesa zwischen einer MGD links und einem MOSFET rechts aufgetragen. In den 97A–97F weist die MGD zwischen dem Body-Gebiet 50 und der zweiten Gateelektrode 21 ein 5 nm dickes Gateoxid und der MOSFET zwischen dem Body-Gebiet 50 und der ersten Gateelektrode 11 ein 35 nm dickes Gateoxid auf. In einem Übergangsgebiet nahe einer Krümmung der ersten Gateelektrode 11 besitzt die Mesa eine Stufe, die durch ein Bezugszeichen 9 gekennzeichnet ist. Die Mesa weist typischerweise eine kleinere horizontale Ausdehnung in einem oberen Abschnitt über der Stufe als unter der Stufe auf. In den 97A–97C gibt es auch eine Stufe in der Mesa nahe der Krümmung der zweiten Gateelektrode 22 (nicht mit einem Bezugszeichen versehen). Die Übergangsgebiete befinden sich typischerweise nahe dem Übergang zwischen einem im Wesentlichen vertikalen Rand zwischen der Gateelektrode 11 und 21 bzw. dem Gateoxid 12 und 22 und einem im Wesentlichen horizontalen oder seitlichen unteren Rand zwischen den Gateelektroden 11 und 22 und dem jeweiligen Gateoxid 12 und 22. Die Stufe in der Nähe der zweiten Gateelektrode 22 wird in den Strukturen der 97D–97F vermieden oder fast vermieden. Weiterhin ist der obere Rand der ersten Feldplatten 16 unter dem unteren Rand der zweiten Feldplatten 26 angeordnet, wie in 97A durch dy1 angegeben, die erste Gateelektrode 11 erstreckt sich vertikal tiefer in das Substrat als die zweite Gateelektrode 21, wie in 97A durch dy2 gezeigt, und auch der Punkt, an dem der gezeigte vertikale Rand der Gateelektroden 11 und 21 in einen jeweiligen horizontalen Rand überzugehen beginnt, ist für die erste Gateelektrode 11 vertikal tiefer angeordnet, wie in 97A durch dy angegeben. Dies gilt auch für die in den 97B–F gezeigten Strukturen. Wie anhand des Dichteplots zu sehen ist, ist die Elektronengenerierungsrate bei Betrieb in Sperrrichtung nahe dem dünnen Gateoxid der zweiten Gateelektrode 21 in 97E und 97F am niedrigsten, das heißt, wenn sowohl die Stufe in dem Mesa nahe der zweiten Gateelektrode 21 vermieden oder fast vermieden wird und wenn die erste Gateelektrode 11 sich vertikal etwa 100 nm tiefer in das Substrat als die zweite Gateelektrode 21 erstreckt (dy2 = dy = 100 nm).
  • 98 zeigt die Elektronengenerierungsrate g_rate (98A und C) und den Betrag des elektrischen Feldes Ein (98B und D) bei Vorspannung im Rückwärtsmodus entlang der Linien e (98A und B) und f (98C und D) in den in 97 gezeigten Mesas. In den 98A–D entsprechen die Kurven a, b, b2, c und c2 den in den 74A, 97A, 97D, 97B bzw. 97E gezeigten Strukturen. Wie anhand der Höhe der ersten Maxima der in 98A und B gezeigten Kurven sowie aus den in 98C und D gezeigten Kurven entnommen werden kann, können der Betrag des elektrischen Feldes Ein und die Elektronengenerierungsrate g_rate in dem Übergangsgebiet in der Nähe des dünnen Gateoxids der MGD signifikant verringert werden, indem eine Stufe in der Mesa vermieden wird und/oder indem sich die erste Gateelektrode 11 tiefer in das Driftgebiet 40 als die zweite Gateelektrode 21 erstreckt. Dadurch können die Ladungsgenerierung, das Risiko des Einfangens von Ladung in dem Gateoxid und das Risiko des Latch-Up der MGD beim Stromfluss in Sperrrichtung und Lawinenbedingungen reduziert werden. Die niedrigste elektrische Feldstärke und Elektronengenerierungsrate werden dadurch erzielt, dass das Vermeiden der Stufe in der Mesa in dem Übergangsgebiet nahe der zweiten Gateelektrode 21 und das Anordnen der ersten Gateelektrode 11, dass sie sich vertikal etwa 100 nm tiefer in das Substrat erstreckt als die zweite Gateelektrode 21, kombiniert werden.
  • Man beachte bitte, dass die optimalen Abstände von dy, dy1 und dy2 von der Geometrie und den Dotierungskonzentrationen der Halbleitergebiete sowie von der Geometrie der Oxide 22a–c, 12a–c, der Feldplatten 16, 26 und der Gateelektroden 11, 21 abhängen. Beispielsweise sind bei einer Struktur wie in 97E und 97F gezeigt, aber mit einer größeren horizontalen Beabstandung der Gräben, d. h. einem horizontal breiteren Mesa, die optimalen Abstände dy und dy2 typischerweise größer als 100 nm. Da die zweite Gateelektrode 21 und die zweite Feldplatte 16 an der Sourcemetallisierung 60 angeschlossen sind, kann das Gateoxid zwischen der zweiten Gateelektrode 21 und der zweiten Feldplatte 16 vergleichsweise dünn sein, zum Beispiel 10 nm, wie in 97C und 97F gezeigt.

Claims (64)

  1. Halbleiterbauelement (100), umfassend: einen Halbleiterkörper (1), der eine erste Oberfläche (30), ein erstes Halbleitergebiet (80) von einem ersten Leitfähigkeitstyp und ein zweites Halbleitergebiet (50) von einem zweiten Leitfähigkeitstyp umfasst, wobei das erste Halbleitergebiet (80) und das zweite Halbleitergebiet (50) einen pn-Übergang bilden; eine Sourcemetallisierung (60), die auf der ersten Oberfläche (30) angeordnet ist; und einen Graben (20), der sich von der ersten Oberfläche (30) in den Halbleiterkörper (1) erstreckt und in einer horizontalen Ebene, die im Wesentlichen parallel zu der ersten Oberfläche (30) verläuft, einen ersten Grabenabschnitt (201) und einen zweiten Grabenabschnitt (202) umfasst; wobei der erste Grabenabschnitt (201) eine Gateelektrode (211), die elektrisch mit der Sourcemetallisierung (60) verbunden ist, und eine Isolierschicht (22), die die Gateelektrode (211) gegenüber dem zweiten Halbleitergebiet (50) isoliert, umfasst; wobei der zweite Grabenabschnitt (202) einen leitenden Plug (212) umfasst, der elektrisch mit der Sourcemetallisierung (60) und dem zweitem Halbleitergebiet (50) verbunden ist.
  2. Halbleiterbauelement (100) nach Anspruch 1, wobei der erste Grabenabschnitt (201) und der zweite Grabenabschnitt (202) einen einfach zusammenhängenden Graben (20) bilden.
  3. Halbleiterbauelement (100) nach Anspruch 1 oder 2, wobei das Halbleiterbauelement (100) eine Mehrzahl von ersten Grabenabschnitten (201) und zweiten Grabenabschnitten (202) umfasst, die in einer horizontalen Richtung in einem regelmäßigen Muster angeordnet sind.
  4. Halbleiterbauelement (100) nach einem der vorhergehenden Ansprüche, wobei der erste Grabenabschnitt (201) eine erste vertikale Tiefe umfasst; und wobei der zweite Grabenabschnitt (202) eine zweite vertikale Tiefe umfasst, die niedriger ist als die erste vertikale Tiefe.
  5. Halbleiterbauelement (100) nach einem der vorhergehenden Ansprüche, wobei das erste Halbleitergebiet (80) ein Sourcegebiet (80) bildet, das elektrisch mit der Sourcemetallisierung (60) verbunden ist und sich bis zur ersten Oberfläche (30) erstreckt; wobei das zweite Halbleitergebiet (50) ein Body-Gebiet (50) bildet; wobei der Halbleiterkörper (1) weiterhin ein Driftgebiet (40) vom ersten Leitfähigkeitstyp, das an das Body-Gebiet (50) angrenzt, umfasst; und wobei sich der erste Grabenabschnitt (201) und der zweite Grabenabschnitt (202) durch das Sourcegebiet (80) und mindestens teilweise in das Body-Gebiet (50) erstrecken.
  6. Halbleiterbauelement (100) nach Anspruch 5, wobei der Halbleiterkörper (1) weiterhin ein Body-Kontaktgebiet (25) vom zweiten Leitfähigkeitstyp umfasst, das eine elektrische Verbindung zwischen dem Body-Gebiet (50) und dem leitenden Plug (212) des zweiten Grabenabschnitts (202) bereitstellt; wobei das Body-Gebiet (50) eine erste Dotierungskonzentration umfasst und wobei das Body-Kontaktgebiet (25) eine zweite Dotierungskonzentration, die höher ist als die erste Dotierungskonzentration, umfasst.
  7. Halbleiterbauelement (100) nach einem der vorhergehenden Ansprüche, wobei das Halbleiterbauelement (100) weiterhin mindestens eine zusätzliche Feldeffektstruktur umfasst, die ausgewählt ist aus einer Gruppe bestehend aus einem lateralen MOSFET, einem UMOSFET, einem DMOSFET, einem Super-Junction-MOSFET oder einem in Sperrrichtung leitenden IGBT.
  8. Halbleiterbauelement (100) nach einem der Ansprüche 5 bis 7, weiterhin umfassend eine zusätzliche Feldeffektstruktur, die eine zusätzliche Gateelektrode (11) und eine zwischen der zusätzlichen Gateelektrode (11) und dem Body-Gebiet (50) ausgebildete erste Kapazität mit einer ersten Kapazität (C1) pro Flächeneinheit umfasst; und wobei die Gateelektrode (211), die Isolierschicht (22) und das Body-Gebiet (50) eine zweite Kapazität mit einer zweiten Kapazität (C2) pro Flächeneinheit, die größer ist als die erste Kapazität (C1) pro Flächeneinheit, bilden.
  9. Halbleiterbauelement (100), umfassend: eine Sourcemetallisierung (60); eine Feldeffektstruktur umfassend ein Sourcegebiet (80) von einem ersten Leitfähigkeitstyp, das elektrisch mit der Sourcemetallisierung (60) verbunden ist, ein Body-Gebiet (50) von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet (80) angrenzt, ein Driftgebiet (40) vom ersten Leitfähigkeitstyp, das an das Body-Gebiet (50) angrenzt, und eine erste isolierte Gateelektrode (11); einen Graben (20) umfassend einen ersten Grabenabschnitt (201) und einen zweiten Grabenabschnitt (202), wobei der erste Grabenabschnitt (201) eine von dem Body-Gebiet (50) isolierte und an die Sourcemetallisierung (60) angeschlossene zweite isolierte Gateelektrode (211) umfasst; wobei der zweite Grabenabschnitt (202) einen leitenden Plug (212) umfasst, der die Sourcemetallisierung (60) elektrisch mit dem Body-Gebiet (50) verbindet; und ein Body-Kontaktgebiet (25) vom zweiten Leitfähigkeitstyp, das an das Body-Gebiet (50) in einem unteren Teil des zweiten Grabenabschnitts (202) angrenzt; wobei das Body-Gebiet (50) eine erste Dotierungskonzentration aufweist und wobei das Body-Kontaktgebiet (25) eine zweite Dotierungskonzentration, die höher ist als die erste Dotierungskonzentration, aufweist.
  10. Halbleiterbauelement (100) nach Anspruch 9, wobei die Body-Kontaktgebiete (25) in das Body-Gebiet (50) eingebettet sind.
  11. Halbleiterbauelement nach Anspruch 9, wobei das Body-Gebiet (50) und das Driftgebiet (40) eine Body-Diode (15) der Feldeffektstruktur bilden; und wobei die zweite isolierte Gateelektrode (211) die Gateelektrode einer MOS-gategesteuerten Diode bildet, die parallel zur Body-Diode (15) und/oder der Feldeffektstruktur geschaltet ist.
  12. Leistungshalbleiterbauelement (100), umfassend: eine Sourcemetallisierung (60); eine Feldeffektstruktur umfassend ein Sourcegebiet (80) von einem ersten Leitfähigkeitstyp, das elektrisch mit der Sourcemetallisierung (60) verbunden ist, ein Body-Gebiet (50) von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet (80) angrenzt, ein Driftgebiet (40) vom ersten Leitfähigkeitstyp, das an das Body-Gebiet (50) angrenzt, und einen ersten Graben (10) umfassend eine isolierte Gateelektrode (11); und einen zweiten Graben (20) umfassend einen ersten Grabenabschnitt (201) und einen zweiten Grabenabschnitt (202), wobei der erste Grabenabschnitt (201) eine zweite Gateelektrode (211) umfasst, die elektrisch mit der Sourcemetallisierung (60) verbunden ist, und eine Isolierschicht (22), die die zweite Gateelektrode (211) gegenüber dem Body-Gebiet (50) isoliert; wobei der zweite Grabenabschnitt (202) einen leitenden Plug (212) umfasst, der die Sourcemetallisierung (60) elektrisch mit dem Body-Gebiet (50) verbindet, wobei das Body-Gebiet (50) eine erste Dotierungskonzentration umfasst und wobei das Leistungshalbleiterbauelement (100) weiterhin ein drittes leitendes Gebiet (25) vom zweiten Leitfähigkeitstyp umfasst, das an das Body-Gebiet (50) und den leitenden Plug (212) angrenzt, wobei das dritte leitende Gebiet (25) eine zweite Dotierungskonzentration, die höher ist als die erste Dotierungskonzentration, umfasst.
  13. Leistungshalbleiterbauelement (100) nach Anspruch 12, weiterhin umfassend ein viertes Halbleitergebiet (23), das an das Driftgebiet (40), das Body-Gebiet (50) und die Isolierschicht (22) angrenzt; wobei das vierte Halbleitergebiet (23) ein Halbleitergebiet vom ersten Leitfähigkeitstyp oder ein schwach dotiertes Halbleitergebiet vom zweiten Leitfähigkeitstyp ist.
  14. Leistungshalbleiterbauelement nach einem der Ansprüche 12 bis 13, wobei der leitende Plug (212) und die zweite Gateelektrode (211) durch eine gemeinsame leitende Struktur gebildet werden.
  15. Verfahren zum Ausbilden eines Halbleiterbauelements (100), umfassend: Bereitstellen eines Halbleiterkörpers (1) umfassend eine erste Oberfläche (30), ein erstes Halbleitergebiet (80) von einem ersten Leitfähigkeitstyp und ein zweites Halbleitergebiet (50) von einem zweiten Leitfähigkeitstyp, wobei das erste Halbleitergebiet (80) und das zweite Halbleitergebiet (50) einen pn-Übergang bilden; Ausbilden eines Grabens (20), so dass der Graben (20) sich von der ersten Oberfläche (30) in den Halbleiterkörper erstreckt und in einer horizontalen Ebene, die im Wesentlichen parallel zu der ersten Oberfläche verläuft, einen ersten Grabenabschnitt (201) und zweiten Grabenabschnitt (202) umfasst; Ausbilden einer Gateelektrode (211) und einer Isolierschicht (22), die die Gateelektrode (211) gegenüber dem zweiten Halbleitergebiet (50) in dem ersten Grabenabschnitt (201) isoliert; Ausbilden eines leitenden Plugs (212) in dem zweiten Grabenabschnitt (202), so dass der leitende Plug (212) mit dem zweiten Halbleitergebiet (50) verbunden ist; und Ausbilden einer Sourcemetallisierung (60) auf der ersten Oberfläche (30), so dass die Sourcemetallisierung (60) elektrisch mit der Gateelektrode (211) und dem leitenden Plug (212) verbunden ist.
  16. Verfahren nach Anspruch 15, wobei das erste Halbleitergebiet (80) eine erste Dotierungskonzentration umfasst; weiterhin umfassend: Ausbilden eines dritten Halbleitergebiets (25) vom zweiten Leitfähigkeitstyp, so dass das dritte Halbleitergebiet (25) an das zweite Halbleitergebiet (50) angrenzt, elektrisch an den leitenden Plug (212) angeschlossen ist und eine Dotierungskonzentration, die höher ist als die erste Dotierungskonzentration, umfasst.
  17. Halbleiterbauelement (100), umfassend: eine Sourcemetallisierung (60); eine erste Feldeffektstruktur mit einem Sourcegebiet (80) von einem ersten Leitfähigkeitstyp, wobei das Sourcegebiet (80) elektrisch an die Sourcemetallisierung (60) angeschlossen ist; einem Body-Gebiet (50) von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet (80) angrenzt; einer ersten Gateelektrode (11) und einem ersten Isoliergebiet (12), das mindestens zwischen der ersten Gateelektrode (11) und dem Body-Gebiet (50) angeordnet ist, wobei die erste Gateelektrode (11), das erste Isoliergebiet (12) und das Body-Gebiet (50) eine erste Kapazität bilden, wobei die erste Kapazität eine erste Kapazität (C1) pro Flächeneinheit aufweist; eine zweite Feldeffektstruktur mit einem Sourcegebiet (80) vom ersten Leitfähigkeitstyp; einem Body-Gebiet (50) vom zweiten Leitfähigkeitstyp, das an das Sourcegebiet (80) angrenzt; einer Elektrodenstruktur (211) und einem zweiten Isoliergebiet (22), das in einem ersten vertikalen Querschnitt mindestens zwischen der Elektrodenstruktur (211) und dem Body-Gebiet (50) angeordnet ist; wobei das Sourcegebiet (80) und die Elektrodenstruktur (211) elektrisch an die Sourcemetallisierung (60) angeschlossen sind; wobei die Elektrodenstruktur (211), das zweite Isoliergebiet (22) und das Body-Gebiet (50) eine zweite Kapazität bilden, wobei die zweite Kapazität eine zweite Kapazität (C2) pro Flächeneinheit aufweist; und wobei die zweite Kapazität (C2) pro Flächeneinheit größer ist als die erste Kapazität (C1) pro Flächeneinheit.
  18. Halbleiterbauelement (100) nach Anspruch 17, weiterhin umfassend ein Body-Kontaktgebiet (25) vom zweiten Leitfähigkeitstyp, das in einem zweiten vertikalen Querschnitt an die Elektrodenstruktur (211) und das Body-Gebiet (50) der ersten Feldeffektstruktur und/oder der zweiten Feldeffektstruktur angrenzt; wobei das Body-Gebiet (50), an das das Body-Kontaktgebiet (25) angrenzt, eine erste Dotierungskonzentration aufweist; und wobei das Body-Kontaktgebiet (25) eine zweite Dotierungskonzentration, die höher ist als die erste Dotierungskonzentration, aufweist.
  19. Halbleiterbauelement (100) nach Anspruch 17 oder 18, weiterhin umfassend ein gemeinsames Driftgebiet (40) vom ersten Leitfähigkeitstyp; wobei das gemeinsame Driftgebiet (40) einen pn-Übergang mit den Body-Gebieten (50) der ersten Feldeffektstruktur und der zweiten Feldeffektstruktur bildet; wobei das Body-Gebiet (50) der ersten Feldeffektstruktur und das gemeinsame Driftgebiet (40) eine Body-Diode (15) bilden; wobei die zweite Feldeffektstruktur eine MOS-gategesteuerte Diode (MGD) bildet, die parallel zur Body-Diode (15) und/oder der ersten Feldeffektstruktur geschaltet ist; wobei der Gesamtstrom durch das Halbleiterbauelement bei Betrieb der Body-Diode (15) in Durchlassrichtung über einer mittleren Stromflussdichte in dem Driftgebiet (40) von einem unipolaren Strom dominiert wird; und wobei die mittlere Stromflussdichte etwa 1 mA/mm2 beträgt.
  20. Halbleiterbauelement (100) nach einem der Ansprüche 17 bis 19, umfassend mehrere erste Feldeffektstrukturen und zweite Feldeffektstrukturen, wobei mindestens ein Teil der mehreren ersten Feldeffektstrukturen und zweiten Feldeffektstrukturen in einem regelmäßigen Muster angeordnet ist.
  21. Halbleiterbauelement (100) nach einem der Ansprüche 17 bis 20, wobei das Body-Gebiet (50) der ersten Feldeffektstruktur ein erstes Body-Teilgebiet (50a) enthält, das an das erste Isoliergebiet (12) angrenzt; wobei das Body-Gebiet (50) der zweiten Feldeffektstruktur ein zweites Body-Teilgebiet (50b) enthält, das an das zweite Isoliergebiet (22) angrenzt; und wobei die Dotierungskonzentration des zweiten Body-Teilgebiets (50b) niedriger ist als die Dotierungskonzentration des ersten Body-Teilgebiets (50a).
  22. Halbleiterbauelement (100) nach einem der Ansprüche 17 bis 21, wobei mindestens eine der ersten Feldeffektstrukturen weiterhin mindestens eine Feldplatte (16) enthält, die elektrisch an die Sourcemetallisierung (60) angeschlossen ist.
  23. Halbleiterbauelement (100) nach einem der Ansprüche 17 bis 22, wobei die erste Gateelektrode (11) ein Material mit einer ersten Austrittsarbeit aufweist und wobei die zweite Gateelektrode ein Material mit einer zweiten Austrittsarbeit, die kleiner ist als die erste Austrittsarbeit, aufweist.
  24. Halbleiterbauelement (100), umfassend: eine Sourcemetallisierung (60); eine erste Feldeffektstruktur mit einem Sourcegebiet (80) von einem ersten Leitfähigkeitstyp, wobei das Sourcegebiet (80) elektrisch an die Sourcemetallisierung (60) angeschlossen ist; einem Body-Gebiet (50) von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet (80) angrenzt; einer ersten Gateelektrode (11) und einem ersten Isoliergebiet (12), das mindestens zwischen der ersten Gateelektrode (11) und dem Body-Gebiet (50) angeordnet ist, wobei die erste Gateelektrode (11), das erste Isoliergebiet (12) und das Body-Gebiet (50) eine erste Kapazität bilden, wobei die erste Kapazität eine erste Kapazität (C1) pro Flächeneinheit aufweist; eine zweite Feldeffektstruktur mit einem Sourcegebiet (80) vom ersten Leitfähigkeitstyp; einem Body-Gebiet (50) vom zweiten Leitfähigkeitstyp, das an das Sourcegebiet (80) angrenzt; einer zweiten Gateelektrode (21, 211) und einem zweiten Isoliergebiet (22), das mindestens zwischen der zweiten Gateelektrode (21, 211) und dem Body-Gebiet (50) angeordnet ist, wobei das Sourcegebiet (80) und die zweite Gateelektrode (21, 211) elektrisch an die Sourcemetallisierung (60) angeschlossen sind; wobei die zweite Gateelektrode (21, 211), das zweite Isoliergebiet (22) und das Body-Gebiet (50) eine zweite Kapazität bilden, wobei die zweite Kapazität eine zweite Kapazität (C2) pro Flächeneinheit aufweist; und wobei die zweite Kapazität (C2) pro Flächeneinheit größer ist als die erste Kapazität (C1) pro Flächeneinheit.
  25. Halbleiterbauelement (100) nach Anspruch 24, wobei das erste Isoliergebiet (12) eine erste Dicke d1 zwischen der ersten Gateelektrode (11) und dem Body-Gebiet (50) aufweist; wobei das zweite Isoliergebiet (22) eine zweite Dicke d2 zwischen der zweiten Gateelektrode (21, 211) und dem Body-Gebiet (50) aufweist und wobei die zweite Dicke d2 kleiner ist als die erste Dicke d1.
  26. Halbleiterbauelement nach Anspruch 24 oder 25, wobei die zweite Kapazität (C2) pro Flächeneinheit größer als etwa 4,3 nF/mm2 ist.
  27. Halbleiterbauelement nach einem der Ansprüche 24 bis 26, wobei das erste Isoliergebiet (12) eine erste Dielektrizitätskonstante aufweist und wobei das zweite Isoliergebiet (22) eine zweite Dielektrizitätskonstante aufweist, die höher ist als die erste Dielektrizitätskonstante.
  28. Halbleiterbauelement nach einem der Ansprüche 24 bis 27, wobei das Halbleiterbauelement (100) ein lateraler MOSFET, ein UMOSFET, ein DMOSFET, ein Super-Junction-MOSFET oder ein in Sperrrichtung leitender IGBT ist.
  29. Halbleiterbauelement (100) nach einem der Ansprüche 24 bis 28, weiterhin umfassend ein gemeinsames Driftgebiet (40) vom ersten Leitfähigkeitstyp; wobei das gemeinsame Driftgebiet (40) ein pn-Übergang mit beiden Body-Gebieten (50) bildet; wobei das Body-Gebiet (50) der ersten Feldeffektstruktur und das gemeinsame Driftgebiet (40) eine Body-Diode (15) bilden; wobei die zweite Feldeffektstruktur eine parallel zu der Body-Diode (15) geschaltete MOS-gategesteuerte Diode (MGD) bildet; wobei der Gesamtstrom durch das Halbleiterbauelement (100) beim Betrieb der Body-Diode (15) in Durchlassrichtung über einer mittleren Stromflussdichte im Driftgebiet (40) von etwa 1 mA/mm2 von einem unipolaren Strom dominiert wird.
  30. Halbleiterbauelement (100) nach Anspruch 29, wobei die MOS-gesteuerte Diode eine Einsatzsspannung aufweist, die von dem Strom pro Kanalbreite abhängt, wobei die Einsatzsspannung für einen Strom pro Kanalbreite von 10 mA/m kleiner als etwa 0,26 V ist.
  31. Halbleiterbauelement (100) nach einem der Ansprüche 24 bis 30, umfassend mehrere erste Feldeffektstrukturen und zweite Feldeffektstrukturen, wobei mindestens ein Teil der mehreren ersten Feldeffektstrukturen und zweiten Feldeffektstrukturen in einem regelmäßigen Muster angeordnet ist.
  32. Halbleiterbauelement (100) nach Anspruch 31, wobei in dem regelmäßigen Muster das Verhältnis zwischen den ersten Feldeffektstrukturen und den zweiten Feldeffektstrukturen in einem Bereich zwischen etwa 1:1 bis 100:1 liegt.
  33. Halbleiterbauelement (100) nach einem der Ansprüche 24 bis 32, wobei das Body-Gebiet (50) ein erstes Body-Teilgebiet (50a), das an das erste Isoliergebiet (12) angrenzt, und ein zweites Body-Teilgebiet (50b), das an das zweite Isoliergebiet (22) angrenzt, enthält, wobei die Dotierungskonzentration des zweiten Body-Teilgebiets (50b) kleiner ist als die Dotierungskonzentration des ersten Body-Teilgebiets (50a).
  34. Halbleiterbauelement (100) nach einem der Ansprüche 24 bis 33, wobei mindestens eine der ersten und zweiten Feldeffektstrukturen weiterhin mindestens eine Feldplatte (16, 26) enthält, die elektrisch an die Sourcemetallisierung (60) angeschlossen ist.
  35. Halbleiterbauelement (100) nach einem der Ansprüche 24 bis 34, wobei die erste Gateelektrode (11) ein Material mit einer ersten Austrittsarbeit aufweist und wobei die zweite Gateelektrode (21, 211) ein Material mit einer zweiten Austrittsarbeit, die kleiner ist als die erste Austrittsarbeit, aufweist.
  36. Leistungshalbleiterbauelement (100), umfassend: eine Sourcemetallisierung (60); ein Sourcegebiet (80) von einem ersten Leitfähigkeitstyp, wobei das Sourcegebiet (80) elektrisch mit der Sourcemetallisierung (60) verbunden ist; ein Body-Gebiet (50) von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet (80) angrenzt; ein Driftgebiet (40) von einem ersten Leitfähigkeitstyp, das an das Body-Gebiet (50) angrenzt; ein drittes leitendes Gebiet (25) von einem zweiten Leitfähigkeitstyp, das in dem Driftgebiet (40) vergraben ist; und einen Graben (20), der sich von dem Sourcegebiet (80) durch das Body-Gebiet (50) und mindestens teilweise in das Driftgebiet (40) erstreckt; wobei der Graben (20) an das dritte leitende Gebiet (25) angrenzt und einen leitenden Plug (21) und eine Isolierschicht (22), die den leitenden Plug (21) gegenüber dem Body-Gebiet (50) isoliert, enthält, wobei der leitende Plug (21) eine ohmsche Verbindung zwischen der Sourcemetallisierung (60) und dem dritten leitenden Gebiet (25) bildet; wobei der leitende Plug (21), die Isolierschicht (22) und das Body-Gebiet (50) eine Feldeffektstruktur mit einer Gatekapazität (C2) pro Flächeneinheit bilden.
  37. Leistungshalbleiterbauelement nach Anspruch 36, wobei das Body-Gebiet (50) elektrisch mit der Sourcemetallisierung (60) verbunden ist.
  38. Leistungshalbleiterbauelement nach Anspruch 36 oder 37, weiterhin umfassend eine weitere Feldeffektstruktur mit einer Gatekapazität (C1) pro Flächeneinheit.
  39. Leistungshalbleiterbauelement nach Anspruch 38, wobei die Kapazität (C2) pro Flächeneinheit der Feldeffektstruktur höher ist als die Gatekapazität (C1) pro Flächeneinheit der weiteren Feldeffektstruktur.
  40. Halbleiterbauelement (100), umfassend: eine Sourcemetallisierung (60); eine Gatemetallisierung (65); ein Driftgebiet (40) von einem ersten Leitfähigkeitstyp; ein erstes und ein zweites Sourcegebiet (80) vom ersten Leitfähigkeitstyp, das elektrisch mit der Sourcemetallisierung (60) verbunden ist; ein Body-Gebiet (50) von einem zweiten Leitfähigkeitstyp, das zwischen den Sourcegebieten (80) und dem Driftgebiet (40) angeordnet ist; einen ersten Graben (10), der sich von dem ersten Sourcegebiet (80) durch das Body-Gebiet (50) mindestens teilweise in das Driftgebiet (40) erstreckt, wobei der erste Graben (10) ein erstes leitendes Gebiet (11) umfasst, das eine erste Gateelektrode (11) bildet, die elektrisch mit der Gatemetallisierung (65) verbunden ist, und ein erstes Isoliergebiet (12), das mindestens zwischen dem ersten leitenden Gebiet (11) und dem Body-Gebiet (50) angeordnet ist, wobei das erste leitende Gebiet (11), das erste Isoliergebiet (22) und das Body-Gebiet (50) eine erste Kapazität mit einer ersten Kapazität (C1) pro Flächeneinheit bilden; einen zweiten Graben (20), der sich von dem zweiten Sourcegebiet (80) durch das Body-Gebiet (50) mindestens teilweise in das Driftgebiet (40) erstreckt, wobei der zweite Graben (20) ein zweites leitendes Gebiet (21) umfasst, das eine zweite Gateelektrode (21) bildet, die elektrisch mit der Sourcemetallisierung (60) verbunden ist, und ein zweites Isoliergebiet (22), das mindestens zwischen dem zweiten leitenden Gebiet (21) und dem Body-Gebiet (50) angeordnet ist, wobei das zweite leitende Gebiet (21), das zweite Isoliergebiet (22) und das Body-Gebiet (50) eine zweite Kapazität mit einer zweiten Kapazität (C2) pro Flächeneinheit bilden; und wobei die zweite Kapazität (C2) pro Flächeneinheit größer ist als die erste Kapazität (C1) pro Flächeneinheit.
  41. Halbleiterbauelement (100) nach Anspruch 40, wobei das Body-Gebiet (50) ein erstes Inversionskanalgebiet (51) entlang dem ersten Isoliergebiet (12) enthält, wobei das erste Inversionskanalgebiet (51) eine erste Kanallänge aufweist, die von dem ersten Sourcegebiet (80) zu dem Driftgebiet (40) verläuft; wobei das Body-Gebiet (50) ein zweites Inversionskanalgebiet (52) entlang dem zweiten Isoliergebiet (22) enthält, wobei das zweite Inversionskanalgebiet eine zweite Kanallänge aufweist, die von dem zweiten Sourcegebiet (80) zu dem Driftgebiet (40) verläuft; und wobei die zweite Kanallänge kleiner ist als die erste Kanallänge.
  42. Halbleiterbauelement (100) nach Anspruch 40 oder 41, wobei sich das erste leitende Gebiet (11) in dem ersten Graben (10) zu einer ersten Tiefe erstreckt, wobei sich das zweite leitende Gebiet (21) in dem zweiten Graben (20) bis zu einer zweiten Tiefe erstreckt und wobei die erste Tiefe größer ist als die zweite Tiefe.
  43. Halbleiterbauelement (100) nach Anspruch 42, wobei die Differenz zwischen der ersten Tiefe und der zweiten Tiefe in einem Bereich von etwa 25 nm bis etwa 250 nm liegt.
  44. Halbleiterbauelement (100) nach einem der Ansprüche 40 bis 43, wobei der erste Graben (10) weiterhin eine erste Feldplatte (16) umfasst, die elektrisch mit der Sourcemetallisierung (60) verbunden ist, und wobei der zweite Graben (20) weiterhin eine zweite Feldplatte (26) umfasst, die elektrisch mit der Sourcemetallisierung (60) verbunden ist.
  45. Halbleiterbauelement (100) nach Anspruch 44, weiterhin umfassend eine erste Oberfläche (30), bis zu der sich das erste und zweite Sourcegebiet (80) erstrecken, wobei der kleinste Abstand zwischen der ersten Oberfläche (30) und der ersten Feldplatte (16) größer ist als der kleinste Abstand zwischen der ersten Oberfläche (30) und der zweiten Feldplatte (26).
  46. Verfahren zum Ausbilden eines Halbleiterbauelements (100), umfassend: Bereitstellen eines Halbleiterkörpers (1) von einem ersten Leitfähigkeitstyp; Ausbilden einer ersten Feldeffektstruktur mit einem Sourcegebiet (80) vom ersten Leitfähigkeitstyp; einem Body-Gebiet (50) von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet (80) angrenzt; einer ersten Gateelektrode (11) und einem ersten Isoliergebiet (12), das mindestens zwischen der ersten Gateelektrode (11) und dem Body-Gebiet (50) angeordnet ist, so dass die erste Gateelektrode (11), das erste Isoliergebiet (12) und das Body-Gebiet (50) eine erste Kapazität bilden, wobei die erste Kapazität eine erste Kapazität (C1) pro Flächeneinheit aufweist; Ausbilden einer zweiten Feldeffektstruktur mit einem Sourcegebiet (80) vom ersten Leitfähigkeitstyp; einem Body-Gebiet (50) von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet (50) angrenzt; einer zweiten Gateelektrode (21) und einem zweiten Isoliergebiet (22), das mindestens zwischen der zweiten Gateelektrode (21) und dem Body-Gebiet (50) angeordnet ist, so dass die zweite Gateelektrode (21), das zweite Isoliergebiet (22) und das Body-Gebiet (50) eine zweite Kapazität bilden, wobei die zweite Kapazität eine zweite Kapazität (C2) pro Flächeneinheit aufweist; und Ausbilden einer Sourcemetallisierung (60) mindestens in elektrischem Kontakt mit den Sourcegebieten (80) der ersten und zweiten Feldeffektstruktur und der zweiten Gateelektrode (21); wobei die erste und zweite Feldeffektstruktur derart ausgebildet sind, dass die zweite Kapazität (C2) pro Flächeneinheit größer ist als die erste Kapazität (C1) pro Flächeneinheit.
  47. Verfahren zum Ausbilden eines Halbleiterbauelements, umfassend: Bereitstellen eines Halbleitersubstrats (1) von einem ersten Leitfähigkeitstyp; Ausbilden eines ersten Grabens (10) und eines zweiten Grabens (20) in dem Halbleitersubstrat (1); Ausbilden einer ersten Oxidschicht (71), die mindestens einen unteren Abschnitt der Wände des ersten Grabens (10) und einen unteren Abschnitt der Wände des zweiten Grabens (20) bedeckt; Ausbilden eines leitenden Gebiets (16, 26) mindestens in dem unteren Abschnitt des ersten Grabens (10) und mindestens in dem unteren Abschnitt des zweiten Grabens (20); Ausbilden eines schützenden Gebiets auf dem zweiten Graben (20); Durchführen eines thermischen Oxidationsprozesses zum Ausbilden eines ersten Isoliergebiets (12) auf den Seitenwänden in einem oberen Abschnitt des ersten Grabens (10), wobei der zweite Graben (20) während der thermischen Oxidation durch das schützende Gebiet geschützt ist, so dass das die Wände des zweiten Grabens (20) bildende Halbleitersubstrat nicht oxidiert wird; Ausbilden eines zweiten Isoliergebiets (22) an den Seitenwänden in einem oberen Abschnitt des zweiten Grabens (20); Ausbilden einer ersten Gateelektrode (11) in dem oberen Abschnitt des ersten Grabens (10) und einer zweiten Gateelektrode (21) in dem oberen Abschnitt des zweiten Grabens (20); Ausbilden von Sourcegebieten (80) vom ersten Leitfähigkeitstyp und eines Body-Gebiets (50) von einem zweiten Leitfähigkeitstyp, das an die Sourcegebiete (80) angrenzt; und Ausbilden einer Sourcemetallisierung (60) in elektrischem Kontakt mit den Sourcegebieten (80) und der zweiten Gateelektrode (21).
  48. Verfahren nach Anspruch 47, wobei das erste Isoliergebiet (12) und das zweite Isoliergebiet (22) derart ausgebildet sind, dass eine Kapazität (C2) pro Flächeneinheit zwischen der zweiten Gateelektrode (22) und dem Body-Gebiet (50) größer ist als eine Kapazität (C1) pro Flächeneinheit zwischen der ersten Gateelektrode (11) und dem Body-Gebiet (50).
  49. Verfahren nach Anspruch 47 oder 48, wobei der Prozess des Ausbildens eines schützenden Gebiets das Ausbilden des schützenden Gebiets mindestens an den Seitenwänden des oberen Abschnitts des zweiten Grabens (20) vor dem Durchführen des thermischen Oxidationsprozesses beinhaltet.
  50. Verfahren nach Anspruch 47 oder 48, wobei der Prozess des Ausbildens eines schützenden Gebiets das vollständige Füllen des zweiten Grabens (20) mit der ersten Oxidschicht und dem leitenden Gebiet während des thermischen Oxidationsprozesses beinhaltet.
  51. Verfahren nach einem der Ansprüche 47 bis 50, weiterhin umfassend: Maskieren des ersten Grabens (10) und danach Durchführen eines Ätzprozesses zum Exponieren des oberen Abschnitts des zweiten Grabens (20).
  52. Verfahren nach einem der Ansprüche 47 bis 51, wobei das leitende Gebiet (16, 26) Polysilizium umfasst, weiterhin umfassend: Ausbilden einer Maske (7) zum Bedecken des ersten Grabens (10); Implantieren von Arsenionen und/oder Phosphorionen in einen oberen Abschnitt (26a) des zweiten leitenden Gebiets (26); Durchführen eines thermischen Oxidationsprozesses zum Ausbilden jeweiliger Oxidschichten (71a, 71b) auf den leitenden Gebieten (16, 26); Entfernen der Maske (7) zum Abdecken des ersten Grabens (10) und Durchführen eines Ätzprozesses zum Exponieren des oberen Abschnitts des ersten Grabens (10) und des zweiten Grabens (20).
  53. Verfahren nach Anspruch 52, wobei die Ionendosis in einem Bereich von etwa 1·1015 cm–2 bis etwa 7·1015 cm–2 liegt.
  54. Verfahren nach einem der Ansprüche 47 bis 53, wobei die erste Gateelektrode (11) und die zweite Gateelektrode (21) derart ausgebildet werden, dass sich die erste Gateelektrode (11) in dem ersten Graben (10) bis zu einer ersten vertikalen Tiefe erstreckt und dass sich die zweite Gateelektrode (21) in dem zweiten Graben (20) bis zu einer zweiten vertikalen Tiefe erstreckt und wobei die erste vertikale Tiefe größer ist als die zweite vertikale Tiefe.
  55. Verfahren zum Ausbilden eines Halbleiterbauelements (100), umfassend: Bereitstellen eines Halbleitersubstrats (1) von einem ersten Leitfähigkeitstyp; Ausbilden eines ersten vertikalen Grabens (10) und eines zweiten vertikalen Grabens (20) in dem Halbleitersubstrat (1); Ausbilden einer ersten Oxidschicht (71), die mindestens eine Bodenwand und eine Seitenwand des ersten vertikalen Grabens (10) und eine Bodenwand und eine Seitenwand des zweiten vertikalen Grabens (20) bedeckt; Ausbilden eines ersten leitenden Gebiets (16), das Polysilizium umfasst, in einem unteren Abschnitt des ersten vertikalen Grabens (10), und eines zweiten leitenden Gebiets (26), das Polysilizium umfasst, in einem unteren Abschnitt des zweiten vertikalen Grabens (20); Selektives Implantieren von Ionen in einem oberen Abschnitt (26a) des zweiten leitenden Gebiets (26), um die Oxidationsrate unter Bedingungen der thermischen Oxidation des oberen Abschnitts (26a) des zweiten leitenden Gebiets (26) zu vergrößern; Durchführen eines thermischen Oxidationsprozesses zum Ausbilden einer Oxidschicht (71a) auf dem ersten leitenden Gebiet (16) und einer Oxidschicht (71b) auf dem zweiten leitenden Gebiet (26); und danach Durchführen eines Ätzprozesses zum Exponieren eines oberen Abschnitts des ersten vertikalen Grabens (10) und des zweiten vertikalen Grabens (20), so dass ein vierter isolierender Abschnitt (22b) auf dem zweiten leitenden Gebiet (26) ausgebildet wird und so dass das erste leitende Gebiet (16) in einem oberen Abschnitt exponiert wird.
  56. Verfahren nach Anspruch 55, wobei das selektive Implantieren von Ionen das Implantieren von Arsenionen und/oder das Implantieren von Phosphorionen umfasst.
  57. Verfahren nach Anspruch 55 oder 56, wobei das selektive Implantieren von Ionen das Maskieren des ersten vertikalen Grabens (10) umfasst.
  58. Verfahren nach einem der Ansprüche 55 bis 57, weiterhin umfassend: Maskieren des zweiten vertikalen Grabens (20); und danach Ausbilden eines dritten isolierenden Abschnitts (12b) auf dem ersten leitenden Gebiet (16) und eines ersten isolierenden Abschnitts (12a) auf den Seitenwänden des ersten vertikalen Grabens (10).
  59. Verfahren nach einem der Ansprüche 55 oder 58, weiterhin umfassend: Maskieren des ersten vertikalen Grabens (10) und danach Ausbilden eines zweiten isolierenden Abschnitts (22a) auf den Seitenwänden des zweiten vertikalen Grabens (20).
  60. Verfahren nach Anspruch 58 und 59, weiterhin umfassend mindestens eines der Folgenden: Ausbilden einer ersten Gateelektrode (11) auf den dritten isolierenden Abschnitten (12b) und Ausbilden einer zweiten Gateelektrode (21) auf dem vierten isolierenden Abschnitt (22b).
  61. Verfahren nach einem der Ansprüche 55 bis 60, weiterhin umfassend: Ausbilden eines Sourcegebiets (80) vom ersten Leitfähigkeitstyp und eines Body-Gebiets (50) von einem zweiten Leitfähigkeitstyp, das an das Sourcegebiet (80) angrenzt; und Ausbilden einer Sourcemetallisierung (60) in elektrischem Kontakt mit dem Sourcegebiet (80), der zweiten Gateelektrode (21), dem ersten leitenden Gebiet (16) und dem zweiten leitenden Gebiet (26).
  62. Verfahren nach Anspruch 62, wobei das erste Isoliergebiet (12) und das zweite Isoliergebiet (22) derart ausgebildet werden, dass eine Kapazität (C2) pro Flächeneinheit zwischen der zweiten Gateelektrode (22) und dem Body-Gebiet (50) größer ist als eine Kapazität (C1) pro Flächeneinheit zwischen der ersten Gateelektrode (11) und dem Body-Gebiet (50).
  63. Verfahren nach einem der Ansprüche 60 bis 62, wobei die Ionendosis während des selektiven Implantierens derart gewählt wird, dass sich die später ausgebildete erste Gateelektrode (11) in dem ersten vertikalen Graben (10) bis zu einer ersten maximalen vertikalen Tiefe erstreckt und so dass sich die zweite Gateelektrode (21) in dem zweiten vertikalen Graben (20) bis zu einer zweiten maximalen vertikalen Tiefe erstreckt und wobei die erste maximale vertikale Tiefe größer ist als die zweite maximale vertikale Tiefe.
  64. Verfahren nach einem der Ansprüche 55 bis 63, wobei die Ionendosis während des selektiven Implantierens derart gewählt wird, dass die vertikale Dicke der durch thermische Oxidation auf dem ersten leitenden Gebiet (16) ausgebildeten Oxidschicht (71a) größer ist als die vertikale Dicke der durch thermische Oxidation auf dem zweiten leitenden Gebiet (26) ausgebildeten Oxidschicht (71b).
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