JP2016096307A - 半導体装置 - Google Patents

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康弘 平林
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Abstract

【課題】エミッタ領域から流入する電子の総量を抑制するのみならず、局所的領域に電子が集中することを防止し、半導体装置の破壊耐量を改善する技術を提供する。
【解決手段】
エミッタ領域６１が、第１トレンチ間領域３１内の少なくとも１つのセル領域４０には形成されており、中間トレンチ間領域３３には形成されておらず、第２トレンチ間領域３２内の少なくとも１つのセル領域４０には形成されている。エミッタ領域６１が、第１トレンチ１０に接しない一方においてセル領域４０を区画する２本の第２トレンチ２０に接する位置に形成されている。
【選択図】図１

Description

本明細書に開示する技術は、半導体装置に関する。
特許文献１に、半導体基板に作り込まれた半導体装置が開示されている。この半導体装置は縦型のＩＧＢＴであり、半導体基板を断面視したときに半導体基板の一部に形成されているｐ型のボディ領域と、半導体基板を断面視したときにボディ領域の下側に形成されているｎ型のドリフト領域と、ボディ領域によってドリフト領域から分離されているとともに半導体基板の上面に露出しているｎ型のエミッタ領域を備えている。さらに、半導体基板を断面視したときに半導体基板の上面からボディ領域を貫通してドリフト領域に達しているトレンチが形成されており、トレンチの内面にゲート絶縁膜が形成されており、トレンチの内部にゲート電極が配置されている。
特許文献１の図１に、半導体基板を上面したときに、図１の縦方向に延びるトレンチと横方向に延びるトレンチを組み合わせて用いる実施例が示されている。上記のトレンチ形状によると、縦方向に延びるトレンチと横方向に延びるトレンチが交差する屈曲部の内側でホール密度が上昇し、ＩＧＢＴのオン抵抗が低下する。
特開２０１３−１５００００号公報
特許文献１のＩＧＢＴは、オン抵抗を低下させることを主目的にしており、エミッタ領域からドリフト領域に許容量以上の電子が流入して半導体装置が破壊される現象への対策が不完全である。本明細書では、エミッタ領域から流入する電子数を抑制して半導体装置の破壊耐量を改善する技術を開示する。
半導体基板を上面したしたときのエミッタ形成領域が狭ければ、エミッタ領域から流入する電子数を抑制することができる。特許文献１の図１２に、縦方向に延びる２本の隣接するトレンチの間に存在する領域を、例えば左側から順々に、第１トレンチ間領域、第２トレンチ間領域、第３トレンチ間領域としたときに、横方向に並ぶ複数のトレンチ間領域を交互にセル領域とする実施例が示されている。すなわち第１トレンチ間領域と第３トレンチ間領域等にはセル構造を形成し、第２トレンチ間領域と第４トレンチ間領域等にはセル構造を形成しない実施例が開示されている。上記によれば、半導体基板を上面したしたときのエミッタ形成領域が狭くなり、エミッタ領域から流入する電子数を抑制することができる。
しかしながら、狭く制約したエミッタ領域を形成する位置によって、局所的領域に電子が集中し、半導体装置の破壊耐量が低下してしまうことがある。本明細書では、エミッタ領域から流入する電子の総量を抑制するのみならず、局所的領域に電子が集中することを防止し、半導体装置の破壊耐量を改善する技術を開示する。
本明細書に開示する半導体装置では、半導体基板に半導体素子が形成されている。半導体装置は、半導体基板を断面視したときに半導体基板の一部に形成されているｐ型のボディ領域と、半導体基板を断面視したときにボディ領域の下に形成されているｎ型のドリフト領域とを備えている。また、半導体装置は、ボディ領域によってドリフト領域から分離されているとともに半導体基板の上面に露出しているｎ型のエミッタ領域を備えている。また、半導体装置は、半導体基板を断面視したときに半導体基板の上面からボディ領域を貫通してドリフト領域に達しているトレンチと、トレンチの内面に形成されているゲート絶縁膜と、トレンチの内部に配置されているゲート電極とを備えている。トレンチは、半導体基板を上面視したときに、第１方向に延びているとともに第１方向と交差する第２方向に間隔を開けて並んでいる複数本の第１トレンチと、第２方向に延びているとともに第１方向に間隔を開けて並んでいる複数本の第２トレンチで構成されている。隣接する２本の第１トレンチの間の領域をトレンチ間領域とし、複数個のトレンチ間領域のうちの一つを第１トレンチ間領域とし、第１トレンチ間領域から第２方向に少なくとも１つのトレンチ間領域を挟んで離れたトレンチ間領域を第２トレンチ間領域とし、第１トレンチ間領域と第２トレンチ間領域の間に挟まれているトレンチ間領域を中間トレンチ間領域とし、隣接する２本の第１トレンチと隣接する２本の第２トレンチによって区画される範囲をセル領域としたときに、エミッタ領域が、第１トレンチ間領域内の少なくとも１つのセル領域には形成されており、中間トレンチ間領域には形成されておらず、第２トレンチ間領域内の少なくとも１つのセル領域には形成されている。エミッタ領域が、第１トレンチに接しない一方においてセル領域を区画する２本の第２トレンチに接する位置に形成されている。
このような構成によれば、トレンチ間領域が並ぶ第２方向において、ｎ型のエミッタ領域を減らすことができる。すなわち、複数のトレンチ間領域の全てにエミッタ領域が形成されていると、エミッタ領域が多くなるが、上記の構成によれば、第１トレンチ間領域と第２トレンチ間領域の間の中間トレンチ間領域においてエミッタ領域が形成されていないのでエミッタ領域を少なくすることができる。これにより、半導体基板におけるエミッタ領域が減るのでエミッタ領域からドリフト領域に流入する電子の量を抑制できる。また、上記の構成では、エミッタ領域が、第１トレンチに接しないように形成されている。したがって、第１トレンチと第２トレンチの両方にエミッタ領域が接している場合に比べて、エミッタ領域からドリフト領域に流入する電子の量をさらに抑制することができる。また、上記の構成によれば、セル領域においてエミッタ領域が２本の第２トレンチに接しているので、バランス良くエミッタ領域が形成されている。これにより、セル領域においてエミッタ領域から半導体基板にバランス良く電子が流入する。その結果、電子の流入量が偏らず、電流の集中を抑制できる。このように、ドリフト領域に流入する電子の量を抑制できるとともに電流の集中を抑制できるので、半導体装置の破壊耐量を向上させることができる。
また、上記の構成によれば、エミッタ領域が第２トレンチに接しているので、ホール蓄積効果により、半導体装置のオン抵抗を低くすることができる。すなわち、上記の構成では、第１トレンチ間領域と第２トレンチ間領域の間の中間トレンチ間領域にエミッタ領域が形成されていない。このため、第１トレンチ間領域と第２トレンチ間領域におけるエミッタ領域が仮に第１トレンチに接していると、中間トレンチ間領域のドリフト領域に存在するホールが第１トレンチから遠ざかってしまう。その結果、中間トレンチ間領域におけるホール蓄積効果が低下してしまう。これに対して、上記の構成では、第１トレンチ間領域と第２トレンチ間領域におけるエミッタ領域が第２トレンチに接している一方、第１トレンチに接していない。このため、中間トレンチ間領域内のホールが第１トレンチから遠ざからないので、高いホール蓄積効果を得ることができる。
半導体装置の斜視図である。 図１の要部IIの拡大図である。 図１の要部IIIの拡大図である。 半導体装置の上面図である。 図４の要部Vの拡大図である。 第２実施例の半導体装置の上面図である。 第３実施例の半導体装置の上面図である。 第４実施例の半導体装置の上面図である。 第５実施例の半導体装置の上面図である。
（第１実施例）
以下、実施例について添付図面を参照して説明する。第１実施例に係る半導体装置１は、図１〜図３に示すように、半導体基板２、表面電極６および裏面電極７を備えている（なお、図１では、図面を見易くするために表面電極６および裏面電極７を示していない。）。
半導体基板２は、炭化ケイ素（ＳｉＣ）により形成されている。他の例では、半導体基板２は、シリコン（Ｓｉ）や窒化ガリウム（ＧａＮ）等により形成されていてもよい。半導体基板２の内部には、半導体素子が形成されている。本実施例では、半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）を例示する。
表面電極６および裏面電極７は、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等の導電性を有する金属から形成されている。表面電極６は、半導体基板２の表面に形成されている。裏面電極７は、半導体基板２の裏面に形成されている。表面電極６および裏面電極７は、それぞれ図示しない電源に接続されている。
半導体基板２には、トレンチ（複数の第１トレンチ１０および複数の第２トレンチ２０）が形成されている。また、半導体基板２には、上面側から順に、エミッタ領域６１、ボディ領域６２（ボディコンタクト領域１２１、低濃度ボディ領域１２２）、ドリフト領域６３およびコレクタ領域６４が形成されている。
トレンチは、複数の第１トレンチ１０と複数の第２トレンチ２０で構成されている。半導体基板２を断面視したときに、トレンチ（複数の第１トレンチ１０および複数の第２トレンチ２０）は、半導体基板２の上面からボディ領域６２を貫通してドリフト領域６３に達する位置まで深さ方向に延びている。
第１トレンチ１０の内面には、第１ゲート絶縁膜１１が形成されている。第１ゲート絶縁膜１１としては、例えばシリコン酸化膜（ＳｉＯ２）を用いることができる。第１トレンチ１０の内部には、第１ゲート電極１２が配置されている。第１ゲート電極１２は、第１ゲート絶縁膜１１より内側に充填されている。第１ゲート電極１２は、例えばアルミニウムやポリシリコンから形成されている。第１ゲート電極１２の上には層間絶縁膜８が配置されている。層間絶縁膜８は、表面電極６と第１ゲート電極１２を絶縁している。
第２トレンチ２０の内面には、第２ゲート絶縁膜２１が形成されている。第２ゲート絶縁膜２１としては、例えばシリコン酸化膜（ＳｉＯ２）を用いることができる。第２ゲート絶縁膜２１は、第１ゲート絶縁膜１１と繋がっている。第２トレンチ２０の内部には、第２ゲート電極２２が配置されている。第２ゲート電極２２は、第２ゲート絶縁膜２１より内側に充填されている。第２ゲート電極２２は、例えばアルミニウムやポリシリコンから形成されている。第２ゲート電極２２の上には層間絶縁膜８が配置されている。層間絶縁膜８は、表面電極６と第２ゲート電極２２を絶縁している。
第１ゲート電極１２と第２ゲート電極２２は、繋がっており、１つのゲート電極として機能する。第１ゲート電極１２と第２ゲート電極２２は、それぞれ、第１ゲート絶縁膜１１と第２ゲート絶縁膜２１によって半導体基板２から絶縁されている。第１ゲート電極１２と第２ゲート電極２２は、図示しないゲート電位制御回路に接続されている。
エミッタ領域６１は、ｎ型の領域である。エミッタ領域６１は、ｎ型不純物濃度が高い。エミッタ領域６１は、半導体基板２の上面に露出する範囲に島状に形成されている。エミッタ領域６１は、ボディ領域６２によってドリフト領域６３から分離されている。エミッタ領域６１は、第２ゲート絶縁膜２１に接している。エミッタ領域６１は、表面電極６に接している。エミッタ領域６１は、表面電極６に対してオーミック接続され、表面電極６に導通している。
ボディ領域６２は、ｐ型の領域である。ボディ領域６２は、エミッタ領域６１の周囲に形成されている。ボディ領域６２は、エミッタ領域６１の横および下に形成されている。また、エミッタ領域６１が形成されていないトレンチ間領域３０内では、ボディ領域６２は、半導体基板２の上面に露出する範囲全域に形成されている。ボディ領域６２は、ボディコンタクト領域１２１および低濃度ボディ領域１２２を備えている。
ボディコンタクト領域１２１は、ｐ型不純物濃度が高い。ボディコンタクト領域１２１は、半導体基板２の上面に露出する範囲に形成されている。ボディコンタクト領域１２１は、表面電極６に接している。ボディコンタクト領域１２１は、表面電極６に対してオーミック接続され、表面電極６に導通している。
低濃度ボディ領域１２２のｐ型不純物濃度は、ボディコンタクト領域１２１のｐ型不純物濃度より低い。低濃度ボディ領域１２２は、エミッタ領域６１およびボディコンタクト領域１２１の下に形成されている。低濃度ボディ領域１２２は、第１ゲート絶縁膜１１および第２ゲート絶縁膜２１に接している。
ドリフト領域６３は、ｎ型の領域である。ドリフト領域６３は、ｎ型不純物濃度が低い。ドリフト領域６３は、ボディ領域６２の下に形成されている。ドリフト領域６３は、第１ゲート絶縁膜１１および第２ゲート絶縁膜２１に接している。
コレクタ領域６４は、ｐ型の領域である。コレクタ領域６４は、不純物濃度が高い。コレクタ領域６４は、ドリフト領域６３の下に形成されている。コレクタ領域６４は、半導体基板２の下面に露出する範囲に形成されている。コレクタ領域６４は、裏面電極７に接している。コレクタ領域６４は、裏面電極７に対してオーミック接続され、裏面電極７に導通している。
図４に示すように、半導体基板２を上面視したときに、第１トレンチ１０は、ｘ方向（第１方向の一例）に直線状に延びている。複数の第１トレンチ１０は、ｙ方向（第２方向の一例）に間隔をあけて並んで形成されている。ｘ方向（第１方向の一例）とｙ方向（第２方向の一例）は直交している。
第２方向に隣接する第１トレンチ１０と第１トレンチ１０の間の領域をトレンチ間領域３０とする。半導体基板２には、複数個のトレンチ間領域３０が形成されている。複数のトレンチ間領域３０は、第２方向に並んで形成されている。
複数のトレンチ間領域３０のうちの１つを第１トレンチ間領域３１とし、他の１つを第２トレンチ間領域３２とする。また、第１トレンチ間領域３１と第２トレンチ間領域３２の間に挟まれているトレンチ間領域３０を中間トレンチ間領域３３とする。本実施例では、第１トレンチ間領域３１と第２トレンチ間領域３２の間に、１つの中間トレンチ間領域３３が配置されている。第２トレンチ間領域３２は、第１トレンチ間領域３１から第２方向に１つの中間トレンチ間領域３３を挟んで離れている。
第２トレンチ２０は、半導体基板２を上面視したときに、ｙ方向に直線状に延びている。複数の第２トレンチ２０が、トレンチ間領域３０に形成されている。複数の第２トレンチ２０は、第１トレンチ間領域３１、第２トレンチ間領域３２、および、中間トレンチ間領域３３にそれぞれ形成されている。各トレンチ間領域３０において、複数の第２トレンチ２０が、ｘ方向に間隔をあけて並んで形成されている。各第２トレンチ２０は、第２方向に隣り合う２本の第１トレンチ１０にそれぞれ接続されている。各第２トレンチ２０の第２方向の両端部が、それぞれ、第１トレンチ１０に接続されている。
各トレンチ間領域３０に、第１トレンチ１０と第２トレンチ２０によって区画されたセル領域４０が形成されている。セル領域４０は、第１トレンチ間領域３１、第２トレンチ間領域３２、及び、中間トレンチ間領域３３にそれぞれ形成されている。セル領域４０は、第２方向に隣接する２本の第１トレンチ１０と第１方向に隣接する２本の第２トレンチ２０に囲まれている。複数のセル領域４０が半導体基板２に形成されている。
第１トレンチ間領域３１及び第２トレンチ間領域３２内の各セル領域４０に、一対のエミッタ領域６１が形成されている。一方、中間トレンチ領域３３内の各セル領域４０には、エミッタ領域６１が形成されていない。
図５に示すように、各セル領域４０に形成された一対のエミッタ領域６１は、第１方向に対向して形成されている。一対のエミッタ領域６１は、第１方向に並んでいる。エミッタ領域６１は、第２トレンチ２０に接する位置に形成されている。一対のエミッタ領域６１のうち一方のエミッタ領域６１ａは、セル領域４０を区画する２本の第２トレンチ２０の一方の第２トレンチ２０に接している。一対のエミッタ領域６１のうち他方のエミッタ領域６１ｂは、セル領域４０を区画する２本の第２トレンチ２０の他方の第２トレンチ２０に接している。また、第２トレンチ２０の第１方向の両側にそれぞれエミッタ領域６１が接している。一方、エミッタ領域６１は、セル領域４０を区画する２本の第１トレンチ１０に接していない。
上記の構成を備える半導体装置１を使用するときは、第１ゲート電極１２および第２ゲート電極２２に印加する電位をオン電位にする。そうすると、低濃度ボディ領域１２２の第１ゲート絶縁膜１１および第２ゲート絶縁膜２１に接する範囲にチャネルが形成される。また、表面電極６と裏面電極７の間に、裏面側がプラスとなる電圧を印加する。そうすると、ＩＧＢＴがターンオンする。ＩＧＢＴがオンになると、電子が、表面電極６から、エミッタ領域６１、低濃度ボディ領域１２２に形成されたチャネル、ドリフト領域６３、及び、コレクタ領域６４を介して、裏面電極７に流れる。また、ホールが、裏面電極７から、コレクタ領域６４、ドリフト領域６３、低濃度ボディ領域１２２、及び、ボディコンタクト領域１２１を介して、表面電極６に流れる。
第１実施例の半導体装置１では、第１トレンチ間領域３１と第２トレンチ間領域３２内のセル領域４０に、それぞれ、一対のエミッタ領域６１が形成されている。一対のエミッタ領域６１の一方は、セル領域４０を区画する２つの第２トレンチ２０の一方に接し、一対のエミッタ領域６１の他方は、セル領域４０を区画する２つの第２トレンチ２０の他方に接している。また、第１トレンチ間領域３１と第２トレンチ間領域３２の間の中間トレンチ間領域３３には、エミッタ領域が形成されていない。このような構成によれば、従来に比べて、エミッタ領域６１からドリフト領域６３に流れる電子を減らすことができる。すなわち、複数のトレンチ間領域３０の全てにエミッタ領域６１が形成されていると、エミッタ領域６１が多いため、エミッタ領域６１からドリフト領域６３に流れる電子が多くなる。これに対し、上記の構成によれば、第１トレンチ間領域３１と第２トレンチ間領域３２の間の中間トレンチ間領域３３にエミッタ領域６１が形成されていない。これにより、エミッタ領域６１から半導体基板２に流入する電子の量を抑制することができる。また、上記の構成によれば、一対のエミッタ領域６１がセル領域４０を区画する２つの第２トレンチ２０に接している一方、２つの第１トレンチ１０に接していない。このような構成によれば、従来に比べてエミッタ領域６１からドリフト領域６３に流れる電子をさらに減らすことができる。すなわち、エミッタ領域６１が２つの第１トレンチ１０と２つの第２トレンチ２０の全てに接するように形成されていると、セル領域４０におけるエミッタ領域６１の密度が高いため、エミッタ領域６１から半導体基板２に流れる電子が多くなる。これに対し、上記の構成によれば、２つの第１トレンチ１０に接する位置にエミッタ領域６１が形成されていないので、エミッタ領域６１から半導体基板２に流入する電子の量を抑制することができる。また、上記の構成によれば、一対のエミッタ領域６１が２つの第２トレンチ２０に接するようにバランス良く形成されている。このため、セル領域４０においてエミッタ領域６１から半導体基板２にバランス良く電子が流入する。その結果、電子の流入量が偏らず、電流の集中を抑制できる。以上より、上記の構成によれば、エミッタ領域から流入する電子の総量を抑制するのみならず、局所的領域に電子が集中することを防止し、半導体装置の破壊耐量を改善することができる。
また、上記の構成によれば、エミッタ領域６１が第１トレンチ１０に接していないので中間トレンチ間領域３３のドリフト領域６３にホールが蓄積しやすくなる。すなわち、仮に、エミッタ領域６１が第１トレンチ１０に接していると、第１トレンチ１０の周囲のホールが第１トレンチ１０から離れる方向に流れやすくなり、中間トレンチ間領域３３におけるホール蓄積効果が低くなる。これに対して本実施例によれば、エミッタ領域６１が第１トレンチ１０に接していないので、ホールが第１トレンチ１０から離れにくく、中間トレンチ間領域３３におけるホール蓄積効果が向上する。その結果、半導体装置１のオン抵抗を低くすることができる。
以上、一実施例について説明したが、具体的な態様は上記実施例に限定されるものではない。以下の説明において、上述の説明における構成と同様の構成については同一の符号を付して説明を省略する。
（第２実施例）
上記の実施例では、第１トレンチ間領域３１と第２トレンチ間領域３２の間に１つの中間トレンチ間領域３３が配置されていたが、この構成に限定されるものではない。第２実施例では、図６に示すように、第１トレンチ間領域３１と第２トレンチ間領域３２の間に複数の中間トレンチ間領域３３が配置されていてもよい。第１トレンチ間領域３１と第２トレンチ間領域３２の間に、少なくとも１つの中間トレンチ間領域３３が配置されていればよい。このような構成によっても、局所的な電流の集中を抑制しつつ電子の注入量を抑制できる。
（第３実施例）
上記実施例では、第１トレンチ間領域３１と第２トレンチ間領域３２の間の中間トレンチ間領域３３に第２トレンチ２０が形成されていたが、この構成に限定されるものではない。第３実施例では、図７に示すように、第１トレンチ間領域３１と第２トレンチ間領域３２の間の中間トレンチ間領域３３に第２トレンチ２０が形成されていなくてもよい。このような構成によっても、局所的な電流の集中を抑制しつつ電子の注入量を抑制できる。
（第４実施例）
上記実施例では、第１トレンチ間領域３１と第２トレンチ間領域３２の間の中間トレンチ間領域３３に形成された第２トレンチ２０の両端部が、第２方向に隣り合う第１トレンチ１０にそれぞれ接していたが、この構成に限定されるものではない。第４実施例では、図８に示すように、第１トレンチ間領域３１と第２トレンチ間領域３２の間の中間トレンチ間領域３３に形成された第２トレンチ２０の両端部が、第２方向に隣り合う第１トレンチ１０にそれぞれ接していなくてもよい。第１トレンチ間領域３１と第２トレンチ間領域３２の間の中間トレンチ間領域３３において、各第２トレンチ２０は、第１トレンチ１０から離間している。このような構成によっても、局所的な電流の集中を抑制しつつ電子の注入量を抑制できる。
（第５実施例）
上記実施例では、第１トレンチ１０と第２トレンチ２０によって囲まれたセル領域４０に一対のエミッタ領域６１が形成されていたが、この構成に限定されるものではない。第５実施例では、図９に示すように、セル領域４０に１つのエミッタ領域６１が形成されている。１つのエミッタ領域６１は、第１方向に延びている。１つのエミッタ領域６１の一端部は、第１方向に隣り合う第２トレンチの一方の第２トレンチ２０に接し、エミッタ領域６１の他端部は、第１方向に隣り合う第２トレンチの他方の第２トレンチ２０に接している。このような構成によっても、局所的な電流の集中を抑制しつつ電子の注入量を抑制できる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
以下に本明細書が開示する技術要素の一例について説明する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
半導体装置において、セル領域に、一対のエミッタ領域が形成されていることが好ましい。一対のエミッタ領域の一方は、セル領域を区画する２本の第２トレンチの一方に接していることが好ましい。一対のエミッタ領域の他方は、セル領域を区画する２本の第２トレンチの他方に接していることが好ましい。
中間トレンチ間領域の少なくとも１つに、第２トレンチが形成されていてもよい。
第１トレンチ間領域および第２トレンチ間領域における第２トレンチの第１方向の両側にエミッタ領域が接していてもよい。
１ ：半導体装置
２ ：半導体基板
６ ：表面電極
７ ：裏面電極
８ ：層間絶縁膜
１０ ：第１トレンチ
１１ ：第１ゲート絶縁膜
１２ ：第１ゲート電極
２０ ：第２トレンチ
２１ ：第２ゲート絶縁膜
２２ ：第２ゲート電極
３０ ：トレンチ間領域
３１ ：第１トレンチ間領域
３２ ：第２トレンチ間領域
３３ ：中間トレンチ間領域
４０ ：セル領域
６１ ：エミッタ領域
６１ａ ：エミッタ領域
６１ｂ ：エミッタ領域
６２ ：ボディ領域
６３ ：ドリフト領域
６４ ：コレクタ領域
１２１ ：ボディコンタクト領域
１２２ ：低濃度ボディ領域

Claims (4)

  1. 半導体基板に半導体素子が形成されている半導体装置であって、
    前記半導体基板を断面視したときに前記半導体基板の一部に形成されているｐ型のボディ領域と、
    前記半導体基板を断面視したときに前記ボディ領域の下に形成されているｎ型のドリフト領域と、
    前記ボディ領域によって前記ドリフト領域から分離されているとともに前記半導体基板の上面に露出しているｎ型のエミッタ領域と、
    前記半導体基板を断面視したときに前記半導体基板の上面から前記ボディ領域を貫通して前記ドリフト領域に達しているトレンチと、
    前記トレンチの内面に形成されているゲート絶縁膜と、
    前記トレンチの内部に配置されているゲート電極と、を備えており、
    前記トレンチが、前記半導体基板を上面視したときに、第１方向に延びているとともに前記第１方向と交差する第２方向に間隔を開けて並んでいる複数本の第１トレンチと、前記第２方向に延びているとともに前記第１方向に間隔を開けて並んでいる複数本の第２トレンチで構成されており、
    隣接する２本の前記第１トレンチの間の領域をトレンチ間領域とし、複数個のトレンチ間領域のうちの一つを第１トレンチ間領域とし、前記第１トレンチ間領域から前記第２方向に少なくとも１つの前記トレンチ間領域を挟んで離れたトレンチ間領域を第２トレンチ間領域とし、前記第１トレンチ間領域と前記第２トレンチ間領域の間に挟まれているトレンチ間領域を中間トレンチ間領域とし、隣接する２本の前記第１トレンチと隣接する２本の前記第２トレンチによって区画される範囲をセル領域としたときに、
    前記エミッタ領域が、前記第１トレンチ間領域内の少なくとも１つのセル領域には形成されており、前記中間トレンチ間領域には形成されておらず、前記第２トレンチ間領域内の少なくとも１つのセル領域には形成されており、
    前記エミッタ領域が、前記第１トレンチに接しない一方において前記セル領域を区画する２本の前記第２トレンチに接する位置に形成されている、半導体装置。
  2. 前記セル領域に、一対の前記エミッタ領域が形成されており、
    一対の前記エミッタ領域の一方は、前記セル領域を区画する２本の前記第２トレンチの一方に接し、一対の前記エミッタ領域の他方は、前記セル領域を区画する２本の前記第２トレンチの他方に接している、請求項１に記載の半導体装置。
  3. 前記中間トレンチ間領域の少なくとも１つに、前記第２トレンチが形成されている、請求項１または２に記載の半導体装置。
  4. 前記第１トレンチ間領域と前記第２トレンチ間領域における前記第２トレンチの前記第１方向の両側に前記エミッタ領域が接している、請求項１から３のいずれかの一項に記載の半導体装置。
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