WO2022138743A1 - 炭化珪素半導体装置 - Google Patents

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WO2022138743A1
WO2022138743A1 PCT/JP2021/047649 JP2021047649W WO2022138743A1 WO 2022138743 A1 WO2022138743 A1 WO 2022138743A1 JP 2021047649 W JP2021047649 W JP 2021047649W WO 2022138743 A1 WO2022138743 A1 WO 2022138743A1
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region
layer
trenches
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剛 山本
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株式会社デンソー
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a SiC semiconductor device made of silicon carbide having a trench gate structure (hereinafter, also referred to as SiC).
  • a SiC semiconductor device composed of SiC having a trench gate structure has been proposed (see, for example, Patent Document 1). Specifically, in this SiC semiconductor device, an n - type drift layer and a p-type base region are sequentially laminated on an n + -type substrate, and an n + -type source region and p + are placed on the base region. It is configured using a semiconductor substrate on which the contact region of the mold is arranged. A plurality of trenches are formed in the semiconductor substrate so as to penetrate the source region and the base region, and a gate insulating film and a gate electrode are sequentially formed in each trench. As a result, a trench gate structure is formed.
  • the trench is formed as follows, where one direction in the plane direction of the substrate is the first direction and the direction intersecting the first direction in the plane direction is the second direction. Specifically, in the trench, a plurality of first trenches are formed along the first direction, and a second trench is formed so as to connect the plurality of first trenches along the second direction.
  • the source region is formed so as to be in contact with the side surface of the first trench along the longitudinal direction of each first trench, and the contact region is arranged between the source regions.
  • a p-shaped bottom region is formed in a portion of the semiconductor substrate in contact with the gate insulating film formed on the bottom surface of the first trench and the second trench.
  • a p-shaped connection region connecting the bottom region and the base region is formed in a portion of the semiconductor substrate in contact with the gate insulating film formed on the side surface of the first trench.
  • the connection region is formed in a portion of the side surface of the first trench that faces the portion opened by the second trench.
  • the upper electrode is formed so as to be electrically connected to the contact region and the source region
  • the lower electrode is formed so as to be connected to the substrate.
  • a bottom region is formed on the bottom surfaces of the first trench and the second trench, and the bottom region is connected to the contact region via the connection region. Therefore, the depletion layer spreads from the bottom region to the drift layer, and it becomes difficult for a high electric field to enter the gate insulating film. Therefore, it is possible to prevent the gate insulating film from being destroyed.
  • an npn parasitic transistor (hereinafter, also simply referred to as a parasitic transistor) is configured in an n-type source region, a p-type base region and a contact region, and an n-type drift layer. Then, in the above-mentioned SiC semiconductor device, when the avalanche breakdown occurs, the hole generated by the avalanche breakdown is pulled out to the contact region via the bottom region and the connection region.
  • the dv / dt withstand and the avalanche withstand may be lowered by the operation of the parasitic transistor.
  • the SiC semiconductor device operates at high speed, the decrease in dv / dt withstand capability and the decrease in avalanche withstand capability become remarkable.
  • the SiC semiconductor device is formed on a first conductive type or second conductive type substrate made of SiC and on the surface of the substrate, and has a lower impurity concentration than the substrate.
  • a trench gate structure having a region, a gate insulating film formed on the wall surface of the trench penetrating the impurity region and the base region and reaching the drift layer, and a gate electrode formed on the gate insulating film, and the impurity region and the base.
  • the trench is formed with a plurality of first trenches extending along the first direction as one direction in the plane direction of the substrate, and extends along the second direction intersecting with one direction in the plane direction of the substrate.
  • a plurality of second trenches connecting the adjacent first trenches are formed, and the second conductive type is formed in contact with the bottom surface of the first trench and the bottom surface of the second trench in the gate insulating film.
  • the impurity region faces the end face of one of the first trenches and the end face of the other first trench between adjacent first trenches. It is formed in a portion different from that of the portion, and between adjacent first trenches, between the end face of one first trench and the portion of the other first trench facing the end face.
  • a second conductive type region is arranged.
  • no impurity region is formed between the adjacent first trenches between the end face in one first trench and the portion facing the end face in the other first trench. Therefore, between the adjacent first trenches, a parasitic transistor is not formed between the end face in one first trench and the portion facing the end face in the other first trench.
  • the connection region is formed so as to be in contact with the end face. Therefore, when an avalanche occurs, for example, when the first conductive type is n-type and the second conductive type is p-type, it becomes difficult for the hole to pass through the parasitic transistor, and the dV / dt withstand capacity and the avalanche withstand capacity are reduced. Can be improved.
  • FIG. 7D It is a perspective view which shows the manufacturing process of the SiC semiconductor device following FIG. 7D. It is a perspective view which shows the manufacturing process of the SiC semiconductor device following FIG. 7E. It is a perspective view which shows the manufacturing process of the SiC semiconductor device following FIG. 7F. It is a perspective view which shows the manufacturing process of the SiC semiconductor device following FIG. 7G. It is a perspective view which shows the manufacturing process of the SiC semiconductor device following FIG. 7H. It is sectional drawing corresponding to the process of FIG. 7H. It is sectional drawing corresponding to the process of FIG. 7H. It is a top view of the SiC semiconductor device in 2nd Embodiment.
  • the SiC semiconductor device of the present embodiment is configured by forming a MOSFET (abbreviation of Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET abbreviation of Metal Oxide Semiconductor Field Effect Transistor
  • the SiC semiconductor device has a cell region and an outer peripheral region formed so as to surround the cell region.
  • the MOSFET is formed in the cell region of the SiC semiconductor device.
  • FIG. 1 is a plan view of the SiC semiconductor device, which is a plan view showing the positional relationship between the source region 18, the contact region 19, the connection region 24, the first trench 210, and the second trench 220, which will be described later.
  • the upper electrode 26 and the like are omitted.
  • one direction in the plane direction of the substrate 11, which will be described later, is defined as the X-axis direction
  • the direction intersecting one direction in the plane direction of the substrate is defined as the Y-axis direction
  • the directions orthogonal to the X-axis direction and the Y-axis direction are defined. This will be described as the Z-axis direction.
  • the X-axis direction and the Y-axis direction are orthogonal to each other.
  • the Y-axis direction corresponds to the first direction
  • the X-axis direction corresponds to the second direction.
  • the SiC semiconductor device is configured by using the semiconductor substrate 10.
  • the SiC semiconductor device includes an n + type substrate 11 made of SiC.
  • the substrate 11 has, for example, an off angle of 0 to 8 ° with respect to the (0001) Si surface, and the concentration of n-type impurities such as nitrogen and phosphorus is 1.0 ⁇ 10 19 / cm 3 .
  • the one having a thickness of about 300 ⁇ m is used.
  • the substrate 11 constitutes a drain region in the present embodiment.
  • n made of SiC having a concentration of n-type impurities such as nitrogen and phosphorus of 5.0 to 10.0 ⁇ 10 15 / cm 3 and a thickness of about 10 to 15 ⁇ m.
  • a low-concentration layer 12 of ⁇ type is formed.
  • the impurity concentration may be constant in the depth direction, but the concentration distribution is inclined, and the substrate 11 side of the low-concentration layer 12 is closer to the side away from the substrate 11. It is preferable that the concentration is also high.
  • the impurity concentration in the portion about 3 to 5 ⁇ m from the surface of the substrate 11 is about 2.0 ⁇ 10 15 / cm 3 higher than the other portions.
  • the first current dispersion layer 13 is composed of, for example, an n-type impurity layer into which nitrogen, phosphorus or the like is introduced, has an impurity concentration of 12 or more, and has a depth of 0.3 to 1.5 ⁇ m. There is.
  • a plurality of p-type deep layers 14 are formed on the first current dispersion layer 13.
  • the concentration of p-type impurities such as boron is 2.0 ⁇ 10 17 to 2.0 ⁇ 10 18 / cm 3 .
  • the plurality of deep layers 14 are respectively extended along the x-axis direction so as to form a stripe, and are arranged at equal intervals along the y-axis direction. Therefore, the first current dispersion layer 13 is configured to have a plurality of linear portions having the X-axis direction as the longitudinal direction, and the deep layer 14 is in a state of being arranged between the linear portions.
  • a second current dispersion layer 15 composed of an n-type impurity layer into which nitrogen, phosphorus or the like is introduced and having a thickness of 0.5 to 2 ⁇ m is formed.
  • the n-type impurity concentration of the second current dispersion layer 15 is, for example, 1.0 ⁇ 10 16 to 5.0 ⁇ 10 17 / cm 3 , which is equal to or higher than the n-type impurity concentration of the first current dispersion layer 13. ing.
  • the second current dispersion layer 15 is connected to the first current dispersion layer 13. Therefore, in the present embodiment, the low concentration layer 12, the first current dispersion layer 13, and the second current dispersion layer 15 are connected, and the drift layer 16 is formed by these.
  • a p - type base region 17 is formed on the second current dispersion layer 15.
  • An n + type source region 18 and a p + type contact region 19 are formed on the surface layer portion of the base region 17. The arrangement relationship between the source area 18 and the contact area 19 will be described later. Further, in the present embodiment, the source region 18 corresponds to the impurity region.
  • the base region 17 is formed on the second current dispersion layer 15 constituting the drift layer 16 in this way, so that the base region 17 is located at a position away from the interface between the drift layer 16 and the base region 17.
  • the deep layer 14 is formed.
  • the base region 17 has, for example, a concentration of p-type impurities such as boron of 5.0 ⁇ 10 16 to 2.0 ⁇ 10 19 / cm 3 and a thickness of about 2.0 ⁇ m.
  • the source region 18 has an n-type impurity concentration such as nitrogen and phosphorus in the surface layer portion, that is, a surface concentration of, for example, 1.0 ⁇ 10 21 / cm 3 , and is composed of a thickness of about 0.3 ⁇ m.
  • the contact region 19 has a p-type impurity concentration such as boron in the surface layer portion, that is, a surface concentration of, for example, 1.0 ⁇ 10 21 / cm 3 , and a thickness of about 0.3 ⁇ m.
  • the semiconductor substrate 10 is configured by laminating the substrate 11, the drift layer 16, the deep layer 14, the base region 17, the source region 18, the contact region 19, and the like in this way.
  • the surface of the semiconductor substrate 10 on the substrate 11 side is referred to as the other surface 10b of the semiconductor substrate 10
  • the surface on the source region 18 and the contact region 19 side is referred to as one surface 10a of the semiconductor substrate 10.
  • the source region 18 and the contact region 19 are exposed from one surface 10a of the semiconductor substrate 10.
  • the semiconductor substrate 10 has a width of, for example, 1.4 to 2.0 ⁇ m so that the second current dispersion layer 15 is reached through the base region 17 and the like and the bottom surface is located inside the second current dispersion layer 15.
  • the first trench 210 and the second trench 220 are formed.
  • the first trench 210 and the second trench 220 are formed so as not to reach the first current distribution layer 13 and the deep layer 14. That is, the first trench 210 and the second trench 220 are formed so that the first current distribution layer 13 and the deep layer 14 are located below the bottom surface.
  • the first trench 210 and the second trench 220 are formed so that the bottom region 23, which will be described later, is connected to the deep layer 14 so as to be in contact with the bottom surface.
  • the widths of the first trench 210 and the second trench 220 are the lengths in the direction intersecting the longitudinal direction and along the plane direction of the substrate 11.
  • the widths of the first trench 210 and the second trench 220 are narrowed to such that ions are not implanted into a portion different from the end face 210a when ion implantation is performed from an oblique direction, which will be described later.
  • the first trench 210 and the second trench 220 are embedded by a gate insulating film 21 formed on the inner wall surface and a gate electrode 22 composed of a doped Poly—Si formed on the surface of the gate insulating film 21.
  • the gate insulating film 21 is formed by thermal oxidation or CVD (abbreviation of chemical vapor deposition) on the inner wall surfaces of the first trench 210 and the second trench 220.
  • the thickness of the gate insulating film 21 is about 100 nm on both the side surface side and the bottom surface side of the first trench 210 and the second trench 220.
  • a plurality of the first trenches 210 are extended so as to extend along the Y-axis direction, and are arranged at equal intervals in the X-axis direction to form a stripe.
  • the second trench 220 is formed along the X-axis direction so as to connect the adjacent first trenches 210.
  • the second trench 220 is formed between all the adjacent first trenches 210 and is formed so as to connect a plurality of adjacent first trenches 210. Therefore, one surface 10a of the semiconductor substrate 10 of the present embodiment is in a state in which a plurality of surface regions 100 surrounded by the first trench 210 and the second trench 220 are configured.
  • the second trench 220s arranged on both sides of the common first trench 210 are arranged so as to be offset along the Y-axis direction. In other words, the second trench 220 arranged on both sides of the common first trench 210 is arranged so as not to face each other across the first trench 210.
  • the second trenches 220 adjacent to each other in the X-axis direction are arranged so as to sandwich the two first trenches 210.
  • the second trench 220 of the present embodiment is formed so that the intervals L of the second trenches 220 adjacent to each other in the Y-axis direction are equal to each other.
  • the second trench 220s arranged on both sides of the common first trench 210 are arranged so as to be offset by L / 2 along the Y-axis direction. That is, the second trench 220 arranged on both sides of the common first trench 210 is arranged as follows.
  • the second trench 220 arranged on one side of the first trench 210 is arranged on the other side of the first trench 210 in the Y-axis direction with respect to the second trench 220 arranged on the other side. It is arranged so as to face the center of the second trench 220 adjacent to each other along the above. Therefore, it can be said that the first trench 210 and the second trench 220 of the present embodiment are formed so that the surface regions 100 are staggered.
  • the contact region 19 is formed in each surface region 100 so as to be in contact with each of the adjacent first trenches 210 and to face the second trench 220 in the X-axis direction.
  • the source region 18 is formed in a portion of the surface region 100 where the contact region 19 is not formed, and is formed so as to sandwich the contact region 19 in the Y-axis direction. Therefore, in the surface region 100, the source region 18, the contact region 19, and the source region 18 are arranged in this order along the Y-axis direction, and the contact region 19 is formed so as to face the second trench 220 in the X-axis direction. It is in the state of being done.
  • the contact region 19 of the present embodiment has a width along the Y-axis direction equal to or larger than the width along the Y-axis direction of the second trench 220. Further, the contact region 19 of the present embodiment is formed so that the center in the Y-axis direction coincides with the center in the Y-axis direction of the second trench 220.
  • the p-shaped bottom region 23 having a higher impurity concentration than the base region 17 is located in the portion of the semiconductor substrate 10 in contact with the gate insulating film 21 formed on the bottom surfaces of the first trench 210 and the second trench 220. Is formed. Specifically, the bottom region 23 is formed so as to be connected to the deep layer 14 arranged in the drift layer 16. The bottom region 23 is formed so as to be in contact with the entire gate insulating film 21 formed on the bottom surfaces of the first trench 210 and the second trench 220 of the semiconductor substrate 10.
  • the portion of the side surface of the first trench 210 facing the portion opened by the second trench 220 is referred to as an end face 210a.
  • a p-type connection region 24 connected to the bottom region 23, the base region 17, and the contact region 19 is formed in a portion of the semiconductor substrate 10 in contact with the gate insulating film 21 formed on the end surface 210a. ..
  • the end surface 210a of the first trench 210 can be said to be a portion of the side surface of the first trench 210 that does not have a side surface facing the first trench 210.
  • the source region 18, the contact region 19, and the connection region 24 are formed. Therefore, among the adjacent first trenches 210, the source region 18 is different from the portion between the end surface 210a in one first trench 210 and the portion facing the end surface 210a in the other first trench 210. It will be in the placed state. Further, between the adjacent first trenches 210, a base region 17 and a contact region 19 are provided between the end surface 210a in one first trench 210 and the portion facing the end surface 210a in the other first trench 210. It will be in the placed state. In the present embodiment, as described above, the adjacent second trenches 220 are formed so as to sandwich the two first trenches 210 in the X-axis direction. Therefore, in the adjacent first trenches 210, each first trench 210 is formed. The end faces 210a of the trench 210 are in a state of facing each other.
  • the second trench 220 is formed between all the adjacent first trenches 210 and is formed so as to connect a plurality of adjacent first trenches 210. ing. Therefore, the connection region 24 is formed in at least one place of all the first trenches 210.
  • first trench 210 and the second trench 220 are formed so that the surface region 100 is staggered. Therefore, it is difficult for the connection regions 24 to be centrally formed.
  • An interlayer insulating film 25 is formed on one surface 10a of the semiconductor substrate 10.
  • an upper electrode 26 that is electrically connected to the source region 18 and the contact region 19 is formed via the contact hole 25a formed in the interlayer insulating film 25.
  • the base region 17, the connection region 24, and the bottom region 23 are connected to the upper electrode 26 via the contact region 19.
  • the upper electrode 26 of this embodiment is made of a plurality of metals such as Ni / Al.
  • the portion of the plurality of metals that comes into contact with the portion constituting the n-type SiC (that is, the source region 18) is made of a metal that can make ohmic contact with the n-type SiC.
  • at least the portion of the plurality of metals that comes into contact with the p-type SiC (that is, the contact region 19) is made of a metal that can make ohmic contact with the p-type SiC.
  • the upper electrode 26 corresponds to the first electrode.
  • a lower electrode 27 electrically connected to the substrate 11 is formed on the other surface 10b side of the semiconductor substrate 10.
  • the lower electrode 27 corresponds to the second electrode.
  • such a structure constitutes a MOSFET having a trench gate structure which is an inverted type of n-channel type.
  • a cell area is formed by arranging a plurality of such MOSFETs.
  • n + type, n type, and n ⁇ type correspond to the first conductive type
  • p ⁇ type, p type, and p + type correspond to the second conductive type
  • the inversion layer is not formed in the base region 17 in the off state before the gate voltage is applied to the gate electrode 22. Therefore, even if a positive voltage, for example, 1600V is applied to the lower electrode 27, electrons do not flow from the source region 18 into the base region 17, and the SiC semiconductor device is placed between the upper electrode 26 and the lower electrode 27. It becomes an off state where no current flows.
  • a positive voltage for example, 1600V
  • the SiC semiconductor device when the SiC semiconductor device is in the off state, an electric field is applied between the drain and the gate, and electric field concentration may occur at the bottom of the gate insulating film 21.
  • the deep layer 14 and the first current distribution layer 13 are provided at positions deeper than the first trench 210 and the second trench 220. Therefore, the depletion layer formed between the deep layer 14 and the first current dispersion layer 13 suppresses the rise of the equipotential lines due to the influence of the drain voltage, and makes it difficult for a high electric field to enter the gate insulating film 21. .. Therefore, in the present embodiment, it is possible to prevent the gate insulating film 21 from being destroyed.
  • the bottom region 23 is formed on the bottom surfaces of the first trench 210 and the second trench 220, and the bottom region 23 is connected to the contact region 19 via the connection region 24. Therefore, the depletion layer spreads from the bottom region 23 to the drift layer 16, and it becomes difficult for a high electric field to enter the gate insulating film 21.
  • the source region 18 is between the end face 210a in one first trench 210 and the portion facing the end face 210a in the other first trench 210. Is not formed.
  • no parasitic transistor is formed between the adjacent first trenches 210, between the end face 210a in one first trench 210 and the portion facing the end face 210a in the other first trench 210. ..
  • the connection region 24 is formed so as to be in contact with the end face 210a. Therefore, when an avalanche occurs, the hole is pulled out to the contact region 19 without passing through the parasitic transistor, so that the dV / dt withstand capability and the avalanche withstand capability can be improved.
  • connection region 24 is formed for each first trench 210. Therefore, when an avalanche occurs, the distance through which the hole flows through the bottom region 23 can be easily shortened. Therefore, it is possible to further improve the dV / dt withstand and the avalanche withstand.
  • a predetermined gate voltage for example, 20V is applied to the gate electrode 22
  • a channel is formed on the surface of the base region 17 in contact with the first trench 210 and the second trench 220. Therefore, the electrons injected from the upper electrode 26 pass through the channels formed in the source region 18 to the base region 17 and then flow into the second current dispersion layer 15. Then, the electrons flowing in the second current dispersion layer 15 pass through the first current dispersion layer 13 and flow to the low concentration layer 12, and then pass through the substrate 11 as a drain layer and flow to the lower electrode 27. As a result, a current flows between the upper electrode 26 and the lower electrode 27, and the SiC semiconductor device is turned on.
  • the electrons that have passed through the channel pass through the second current dispersion layer 15, the first current dispersion layer 13, and the low-concentration layer 12 and flow to the substrate 11, so that the second current dispersion layer 15, the first. It can be said that the drift layer 16 having the current dispersion layer 13 and the low concentration layer 12 is configured.
  • FIGS. 7A to 7I are perspective views showing the vicinity of the connecting portion between the first trench 210 and the second trench 220.
  • 8A is a cross-sectional view of a portion corresponding to FIG. 2
  • FIG. 8B is a cross-sectional view of a portion corresponding to FIG.
  • the low concentration layer 12 and the first current dispersion layer 13 are sequentially formed on the substrate 11.
  • the low-concentration layer 12 and the first current dispersion layer 13 are formed by epitaxial growth on the surface of the substrate 11.
  • a photoresist (not shown) is arranged on the first current dispersion layer 13 to perform patterning, and ion implantation or the like is performed using the photoresist as a mask to form the deep layer 14.
  • the deep layer 14 is formed by ion implantation here, the deep layer 14 may be formed by a method other than ion implantation.
  • the first current dispersion layer 13 is selectively anisotropically etched to form a recess at a position corresponding to the deep layer 14. Then, after epitaxially growing the p-type SiC so as to embed the concave portion, the deep layer 14 may be formed by removing the p-type SiC in the portion located on the first current dispersion layer 13.
  • the second current dispersion layer 15 is formed on the first current dispersion layer 13 and the deep layer 14, the low concentration layer 12, the first current dispersion layer 13, and the second are formed.
  • a drift layer 16 having a current distribution layer 15 is configured.
  • the second current dispersion layer 15 is formed by epitaxial growth on the surface of the first current dispersion layer 13.
  • the semiconductor substrate 10 is configured by forming the base region 17 and the non-doped layer 30 on the first current dispersion layer 13.
  • the base region 17 and the non-doped layer 30 are formed by epitaxial growth or the like on the surface of the second current dispersion layer 15.
  • a photoresist (not shown) is arranged on the non-doped layer 30 to perform patterning, and ion implantation or the like is performed using the photoresist as a mask to form the contact region 19.
  • a photoresist (not shown) is arranged on the non-doped layer 30 to perform patterning, and ion implantation or the like is performed using the photoresist as a mask to form the source region 18.
  • a photoresist (not shown) is placed and patterning is performed. Then, by performing anisotropic etching using the photoresist as a mask, the first trench 210 and the second trench 220 that penetrate the source region 18 and the base region 17 and reach the second current dispersion layer 15 are formed.
  • the first trench 210 and the second trench 220 are formed so as to have the arrangement relationship described with reference to FIG. 1 above.
  • the bottom region 23 and the connection region 24 are formed by performing ion implantation with the mask 40 placed on one surface 10a of the semiconductor substrate 10. do.
  • the mask 40 is omitted.
  • the mask 40 for example, the mask used for forming the first trench 210 and the second trench 220 is used as it is.
  • the bottom portion of the second current dispersion layer 15 is in contact with the bottom surfaces of the first trench 210 and the second trench 220.
  • the region 23 is formed.
  • the first trench 210 is formed by implanting ions from a direction inclined in the X-axis direction with respect to the normal direction (that is, the Z-axis direction) with respect to one surface 10a of the semiconductor substrate 10.
  • a connection region 24 is formed on the end face 210a. More specifically, by implanting ions diagonally from the direction along the extending direction of the second trench 220, ion implantation is performed on the end face 210a of the first trench 210 opened by the second trench 220 to perform ion implantation in the connection region 24. To form.
  • the portion of the side surface of the first trench 210 that is different from the end surface 210a is a shadow of the mask 40 and ion implantation is not performed because the width of the first trench 210 is narrow.
  • the connection area 24 is not formed.
  • the gate insulating film 21 is formed by thermal oxidation or the like, and the gate electrode 22 is formed by the CVD method or the like.
  • the SiC semiconductor device shown in FIG. 1 is manufactured by performing a general manufacturing process to form the interlayer insulating film 25, the upper electrode 26, the lower electrode 27, and the like.
  • the source region is between the end face 210a in one first trench 210 and the end face 210a in the other first trench 210 and the facing portion. 18 is not formed. Therefore, between the adjacent first trenches 210, a parasitic transistor is not formed between the end face 210a in one first trench 210 and the portion facing the end face 210a in the other first trench 210.
  • the connection region 24 is formed so as to be in contact with the end face 210a. Therefore, when an avalanche occurs, the hole is pulled out to the contact region 19 without passing through the parasitic transistor, so that the dV / dt withstand capability and the avalanche withstand capability can be improved.
  • connection region 24 is formed so as to be in contact with each of the plurality of first trenches 210. That is, the SiC semiconductor device is formed so that at least one connection region 24 is in contact with each first trench 210. Therefore, the distance through which the hole flows through the bottom region 23 can be easily shortened, and the dV / dt withstand capability and the avalanche withstand capability can be improved.
  • the deep layer 14 is formed in the drift layer 16. Therefore, the depletion layer formed between the drift layer 16 and the deep layer 14 can suppress the high electric field from entering the gate insulating film 21, and can prevent the gate insulating film 21 from being destroyed.
  • the drift layer 16 has a low concentration layer 12, a first current dispersion layer 13, and a second current dispersion layer 15.
  • a first current dispersion layer 13 having a higher impurity concentration than the low concentration layer 12 is arranged between the deep layers 14. Therefore, for example, the on-resistance can be reduced as compared with the case where the drift layer 16 is composed of only the low concentration layer 12.
  • a contact region 19 is formed in a portion facing the second trench 220, and a source region is formed in a portion different from the portion facing the second trench 220. 18 is formed. That is, in the portion between the adjacent first trenches 210, the source region 18 and the contact region 19 are alternately formed along the Y-axis direction. Therefore, the source region 18 and the contact region 19 can be easily arranged, and the area efficiency can be improved to reduce the size of the SiC semiconductor device.
  • the intervals of the second trenches 220 adjacent to each other in the Y-axis direction are equalized by L.
  • the second trench 220 arranged on both sides of the common first trench 210 the second trench 220 arranged on one side is adjacent to each other along the Y-axis direction arranged on the other side. It is formed so as to face the center of the second trench 220. That is, the first trench 210 and the second trench 220 are formed so that the surface regions 100 are staggered. Therefore, the connection region 24 is less likely to be formed non-uniformly, the distance through which the hole flows through the bottom region 23 can be easily shortened, and the dV / dt withstand capacity and the avalanche withstand capacity can be improved.
  • the second trench 220 is formed so as to connect three adjacent first trenches 210.
  • the second trench 220 is formed so that the connection region 24 is formed at at least one place of each first trench 210. That is, the second trench 220 is formed so that at least one portion of each first trench 210 is an end face 210a.
  • the second trench 220 is arranged so that three surface regions 100 are formed between the second trench 220s adjacent to each other in the X-axis direction. Further, the second trench 220 is arranged so as to gradually shift in the Y-axis direction in the X-axis direction.
  • a parasitic transistor is provided between adjacent first trenches 210 and a portion facing the end face 210a in one first trench 210 and the end face 210a in the other first trench 210. Is not configured. Therefore, when the avalanche occurs, the hole is pulled out to the contact region 19 without passing through the parasitic transistor, so that the same effect as that of the first embodiment can be obtained.
  • first trench 210 and the second trench 220 can be changed as appropriate.
  • the number of first trenches 210 connected by the second trench 220 can also be changed as appropriate.
  • a SiC semiconductor device in which a MOSFET having an n-channel type trench gate structure in which the first conductive type is n-type and the second conductive type is p-type is formed has been described.
  • the SiC semiconductor device for example, even if a MOSFET having a p-channel type trench gate structure in which the conductive type of each component is inverted with respect to the n-channel type is formed. good.
  • the SiC semiconductor device may have a configuration in which an IGBT having a similar structure is formed in addition to the MOSFET. In the case of the IGBT, it is the same as the vertical MOSFET described in the first embodiment except that the n + type drain region (that is, the substrate 11) in the first embodiment is changed to the p + type collector region. ..
  • connection region 24 may not be formed in each first trench 210.
  • the contact region 19 may not be formed and the base region 17 may be exposed from one surface 10a of the semiconductor substrate 10. That is, the surface region 100 may be composed of a base region 17 and a source region 18.
  • the drift layer 16 may be composed of, for example, only the low concentration layer 12. In this case, the deep layer 14 may or may not be formed.
  • the source region 18 is located between the adjacent first trenches 210 and between the end face 210a in one first trench 210 and the end face 210a in the other first trench 210. The same effect can be obtained by preventing the formation of.

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Abstract

不純物領域（１８）は、隣合う第１トレンチ（２１０）の間において、一方の第１トレンチ（２１０）における端面（２１０ａ）と、他方の第１トレンチ（２１０）のうちの端面（２１０ａ）と対向する部分との間と異なる部分に形成されており、隣合う第１トレンチ（２１０）の間において、一方の第１トレンチ（２１０）における端面（２１０ａ）と、他方の第１トレンチ（２１０）のうちの端面（２１０ａ）と対向する部分との間には、第２導電型の領域（１７、１９）が配置されている。

Description

炭化珪素半導体装置 関連出願への相互参照
　本出願は、２０２０年１２月２３日に出願された日本特許出願番号２０２０－２１３６８７号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、トレンチゲート構造を有する炭化珪素（以下では、ＳｉＣともいう）で構成されたＳｉＣ半導体装置に関するものである。
　従来より、トレンチゲート構造を有するＳｉＣで構成されたＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このＳｉＣ半導体装置では、ｎ＋型の基板上に、ｎ－型のドリフト層およびｐ型のベース領域が順に積層され、ベース領域上に、ｎ＋型のソース領域およびｐ＋型のコンタクト領域が配置された半導体基板を用いて構成されている。そして、半導体基板には、ソース領域およびベース領域を貫通するように複数のトレンチが形成されており、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造が形成されている。
　なお、トレンチは、基板の面方向における一方向を第１方向とし、当該面方向における第１方向と交差する方向を第２方向とすると、次のように形成されている。具体的には、トレンチは、第１方向に沿って複数の第１トレンチが形成され、第２方向に沿って複数の第１トレンチを繋ぐように第２トレンチが形成されている。そして、ソース領域は、各第１トレンチの長手方向に沿って第１トレンチの側面と接するように形成され、コンタクト領域は、ソース領域の間に配置されている。
　また、半導体基板には、半導体基板のうちの第１トレンチおよび第２トレンチの底面に形成されたゲート絶縁膜と接する部分に、ｐ型の底部領域が形成されている。また、半導体基板には、半導体基板のうちの第１トレンチの側面に形成されたゲート絶縁膜と接する部分に、底部領域とベース領域とを接続するｐ型の接続領域が形成されている。具体的には、接続領域は、第１トレンチの側面のうちの第２トレンチにて開口された部分と対向する部分に形成されている。
　さらに、このＳｉＣ半導体装置では、コンタクト領域およびソース領域と電気的に接続されるように上部電極が形成され、基板と接続されるように下部電極が形成されている。
　このようなＳｉＣ半導体装置は、第１トレンチおよび第２トレンチの底面に底部領域が形成され、底部領域が接続領域を介してコンタクト領域と接続されている。このため、底部領域からドリフト層へ空乏層が広がり、高電界がゲート絶縁膜に入り込み難くなる。したがって、ゲート絶縁膜が破壊されることを抑制できる。
特開２０１９－１７６０１３号公報
　しかしながら、上記ＳｉＣ半導体装置では、ｎ型のソース領域、ｐ型のベース領域およびコンタクト領域、ｎ型のドリフト層にてｎｐｎ寄生トラジスタ（以下では、単に寄生トランジスタともいう）が構成される。そして、上記のようなＳｉＣ半導体装置では、アバランシェ降伏が発生した場合、アバランシェ降伏によって発生したホールが底部領域および接続領域を介してコンタクト領域へ引き抜かれる。
　この場合、上記ＳｉＣ半導体装置では、ホールが寄生トランジスタにおけるｐ型領域を通過するため、寄生トランジスタが作動することによってｄｖ／ｄｔ耐量やアバランシェ耐量が低くなる可能性がある。特に、ＳｉＣ半導体装置が高速動作する場合等では、ｄｖ／ｄｔ耐量の低下やアバランシェ耐量の低下が顕著となる。
　本開示は、耐量が低下することを抑制できるＳｉＣ半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、ＳｉＣ半導体装置は、ＳｉＣからなる第１導電型または第２導電型の基板と、基板の表面上に形成され、基板よりも低不純物濃度とされた第１導電型のドリフト層と、ドリフト層上に形成された第２導電型のベース領域と、ベース領域の表層部に形成されると共に、ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域と、不純物領域およびベース領域を貫通してドリフト層に達するトレンチの壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有するトレンチゲート構造と、不純物領域およびベース領域と電気的に接続される第１電極と、基板と電気的に接続される第２電極と、を備えている。そして、トレンチは、基板の面方向における一方向としての第１方向に沿って延びる第１トレンチが複数形成されていると共に、基板の面方向における一方向と交差する第２方向に沿って延び、隣合う第１トレンチを繋ぐ第２トレンチが複数形成されており、ゲート絶縁膜のうちの第１トレンチの底面および第２トレンチの底面に形成された部分と接する状態で形成された第２導電型の底部領域と、第１トレンチの側面のうちの第２トレンチで開口される部分と対向する部分を端面とすると、ゲート絶縁膜のうちの端面に形成された部分と接する状態で形成され、ベース領域および底部領域と接続される接続領域と、を有し、不純物領域は、隣合う第１トレンチの間において、一方の第１トレンチにおける端面と、他方の第１トレンチのうちの端面と対向する部分との間と異なる部分に形成されており、隣合う第１トレンチの間において、一方の第１トレンチにおける端面と、他方の第１トレンチのうちの端面と対向する部分との間には、第２導電型の領域が配置されている。
　これによれば、隣合う第１トレンチの間において、一方の第１トレンチにおける端面と、他方の第１トレンチにおける端面と対向する部分との間に不純物領域が形成されていない。このため、隣合う第１トレンチの間において、一方の第１トレンチにおける端面と、他方の第１トレンチにおける端面と対向する部分との間に寄生トランジスタが構成されない。そして、接続領域は、端面と接するように形成されている。したがって、アバランシェが発生した場合、例えば、第１導電型がｎ型であると共に第２導電型がｐ型である場合には、ホールが寄生トランジスタを通過し難くなり、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態におけるＳｉＣ半導体装置の平面図である。 図１中のII－II線に沿った断面図である。 図１中のIII－III線に沿った断面図である。 図１中のIV－IV線に沿った断面図である。 図１中のV－V線に沿った断面図である。 図１中のVI－VI線に沿った断面図である。 第１実施形態におけるＳｉＣ半導体装置の製造工程を示す斜視図である。 図７Ａに続くＳｉＣ半導体装置の製造工程を示す斜視図である。 図７Ｂに続くＳｉＣ半導体装置の製造工程を示す斜視図である。 図７Ｃに続くＳｉＣ半導体装置の製造工程を示す斜視図である。 図７Ｄに続くＳｉＣ半導体装置の製造工程を示す斜視図である。 図７Ｅに続くＳｉＣ半導体装置の製造工程を示す斜視図である。 図７Ｆに続くＳｉＣ半導体装置の製造工程を示す斜視図である。 図７Ｇに続くＳｉＣ半導体装置の製造工程を示す斜視図である。 図７Ｈに続くＳｉＣ半導体装置の製造工程を示す斜視図である。 図７Ｈの工程に対応する断面図である。 図７Ｈの工程に対応する断面図である。 第２実施形態におけるＳｉＣ半導体装置の平面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について、図面を参照しつつ説明する。本実施形態のＳｉＣ半導体装置は、図１～図６に示されるように、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistorの略）が形成されて構成されている。なお、ＳｉＣ半導体装置は、特に図示しないが、セル領域、およびセル領域を囲むように形成された外周領域を有している。そして、ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されている。
　また、図１は、ＳｉＣ半導体装置の平面図であるが、後述する、ソース領域１８、コンタクト領域１９、接続領域２４、第１トレンチ２１０、および第２トレンチ２２０の位置関係を示す平面図であり、上部電極２６等を省略して示してある。そして、以下では、後述する基板１１の面方向における一方向をＸ軸方向とし、基板の面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向として説明する。なお、本実施形態では、Ｘ軸方向とＹ軸方向とは直交している。また、本実施形態では、Ｙ軸方向が第１方向に相当し、Ｘ軸方向が第２方向に相当している。
　ＳｉＣ半導体装置は、半導体基板１０を用いて構成されている。具体的には、ＳｉＣ半導体装置は、ＳｉＣからなるｎ＋型の基板１１を備えている。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、厚さが３００μｍ程度とされたものが用いられる。なお、基板１１は、本実施形態ではドレイン領域を構成するものである。
　基板１１の表面上には、例えば、窒素やリン等のｎ型不純物濃度が５．０～１０．０×１０１５／ｃｍ３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ－型の低濃度層１２が形成されている。この低濃度層１２は、不純物濃度が深さ方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１２のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。例えば、低濃度層１２は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０１５／ｃｍ３程度他の部分よりも高くされるのが好ましい。このような構成にすることにより、低濃度層１２の内部抵抗を低減でき、オン抵抗を低減することができる。
　低濃度層１２上には、低濃度層１２よりも高不純物濃度とされたｎ型の第１電流分散層１３が形成されている。第１電流分散層１３は、例えば、窒素やリン等が導入されたｎ型不純物層によって構成されて不純物濃度が低濃度層１２以上とされ、深さが０．３～１．５μｍとされている。
　そして、第１電流分散層１３には、ｐ型のディープ層１４が複数形成されている。ディープ層１４は、例えば、ボロン等のｐ型不純物濃度が２．０×１０１７～２．０×１０１８／ｃｍ３とされている。そして、複数のディープ層１４は、ストライプ状となるように、それぞれｘ軸方向に沿って延設され、ｙ軸方向に沿って等間隔に配列されている。このため、第１電流分散層１３は、Ｘ軸方向を長手方向とする複数の線状部分を有する構成とされ、ディープ層１４は、線状部分の間に配置された状態となっている。
　また、ディープ層１４は、第１電流分散層１３より浅く形成されている。つまり、ディープ層１４は、底部が第１電流分散層１３内に位置するように形成されている。言い換えると、ディープ層１４は、低濃度層１２との間に第１電流分散層１３が位置するように形成されている。
　第１電流分散層１３およびディープ層１４上には、窒素やリン等が導入されたｎ型不純物層で構成され、厚さが０．５～２μｍとされた第２電流分散層１５が形成されている。第２電流分散層１５のｎ型不純物濃度は、例えば、１．０×１０１６～５．０×１０１７／ｃｍ３とされており、第１電流分散層１３のｎ型不純物濃度以上とされている。そして、第２電流分散層１５は、第１電流分散層１３と繋がっている。このため、本実施形態では、低濃度層１２、第１電流分散層１３、および第２電流分散層１５が繋がり、これらによってドリフト層１６が構成されている。
　第２電流分散層１５上には、ｐ－型のベース領域１７が形成されている。そして、ベース領域１７の表層部には、ｎ＋型のソース領域１８およびｐ＋型のコンタクト領域１９が形成されている。なお、ソース領域１８およびコンタクト領域１９の配置関係は、後述する。また、本実施形態では、ソース領域１８が不純物領域に相当している。そして、本実施形態では、このようにドリフト層１６を構成する第２電流分散層１５上にベース領域１７が形成されていることにより、ドリフト層１６とベース領域１７との界面から離れた位置にディープ層１４が形成された状態となる。
　ベース領域１７は、例えば、ボロン等のｐ型不純物濃度が５．０×１０１６～２．０×１０１９／ｃｍ３とされ、厚さが２．０μｍ程度で構成されている。ソース領域１８は、表層部における窒素やリン等のｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされ、厚さが０．３μｍ程度で構成されている。コンタクト領域１９は、表層部におけるボロン等のｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされ、厚さが０．３μｍ程度で構成されている。
　本実施形態では、このように、基板１１、ドリフト層１６、ディープ層１４、ベース領域１７、ソース領域１８、コンタクト領域１９等が積層されて半導体基板１０が構成されている。以下、半導体基板１０のうちの基板１１側の面を半導体基板１０の他面１０ｂとし、ソース領域１８およびコンタクト領域１９側の面を半導体基板１０の一面１０ａとする。そして、ソース領域１８およびコンタクト領域１９は、半導体基板１０の一面１０ａから露出した状態となっている。
　半導体基板１０には、ベース領域１７等を貫通して第２電流分散層１５に達すると共に、底面が第２電流分散層１５内に位置するように、例えば幅が１．４～２．０μｍとされた第１トレンチ２１０および第２トレンチ２２０が形成されている。なお、第１トレンチ２１０および第２トレンチ２２０は、第１電流分散層１３およびディープ層１４に達しないように形成されている。つまり、第１トレンチ２１０および第２トレンチ２２０は、底面よりも下方に第１電流分散層１３およびディープ層１４が位置するように形成されている。但し、第１トレンチ２１０および第２トレンチ２２０は、底面に接するように形成される後述の底部領域２３がディープ層１４と繋がるように形成されている。また、第１トレンチ２１０および第２トレンチ２２０の幅は、長手方向と交差する方向であって基板１１の面方向に沿った方向の長さのことである。そして、第１トレンチ２１０および第２トレンチ２２０の幅は、後述する斜め方向からイオン注入を行った際に端面２１０ａと異なる部分にイオンが注入されない程度に狭くされている。
　第１トレンチ２１０および第２トレンチ２２０は、内壁面に形成されたゲート絶縁膜２１と、ゲート絶縁膜２１の表面に形成されたドープトＰｏｌｙ－Ｓｉによって構成されるゲート電極２２によって埋め込まれている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２１は、第１トレンチ２１０および第２トレンチ２２０の内壁面を熱酸化またはＣＶＤ（chemical vapor depositionの略）で形成される。そして、ゲート絶縁膜２１は、厚さが第１トレンチ２１０および第２トレンチ２２０の側面側および底面側で共に１００ｎｍ程度とされている。
　ここで、本実施形態の第１トレンチ２１０および第２トレンチ２２０の配置について説明する。第１トレンチ２１０は、Ｙ軸方向に沿って延びるように複数本が延設されていると共に、Ｘ軸方向に等間隔で並べられてストライプ状に形成されている。また、第２トレンチ２２０は、隣合う第１トレンチ２１０を繋ぐように、Ｘ軸方向に沿って形成されている。なお、本実施形態では、第２トレンチ２２０は、全ての隣合う第１トレンチ２１０の間に形成されていると共に、隣合う第１トレンチ２１０の複数個所を繋ぐように形成されている。このため、本実施形態の半導体基板１０の一面１０ａは、第１トレンチ２１０および第２トレンチ２２０で囲まれる複数の表面領域１００が構成された状態となっている。
　そして、共通の第１トレンチ２１０を挟んで両側に配置される第２トレンチ２２０は、Ｙ軸方向に沿ってずらされて配置されている。言い換えると、共通の第１トレンチ２１０を挟んで両側に配置される第２トレンチ２２０は、当該第１トレンチ２１０を挟んで対向しないように配置されている。
　さらに詳しくは、本実施形態では、Ｘ軸方向において隣合う第２トレンチ２２０は、２つの第１トレンチ２１０を挟むように配置されている。また、本実施形態の第２トレンチ２２０は、Ｙ軸方向において隣合う第２トレンチ２２０の間隔Ｌがそれぞれ等しくなるように形成されている。そして、共通の第１トレンチ２１０を挟んで両側に配置される第２トレンチ２２０は、Ｙ軸方向に沿ってＬ／２だけずらされて配置されている。つまり、共通の第１トレンチ２１０を挟んで両側に配置される第２トレンチ２２０は、次のように配置されている。すなわち、第１トレンチ２１０の一方の側に配置された第２トレンチ２２０は、第１トレンチ２１０の他方の側に配置された第２トレンチ２２０に対し、当該他方の側に配置されたＹ軸方向に沿って隣合う第２トレンチ２２０の中心と対向する状態で配置されている。したがって、本実施形態の第１トレンチ２１０および第２トレンチ２２０は、表面領域１００が千鳥状となるように形成されているともいえる。
　そして、コンタクト領域１９は、各表面領域１００において、隣合う第１トレンチ２１０のそれぞれと接すると共に、Ｘ軸方向において第２トレンチ２２０と対向する部分に形成されている。ソース領域１８は、表面領域１００のうちのコンタクト領域１９が形成されない部分に形成されており、Ｙ軸方向において、コンタクト領域１９を挟むように形成されている。このため、表面領域１００では、Ｙ軸方向に沿ってソース領域１８、コンタクト領域１９、ソース領域１８が順に配置されると共に、コンタクト領域１９がＸ軸方向において第２トレンチ２２０と対向するように形成された状態となっている。
　なお、本実施形態のコンタクト領域１９は、Ｙ軸方向に沿った幅が第２トレンチ２２０のＹ軸方向に沿った幅以上とされている。また、本実施形態のコンタクト領域１９は、Ｙ軸方向における中心が第２トレンチ２２０のＹ軸方向における中心と一致するように形成されている。
　そして、半導体基板１０のうちの第１トレンチ２１０および第２トレンチ２２０の底面に形成されたゲート絶縁膜２１と接する部分には、ベース領域１７よりも高不純物濃度とされたｐ型の底部領域２３が形成されている。具体的には、底部領域２３は、ドリフト層１６内に配置されるディープ層１４と接続されるように形成されている。なお、底部領域２３は、半導体基板１０のうちの第１トレンチ２１０および第２トレンチ２２０の底面に形成されたゲート絶縁膜２１の全体と接するように形成されている。
　また、第１トレンチ２１０の側面のうちの第２トレンチ２２０で開口する部分と対向する部分を端面２１０ａとする。そして、半導体基板１０のうちの端面２１０ａに形成されたゲート絶縁膜２１と接する部分には、底部領域２３、ベース領域１７、コンタクト領域１９と接続されるｐ型の接続領域２４が形成されている。なお、第１トレンチ２１０の端面２１０ａとは、言い換えると、第１トレンチ２１０の側面のうちの当該第１トレンチ２１０内に対向する側面を有しない部分であるともいえる。
　そして、上記のように、ソース領域１８、コンタクト領域１９、接続領域２４が形成されている。このため、隣合う第１トレンチ２１０の間において、ソース領域１８は、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における当該端面２１０ａと対向する部分との間と異なる部分に配置された状態となる。また、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間には、ベース領域１７およびコンタクト領域１９が配置された状態となる。なお、本実施形態では、上記のようにＸ軸方向において隣合う第２トレンチ２２０が２本の第１トレンチ２１０を挟むように形成されているため、隣合う第１トレンチ２１０では、各第１トレンチ２１０の端面２１０ａ同士が対向した状態となっている。
　そして、本実施形態では、上記のように、第２トレンチ２２０は、全ての隣合う第１トレンチ２１０の間に形成されていると共に、隣合う第１トレンチ２１０の複数個所を繋ぐように形成されている。このため、接続領域２４は、全ての第１トレンチ２１０の少なくとも１か所に形成されている。
　また、第１トレンチ２１０および第２トレンチ２２０は、表面領域１００が千鳥状となるように形成されている。このため、接続領域２４が集中して形成され難くなっている。
　半導体基板１０の一面１０ａには、層間絶縁膜２５が形成されている。層間絶縁膜２５上には、層間絶縁膜２５に形成されたコンタクトホール２５ａを介してソース領域１８およびコンタクト領域１９と電気的に接続される上部電極２６が形成されている。なお、ベース領域１７、接続領域２４、および底部領域２３は、コンタクト領域１９を介して上部電極２６と接続されている。
　本実施形態の上部電極２６は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ（すなわち、ソース領域１８）を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ（すなわち、コンタクト領域１９）と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、本実施形態では、上部電極２６が第１電極に相当している。
　半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極２７が形成されている。なお、本実施形態では、下部電極２７が第２電極に相当している。本実施形態では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数配置されることでセル領域が構成されている。
　以上が本実施形態におけるＳｉＣ半導体装置の構成である。なお、本実施形態では、ｎ＋型、ｎ型、ｎ－型が第１導電型に相当しており、ｐ－型、ｐ型、ｐ＋型が第２導電型に相当している。次に、上記ＳｉＣ半導体装置の作動について説明する。
　まず、上記ＳｉＣ半導体装置は、ゲート電極２２にゲート電圧が印加される前のオフ状態では、ベース領域１７に反転層が形成されない。このため、下部電極２７に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域１８からベース領域１７内に電子が流れず、ＳｉＣ半導体装置は、上部電極２６と下部電極２７との間に電流が流れないオフ状態となる。
　また、ＳｉＣ半導体装置がオフ状態である場合には、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２１の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、第１トレンチ２１０および第２トレンチ２２０よりも深い位置に、ディープ層１４および第１電流分散層１３が備えられている。このため、ディープ層１４および第１電流分散層１３との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２１に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２１が破壊されることを抑制できる。
　さらに、本実施形態では、第１トレンチ２１０および第２トレンチ２２０の底面に底部領域２３が形成され、底部領域２３が接続領域２４を介してコンタクト領域１９と接続されている。このため、底部領域２３からもドリフト層１６へ空乏層が広がり、さらに高電界がゲート絶縁膜２１に入り込み難くなる。
　ところで、このようなＳｉＣ半導体装置では、オフ状態である場合、ドリフト層１６内に局所的な高電界が発生することによってアバランシェ降伏が発生する場合がある。そして、アバランシェ降伏が発生した場合には、アバランシェ降伏によって発生したホールが底部領域２３および接続領域２４を介してコンタクト領域１９から引き抜かれる。この場合、本実施形態では、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における当該端面２１０ａと対向する部分との間にソース領域１８が形成されていない。つまり、本実施形態では、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間に寄生トランジスタが構成されない。そして、接続領域２４は、端面２１０ａと接するように形成されている。したがって、アバランシェが発生した場合、ホールが寄生トランジスタを通過することなくコンタクト領域１９に引き抜かれるため、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
　また、本実施形態では、各第１トレンチ２１０に対して少なくとも１つの接続領域２４が形成されるようにしている。このため、アバランシェが発生した際、ホールが底部領域２３を流れる距離を短くし易くできる。したがって、さらに、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
　そして、ゲート電極２２に所定のゲート電圧、例えば２０Ｖが印加されると、ベース領域１７のうちの第１トレンチ２１０および第２トレンチ２２０に接している表面にチャネルが形成される。このため、上部電極２６から注入された電子は、ソース領域１８からベース領域１７に形成されたチャネルを通った後、第２電流分散層１５に流れる。そして、第２電流分散層１５に流れた電子は、第１電流分散層１３を通過して低濃度層１２に流れ、その後にドレイン層としての基板１１を通過して下部電極２７へ流れる。これにより、上部電極２６と下部電極２７との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、チャネルを通過した電子が第２電流分散層１５、第１電流分散層１３および低濃度層１２を通過して基板１１へ流れるため、第２電流分散層１５、第１電流分散層１３および低濃度層１２を有したドリフト層１６が構成されているといえる。
　次に、上記ＳｉＣ半導体装置の製造方法について、図７Ａ～図７Ｉ、図８Ａ、および図８Ｂを参照して説明する。なお、図７Ａ～図７Ｉは、第１トレンチ２１０と第２トレンチ２２０との連結部分の近傍を示す斜視図である。図８Ａは、図２に相当する部分の断面図であり、図８Ｂは、図３に相当する部分の断面図である。
　まず、図７Ａに示されるように、基板１１上に、低濃度層１２および第１電流分散層１３を順に形成する。なお、低濃度層１２および第１電流分散層１３は、基板１１の表面に対するエピタキシャル成長等によって形成される。
　次に、図７Ｂに示されるように、第１電流分散層１３上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことでディープ層１４を形成する。
　なお、ここでは、ディープ層１４をイオン注入によって形成しているが、イオン注入以外の方法によってディープ層１４を形成してもよい。例えば、第１電流分散層１３を選択的に異方性エッチングしてディープ層１４と対応する位置に凹部を形成する。そして、凹部を埋め込むようにｐ型ＳｉＣをエピタキシャル成長させた後、第１電流分散層１３の上に位置する部分のｐ型ＳｉＣを除去することでディープ層１４を形成するようにしてもよい。
　続いて、図７Ｃに示されるように、第１電流分散層１３およびディープ層１４の上に第２電流分散層１５を形成することにより、低濃度層１２、第１電流分散層１３、第２電流分散層１５を有するドリフト層１６を構成する。第２電流分散層１５は、第１電流分散層１３の表面に対するエピタキシャル成長によって形成される。
　続いて、図７Ｄ示されるように、第１電流分散層１３上にベース領域１７およびノンドープ層３０を形成することにより、半導体基板１０を構成する。ベース領域１７およびノンドープ層３０は、第２電流分散層１５の表面上にエピタキシャル成長等をすることによって形成される。
　続いて、図７Ｅに示されるように、ノンドープ層３０上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことでコンタクト領域１９を形成する。また、図７Ｆに示されるように、ノンドープ層３０上に図示しないフォトレジストを配置してパターニングを行い、フォトレジストをマスクとしてイオン注入等を行うことでソース領域１８を形成する。
　次に、図７Ｇに示されるように、図示しないフォトレジストを配置してパターニングを行う。そして、フォトレジストをマスクとして異方性エッチングを行うことでソース領域１８、ベース領域１７を貫通して第２電流分散層１５に達する第１トレンチ２１０および第２トレンチ２２０を形成する。なお、第１トレンチ２１０および第２トレンチ２２０は、上記の図１を参照して説明した配置関係となるように形成される。
　続いて、図７Ｈ、図８Ａ、および図８Ｂに示されるように、半導体基板１０の一面１０ａ上にマスク４０が配置された状態でイオン注入を行うことにより、底部領域２３および接続領域２４を形成する。なお、図７Ｈでは、マスク４０を省略して示している。また、このマスク４０は、例えば、第１トレンチ２１０および第２トレンチ２２０を形成する際のマスクがそのまま用いられる。
　具体的には、半導体基板１０の一面１０ａに対する法線方向に沿ってイオン注入を行うことにより、第２電流分散層１５のうちの第１トレンチ２１０および第２トレンチ２２０の底面と接する部分に底部領域２３を形成する。
　また、図８Ａに示されるように、半導体基板１０の一面１０ａに対する法線方向（すなわち、Ｚ軸方向）に対してＸ軸方向に傾いた方向からイオン注入を行うことにより、第１トレンチ２１０の端面２１０ａに接続領域２４を形成する。より詳しくは、第２トレンチ２２０の延設方向に沿った方向から斜めにイオン注入することにより、第２トレンチ２２０によって開放されている第１トレンチ２１０の端面２１０ａにイオン注入を行って接続領域２４を形成する。この際、図８Ｂに示されるように、第１トレンチ２１０の側面のうちの端面２１０ａと異なる部分は、第１トレンチ２１０の幅が狭いため、マスク４０の影となってイオン注入が行われず、接続領域２４が形成されない。
　続いて、図７Ｉに示されるように、熱酸化等でゲート絶縁膜２１を形成すると共に、ＣＶＤ法等でゲート電極２２を構成する。その後は特に図示しないが、一般的な製造プロセスを行い、層間絶縁膜２５、上部電極２６、下部電極２７等を形成することにより、上記図１に示すＳｉＣ半導体装置が製造される。
　以上説明した本実施形態によれば、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間にソース領域１８が形成されていない。このため、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間に寄生トランジスタが構成されない。そして、接続領域２４は、端面２１０ａと接するように形成されている。したがって、アバランシェが発生した場合、ホールが寄生トランジスタを通過することなくコンタクト領域１９に引き抜かれるため、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
　（１）本実施形態では、接続領域２４は、複数の第１トレンチ２１０のそれぞれと接するように形成されている。つまり、ＳｉＣ半導体装置は、各第１トレンチ２１０に対して少なくとも１つの接続領域２４が接するように形成されている。このため、ホールが底部領域２３を流れる距離を短くし易くでき、さらに、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
　（２）本実施形態では、ドリフト層１６内にディープ層１４が形成されている。このため、ドリフト層１６とディープ層１４との間に構成される空乏層により、高電界がゲート絶縁膜２１に入り込むことを抑制でき、ゲート絶縁膜２１が破壊されることを抑制できる。
　（３）本実施形態では、ドリフト層１６は、低濃度層１２、第１電流分散層１３、第２電流分散層１５を有する構成とされている。そして、ディープ層１４の間には、低濃度層１２よりも高不純物濃度とされた第１電流分散層１３が配置されている。したがって、例えば、ドリフト層１６を低濃度層１２のみで構成した場合と比較して、オン抵抗の低減を図ることができる。
　（４）本実施形態では、隣合う第１トレンチ２１０の間の部分では、第２トレンチ２２０と対向する部分にコンタクト領域１９が形成され、第２トレンチ２２０と対向する部分と異なる部分にソース領域１８が形成されている。つまり、隣合う第１トレンチ２１０の間の部分では、Ｙ軸方向に沿ってソース領域１８とコンタクト領域１９とが交互に形成されている。このため、ソース領域１８およびコンタクト領域１９を配置し易くなり、面積効率を向上することでＳｉＣ半導体装置の小型化を図ることができる。
　（５）本実施形態では、Ｙ軸方向において隣合う第２トレンチ２２０は、それぞれ間隔がＬで等しくされている。また、共通の第１トレンチ２１０を挟んで両側に配置される第２トレンチ２２０において、一方の側に配置される第２トレンチ２２０は、他方の側に配置されるＹ軸方向に沿って隣合う第２トレンチ２２０の中心と対向する状態で形成されている。つまり、第１トレンチ２１０および第２トレンチ２２０は、表面領域１００が千鳥状となるように形成されている。このため、接続領域２４が不均一に形成され難くなり、さらに、ホールが底部領域２３を流れる距離を短くし易くでき、ｄＶ／ｄｔ耐量やアバランシェ耐量の向上を図ることができる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対し、第２トレンチ２２０の形状を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図９に示されるように、第２トレンチ２２０は、隣合う３本の第１トレンチ２１０を繋ぐように形成されている。但し、上記のように、第２トレンチ２２０は、各第１トレンチ２１０の少なくとも１か所に接続領域２４が形成されるように形成されている。つまり、第２トレンチ２２０は、各第１トレンチ２１０の少なくとも１個所が端面２１０ａとなるように形成されている。
　本実施形態では、第２トレンチ２２０は、Ｘ軸方向において隣合う第２トレンチ２２０の間に３つの表面領域１００が構成されるように配置されている。また、第２トレンチ２２０は、Ｘ軸方向において、徐々にＹ軸方向にずれるように配置されている。
　以上説明した本実施形態によれば、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間に寄生トランジスタが構成されない。したがって、アバランシェが発生した場合、ホールが寄生トランジスタを通過することなくコンタクト領域１９に引き抜かれるため、上記第１実施形態と同様の効果を得ることができる。
　また、本実施形態のように、第１トレンチ２１０および第２トレンチ２２０の位置関係は適宜変更可能である。そして、第２トレンチ２２０によって繋がれる第１トレンチ２１０の数も適宜変更可能である。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置について説明した。しかしながら、これは一例を示したに過ぎず、ＳｉＣ半導体装置は、例えば、ｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造のＭＯＳＦＥＴが形成されていてもよい。さらに、ＳｉＣ半導体装置は、ＭＯＳＦＥＴ以外に、同様の構造のＩＧＢＴが形成された構成とされていてもよい。ＩＧＢＴの場合、上記第１実施形態におけるｎ＋型のドレイン領域（すなわち、基板１１）をｐ＋型のコレクタ領域に変更する以外は、上記第１実施形態で説明した縦型ＭＯＳＦＥＴと同様である。
　また、上記各実施形態において、接続領域２４は、各第１トレンチ２１０に形成されていなくてもよい。さらに、上記各実施形態において、コンタクト領域１９が形成されておらず、ベース領域１７が半導体基板１０の一面１０ａから露出していてもよい。つまり、表面領域１００は、ベース領域１７およびソース領域１８にて構成されていてもよい。そして、上記各実施形態において、ドリフト層１６は、例えば、低濃度層１２のみで構成されていてもよい。この場合、ディープ層１４は形成されていてもよいし、形成されていなくてもよい。このようなＳｉＣ半導体装置としても、隣合う第１トレンチ２１０の間において、一方の第１トレンチ２１０における端面２１０ａと、他方の第１トレンチ２１０における端面２１０ａと対向する部分との間にソース領域１８が形成されないようにすることにより、同様の効果を得ることができる。

Claims (6)

  1. 　トレンチゲート構造が形成された炭化珪素半導体装置であって、
    　炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
    　前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（１６）と、
    　前記ドリフト層上に形成された第２導電型のベース領域（１７）と、
    　前記ベース領域の表層部に形成されると共に、前記ドリフト層よりも高不純物濃度とされた第１導電型の不純物領域（１８）と、
    　前記不純物領域および前記ベース領域を貫通して前記ドリフト層に達するトレンチ（２１０、２２０）の壁面に形成されたゲート絶縁膜（２１）と、前記ゲート絶縁膜上に形成されたゲート電極（２２）とを有するトレンチゲート構造と、
    　前記不純物領域および前記ベース領域と電気的に接続される第１電極（２６）と、
    　前記基板と電気的に接続される第２電極（２７）と、を備え、
    　前記トレンチは、前記基板の面方向における一方向としての第１方向に沿って延びる第１トレンチ（２１０）が複数形成されていると共に、前記基板の面方向における一方向と交差する第２方向に沿って延び、隣合う前記第１トレンチを繋ぐ第２トレンチ（２２０）が複数形成されており、
    　前記ゲート絶縁膜のうちの前記第１トレンチの底面および前記第２トレンチの底面に形成された部分と接する状態で形成された第２導電型の底部領域（２３）と、
    　前記第１トレンチの側面のうちの前記第２トレンチで開口される部分と対向する部分を端面（２１０ａ）とすると、前記ゲート絶縁膜のうちの前記端面に形成された部分と接する状態で形成され、前記ベース領域および前記底部領域と接続される接続領域（２４）と、を有し、
    　前記不純物領域は、隣合う前記第１トレンチの間において、一方の前記第１トレンチにおける前記端面と、他方の前記第１トレンチのうちの前記端面と対向する部分との間と異なる部分に形成されており、
    　隣合う前記第１トレンチの間において、一方の前記第１トレンチにおける前記端面と、他方の前記第１トレンチのうちの前記端面と対向する部分との間には、第２導電型の領域（１７、１９）が配置されている炭化珪素半導体装置。
  2. 　前記端面は、複数の前記第１トレンチに対してそれぞれ構成され、
    　前記接続領域は、複数の前記第１トレンチの端面に対してそれぞれ形成されている請求項１に記載の炭化珪素半導体装置。
  3. 　前記ベース領域の表層部には、前記ベース領域よりも高不純物濃度とされたコンタクト領域（１９）が形成されており、
    　前記コンタクト領域は、隣合う前記第１トレンチの間において、一方の前記第１トレンチにおける前記端面と、他方の前記第１トレンチのうちの前記端面と対向する部分との間に形成されていると共に、隣合う前記第１トレンチのそれぞれに接している請求項１または２に記載の炭化珪素半導体装置。
  4. 　前記ドリフト層には、前記ドリフト層と前記ベース領域との界面から離れた位置に、第２導電型とされた複数のディープ層（１４）が前記第２方向に沿って配置され、
    　前記底部領域は、前記複数のディープ層と接続されている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
  5. 　前記ドリフト層は、前記基板よりも低不純物濃度とされた低濃度層（１２）と、前記低濃度層上に配置された第１電流分散層（１３）と、前記第１電流分散層上に配置され、前記ベース領域との界面を構成する第２電流分散層（１５）とを有し、
    　前記第１電流分散層は、前記第２方向を長手方向とする複数の線状部分を有する構成とされ、
    　前記複数のディープ層は、前記第１電流分散層における線状部分の間にそれぞれ配置され、
    　前記第２電流分散層は、前記第１電流分散層および前記ディープ層上に配置され、
    　前記第１トレンチおよび前記第２トレンチは、底面が前記第２電流分散層内に位置している請求項４に記載の炭化珪素半導体装置。
  6. 　前記第２トレンチは、隣合う前記第１トレンチの間のそれぞれに形成されると共に前記第１方向に沿って複数形成され、さらに前記第１方向に沿って隣合う前記第２トレンチの間隔（Ｌ）がそれぞれ等しくされ、
    　共通の前記第１トレンチを挟んで両側に配置された前記第２トレンチにおいて、前記第１トレンチに対して一方の側に配置された前記第２トレンチは、前記第１トレンチに対して他方の側に配置された前記第１方向に沿って隣合う前記第２トレンチの中心となる部分と対向する状態で形成されている請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
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