JP6053050B2 - 逆導通igbt - Google Patents

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Description

本明細書で開示する技術は、逆導通IGBT(Reverse Conducting Insulated Gate Bipolar Transistor)に関する。
IGBTが形成されている半導体層内にダイオードを内蔵させた逆導通IGBTが開発されている。この種の逆導通IGBTは、3相インバータを構成する6つのトランジスタに用いられることが多く、ダイオードがフリーホイールダイオード(Free Wheeling Diode:FWD)として動作する。
逆導通IGBTに内蔵されるダイオードの逆回復特性を改善することで、逆導通IGBTのスイッチング損失を低減することが望まれている。内蔵ダイオードの逆回復特性を改善するためには、内蔵ダイオードが順バイアスされているときにボディ領域(内蔵ダイオードにおけるアノード領域)から注入される正孔量を抑制することが重要である。
特許文献1は、内蔵ダイオードの逆回復特性を改善する技術を提案する。図9に、特許文献1に開示される逆導通IGBT100の概略を示す。この逆導通IGBT100は、ボディ領域115から注入される正孔量を抑制するために、p型のボディ領域115内に設けられているn型のバリア領域118を備える。バリア領域118よりも上方に配置されるボディ領域115を上側ボディ領域115aといい、バリア領域118よりも下方に配置されるボディ領域115を下側ボディ領域115bという。バリア領域118は、半導体層の表面から伸びるとともにエミッタ電極124にショットキー接触するn型のピラー領域119を介してエミッタ電極124に電気的に接続される。
内蔵ダイオードが順バイアスされると、バリア領域118とエミッタ電極124は、ピラー領域119を介して短絡する。このとき、バリア領域118の電位は、ピラー領域119とエミッタ電極124のショットキー接合の順方向電圧に相当する分だけエミッタ電極124の電位よりも低くなる。ショットキー接合の順方向電圧は、上側ボディ領域115aとバリア領域118で構成されるPNダイオードのビルトイン電圧よりも小さい。このため、バリア領域118が設けられていると、上側ボディ領域115aとバリア領域118で構成されるPNダイオードに十分な順方向電圧が印加されないので、上側ボディ領域115aから注入される正孔量が抑制される。
特開2013−48230号公報
逆導通IGBT100では、図9の破線に示されるように、バリア領域118が絶縁トレンチゲート部130の側面に接しているので、バリア領域118と下側ボディ領域115bとドリフト領域114で構成される寄生のNMOSが絶縁トレンチゲート部130の側面に存在する。このため、絶縁トレンチゲート部130に正電圧が印加されると、閾値に達するよりも先に寄生NMOSがオンする。これにより、図10に示されるように、ゲート電圧Vgの増加に対してコレクタ電流Icが2回に分けて立ち上がる(以下、この現象を「2段オン現象」という)。このような2段オン現象は、誤動作、ノイズ及び不良品判断ミスの原因となる。
本明細書は、2段オン現象の発生が抑制される逆導通IGBTを提供する。
本明細書で開示される逆導通IGBTの一実施形態は、半導体層、半導体層の一方の主面を被膜するエミッタ電極、及び、半導体層の一方の主面から半導体層板内に向けて伸びる絶縁トレンチゲート部を備える。半導体層は、第1導電型のドリフト領域、第2導電型のボディ領域、及び、第1導電型のバリア領域を有する。ドリフト領域は、絶縁トレンチゲート部に接する。ボディ領域は、ドリフト領域上に設けられており、絶縁トレンチゲート部に接する。バリア領域は、ボディ領域内に設けられており、半導体層の一方の主面から伸びるピラー部を介してエミッタ電極と電気的に接続されている。本明細書で開示される逆導通IGBTの一実施形態では、バリア領域が、絶縁トレンチゲート部の側面に接していない。
上記実施形態の逆導通IGBTでは、バリア領域が絶縁トレンチゲート部の側面に接していないので、絶縁トレンチゲート部の側面には、バリア領域とボディ領域とドリフト領域で構成される寄生のNMOSが存在しない。このため、上記実施形態の逆導通IGBTでは、2段オン現象の発生が抑制される。
実施例の逆導通IGBTの要部断面図を模式的に示す。 図1のII-II線に対応した要部断面図を模式的に示す。 図1のIII-III線に対応した要部断面図を模式的に示す。 変形例の逆導通IGBTの要部断面図を模式的に示す。 変形例の逆導通IGBTの要部断面図を模式的に示す。 変形例の逆導通IGBTの要部断面図を模式的に示す。 変形例の逆導通IGBTの要部断面図を模式的に示す。 変形例の逆導通IGBTの要部断面図を模式的に示す。 従来の逆導通IGBTの要部断面図を模式的に示す。 従来の逆導通IGBTのIc−Vg特性を示す。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
本明細書で開示される逆導通IGBTの一実施形態は、半導体層、半導体層の一方の主面を被膜するエミッタ電極、及び、半導体層の一方の主面から半導体層内に向けて伸びる絶縁トレンチゲート部を備えていてもよい。半導体層に用いられる材料は、特に限定されるものではない。例えば、半導体層には、シリコン、炭化珪素、窒化物半導体、又は、その他の化合物半導体が用いられてもよい。半導体層は、第1導電型のドリフト領域、第2導電型のボディ領域、及び、第1導電型のバリア領域を有していてもよい。ドリフト領域は、絶縁トレンチゲート部に接する。ボディ領域は、ドリフト領域上に設けられており、絶縁トレンチゲート部に接する。バリア領域は、ボディ領域内に設けられており、半導体層の一方の主面から伸びるピラー部を介してエミッタ電極と電気的に接続されている。ピラー部は、逆導通IGBTがオンするときに、ボディ領域から注入されるキャリア量が抑制されるように、バリア領域とエミッタ電極を電気的に接続してバリア領域の電位を調整するように構成されている。例えば、ピラー部は、エミッタ電極にショットキー接触する第1導電型の半導体領域であってもよい。この実施形態の逆導通IGBTでは、バリア領域が、絶縁トレンチゲート部の側面に接していないことを特徴とする。バリア領域が絶縁トレンチゲート部の側面から離れる距離は、絶縁トレンチゲート部の側面に形成される反転層の幅よりも長いのが望ましい。
半導体層は、電位がフローティングの第1導電型のフローティング領域をさらに有していてもよい。フローティング領域は、ボディ領域内に設けられている。フローティング領域は、半導体層の一方の主面に直交する方向から観測したときに、絶縁トレンチゲート部の側面とバリア領域の間の範囲の少なくとも一部に配置されている。フローティング領域は、絶縁トレンチゲート部の側面に接していてもよく、絶縁トレンチゲート部から離れていてもよい。フローティング領域は、絶縁トレンチゲート部の側面とバリア領域の間において、分散配置されていてもよい。フローティング領域が設けられていると、逆導通IGBTのオン電圧が低下する。
フローティング領域は、半導体層の深さ方向において、バリア領域よりも下方に配置されていてもよい。この実施形態によると、逆導通IGBTのオン電圧がさらに低下する。
フローティング領域は、半導体層の一方の主面に直交する方向から観測したときに、絶縁トレンチゲート部の側面からバリア領域と重複する位置まで伸びていてもよい。この実施形態によると、逆導通IGBTのオン電圧がさらに低下する。
以下、図面を参照して、逆導通IGBT1を説明する。逆導通IGBT1は、3相インバータを構成する6つのトランジスタに用いられており、内蔵するダイオードがフリーホイールダイオード(Free Wheeling Diode:FWD)として動作する。
図1に示されるように、逆導通IGBT1は、シリコン単結晶の半導体層10、半導体層10の裏面10Aを被覆するコレクタ電極22(ダイオードにおけるカソード電極)、半導体層10の表面10Bを被覆するエミッタ電極24(ダイオードにおけるアノード電極)、及び、半導体層10の表層部に形成されている複数の絶縁トレンチゲート部30を備える。半導体層10は、p型のコレクタ領域11、n型のカソード領域12、n型のバッファ領域13、n型のドリフト領域14、p型のボディ領域15(ダイオードにおけるアノード領域)、n型のエミッタ領域16、p型のボディコンタクト領域17、n型のバリア領域18及びn型のピラー領域19を備える。
コレクタ領域11は、半導体層10の裏層部に配置されており、半導体層10の裏面10Aに露出する。コレクタ領域11は、ボロンを高濃度に含んでおり、コレクタ電極22にオーミック接触する。コレクタ領域11は、例えば、イオン注入技術を利用して、半導体層10の裏面10Aから半導体層10の裏層部の一部にボロンを導入することで形成されている。
カソード領域12は、半導体層10の裏層部に配置されており、半導体層10の裏面10Aに露出する。カソード領域12は、リンを高濃度に含んでおり、コレクタ電極22にオーミック接触する。カソード領域12は、例えば、イオン注入技術を利用して、半導体層10の裏面10Aから半導体層10の裏層部の一部にリンを導入することで形成されている。
逆導通IGBT1は、半導体層10の裏層部にコレクタ領域11及びカソード領域12が形成されていることを特徴とする。コレクタ領域11及びカソード領域12は、半導体層10の裏層部において、同一の面内に配置されている。これにより、逆導通IGBT1は、IGBTとして動作するとともに、ダイオードとしても動作することができる。なお、半導体層10の裏層部におけるコレクタ領域11とカソード領域12のレイアウトは、特に限定されるものではなく、様々なレイアウトを採用することができる。
バッファ領域13は、半導体層10の裏層部に配置されている。バッファ領域13は、コレクタ領域11及びカソード領域12上に配置されている。バッファ領域13は、イオン注入技術を利用して、半導体層10の裏面10Aから半導体層10の裏層部の一部にリンを導入することで形成されている。バッファ領域13の不純物濃度は、ドリフト領域14の不純物濃度よりも濃い。
ドリフト領域14は、バッファ領域13とボディ領域15の間に配置されている。ドリフト領域14は、半導体層10に各半導体領域を形成した残部であり、不純物濃度は低い。
ボディ領域15は、半導体層10の表層部に配置されている。ボディ領域15は、ドリフト領域14上に配置されており、エミッタ領域16、ボディコンタクト領域17、バリア領域18及びピラー領域19を取り囲む。ボディ領域15は、イオン注入技術を利用して、半導体層10の表面10Bから半導体層10の表層部の一部にボロンを導入することで形成されている。ボディ領域15は、バリア領域18よりも上方に配置される上側ボディ領域15a及びバリア領域18よりも下方に配置される下側ボディ領域15bに区別される。
エミッタ領域16は、半導体層10の表層部に配置されている。エミッタ領域16は、ボディ領域15上に配置されており、半導体層10の表面10Bに露出する。エミッタ領域16は、リンを高濃度に含んでおり、エミッタ電極24にオーミック接触する。エミッタ領域16は、イオン注入技術を利用して、半導体層10の表面10Bから半導体層10の表層部の一部にリンを導入することで形成されている。
ボディコンタクト領域17は、半導体層10の表層部に配置されている。ボディコンタクト領域17は、ボディ領域15上に配置されており、半導体層10の表面10Bに露出する。ボディコンタクト領域17は、ボロンを高濃度に含んでおり、エミッタ電極24にオーミック接触する。ボディコンタクト領域17は、イオン注入技術を利用して、半導体層10の表面10Bから半導体層10の表層部の一部にボロンを導入することで形成されている。
絶縁トレンチゲート部30は、半導体層10の表面10Bからエミッタ領域16及びボディ領域15を貫通してドリフト領域14に達するトレンチ内に形成されている。絶縁トレンチゲート部30は、ドリフト領域14、ボディ領域15及びエミッタ領域16に接する。絶縁トレンチゲート部30は、トレンチゲート電極、及び、そのトレンチゲート電極を被覆するゲート絶縁膜を有する。図2に示されるように、絶縁トレンチゲート部30は、半導体層10の表面10Bに直交する方向から観測したときに、ストライプ状に配置されている。これは一例であり、絶縁トレンチゲート部30のレイアウトは、特に限定されるものではなく、様々なレイアウトを採用することができる。
図1に示されるように、バリア領域18は、半導体層10の表層部に配置されている。バリア領域18は、ボディ領域15内に配置されており、ボディ領域15によってドリフト領域14、エミッタ領域16及びボディコンタクト領域17から隔てられており、半導体層10の表面10Bに平行な面内を延びた形態を有する。バリア領域18は、イオン注入技術を利用して、半導体層10の表面10Bから半導体層10の表層部の一部にリンを導入することで形成されている。バリア領域18は、半導体層10の所定深さに配置されている。図3に示されるように、バリア領域18は、半導体層10の表面10Bに直交する方向から観測したときに、絶縁トレンチゲート部30の長手方向に沿って延びた形態を有しており、ストライプ状の絶縁トレンチゲート部30に対応してストライプ状に配置されている。バリア領域18は、絶縁トレンチゲート部30の側面に接していない。絶縁トレンチゲート部30のバリア領域18の間には、ボディ領域15が介在する。バリア領域18が絶縁トレンチゲート部30の側面から離れる距離は、絶縁トレンチゲート部30の側面に形成される反転層の幅よりも長い。
図1に示されるように、ピラー領域19は、半導体層10の表層部に配置されている。ピラー領域19は、半導体層10の表面10Bからボディコンタクト領域17及び上側ボディ領域15aを貫通してバリア領域18に達するまで伸びており、半導体層10の表面10Bに直交する方向に延びた形態を有する。ピラー領域19は、リンを含んでおり、エミッタ電極24にショットキー接触する。ピラー領域19は、イオン注入技術を利用して、半導体層10の表面10Bから半導体層10の表層部の一部にリンを導入することで形成されている。
次に、逆導通IGBT1の動作を説明する。コレクタ電極22に正電圧が印加され、エミッタ電極24に接地電圧が印加され、絶縁トレンチゲート部30に正電圧が印加されると、絶縁トレンチゲート部30の側面のボディ領域15に反転層が形成され、その反転層を介してエミッタ領域16からドリフト領域14に電子が注入される。一方、コレクタ領域11からドリフト領域14に正孔が注入される。これにより、逆導通IGBT1がオンとなり、コレクタ電極22とエミッタ電極24の間にコレクタ電流が流れる。
背景技術で説明したように(図9参照)、バリア領域18が絶縁トレンチゲート部30の側面に接していると、バリア領域18と下側ボディ領域15bとドリフト領域14で構成される寄生のNMOSが絶縁トレンチゲート部30の側面に存在してしまう。この寄生のNMOSが閾値に達するよりも先にオンすることで、2段オン現象が発生する。特に、ボディ領域15が拡散領域として形成されているので、下側ボディ領域15bの不純物濃度が上側ボディ領域15aよりも薄い。このため、寄生のNMOSは、絶縁トレンチゲート部30に印加される正電圧が閾値よりも小さいときにオンしてしまう。
一方、本実施例の逆導通IGBT1では、バリア領域18が絶縁トレンチゲート部30の側面に接していないので、絶縁トレンチゲート部30の側面に寄生のNMOSが存在しない。このため、本実施例の逆導通IGBT1では、2段オン現象の発生が抑制される。
次に、コレクタ電極22よりもエミッタ電極24に高い電圧が印加され、絶縁トレンチゲート部30に接地電圧が印加されると、ボディ領域15とドリフト領域14とバッファ領域13とカソード領域12で構成される内蔵ダイオードが順バイアスされる。内蔵ダイオードが順バイアスされると、バリア領域18とエミッタ電極24は、ピラー領域19を介して短絡する。ピラー領域19はエミッタ電極24にショットキー接触しているので、バリア領域18の電位は、ピラー領域19とエミッタ電極24のショットキー接合の順方向電圧に相当する分だけエミッタ電極24の電位よりも低くなる。ショットキー接合の順方向電圧は、上側ボディ領域15aとバリア領域18で構成されるPNダイオードのビルトイン電圧よりも小さい。このため、バリア領域18が設けられていると、上側ボディ領域15aとバリア領域18で構成されるPNダイオードに十分な順方向電圧が印加されないので上側ボディ領域15aから注入される正孔量が抑制される。
次に、コレクタ電極22に正電圧が印加され、エミッタ電極24に接地電圧が印加され、絶縁トレンチゲート部30に接地電圧が印加されると、内蔵ダイオードが逆バイアスされる。上記したように、内蔵ダイオードでは、順バイアスのときに上側ボディ領域15aから注入される正孔量が抑制されているので、逆回復電流が小さく、逆回復時間が短い。このように、バリア領域18を有する逆導通IGBT1は、ドリフト領域14のライフタイム制御を行うことなく、低いスイッチング損失を得ることができる。
(変形例)
図4に、変形例の逆導通IGBT2を示す。逆導通IGBT2の半導体層10は、電位がフローティングであるn型のフローティング領域42を備えていることを特徴とする。フローティング領域42は、半導体層10の表層部に配置されている。フローティング領域42は、ボディ領域15内に配置されており、絶縁トレンチゲート部30の側面に接しており、ボディ領域15によってドリフト領域14、エミッタ領域16、ボディコンタクト領域17、バリア領域18及びピラー領域19から隔てられている。フローティング領域42は、イオン注入技術を利用して、半導体層10の表面10Bから半導体層10の表層部の一部にリンを導入することで形成されている。
逆導通IGBT2がオンすると、コレクタ領域11からドリフト領域14に注入された正孔の多くは、絶縁トレンチゲート部30の側面に沿ってボディ領域15内を流れた後に、ボディコンタクト領域17を介して排出される。フローティング領域42が設けられていると、絶縁トレンチゲート部30の側面を流れる正孔に対して障壁が形成されるので、ドリフト領域14及びボディ領域15内の正孔濃度が増加し、逆導通IGBT2のオン電圧が低下する。
図5に、変形例の逆導通IGBT3を示す。逆導通IGBT3では、フローティング領域42が、バリア領域18と絶縁トレンチゲート部30の間において分散配置されていることを特徴とする。所望する特性に応じて、フローティング領域42のレイアウトは適宜に調整される。
図6に、変形例の逆導通IGBT4を示す。逆導通IGBT4では、フローティング領域42が、半導体層10の厚み方向(紙面上下方向)において、バリア領域18よりも下方に配置されていることを特徴とする。この例では、フローティング領域42とドリフト領域14の距離が近いので、ドリフト領域14の正孔濃度が顕著に増加する。これにより、ドリフト領域14における伝導度変調が活発化し、逆導通IGBT4のオン電圧が顕著に低下する。
図7に、変形例の逆導通IGBT5を示す。逆導通IGBT5では、フローティング領域42が、半導体層10の表面10Bに直交する方向から観測したときに、絶縁トレンチゲート部30の側面からバリア領域18と重複する位置まで伸びていることを特徴とする。この例では、フローティング領域42の下方からボディコンタクト領域17までの正孔排出経路の距離が長くなるので、ドリフト領域14の正孔濃度が顕著に増加する。これにより、ドリフト領域14における伝導度変調が活発化し、逆導通IGBT5のオン電圧が顕著に低下する。
図8に、変形例の逆導通IGBT6を示す。逆導通IGBT6では、フローティング領域42が、半導体層10の表面10Bに直交する方向から観測したときに、隣合う絶縁トレンチゲート部30の間において、一方の絶縁トレンチゲート部30の側面から他方の絶縁トレンチゲート部30の側面まで伸びていることを特徴とする。この例では、フローティング領域42がコレクタ領域11から注入された正孔に対して確実に障壁を形成することができるので、ドリフト領域14の正孔濃度が顕著に増加する。これにより、ドリフト領域14における伝導度変調が活発化し、逆導通IGBT6のオン電圧が顕著に低下する。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10:半導体層、 10A:裏面、 10B:表面、 11:コレクタ領域、 12:カソード領域、 13:バッファ領域、 14:ドリフト領域、 15:ボディ領域、 16:エミッタ領域、 17:ボディコンタクト領域、 18:バリア領域、 19:ピラー領域、 22:コレクタ電極、 24:エミッタ電極、 30:絶縁トレンチゲート部、 42:フローティング領域

Claims (5)

  1. 逆導通IGBTであって、
    半導体層と、
    前記半導体層の一方の主面を被膜するエミッタ電極と、
    前記半導体層の一方の主面から前記半導体層内に向けて伸びる絶縁トレンチゲート部と、を備え、
    前記半導体層は、
    前記絶縁トレンチゲート部に接する第1導電型のドリフト領域と、
    前記ドリフト領域上に設けられており、前記絶縁トレンチゲート部に接する第2導電型のボディ領域と、
    前記ボディ領域内に設けられており、前記半導体層の一方の主面から伸びるピラー部を介して前記エミッタ電極と電気的に接続されている第1導電型のバリア領域と、を備え、
    前記バリア領域が、前記絶縁トレンチゲート部の側面に接していない、逆導通IGBT。
  2. 前記バリア領域が前記絶縁トレンチゲート部の側面から離れる距離は、前記絶縁トレンチゲート部の側面に形成される反転層の幅よりも長い、請求項1に記載の逆導通IGBT。
  3. 前記半導体層は、
    前記ボディ領域内に設けられており、電位がフローティングの第1導電型のフローティング領域をさらに有し、
    前記フローティング領域は、前記半導体層の一方の主面に直交する方向から観測したときに、前記絶縁トレンチゲート部の側面と前記バリア領域の間の範囲の少なくとも一部に配置されている、請求項1又は2に記載の逆導通IGBT。
  4. 前記フローティング領域は、前記半導体層の深さ方向において、前記バリア領域よりも下方に配置されている、請求項3に記載の逆導通IGBT。
  5. 前記フローティング領域は、前記半導体層の一方の主面に直交する方向から観測したときに、前記絶縁トレンチゲート部の側面から前記バリア領域と重複する位置まで伸びている、請求項4に記載の逆導通IGBT。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016096307A (ja) * 2014-11-17 2016-05-26 トヨタ自動車株式会社 半導体装置
JP6053050B2 (ja) 2014-12-12 2016-12-27 株式会社豊田中央研究所 逆導通igbt
JP6441192B2 (ja) * 2015-09-11 2018-12-19 株式会社東芝 半導体装置
JP6551156B2 (ja) * 2015-10-29 2019-07-31 富士電機株式会社 スーパージャンクション型mosfetデバイスおよび半導体チップ
CN106067480B (zh) * 2016-07-26 2018-12-18 电子科技大学 一种双通道rc-ligbt器件及其制备方法
DE102017107174B4 (de) 2017-04-04 2020-10-08 Infineon Technologies Ag IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
DE102017118665A1 (de) 2017-08-16 2019-02-21 Infineon Technologies Ag Rc-igbt
JP6946922B2 (ja) * 2017-10-18 2021-10-13 株式会社デンソー 半導体装置
DE102017124871B4 (de) * 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
CN109755289B (zh) * 2017-11-01 2020-11-24 苏州东微半导体有限公司 一种沟槽型超结功率器件
CN112885900B (zh) * 2019-11-29 2022-04-15 苏州东微半导体股份有限公司 一种igbt器件
JP2024037582A (ja) * 2022-09-07 2024-03-19 株式会社東芝 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5594276B2 (ja) * 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
JP5919121B2 (ja) * 2011-07-27 2016-05-18 株式会社豊田中央研究所 ダイオードおよび半導体装置
US9214521B2 (en) * 2012-06-21 2015-12-15 Infineon Technologies Ag Reverse conducting IGBT
KR20140038750A (ko) * 2012-09-21 2014-03-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
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