JP2014064005A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】コンダクションモデュレーションを向上できる半導体装置及びその製造方法を提供する。
【解決手段】基板、基板内に一の方向に延長された第１トレンチゲートおよび第２トレンチゲート、基板内に形成され、第１トレンチゲートと第２トレンチゲートとをそれぞれ互いに連結する第３トレンチゲートおよび第４トレンチゲート、基板内に第１トレンチゲート〜第４トレンチゲートによって定義された第１領域、および基板内に定義された第２領域と第３領域とを含み、第１領域は第１トレンチゲート〜第４トレンチゲートによって囲まれ第１高電圧半導体素子を含み、第１高電圧半導体素子は第１導電型のボディと、ボディ内に形成され第１導電型と異なる第２導電型のエミッタとを含み、第２領域は第１領域と面接触し、第３領域は第１領域と点接触し、第２領域と第３領域は第１導電型のフローティングウェルを含む。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、より詳細には絶縁ゲートバイポーラトランジスタ及びその製造方法に関する。
高電圧半導体装置には、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ ｍｏｄｅ Ｔｒａｎｓｉｓｔｏｒ以下、「ＩＧＢＴ」という）、パワーモス電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ（Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などがある。
特に、ＩＧＢＴはパワーモス電界効果トランジスタとバイポーラトランジスタを複合化した構造を有するスイッチング素子である。ＩＧＢＴは駆動電力が小さく、スイッチング速度が速く、耐圧が高く、かつ電流密度が高い。ＩＧＢＴは基板の一面に形成されたエミッタと基板の他面に形成されたコレクタを含み得る。このような構造によってＩＧＢＴのチャンネルは垂直方向に形成される。
本発明が解決しようとする課題は、コンダクションモデュレーション（ｃｏｎｄｕｃｔｉｏｎ ｍｏｄｕｌａｔｉｏｎ）を向上できる半導体装置を提供するものである。
本発明が解決しようとする課題は、コンダクションモデュレーションを向上できる半導体装置の製造方法を提供するものである。
本発明が解決しようとする課題は、上記課題に制限されず、上記以外の他の課題は以下の記載から当業者に明確に理解できるであろう。
前記課題は、以下の手段により実現される。
基板と、前記基板内に、一の方向に延長された第１トレンチゲートおよび第２トレンチゲートと、前記基板内に形成され、前記第１トレンチゲートと第２トレンチゲートとをそれぞれ互いに連結する第３トレンチゲートおよび第４トレンチゲートと、前記基板内に、前記第１トレンチゲート〜第４トレンチゲートによって定義された第１領域と、前記基板内に定義された第２領域と第３領域とを含み、前記第１領域は、前記第１トレンチゲート〜第４トレンチゲートによって囲まれ、第１高電圧半導体素子を有し、前記第１高電圧半導体素子は、第１導電型のボディと、前記ボディ内に形成され、前記第１導電型と異なる第２導電型のエミッタとを含み、前記第２領域は、前記第１領域と面接触し、前記第３領域は、前記第１領域と点接触し、前記第２領域と第３領域は、前記第１導電型のフローティングウェルを含む半導体素子。
ここで、前記ボディは前記第１トレンチゲートより浅く形成され、前記フローティングウェルは前記ボディより深く形成され得る。
前記フローティングウェルは前記第１トレンチゲートより深く形成され得る。
前記第２領域の前記一の方向の長さは、前記第１領域の前記一の方向の長さより長くてもよい。
前記基板内に形成され、前記一の方向に延長された第５トレンチゲート及び第６トレンチゲートと、前記基板内において、前記第５トレンチゲートと第６トレンチゲートとの間に形成された第２高電圧半導体素子をさらに含み、前記第１トレンチゲート、第２トレンチゲート、第５トレンチゲート、及び第６トレンチゲートの順に配置され得る。
前記第１トレンチゲートと前記第２トレンチゲートとの間の長さは、前記第２トレンチゲートと前記第５トレンチゲートとの間の長さより短くてもよい。
前記第２トレンチゲートと第５トレンチゲートとの間に、前記第３領域と、前記第２領域の一部とが配置され、前記第３領域と、前記第２領域の前記一部とは互いに連結され得る。
前記基板内に、前記第１トレンチゲートと第２トレンチゲートとの間に形成された第３高電圧半導体素子をさらに含み、前記第１高電圧半導体素子と前記第３高電圧半導体素子との間には前記第２領域の一部が配置され得る。
前記第３トレンチゲートと第４トレンチゲートは前記第１トレンチゲートと第２トレンチゲートを横切り得る。
前記エミッタは前記第１領域の２カ所に形成され得る。
前記エミッタは前記第１領域の前記２カ所の一部にのみ形成され、前記第１領域の前記２カ所は各々前記第１領域の向かい側（ｏｐｐｏｓｉｔｅ ｓｉｄｅｓ）に位置し得る。
基板と、前記基板内に形成され、梯子状（ｌａｄｄｅｒ ｔｙｐｅ）の第１トレンチゲートと、前記基板内に、前記第１トレンチゲートの一部によって囲まれて定義される第１領域と第２領域とを含み、前記第１領域には高電圧半導体素子が形成され、前記高電圧半導体素子は前記第１トレンチゲートより浅く形成された第１導電型のボディと、前記ボディ内に形成され、前記第１導電型と異なる第２導電型のエミッタとを含み、前記第２領域には前記第１トレンチゲートより深く形成された前記第１導電型の第１フローティングウェルが形成された半導体装置。
前記第１領域は前記基板内に定義された複数の第１領域のうちの何れか一つであり、前記第２領域は前記基板内に定義された複数の第２領域のうちの何れか一つであり、前記複数の第１領域と前記複数の第２領域は互いに交互に配置され、前記複数の第１領域内の前記高電圧半導体素子と前記複数の第２領域内の前記第１フローティングウェルは互いに交互に繰り返され得る。
前記第１トレンチゲートの長さ方向を一の方向とすると、前記第２領域の一の方向の長さは、前記第１領域の一の方向の長さより長くてもよい。
前記基板内に形成され、前記第１トレンチゲートと隣接する梯子状の第２トレンチゲートをさらに含み得る。
前記基板内に、前記第１トレンチゲートと前記第２トレンチゲートとの間に定義された第３領域をさらに含み、前記第３領域は前記第１導電型の第２フローティングウェルを含み得る。
前記エミッタは前記第１領域の２カ所に形成され得る。
前記エミッタは前記第１領域の前記２カ所の一部にのみ形成され、前記第１領域の前記２カ所は各々前記第１領域の向かい側に位置し得る。
基板と、前記基板内に形成され、互いに異なる第１繰り返し単位と第２繰り返し単位を含み、前記第１繰り返し単位は、一の方向に延長された第１トレンチゲートおよび第２トレンチゲートを含み、前記第１トレンチゲートと第２トレンチゲートとをそれぞれ互いに連結する第３トレンチゲートおよび第４トレンチゲートを含み、前記第１繰り返し単位は、前記基板内に前記第１トレンチゲート〜第４トレンチゲートによって定義され、前記第１トレンチゲート〜第４トレンチゲートによって囲まれた第１領域を含み、前記第１領域は複数の第１高電圧半導体素子を含み、前記第１繰り返し単位は、前記基板内に定義された第２領域を含み、前記第２領域は前記第１領域と面接触し、前記第２領域は複数の第１導電型の第１フローティングウェルを含み、前記第２繰り返し単位は、複数の第２高電圧半導体素子と、複数の前記第２フローティングウェルを含み、前記第２フローティングウェルは前記第１導電型を有する半導体装置。
前記第１繰り返し単位内で前記複数の第１高電圧半導体素子のうち何れか一つと前記複数の第１フローティングウェルのうち何れか一つの幅の比率と、前記第２繰り返し単位内で前記複数の第２高電圧半導体素子のうち何れか一つと前記複数の第２フローティングウェルのうち何れか一つの幅の比率は互いに異なってもよい。
前記複数の第１高電圧半導体素子は前記第１導電型のボディと、前記ボディ内に形成されたエミッタとを含み、前記ボディは前記第１トレンチゲートより浅く形成され、前記複数の第１フローティングウェルは前記第１トレンチゲートより深く形成され得る。
前記第２領域の前記一方向の長さは、前記第１領域の前記一の方向の長さより長くてもよい。
前記第１繰り返し単位は前記基板内に定義された第３領域をさらに含み、前記第３領域は、前記第１領域と点接触し、前記複数の第１フローティングウェルの一部を含み得る。
基板内に第１トレンチゲート〜第４トレンチゲートを、前記第１トレンチゲートおよび第２トレンチゲートは一の方向に延長され、前記第３トレンチゲートおよび第４トレンチゲートは前記第１トレンチゲートと第２トレンチゲートとをそれぞれ互いに連結し、前記第１トレンチゲート〜第４トレンチゲートは前記基板に前記第１トレンチゲート〜第４トレンチゲートに囲まれた第１領域を定義し、前記第１領域は前記基板内に定義された第２領域と面接触し、前記第１領域は前記基板内に定義された第３領域と点接触するように形成する段階と、前記第２領域と前記第３領域内に第１導電型のフローティングウェルを形成する段階と、前記第１領域内に前記第１導電型のボディと、前記ボディ内に形成される第２導電型のエミッタとを含む高電圧半導体素子を形成する段階と、を有する半導体装置の製造方法。
前記第１〜第４トレンチを形成する前に、前記基板内に第１導電型のドーピング領域を形成する段階をさらに有し、前記フローティングウェルを完成する段階は、前記第２領域および第３領域内に前記第１導電型のドーピング領域を拡散させる段階を含み得る。
第１領域及び第２領域を含む基板と、前記基板内に、前記第２領域と、前記第１領域の周囲（ｐｅｒｉｍｅｔｅｒ）との間に形成された第１トレンチゲート構造を含み、前記第１領域は、前記基板内に形成された第１導電型のボディと、前記ボディ内に形成された第２導電型のエミッタと、前記エミッタによって露出された前記ボディの一部内に形成された前記第１導電型のドーピング領域によって定義されたトランジスタを含み、前記第２領域は、前記第１導電型のフローティングウェルを含み、前記フローティングウェルは、前記第１領域内の前記ボディより深く形成され、前記第１トレンチゲート構造は梯子状であり、前記基板の前記第１領域及び第２領域を露出させて前記第１領域内の前記ボディより深く形成された半導体装置。
前記基板の底面に接触されたコレクタと、前記基板の前記第１領域内の前記トランジスタの前記ドーピング領域に電気的に接続されたエミッタ電極とをさらに含み得る。
前記基板の前記第１領域は、前記基板内の複数の第１領域のうち何れか一つであり、前記基板の前記第２領域は、前記基板内の複数の第２領域のうち何れか一つであり、前記複数の第２領域の一部は、前記梯子状の前記第１トレンチゲート構造が交互に配置されたラインの間に、第１方向に沿って前記複数の第１領域と交互に配置され、残りの前記複数の第２領域は、前記トレンチゲート構造と、前記複数の第１領域のうちの一つによって離隔され、第２方向に沿って対になって配置され、前記第２方向は前記第１方向と交差する方向であり得る。
前記複数の第１領域のうち一つの前記第１方向の長さは、前記複数の第２領域の一部のうち一つの前記第１方向の長さより短くてもよい。
前記複数の第１領域のうち一つの前記第２方向の広さは、前記残りの複数の第２領域のうち一つの前記第２方向の広さより狭くてもよい。
本発明のその他具体的な内容は詳細な説明及び図面に含まれている。
本発明の第１実施形態による半導体装置を説明するための平面図である。 本発明の第１実施形態による半導体装置の一部のレイアウト図である。 図２のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。 図２のトレンチゲートの構造を説明するための図である。 本発明の第２実施形態による半導体装置の部分レイアウト図である。 本発明の第３実施形態による半導体装置の部分レイアウト図である。 本発明の第４実施形態による半導体装置の部分レイアウト図である。 本発明の第５実施形態による半導体装置の部分レイアウト図である。 本発明の第５実施形態による半導体装置の部分レイアウト図である。 本発明の第５実施形態による半導体装置の部分レイアウト図である。 本発明の第５実施形態による半導体装置の部分レイアウト図である。 本発明の第６実施形態による半導体装置を説明するための概念図である。 本発明の第７実施形態による半導体装置を説明するための概念図である。 本発明の第８実施形態による半導体装置を説明するための概念図である。 本発明の第９実施形態による半導体装置を説明するための概念図である。 本発明の第１０実施形態による半導体装置を説明するための概念図である。 本発明のいくつかの実施形態による半導体装置を含む半導体システムを説明するための例示的なブロック図である。 本発明のいくつかの実施形態による半導体システムを含む電子システムの例示的なブロック図である。 本発明のいくつかの実施形態による半導体装置を適用できる例示的な電子システムである。 本発明のいくつかの実施形態による半導体装置を適用できる例示的な電子システムである。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。 本発明の第１実施形態による半導体装置の製造方法を説明するための中間段階図である。
本発明の利点、特徴、およびこれらを達成する方法は添付する図面と共に詳細に説明される実施形態において明確になるであろう。しかし、本発明は、以下に開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実施されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野において通常の知識を有する者に発明の範囲を知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。明細書全体において同一の参照符号は同一の構成要素を指称する。「および／または」と記載される場合は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と指称されるものは、他の素子と直接連結またはカップリングされた場合または中間に他の素子を介在する場合をすべて含む。一方、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と指称されるものは中間に他の素子を介在しないことを示す。
「第１」、「第２」などは多様な素子および構成要素を記述するために使用されるが、これら素子および構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションは本発明の技術的思想の範囲内で第２素子、第２構成要素、または第２セクションであり得ることは勿論である。
本明細書で使用された用語は実施形態を説明するために使用されたのであり、本発明を制限しようとするものではない。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作および／または素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
特に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明示的に特別に定義されていない限り理想的または過度に解釈されてはならない。
図１は、本発明の第１実施形態による半導体装置を説明するための平面図である。図２は、本発明の第１実施形態による半導体装置の一部のレイアウト図である。図２は、図１のＹ領域を拡大して詳細に図示するレイアウト図である。図３は、図２のIII-III’に沿って切断した断面図である。図４は、図２のトレンチゲートの構造を説明するための図である。
図１を参照すると、本発明の第１実施形態による半導体装置１は、素子形成領域Ｍとターミネーション領域Ｐを含む。素子形成領域Ｍは後述する高電圧半導体素子１００、フローティングウェル（図３の１０５ａ、１０５ｂを参照）などが形成される領域であり、ターミネーション領域Ｐはフィールド拡散のためのターミネーションリング（ｔｅｒｍｉｎａｔｉｏｎ ｒｉｎｇ）、フィールドプレート（ｆｉｅｌｄ ｐｌａｔｅ）１９９などが形成される領域である。エミッタ電極１４０は高電圧半導体素子１００のエミッタ（図３の１３５を参照）と連結し、プレート（ｐｌａｔｅ）形状である。図示するように、トレンチゲート構造１１０は梯子状である。配線１１９はトレンチゲート構造１１０と連結される。配線１１９はトレンチゲート構造１１０に同一の電圧を印加するため、エミッタ電極１４０を囲む形状を有する。
図２及び図３を参照すると、本発明の第１実施形態による半導体装置１は高電圧半導体素子１００、フローティングウェル１０５ａ、１０５ｂなどを含み得る。
高電圧半導体素子１００はＩＧＢＴであるが、これに限定されない。このような高電圧半導体素子１００はトレンチゲート構造１１０、エミッタ１３５、ボディ１０６、コレクタ１５４、障壁層１０７、バッファ層１５２、エミッタ電極１４０、コレクタ電極１５０などを有する。高電圧半導体素子１００は６Ｖ以上で動作する。
トレンチゲート構造１１０は、複数のトレンチゲート１１１〜１１８を含む。基板１０２内にトレンチ１０９が形成され、トレンチ１０９の側壁と底面に沿ってコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）ゲート絶縁膜１２０が形成され、トレンチ１０９内のゲート絶縁膜１２０上にトレンチゲート１１１〜１１８が形成される。ゲート絶縁膜１２０はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、または高誘電率物質のうち少なくとも一つを含む。高誘電率物質は、例えば、ＨｆＯ２、ＺｒＯ２またはＴａ２Ｏ５のうち少なくとも一つを含み得る。トレンチ１０９の断面形状は、図示するものとは異なってもよく、多様であり得る。トレンチ１０９の断面は基板１０２の内側に入るに従って傾斜する形状かつ長方形形状であり得る。
また、トレンチゲート構造１１０は梯子状である。具体的には、図２の左側に図示するトレンチゲート構造１１０は一の方向ＤＲ１に長く延長された第１トレンチゲート１１１および第２トレンチゲート１１２と、第１トレンチゲート１１１と第２トレンチゲート１１２とを互いに連結する第３トレンチゲート１１３および第４トレンチゲート１１４を含む。第３トレンチゲート１１３および第４トレンチゲート１１４は一の方向ＤＲ１とは異なる他の方向ＤＲ２に延長される。
同様に、図２の右側に図示するレンチゲート構造１１０は一の方向ＤＲ１に長く延長された第５トレンチゲート１１５および第６トレンチゲート１１６と、第５トレンチゲート１１５と第６トレンチゲート１１６とを互いに連結する第７トレンチゲート１１７および第８トレンチゲート１１８を含む。第７トレンチゲート１１７および第８トレンチゲート１１８は一の方向ＤＲ１とは異なる他の方向ＤＲ２に延長される。
一方、図４に図示するように、トレンチゲート構造１１０によって第１領域Ｉ、第２領域ＩＩａ、ＩＩｂ、および第３領域ＩＩＩが定義される。
第１領域Ｉは第１トレンチゲートないし第４トレンチゲート１１１〜１１４によって定義される。第２領域ＩＩａ、ＩＩｂは第１領域Ｉと面接触する。第３領域ＩＩＩは第１領域Ｉと点接触する。
第１領域Ｉは図示するように多角形形状であり得る。例えば、第１領域Ｉは長方形である。したがって、多角形形状は面と点からなる。したがって、「面接触」とは第１領域Ｉの面（または角）と、第２領域ＩＩａ、ＩＩｂの面（または角）が互い対向するように配置する意味である。また、「点接触」とは第１領域Ｉの点（角）と、第３領域ＩＩＩの点（角）が対向するように配置する意味である。
一方、工程上の理由によって第１領域Ｉの角部分（点部分）が丸くなる場合もある。しかし、このような場合にも、角部分があると考えれば、第１領域Ｉと第３領域ＩＩＩは点接触しているといえる。
より具体的には、第１領域Ｉは第１トレンチゲートないし第４トレンチゲート１１１〜１１４に囲まれた領域である。第２領域ＩＩａ、ＩＩｂは第１領域Ｉの上、下、右側、左側に配置される。２領域ＩＩａは第１領域Ｉの上、下に配置される。第２領域ＩＩｂは第１領域Ｉの右側、左側に配置される。第３領域ＩＩＩは第１領域Ｉの右側上（ｕｐｐｅｒ ｒｉｇｈｔ）、右側下（ｌｏｗｅｒ ｒｉｇｈｔ）、左側上（ｕｐｐｅｒ ｌｅｆｔ）、左側下（ｌｏｗｅｒ ｌｅｆｔ）に配置される。図４に図示するように、第２領域ＩＩｂと第３領域ＩＩＩは互いに物理的に連結された状態になるが、これに限定されるものではない。
本発明の第１実施形態による半導体装置１において、第２領域ＩＩａ、ＩＩｂ及び第３領域ＩＩＩには第１導電型（例えば、ｐ型）のフローティングウェル１０５ａ、１０５ｂが形成される。フローティングウェル１０５ａ、１０５ｂの役割及び効果については後述する。
再び図３を参照すると、第１領域Ｉには高電圧半導体素子１００が形成される。具体的には、第１領域Ｉには第１導電型（例えば、ｐ型）のボディ１０６と、ボディ１０６内に形成される第２導電型（例えば、ｎ型）のエミッタ１３５が形成される。選択的に、エミッタ１３５の間に第１導電型（ｐ型）のドーピング領域１３６が形成される。ボディ１０６は第１トレンチゲート１１１より浅く形成される。
図２に図示するように、エミッタ１３５は第１領域Ｉ内に２カ所形成される。例えば、エミッタ１３５は第１領域Ｉの対向する２個の面（例えば、ＤＲ２方向において互いに対向する２個の面）に隣接して形成され得る。図４において第１領域Ｉは図２の図面符号１０５に対応する。
図３を参照すると、ボディ１０６の下に、第２導電型の障壁層１０７が形成される。後述するが、障壁層１０７は基板１０２（すなわち、ドリフト領域）内に流入した正孔（ｈｏｌｅ）に対するポテンシャルバリアの役割を果たす。ドリフト領域内に正孔をさらに蓄積させて伝導率変調を強化する。障壁層１０７はドリフト領域と同一の第２導電型である。障壁層１０７はドリフト領域よりさらに高いドーピング濃度を有する。また、障壁層１０７はフローティングウェル１０５ａ、１０５ｂより低いドーピング濃度を有する。障壁層１０７は例えば、リン（以下、「Ｐ」と記載する）、砒素（以下、「Ａｓ」と記載する）でドーピングされることができ、例えば、１０１３〜１０１７／ｃｍ３程度であり得る。
基板１０２はＰまたはＡｓでドーピングされ、ドーピング濃度は、例えば、１０１２〜１０１５／ｃｍ３程度である。ボディ１０６はＢでドーピングされ、ドーピング濃度は、例えば、１０１５〜１０１８／ｃｍ３である。
層間絶縁膜１３０は基板１０２の一の面上に形成され、コンタクト１４５は層間絶縁膜１３０を貫いてエミッタ１３５とエミッタ電極１４０と接続するように形成される。エミッタ電極１４０は層間絶縁膜１３０上にプレート形状に形成されるが（図１を参照）、これに限定されない。層間絶縁膜１３０は例えば、シリコン酸化膜であり得るが、これに限定されない。コンタクト１４５とエミッタ電極１４０は金属（例えば、アルミニウム、銅、タングステンまたはチタニウムのうち少なくとも一つ）を含むが、これに限定されない。コンタクト１４５とエミッタ電極１４０は同一の物質で形成されることができるが、他の物質で形成されてもよい。
コレクタ１５４は基板１０２の他の面上に形成される。コレクタ１５４は第１導電型である。コレクタ電極１５０は基板１０２の他の面上に形成され、コレクタ１５４と接触する。コレクタ電極１５０は金属（例えば、アルミニウム、銅、タングステン、チタニウム、ニッケル、ニッケルバナジウム、銀または金のうち少なくとも一つ）を含むが、これに限定されない。コレクタ電極１５０はエミッタ電極１４０と同一な物質で形成されることができるが、他の物質で形成されてもよい。
バッファ層１５２は基板１０２の他の面上にコレクタ１５４と接触するように形成されるが、これに限定されない。バッファ層１５２はパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）現象を防ぎ、耐圧特性を向上させる役割を果たす。バッファ層１５２は基板１０２（ドリフト領域）と同一の第２導電型である。バッファ層１５２はドリフト領域より高いドーピング濃度を有し、エミッタ１３５より低いドーピング濃度を有する。バッファ層１５２はＰまたはＡｓでドーピングし、例えば、１０１３〜１０１９／ｃｍ３程度である。
第１導電型のフローティングウェル１０５ａ、１０５ｂの役割及び効果について説明する。
コンダクションモデュレーション（ｃｏｎｄｕｃｔｉｏｎ ｍｏｄｕｌａｔｉｏｎ）は、メジャーキャリア（ｍａｊｏｒ ｃａｒｒｉｅｒ）（すなわち、電子）の濃度が低い領域でマイナーキャリア（ｍｉｎｏｒ ｃａｒｒｉｅｒ）（すなわち、正孔）の個数が増加すると、増加したマイナーキャリアの個数に比例してメジャーキャリアが増加し、その分だけ電気抵抗が減少する現象を意味する。本発明の第１実施形態による半導体装置１において、基板１０２（ドリフト領域）は小さい濃度で第２導電型（ｎ型）のドーパントがドーピングされている。したがって、ドリフト領域に正孔が増加すると、増加した正孔の個数に比例してドリフト領域に電子の個数が増加する。これによって、コレクタ１５４からエミッタ１３５方向に電流が流れる。
しかし、フローティングウェル１０５ａ、１０５ｂの面積が大きくなるほど、基板１０２（すなわち、ドリフト領域）内に正孔を多く蓄積させることができる。しかし、無条件的にフローティングウェル１０５ａ、１０５ｂの面積を拡張することはできない。なぜなら、フローティングウェル１０５ａ、１０５ｂの面積を拡張すると、相対的に、エミッタ１３５、ボディ１０６などが形成される面積が減ることもあるからである。エミッタ１３５、ボディ１０６などが形成される面積が減ると、高電圧半導体素子１００の電流駆動能力が低下する。
しかし、本発明の第１実施形態による半導体装置１では、エミッタ１３５、ボディ１０６などが形成されるべき領域の最小面積（または最小幅）を維持しつつ、フローティングウェル１０５ａ、１０５ｂの面積を増加させることができる。
具体的には、図４に図示するように、トレンチゲート構造１１０によって第１ないし第３領域（Ｉ、ＩＩａ、ＩＩｂ、ＩＩＩ）が定義される。第１領域Ｉは第１トレンチゲートないし第４トレンチゲート１１１〜１１４によって定義される。第２領域ＩＩａ、ＩＩｂは第１領域Ｉと面接触する。第３領域ＩＩＩは第１領域Ｉと点接触する。本発明の第１実施形態による半導体装置１において、第１領域Ｉには高電圧半導体素子１００が形成される。第２領域ＩＩａ、ＩＩｂ及び第３領域ＩＩＩには第１導電型（例えば、ｐ型）のフローティングウェル１０５ａ、１０５ｂが形成される。
このようにすることによって、左右方向（すなわち、ＤＲ２方向）に隣接する２個の高電圧半導体素子１００の間の領域と、対角線方向に隣接する２個の高電圧半導体素子１００の間の領域にもフローティングウェル１０５ｂが配置される。のみならず、上下方向（すなわち、ＤＲ１方向）に隣接する２個の高電圧半導体素子１００の間の領域にもフローティングウェル１０５ａが配置されることができる。すなわち、隣接する２個の高電圧半導体素子１００は互いに離隔されるようになる。すなわち、隣接した２個の高電圧半導体素子１００は直接面接触または点接触しない。
第１領域ＩのＤＲ２方向の長さＬ３は、エミッタ１３５、ボディ１０６などが形成されるべき最小幅に合わせることができる。また、フローティングウェル１０５ａ、１０５ｂの面積を十分に確保するため、第２領域ＩＩａ、ＩＩｂを次のように調節する。第２領域ＩＩａのＤＲ１方向の長さＬ２は、第１領域ＩのＤＲ１方向の長さＬ１より長くてもよい。第２領域ＩＩｂのＤＲ２方向の長さＬ４は、第１領域ＩのＤＲ２方向の長さＬ３より長くてもよい。
このようにすることによって、本発明の第１実施形態による半導体装置１はフローティングウェル１０５ａ、１０５ｂの面積を最大化する。したがって、基板１０２（すなわち、ドリフト領域）内に正孔蓄積（ｈｏｌｅ ａｃｃｕｍｕｌａｔｉｏｎ）が増加し、コンダクションモデュレーションを最大化できる。
図５は、本発明の第２実施形態による半導体装置の部分レイアウト図である。以下では図１ないし図４を参照して説明した内容と異なる点を中心に説明する。
図５を参照すると、本発明の第２実施形態による半導体装置２のエミッタ１３５ａは、本発明の第１実施形態による半導体装置１のエミッタ（図２の１３５参照）より小さい。すなわち、エミッタ（図２の１３５）は第１領域（図４のＩ参照）の対向する２個の面全体に形成されることに対し、エミッタ１３５ａは第１領域Ｉの対向する２つの面にのみ形成される。図５に図示するように、第１導電型（ｐ−ｔｙｐｅ）ドーピング領域１３６ａはエミッタ１３５ａの間に形成される。
一方、短絡状態（ｓｈｏｒｔ ｃｉｒｃｕｉｔ ｃｏｎｄｉｔｉｏｎ）において、非常に高いレベルの短絡電流（Ｉｓｃ）が高電圧半導体素子１００に流れる。高電圧半導体素子１００はあらかじめ定められた時間短絡状態に耐えなければならない。本発明の第２実施形態による半導体装置２はエミッタ１３５ａのサイズが小さいため、短絡電流（Ｉｓｃ）が小さい。したがって、本発明の第２実施形態による半導体装置２は比較的長い時間短絡状態に耐えることができる。
図６は、本発明の第３実施形態による半導体装置の部分レイアウト図である。以下では図１ないし図４を参照して説明した内容と異なる点を中心に説明する。
図６を参照すると、本発明の第３実施形態による半導体装置３のエミッタ１３５ｂは、本発明の第１実施形態による半導体装置１のエミッタ（図２の１３５を参照）より大きい。すなわち、エミッタ（図２の１３５）は第１領域（図４のＩを参照）の対向する２つの面に形成されることに対し、エミッタ１３５ｂは第１領域Ｉの４個の面全体に形成される。図６に図示するように、第１導電型（ｐ−ｔｙｐｅ）ドーピング領域１３６ｂはエミッタ１３５ｂによって囲まれることができる。
このようにエミッタ１３５ｂの面積が広ければ、正常動作時のコレクタ−エミッタの間の電流のサイズが増加し、短絡状態で短絡電流（Ｉｓｃ）も増加し得る。すなわち、あらかじめ定められた時間短絡電流（Ｉｓｃ）に耐えることができれば、エミッタ１３５ｂの面積をより広げて正常動作時のコレクタ−エミッタの間の電流を最大化できる。
図７は、本発明の第４実施形態による半導体装置の部分レイアウト図である。以下で図１ないし図４を参照して説明した内容と異なる点を中心に説明する。
図７を参照すると、本発明の第４実施形態による半導体装置４において、２個のエミッタ１３５ｃは、第１トレンチゲート１１１と第２トレンチゲート１１２の延長方向（すなわち、ＤＲ１方向）に並ぶように配置される。一方、本発明の第１実施形態による半導体装置１のエミッタ（図２の１３５を参照）は、第３トレンチゲート１１３と第４トレンチゲート１１４の延長方向（すなわち、ＤＲ２方向）に並ぶように配置される。図７に図示するように、第１導電型（ｐ−ｔｙｐｅ）ドーピング領域１３６ｃはエミッタ１３５ｃの間に形成される。
エミッタ１３５ｃの位置が変更されると、第１領域（図４のＩ参照）のサイズまたは形状も変更される。すなわち、半導体装置４の全体レイアウトを考慮し、エミッタ１３５ｃの位置を変更することができる。
図８Ａないし図８Ｄは、本発明の第５実施形態による半導体装置の部分レイアウト図である。
図８Ａを参照すると、本発明の第５実施形態による半導体装置５ａにおいて、トレンチゲート構造１１０はメッシュ（ｍｅｓｈ）形状である。すなわち、第１、第２、第５トレンチゲート及び第６トレンチゲート１１１、１１２、１１５、１１６はＤＲ１方向に延長され、第３トレンチゲート１１３と第４トレンチゲート１１４はＤＲ２方向に延長される。第３トレンチゲート１１３と第４トレンチゲート１１４は第１、第２、第５トレンチゲート及び第６トレンチゲート１１１、１１２、１１５、１１６を横切るように形成される。
トレンチゲート構造１１０はメッシュ形状であっても、高電圧半導体素子１００、１００ａ、１００ｂは互いに離隔して配置される。隣接する２個の高電圧半導体素子１００、１００ａ、１００ｂは直接面接触または点接触しない。例えば、高電圧半導体素子１００は第１トレンチゲート１１１と第２トレンチゲート１１２の間に配置され、高電圧半導体素子１００ｂは第２トレンチゲート１１２と第５トレンチゲート１１５との間に配置され、高電圧半導体素子１００ａは第５トレンチゲート１１５と第６トレンチゲート１１６との間に配置される。
図８Ｂを参照すると、本発明の第５実施形態による半導体装置５ｂにおいて、エミッタ１３５ａは半導体装置５ａでのエミッタ（図８Ａの１３５を参照）より小さくすることができる。図８Ｂに図示するように、第１導電型（ｐ−ｔｙｐｅ）ドーピング領域１３６ａはエミッタ１３５ａの間に形成される。
図８Ｃを参照すると、本発明の第５実施形態による半導体装置５ｃにおいて、エミッタ１３５ｂは半導体装置５ａでのエミッタ（図８Ａの１３５を参照）より大きくすることができる。エミッタ１３５ｂは第１領域Ｉの４つの表面に形成される。図８Ｃに図示するように、第１導電型（ｐ−ｔｙｐｅ）ドーピング領域１３６ｂはエミッタ１３５ｂによって囲まれている。
図８Ｄを参照すると、本発明の第５実施形態による半導体装置５ｄにおいて、エミッタ１３５ｃは半導体装置５ａでのエミッタ（図８Ａの１３５を参照）より小さくすることができる。エミッタ１３５ｃは延長された方向（例えば、ＤＲ１方向）において離隔されている。図８Ｄに図示するように、第１導電型（ｐ−ｔｙｐｅ）ドーピング領域１３６ｃはエミッタ１３５ｃの間に形成される。
図９は、本発明の第６実施形態による半導体装置を説明するための概念図である。図１０は、本発明の第７実施形態による半導体装置を説明するための概念図である。
図９と図１０は、メッシュ形状のトレンチゲート構造において、高電圧半導体素子１００、１００ｃ、１００ｄ、１００ｅを配置する方法を説明するための図である。隣接する２個の高電圧半導体素子１００、１００ｃ、１００ｄ、１００ｅが直接面接触または点接触しなければ、いかなる方法でも高電圧半導体素子１００、１００ｃ、１００ｄ、１００ｅを配置することができる。
本発明の第６実施形態による半導体装置６においては、高電圧半導体素子１００ｃは高電圧半導体素子１００からＤＲ１方向に１メッシュ、ＤＲ２方向に２メッシュ離隔しており、高電圧半導体素子１００ｄは高電圧半導体素子１００からＤＲ１方向に２メッシュ離隔しており、高電圧半導体素子１００ｅは高電圧半導体素子１００ｄからＤＲ１方向に１メッシュ、ＤＲ２方向に２メッシュ離隔している。
本発明の第７実施形態による半導体装置７において、高電圧半導体素子１００ｆは高電圧半導体素子１００からＤＲ１方向に３メッシュ、ＤＲ２方向に一メッシュ離隔しており、高電圧半導体素子１００ｇは高電圧半導体素子１００ａからＤＲ１方向に３メッシュ、ＤＲ２方向に一メッシュ離隔している。
図１１は、本発明の第８実施形態による半導体装置を説明するための概念図である。
図１１を参照すると、本発明の第８実施形態による半導体装置８は、互いに異なる第１繰り返し単位Ａと第２繰り返し単位Ｂを含む。
第１繰り返し単位Ａは、前述した本発明のいくつかの実施形態による半導体装置のうち何れか一つであり、第２繰り返し単位Ｂは前述した本発明のいくつかの実施形態による半導体装置のうち他の一つであり得る。例えば、第１繰り返し単位Ａは図２に図示するレイアウトを有し、第２繰り返し単位Ｂは図５に図示するレイアウトを有することができる。または、第１繰り返し単位Ａは図９に図示するレイアウトを有し、第２繰り返し単位Ｂは図１０に図示するレイアウトを有することができる。
すなわち、第１繰り返し単位Ａは複数の高電圧半導体素子と、複数の第１導電型のフローティングウェルを含み、第２繰り返し単位Ｂは複数の高電圧半導体素子と、複数の第１導電型のフローティングウェルを含む。第１繰り返し単位Ａ内で複数の高電圧半導体素子と複数のフローティングウェルの配置は、第２繰り返し単位Ｂ内で複数の高電圧半導体素子と複数のフローティングウェルの配置と互いに異なることができる。
その結果、第１繰り返し単位Ａ内で高電圧半導体素子とフローティングウェルの幅の比率と、第２繰り返し単位Ｂ内で高電圧半導体素子とフローティングウェルの幅の比率は互いに異なることができる。高電圧半導体素子とフローティングウェルの幅の比率が異なるため、第１繰り返し単位Ａでのコンダクションモデュレーションと、第２繰り返し単位Ｂでのコンダクションモデュレーションが互いに異なってもよい。
図１１では繰り返し単位が２個の場合のみを図示するが、これに限定されるものではない。例えば、繰り返し単位が３個以上であってもよい。
図１２は、本発明の第９実施形態による半導体装置を説明するための概念図である。図１３は、本発明の第１０実施形態による半導体装置を説明するための概念図である。以下で図１ないし図４を参照して説明した内容と異なる点を中心に説明する。
図１２を参照すると、本発明の第９実施形態による半導体装置９は、バッファ層１５２を含まない。バッファ層１５２がなくても耐圧特性が十分に高い場合には、バッファ層１５２を形成しなくてもよい。
図１３を参照すると、本発明の第１０実施形態による半導体装置１０において、コレクタ１５４’は基板１０２の他の面全体には形成されず、パターニングされた形態を有する。パターニングされたコレクタ１５４の間には第２導電型のドーピング領域１５５が配置される。ドーピング領域１５５の濃度はバッファ層１５２の濃度より高くてもよい。基板１０２、バッファ層１５２、ドーピング領域１５５は第２導電型であり、ボディ１０６は第１導電型であるため、半導体装置１０の内部にダイオードが形成される。
図１４は、本発明のいくつかの実施形態による半導体装置を含む半導体システムを説明するためのブロック図である。
図１４を参照すると、本発明のいずれかの実施形態による半導体装置を含む半導体システム１１０１は電源１１０２、スイッチ１１０３、ロード１１０４などを含み得る。スイッチ１１０３は電源１１０２から電圧をロード１１０４に伝達する。電源１１０２は、例えば、６００Ｖ以上の電圧を提供する。短絡状態（例えば、ノードＮ１に接地電圧ＧＮＤが印加される状況）において、スイッチ１１０３に瞬間的に６００Ｖ以上の電圧がかかる。スイッチ１１０３はあらかじめ定められた時間（例えば、５μｓ以上）この電圧に耐えなければならない。
このようなスイッチ１１０３として、図１ないし図１３を参照して説明した本発明の実施形態による半導体装置のうち少なくともいずれか一つが使用され得る。
ここでは、例示的に図１ないし図１３を参照して説明した本発明のいずれかの実施形態による半導体装置が電源供給装置に使用されることについてのみ説明したが、これに限定されるものではない。
図１５は、本発明の実施形態による半導体システムを含む電子システムのブロック図である。
図１５を参照すると、本発明の実施形態による電子システム１１００はコントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置１１３０、インターフェース１１４０、電源供給装置１１６０、及びバス１１５０を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、及び／またはインターフェース１１４０はバス１１５０により結合される。バス１１５０はデータの通信経路（ｐａｔｈ）に該当する。
コントローラ１１１０はマイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似の機能を遂行できる論理素子のうち少なくとも一つを含む。入出力装置１１２０はキーパッド、キーボード、及びディスプレイ装置などを含む。記憶装置１１３０はデータ、及び／または命令語などを保存する。インターフェース１１４０は通信ネットワークにデータを送信するかまたは通信ネットワークからデータを受信する機能を果たす。インターフェース１１４０は有線または無線形態である。例えば、インターフェース１１４０はアンテナまたは有無線トランシーバーなどを含む。図示していないが、電子システム１１００はコントローラ１１１０の動作を向上させるための動作メモリであって、高速のＤＲＡＭ及び／またはＳＲＡＭなどをさらに含む。本発明の実施形態によるピン電界効果トランジスタは記憶装置１１３０の一部として、またはコントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０などの一部として提供される。電源供給装置１１６０は、外部から入力された電源を変換し、各構成要素（１１１０、１１２０、１１３０、１１４０など）に提供する。電子システム１１００は１個以上の電源供給装置１１６０を含む。
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタル音楽プレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、または情報を無線環境で送信及び／または受信できるすべての電子製品に適用され得る。
図１６及び図１７は、本発明の実施形態による半導体装置を適用できる電子システムを示す図である。図１６はタブレットＰＣを、図１７はノートブックを図示する図である。本発明のいくつかの実施形態による半導体装置は例示しない他の集積回路装置にも適用され得ることは当業者にとって自明である。
図１８Ａないし図２３を参照して本発明の第１実施形態による半導体装置の製造方法について説明する。図１８Ａないし図２３は、本発明の第１実施形態による半導体装置の製造方法を説明するための段階図である。図１８Ａは図１８Ｂのレイアウト図のＸＶＩＩＩ−ＸＶＩＩＩ’に沿って切断した断面図である。図２０Ａは図２０Ｂのレイアウト図のＸＸ−ＸＸ’に沿って切断した断面図である。
図１８Ａ及び図１８Ｂを参照すると、基板１０２上にマスクパターンを形成し、基板１０２内に第１導電型のドーピング領域３０５ａ、３０５ｂを形成する。第１導電型のドーピング領域３０５ａ、３０５ｂはフローティングウェル（図３の１０５ａ、１０５ｂを参照）を形成するためのものである。例えば、第１導電型のドーピング領域３０５ａ、３０５ｂは第１導電型のドーパントをインプラントして形成する。第１導電型のドーパントは例えば、ホウ素Ｂであるが、これに限定されるものではない。
次いで、マスクパターンを除去する。
図１９を参照すると、基板１０２内に第２導電型の障壁層１０７を形成する。
具体的には、マスクパターンなしで、基板１０２全面に第２導電型のドーパントをインプラントして障壁層１０７を形成する。ここで、障壁層１０７の濃度は第１導電型のドーピング領域３０５ａ、３０５ｂの濃度に比べて非常に低い。したがって、図示するように、ドーピング領域３０５ａ、３０５ｂ内には障壁層１０７が形成されない場合もある。第２導電型のドーパントはリンＰであるが、これに限定されない。
図２０Ａ及び図２０Ｂを参照すると、基板１０２内にトレンチゲート構造１１０を形成する。
具体的に説明すると、基板１０２内にトレンチ１０９を形成する。図示するように、トレンチ１０９の深さは障壁層１０７及びドーピング領域３０５ａ、３０５ｂの深さより深くてもよい。
次いで、ゲート絶縁膜１２０をトレンチ１０９の側壁と底面に沿ってコンフォーマルに形成する。ゲート絶縁膜１２０はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜または高誘電率物質のうち少なくとも一つを含む。
次いで、トレンチゲート１１１〜１１８によりゲート絶縁膜１２０上でトレンチ１０９を満たすことで、トレンチゲート構造１１０を完成する。例えば、基板１０２上において導電性物質でトレンチ１０９を十分満たし、基板１０２の上面が露出するようにＣＭＰを行うことにより、第１トレンチゲート１１１と第２トレンチゲート１１２を完成する。
トレンチゲート構造１１０は図４を参照して説明したように、梯子状である。具体的には、トレンチゲート構造１１０は一の方向ＤＲ１に延長された第１トレンチゲート１１１および第２トレンチゲート１１２と、第１トレンチゲート１１１と第２トレンチゲート１１２を互いに連結する第３トレンチゲート１１３および第４トレンチゲート１１４を含む。第３トレンチゲート１１３と第４トレンチゲート１１４は一の方向ＤＲ１と異なる他の方向ＤＲ２に延長される。
図２１を参照すると、ドライブイン（ｄｒｉｖｅ ｉｎ）工程により、第１導電型のドーピング領域３０５ａ、３０５ｂを拡散させ、第１導電型のフローティングウェル１０５ａ、１０５ｂを完成する。ドライブイン工程は、例えば、熱拡散工程（ｔｈｅｒｍａｌ ｔｕｂｅ ａｎｎｅａｌｉｎｇ）、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）またはレーザアニーリング（ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）である。
具体的には、ドライブイン工程は第１導電型のドーピング領域３０５ａ、３０５ｂと第２導電型の障壁層１０７をすべて拡散させる。しかし、リンＰはホウ素Ｂに比べて相対的に拡散され難い。すなわち、第１導電型のフローティングウェル１０５ａ、１０５ｂが完成される間、障壁層１０７は比較的多くは拡散されない。
図２２を参照すると、第１導電型のボディ１０６を形成する。
次いで、ボディ１０６内に第２導電型のエミッタ１３５を形成する。また、ボディ１０６内のエミッタ１３５の間に第１導電型のドーピング領域１３６を形成する。
次いで、基板１０２の一の面上に層間絶縁膜１３０を形成する。
次いで、層間絶縁膜１３０を貫いて、エミッタ１３５と第１導電型ドーピング領域１３６が接続するようにコンタクト１４５を形成する。
次いで、層間絶縁膜１３０上に、コンタクト１４５と接続するようにエミッタ電極１４０を形成する。エミッタ電極１４０はプレート形状に形成される。コンタクト１４５とエミッタ電極１４０はアルミニウム、銅、タングステンまたはチタニウムのうち少なくとも一つを含むが、これに限定されない。
図２３を参照すると、シニングプロセスにより基板１０２の厚さを削減する。
次いで、基板１０２の他の面にバッファ層１５２を形成する。
次いで、基板１０２の他の面にバッファ層１５２と接触するように第１コレクタ１５４を形成する。コレクタ１５４は第１導電型である。
次いで、基板１０２の他の面上に、コレクタ１５４と接触するようにコレクタ電極１５０を形成する。コレクタ電極１５０はアルミニウム、銅、タングステン、チタニウム、ニッケル、ニッケルバナジウム、銀または金のうち少なくとも一つを含むが、これに限定されない。
以上添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せず、他の形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解されなければならない。
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ 高電圧半導体素子、
１１０ トレンチゲート構造、
１１１〜１１８ トレンチゲート、
１０６ ボディ、
１０７ 障壁層、
１０９ トレンチ、
１３５ エミッタ、
１４０ エミッタ電極、
１５０ コレクタ電極、
１５２ バッファ層、
１５４ コレクタ。

Claims (30)

  1. 基板と、
    前記基板内に、一の方向に延長された第１トレンチゲートおよび第２トレンチゲートと、
    前記基板内に形成され、前記第１トレンチゲートと第２トレンチゲートとをそれぞれ互いに連結する第３トレンチゲートおよび第４トレンチゲートと、
    前記基板内に、前記第１トレンチゲート、第２トレンチゲート、第３トレンチゲート、および第４トレンチゲートによって定義された第１領域と、
    前記基板内に定義された第２領域と第３領域とを含み、
    前記第１領域は、前記第１トレンチゲート、第２トレンチゲート、第３トレンチゲート、および第４トレンチゲートによって囲まれ、第１高電圧半導体素子を有し、
    前記第１高電圧半導体素子は、第１導電型のボディと、前記ボディ内に形成され、前記第１導電型と異なる第２導電型のエミッタとを含み、
    前記第２領域は、前記第１領域と面接触し、
    前記第３領域は、前記第１領域と点接触し、
    前記第２領域と第３領域は、前記第１導電型のフローティングウェルを有する半導体装置。
  2. 前記ボディは前記第１トレンチゲートより浅く形成され、
    前記フローティングウェルは前記ボディより深く形成された請求項１に記載の半導体装置。
  3. 前記フローティングウェルは前記第１トレンチゲートより深く形成される請求項１または２に記載の半導体装置。
  4. 前記第２領域の前記一の方向の長さは、前記第１領域の前記一の方向の長さより長い請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記基板内に形成され、前記一の方向に長く延長された第５トレンチゲートおよび第６トレンチゲートと、
    前記基板内において、前記第５トレンチゲートと前記第６トレンチゲートとの間に形成された第２高電圧半導体素子をさらに含み、
    前記第１トレンチゲート、前記第２トレンチゲート、前記第５トレンチゲート、及び前記第６トレンチゲートの順に配置される請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記第１トレンチゲートと前記第２トレンチゲートとの間の長さは、前記第２トレンチゲートと前記第５トレンチゲートとの間の長さより短い請求項５に記載の半導体装置。
  7. 前記第２トレンチゲートと第５トレンチゲートとの間に、前記第３領域と、前記第２領域の一部とが配置され、
    前記第３領域と、前記第２領域の前記一部とは互いに連結された請求項５に記載の半導体装置。
  8. 前記基板内に、前記第１トレンチゲートと前記第２トレンチゲートとの間に形成された第３高電圧半導体素子をさらに含み、
    前記第１高電圧半導体素子と前記第３高電圧半導体素子との間には前記第２領域の一部が配置される請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記第３トレンチゲートと前記第４トレンチゲートは前記第１トレンチゲートと前記第２トレンチゲートを横切る請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記エミッタは前記第１領域の２カ所に形成される請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記エミッタは前記第１領域の前記２カ所の一部にのみ形成され、前記第１領域の前記２カ所は各々前記第１領域の向かい側（ｏｐｐｏｓｉｔｅ ｓｉｄｅｓ）に位置する請求項１０に記載の半導体装置。
  12. 基板と、
    前記基板内に形成された梯子状の第１トレンチゲートと、
    前記基板内に、前記第１トレンチゲートの一部によって囲まれて定義される第１領域と第２領域とを含み、
    前記第１領域には高電圧半導体素子が形成され、
    前記高電圧半導体素子は前記第１トレンチゲートより浅く形成された第１導電型のボディと、前記ボディ内に形成され、前記第１導電型と異なる第２導電型のエミッタとを含み、
    前記第２領域には前記第１トレンチゲートより深く形成された前記第１導電型の第１フローティングウェルが形成された半導体装置。
  13. 前記第１領域は前記基板内に定義された複数の第１領域のうちの何れか一つであり、
    前記第２領域は前記基板内に定義された複数の第２領域のうちの何れか一つであり、
    前記複数の第１領域及び前記複数の第２領域は互いに交互に配置され、前記複数の第１領域内の前記高電圧半導体素子と前記複数の第２領域内の前記第１フローティングウェルは互いに交互に繰り返される請求項１２に記載の半導体装置。
  14. 前記第１トレンチゲートの長さ方向を一の方向とすると、
    前記第２領域の前記一の方向の長さは、前記第１領域の前記一の方向の長さより長い請求項１３に記載の半導体装置。
  15. 前記基板内に形成され、前記第１トレンチゲートと隣接する梯子状の第２トレンチゲートをさらに含む請求項１２〜１４のいずれか一項に記載の半導体装置。
  16. 前記基板内に、前記第１トレンチゲートと前記第２トレンチゲートとの間に定義された第３領域をさらに含み、
    前記第３領域は前記第１導電型の第２フローティングウェルを含む請求項１５に記載の半導体装置。
  17. 前記エミッタは前記第１領域の２カ所に形成される請求項１２〜１６のいずれか一項に記載の半導体装置。
  18. 前記エミッタは前記第１領域の前記２カ所の一部にのみ形成され、前記第１領域の前記２カ所は各々前記第１領域の向かい側に位置する請求項１７に記載の半導体装置。
  19. 基板と、
    前記基板内に形成され、互いに異なる第１繰り返し単位と第２繰り返し単位を含み、
    前記第１繰り返し単位は、一の方向に延長された第１トレンチゲートおよび第２トレンチゲートを含み、前記第１トレンチゲートと第２トレンチゲートとをそれぞれ互いに連結する第３トレンチゲートおよび第４トレンチゲートを含み、
    前記第１繰り返し単位は、前記基板内に前記第１トレンチゲート、前記第２トレンチゲート、前記第３トレンチゲート、および第４トレンチゲートによって定義され、前記第１トレンチゲート、前記第２トレンチゲート、前記第３トレンチゲート、および第４トレンチゲートによって囲まれた第１領域を含み、前記第１領域は複数の第１高電圧半導体素子を含み、
    前記第１繰り返し単位は、前記基板内に定義された第２領域を含み、前記第２領域は前記第１領域と面接触し、前記第２領域は複数の第１導電型の第１フローティングウェルを含み、
    前記第２繰り返し単位は、複数の第２高電圧半導体素子と、複数の前記第２フローティングウェルを含み、前記第２フローティングウェルは前記第１導電型を有する半導体装置。
  20. 前記第１繰り返し単位内で前記複数の第１高電圧半導体素子のうち何れか一つと前記複数の第１フローティングウェルのうち何れか一つの幅の比率と、
    前記第２繰り返し単位内で前記複数の第２高電圧半導体素子のうち何れか一つと前記複数の第２フローティングウェルのうち何れか一つの幅の比率は互いに異なる請求項１９に記載の半導体装置。
  21. 前記複数の第１高電圧半導体素子は前記第１導電型のボディと、前記ボディ内に形成されたエミッタとを含み、
    前記ボディは前記第１トレンチゲートより浅く形成され、
    前記複数の第１フローティングウェルは前記第１トレンチゲートより深く形成される請求項１９または２０に記載の半導体装置。
  22. 前記第２領域の前記一の方向の長さは、前記第１領域の前記一の方向の長さより長い請求項１９〜２１のいずれか一項に記載の半導体装置。
  23. 前記第１繰り返し単位は前記基板内に定義された第３領域をさらに含み、
    前記第３領域は、前記第１領域と点接触し、前記複数の第１フローティングウェルの一部を含む請求項１９〜２２のいずれか一項に記載の半導体装置。
  24. 基板内に第１トレンチゲート、第２トレンチゲート、第３トレンチゲート、および第４トレンチゲートを、前記第１トレンチゲートおよび第２トレンチゲートは一の方向に延長され、前記第３トレンチゲートおよび第４トレンチゲートは前記第１トレンチゲートと第２トレンチゲートとをそれぞれ互いに連結し、前記第１トレンチゲート、前記第２トレンチゲート、前記第３トレンチゲート、および第４トレンチゲートは前記基板に前記第１トレンチゲート、前記第２トレンチゲート、前記第３トレンチゲート、および第４トレンチゲートに囲まれた第１領域を定義し、前記第１領域は前記基板内に定義された第２領域と面接触し、前記第１領域は前記基板内に定義された第３領域と点接触するように形成する段階と、
    前記第２領域と前記第３領域内に第１導電型のフローティングウェルを形成する段階と、
    前記第１領域内に、前記第１導電型のボディと、前記ボディ内に形成される第２導電型のエミッタとを含む高電圧半導体素子を形成する段階と、
    を有する半導体装置の製造方法。
  25. 前記第１、第２トレンチゲート、第３トレンチゲート、および第４トレンチを形成する前に、前記基板内に第１導電型のドーピング領域を形成する段階をさらに有し、
    前記フローティングウェルを形成する段階は、前記第２領域および第３領域内に前記第１導電型のドーピング領域を拡散させる段階を含む請求項２４に記載の半導体装置の製造方法。
  26. 第１領域及び第２領域を含む基板と、
    前記基板内に、前記第２領域と、前記第１領域の周囲との間に形成された第１トレンチゲート構造を含み、
    前記第１領域は、前記基板内に形成された第１導電型のボディと、前記ボディ内に形成された第２導電型のエミッタと、前記エミッタによって露出された前記ボディの一部内に形成された、前記第１導電型のドーピング領域によって定義されたトランジスタを含み、
    前記第２領域は、前記第１導電型のフローティングウェルを含み、
    前記フローティングウェルは、前記第１領域内の前記ボディより深く形成され、
    前記第１トレンチゲート構造は梯子状であり、前記基板の前記第１領域と第２領域とを露出させ、前記第１領域内の前記ボディより深く形成された半導体装置。
  27. 前記基板の底面に接触したコレクタと、前記基板の前記第１領域内の前記トランジスタの前記ドーピング領域に電気的に接続されたエミッタ電極とをさらに含む請求項２６に記載の半導体装置。
  28. 前記基板の前記第１領域は、前記基板内の複数の第１領域のうち何れか一つであり、
    前記基板の前記第２領域は、前記基板内の複数の第２領域のうち何れか一つであり、
    前記複数の第２領域の一部は、前記梯子状の前記第１トレンチゲート構造が交互に配置されたラインの間に、第１方向に沿って前記複数の第１領域と交互に配置され、
    残りの前記複数の第２領域は、前記トレンチゲート構造と、前記複数の第１領域のうちの一つによって離隔され、第２方向に沿って対になって配置され、前記第２方向は前記第１方向と交差する方向である請求項２６または２７に記載の半導体装置。
  29. 前記複数の第１領域のうち一つの前記第１方向の長さは、前記複数の第２領域の一部のうち一つの前記第１方向の長さより短い請求項２８に記載の半導体装置。
  30. 前記複数の第１領域のうち一つの前記第２方向の広さは、前記残りの複数の第２領域うちの一つの前記第２方向の広さより狭い請求項２８に記載の半導体装置。
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