JP2014064005A5 - - Google Patents

Claims (10)

1. 基板と、
   前記基板内に、一の方向に延長された第１トレンチゲートおよび第２トレンチゲートと、
   前記基板内に形成され、前記第１トレンチゲートと第２トレンチゲートとをそれぞれ互いに連結する第３トレンチゲートおよび第４トレンチゲートと、
   前記基板内に、前記第１トレンチゲート、第２トレンチゲート、第３トレンチゲート、および第４トレンチゲートによって定義された第１領域と、
   前記基板内に定義された第２領域と第３領域とを含み、
   前記第１領域は、前記第１トレンチゲート、第２トレンチゲート、第３トレンチゲート、および第４トレンチゲートによって囲まれ、第１高電圧半導体素子を有し、
   前記第１高電圧半導体素子は、第１導電型のボディと、前記ボディ内に形成され、前記第１導電型と異なる第２導電型のエミッタとを含み、
   前記第２領域は、前記第１領域と面接触し、
   前記第３領域は、前記第１領域と点接触し、
   前記第２領域と第３領域は、前記第１導電型のフローティングウェルを有する半導体装置。
2. 前記ボディは前記第１トレンチゲートより浅く形成され、
   前記フローティングウェルは前記ボディより深く形成された請求項１に記載の半導体装置。
3. 前記フローティングウェルは前記第１トレンチゲートより深く形成される請求項１または２に記載の半導体装置。
4. 前記第２領域の前記一の方向の長さは、前記第１領域の前記一の方向の長さより長い請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記基板内に形成され、前記一の方向に長く延長された第５トレンチゲートおよび第６トレンチゲートと、
   前記基板内において、前記第５トレンチゲートと前記第６トレンチゲートとの間に形成された第２高電圧半導体素子をさらに含み、
   前記第１トレンチゲート、前記第２トレンチゲート、前記第５トレンチゲート、及び前記第６トレンチゲートの順に配置される請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記第１トレンチゲートと前記第２トレンチゲートとの間の長さは、前記第２トレンチゲートと前記第５トレンチゲートとの間の長さより短い請求項５に記載の半導体装置。
7. 前記第２トレンチゲートと第５トレンチゲートとの間に、前記第３領域と、前記第２領域の一部とが配置され、
   前記第３領域と、前記第２領域の前記一部とは互いに連結された請求項５に記載の半導体装置。
8. 前記基板内に、前記第１トレンチゲートと前記第２トレンチゲートとの間に形成された第３高電圧半導体素子をさらに含み、
   前記第１高電圧半導体素子と前記第３高電圧半導体素子との間には前記第２領域の一部が配置される請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記第３トレンチゲートと前記第４トレンチゲートは前記第１トレンチゲートと前記第２トレンチゲートを横切る請求項１〜８のいずれか一項に記載の半導体装置。
10. 前記エミッタは前記第１領域の２カ所に形成される請求項１〜９のいずれか一項に記載の半導体装置。