JP2012015500A5 - - Google Patents

Claims (5)

1. 第１のトランジスタと、前記第１のトランジスタと少なくとも一部が重なる第２のトランジスタと、を有し、
   前記第１のトランジスタは、
   第１のチャネル形成領域と、
   前記第１のチャネル形成領域上の第１のゲート絶縁層と、
   前記第１のチャネル形成領域と重なり、且つ、前記第１のゲート絶縁層上の第１のゲート電極と、
   前記第１のチャネル形成領域と電気的に接続する、第１のソース電極および第１のドレイン電極と、を有し、
   前記第２のトランジスタは、
   第２のチャネル形成領域と、
   前記第２のチャネル形成領域と電気的に接続する、第２のソース電極および第２のドレイン電極と、
   前記第２のチャネル形成領域と重なる第２のゲート電極と、
   前記第２のチャネル形成領域と、前記第２のゲート電極との間の第２のゲート絶縁層と、を有し、
   前記第２のソース電極の下端部の一は、前記第１のゲート電極の上面に接することを特徴とする半導体装置。
2. 第１のトランジスタと、前記第１のトランジスタと少なくとも一部が重なる第２のトランジスタと、容量素子とを含む複数のメモリセルを有し、
   前記第１のトランジスタは、
   第１のチャネル形成領域と、
   前記第１のチャネル形成領域上の第１のゲート絶縁層と、
   前記第１のチャネル形成領域と重なり、且つ、前記第１のゲート絶縁層上の第１のゲート電極と、
   前記第１のチャネル形成領域と電気的に接続する、第１のソース電極および第１のドレイン電極と、を有し、
   前記第２のトランジスタは、
   第２のチャネル形成領域と、
   前記第２のチャネル形成領域と電気的に接続する、第２のソース電極および第２のドレイン電極と、
   前記第２のチャネル形成領域と重なる第２のゲート電極と、
   前記第２のチャネル形成領域と、前記第２のゲート電極との間の第２のゲート絶縁層と、を有し、
   前記第２のソース電極の下端部の一は、前記第１のゲート電極の上面に接して設けられ、
   前記第１のゲート電極と、前記第２のソース電極と、前記容量素子の一方の電極とは、電気的に接続されることを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第１のチャネル形成領域は、シリコンを有し、
   前記第２のチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記第２のソース電極は、前記第１のゲート電極とエッチングの選択比がとれる材料を有することを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第１のゲート電極と、前記第２のソース電極とのエッチングの選択比は２以上であることを特徴とする半導体装置。