JP2012015500A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1のトランジスタ上に設けられた第2のトランジスタと容量素子とを有し、第1のトランジスタのゲート電極と、該ゲート電極に接する第2のトランジスタのソース電極とは、エッチングの選択比がとれる材料を用いて形成される半導体装置を提供する。第1のトランジスタのゲート電極と、第2のトランジスタのソース電極とをエッチングの選択比がとれる材料を用いて形成することで、レイアウトのマージンを低減させることができるため半導体装置の集積度を向上させることができる。
【選択図】図1
Description
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について、図1乃至図5を参照して説明する。
図1は、半導体装置の構成の一例である。図1(A)には、半導体装置の断面を、図1(B)には、半導体装置の平面を、それぞれ示す。ここで、図1(A)は、図1(B)のA1−A2およびB1−B2における断面に相当する。図1(A)および図1(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、インジウムリン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図2および図3を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図4および図5を参照して説明する。
まず、半導体材料を含む基板100を用意する(図2(A)参照)。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
ゲート電極110、電極126、絶縁層128などの上に酸化物半導体層を形成し、該酸化物半導体層を選択的にエッチングして、酸化物半導体層144を形成する(図4(A)参照)。なお、絶縁層128の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図6乃至図10を参照して説明する。
図6は、本実施の形態にかかる半導体装置の構成の一例である。図6(A)には、半導体装置の断面を、図6(B)には、半導体装置の平面を、それぞれ示す。ここで、図6(A)は、図6(B)のE1−E2およびF1−F2における断面に相当する。図6(A)および図6(B)に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ560を有し、上部に第2の半導体材料を用いたトランジスタ562を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の材料(シリコン)とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料(例えば、単結晶シリコン)を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図7を参照して説明する。
〈下部のトランジスタの作製方法〉
次に、上記のSOI基板を用いた半導体装置の作製方法、特に、トランジスタ560の作製方法について、図8を参照して説明する。なお、図8は、図7に示す方法で作成したSOI基板の一部であって、図6(A)に示す下部のトランジスタに相当する断面図である。
次に、ゲート電極524a、電極530、絶縁層534などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極542aおよびドレイン電極542bを形成する(図9(A)参照)。導電層の材料は、ゲート電極524aとエッチングの選択比がとれる材料を用いることができ、導電層とゲート電極524aとのエッチング選択比は2以上が好ましく、3以上とするのがより好ましい。例えば、本実施の形態においては、ソース電極542aおよびドレイン電極542bを形成するための導電層としてタングステン層を用いるものとする。
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図11を参照して説明する。また、図11に示す回路図においては、図1に示す半導体装置の符号を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の一例について説明する。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図16を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む)、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用する場合について説明する。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
116 チャネル形成領域
120 不純物領域
122 金属層
124 金属化合物領域
126 電極
128 絶縁層
142a ソース電極
142b ドレイン電極
144 酸化物半導体層
146 ゲート絶縁層
148a ゲート電極
148b 電極
151 絶縁層
152 絶縁層
153 開口
154 電極
156 配線
160 トランジスタ
162 トランジスタ
164 容量素子
500 ベース基板
502 窒素含有層
510 単結晶半導体基板
512 酸化膜
514 脆化領域
516 単結晶半導体層
518 単結晶半導体層
520 半導体層
522 絶縁層
522a ゲート絶縁層
524 導電層
524a ゲート電極
526 チャネル形成領域
528 不純物領域
530 電極
534 絶縁層
542a ソース電極
542b ドレイン電極
544 酸化物半導体層
546 ゲート絶縁層
548a ゲート電極
548b 電極
551 絶縁層
552 絶縁層
553 開口
554 電極
556 配線
560 トランジスタ
562 トランジスタ
564 容量素子
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
1100 メモリセル
1111 駆動回路
1112 駆動回路
1113 駆動回路
1114 駆動回路
Claims (5)
- 第1のトランジスタと、前記第1のトランジスタと少なくとも一部が重畳する第2のトランジスタと、を有し、
前記第1のトランジスタは、
第1のチャネル形成領域と、
前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、
前記第1のチャネル形成領域と重畳して前記第1のゲート絶縁層上に設けられた第1のゲート電極と、
前記第1のチャネル形成領域と電気的に接続する第1のソース電極および第1のドレイン電極と、を含み、
前記第2のトランジスタは、
第2のチャネル形成領域と、
前記第2のチャネル形成領域と電気的に接続する第2のソース電極および第2のドレイン電極と、
前記第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、
前記第2のチャネル形成領域と、前記第2のゲート電極と、の間に設けられた第2のゲート絶縁層と、を含み、
前記第2のソース電極は、前記第1のゲート電極とのエッチングの選択比がとれる材料で形成され、且つ、前記第2のソース電極の下端部の一は、前記第1のゲート電極の上面に接して設けられる、半導体装置。 - 第1のトランジスタと、前記第1のトランジスタと少なくとも一部が重畳する第2のトランジスタと、容量素子とを含む複数のメモリセルを有し、
前記第1のトランジスタは、
第1のチャネル形成領域と、
前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、
前記第1のチャネル形成領域と重畳して前記第1のゲート絶縁層上に設けられた第1のゲート電極と、
前記第1のチャネル形成領域と電気的に接続する第1のソース電極および第1のドレイン電極と、を含み、
前記第2のトランジスタは、
第2のチャネル形成領域と、
前記第2のチャネル形成領域と電気的に接続する第2のソース電極および第2のドレイン電極と、
前記第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、
前記第2のチャネル形成領域と、前記第2のゲート電極と、の間に設けられた第2のゲート絶縁層と、を含み、
前記第2のソース電極は、前記第1のゲート電極とのエッチングの選択比がとれる材料で形成され、且つ、前記第2のソース電極の下端部の一は、前記第1のゲート電極の上面に接して設けられ、
前記第1のゲート電極と、前記第2のソース電極と、前記容量素子の一方の電極と、は、電気的に接続される、半導体装置。 - 前記第1のチャネル形成領域は、シリコンを含んで構成される請求項1または2に記載の半導体装置。
- 前記第2のチャネル形成領域は、酸化物半導体を含んで構成される請求項1乃至3のいずれか一に記載の半導体装置。
- 前記第1のゲート電極と、前記第2のソース電極と、のエッチングの選択比は2以上である、請求項1乃至4のいずれか一に記載の半導体装置。
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