JP2002368226A - 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 - Google Patents
半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器Info
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- JP2002368226A JP2002368226A JP2001175634A JP2001175634A JP2002368226A JP 2002368226 A JP2002368226 A JP 2002368226A JP 2001175634 A JP2001175634 A JP 2001175634A JP 2001175634 A JP2001175634 A JP 2001175634A JP 2002368226 A JP2002368226 A JP 2002368226A
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Abstract
(57)【要約】
【課題】 オフリークが小さく、かつ素子毎のオフリー
クのばらつきが小さな、多結晶半導体からなるチャネル
領域をもつ半導体装置を提供すること。 【解決手段】 絶縁基板１上にＴＦＴを形成する。この
ＴＦＴのチャネル領域が多結晶シリコンからなる。この
チャネル領域の厚さが５ｎｍ以下であり、かつチャネル
領域の幅が０．３μｍ以下である。このようにすると、
ＴＦＴのオフリークを極めて小さく抑制でき、かつＴＦ
Ｔ毎のばらつきも抑制することができる。
クのばらつきが小さな、多結晶半導体からなるチャネル
領域をもつ半導体装置を提供すること。 【解決手段】 絶縁基板１上にＴＦＴを形成する。この
ＴＦＴのチャネル領域が多結晶シリコンからなる。この
チャネル領域の厚さが５ｎｍ以下であり、かつチャネル
領域の幅が０．３μｍ以下である。このようにすると、
ＴＦＴのオフリークを極めて小さく抑制でき、かつＴＦ
Ｔ毎のばらつきも抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、半導
体記憶装置及びその製造方法、並びに携帯情報機器に関
する。より具体的には、例えば、多結晶シリコンからな
るチャネルをもつ電界効果トランジスタ及び上記電界効
果トランジスタを用いたメモリ素子に関する。また、そ
のようなメモリ素子を有する携帯情報機器に関する。
体記憶装置及びその製造方法、並びに携帯情報機器に関
する。より具体的には、例えば、多結晶シリコンからな
るチャネルをもつ電界効果トランジスタ及び上記電界効
果トランジスタを用いたメモリ素子に関する。また、そ
のようなメモリ素子を有する携帯情報機器に関する。
【０００２】
【従来の技術】従来、チャネル領域が多結晶半導体から
なる電界効果トランジスタを形成する技術は、液晶にお
けるＴＦＴ（薄膜トランジスタ：Thin Film Transisto
r）など多くの応用がなされてきた。従来技術で形成さ
れる電界効果トランジスタの模式図を図１９に示す。図
１９中、９０１は絶縁性の基板であり、９０２は多結晶
半導体からなるソース電極、９０３は多結晶半導体から
なるドレイン電極、９０４はゲート絶縁膜、９０５はゲ
ート電極、９０６は多結晶半導体からなるチャネル領域
である。ソース電極、ドレイン領域及びチャネル領域と
なる多結晶半導体薄膜は、ＣＶＤ（化学的気相成長：Ch
emical Vapor Deposition）法により絶縁膜上に容易に
形成できる。そのため、絶縁膜上にトランジスタを形成
する必要がある場合には、多結晶半導体からなるチャネ
ル領域をもつ電界効果トランジスタが広く用いられてき
た。
なる電界効果トランジスタを形成する技術は、液晶にお
けるＴＦＴ（薄膜トランジスタ：Thin Film Transisto
r）など多くの応用がなされてきた。従来技術で形成さ
れる電界効果トランジスタの模式図を図１９に示す。図
１９中、９０１は絶縁性の基板であり、９０２は多結晶
半導体からなるソース電極、９０３は多結晶半導体から
なるドレイン電極、９０４はゲート絶縁膜、９０５はゲ
ート電極、９０６は多結晶半導体からなるチャネル領域
である。ソース電極、ドレイン領域及びチャネル領域と
なる多結晶半導体薄膜は、ＣＶＤ（化学的気相成長：Ch
emical Vapor Deposition）法により絶縁膜上に容易に
形成できる。そのため、絶縁膜上にトランジスタを形成
する必要がある場合には、多結晶半導体からなるチャネ
ル領域をもつ電界効果トランジスタが広く用いられてき
た。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術である、多結晶半導体からなるチャネル領域をもつ電
界効果トランジスタには、オフリークが大きく、また素
子毎のばらつきが大きいという問題があった。オフリー
クとは、トランジスタがオフ状態のときに流れるドレイ
ン電流であり、チャネルが多結晶半導体からなる場合、
結晶粒界を通じてリーク電流が流れるためにオフリーク
が増加した。また、チャネル領域に形成される結晶粒界
による電流経路の数は、トランジスタが微細化するとと
もに減少していくが、素子毎のばらつきは顕著になる。
したがって、トランジスタが微細化するとともに、素子
毎のオフリークのばらつきが顕著になった。
術である、多結晶半導体からなるチャネル領域をもつ電
界効果トランジスタには、オフリークが大きく、また素
子毎のばらつきが大きいという問題があった。オフリー
クとは、トランジスタがオフ状態のときに流れるドレイ
ン電流であり、チャネルが多結晶半導体からなる場合、
結晶粒界を通じてリーク電流が流れるためにオフリーク
が増加した。また、チャネル領域に形成される結晶粒界
による電流経路の数は、トランジスタが微細化するとと
もに減少していくが、素子毎のばらつきは顕著になる。
したがって、トランジスタが微細化するとともに、素子
毎のオフリークのばらつきが顕著になった。
【０００４】本発明の目的は、オフリークが小さく、か
つ素子毎のオフリークのばらつきが小さな、多結晶半導
体からなるチャネル領域をもつ半導体装置を提供するこ
とである。
つ素子毎のオフリークのばらつきが小さな、多結晶半導
体からなるチャネル領域をもつ半導体装置を提供するこ
とである。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明の半導体装置は、半導体膜と、上記半導
体膜上にゲート絶縁膜を介して形成されたゲート電極
と、上記ゲート電極が上記半導体膜を覆う領域以外の上
記半導体膜に形成されたソース領域及びドレイン領域と
が電界効果トランジスタを構成し、少なくとも上記ゲー
ト電極が上記半導体膜を覆う領域において上記半導体膜
は絶縁膜上に形成され、少なくとも上記ゲート電極が上
記半導体膜を覆う領域において上記半導体膜は多結晶半
導体からなり、上記ゲート電極が上記半導体膜を覆う領
域における上記半導体膜の厚さが５ｎｍ以下で、上記ゲ
ート電極が上記半導体膜を覆う領域における上記半導体
膜のゲート幅方向の幅が０．３μｍ以下であることを特
徴としている。
め、第１の発明の半導体装置は、半導体膜と、上記半導
体膜上にゲート絶縁膜を介して形成されたゲート電極
と、上記ゲート電極が上記半導体膜を覆う領域以外の上
記半導体膜に形成されたソース領域及びドレイン領域と
が電界効果トランジスタを構成し、少なくとも上記ゲー
ト電極が上記半導体膜を覆う領域において上記半導体膜
は絶縁膜上に形成され、少なくとも上記ゲート電極が上
記半導体膜を覆う領域において上記半導体膜は多結晶半
導体からなり、上記ゲート電極が上記半導体膜を覆う領
域における上記半導体膜の厚さが５ｎｍ以下で、上記ゲ
ート電極が上記半導体膜を覆う領域における上記半導体
膜のゲート幅方向の幅が０．３μｍ以下であることを特
徴としている。
【０００６】上記構成によれば、上記ゲート電極と上記
半導体膜に形成されたソース領域及びドレイン領域とで
構成される電界効果トランジスタにおいて、上記絶縁膜
上に形成された多結晶半導体膜からなるチャネル領域の
厚さは５ｎｍ以下であるから、リーク電流を著しく減少
することができる。更に、上記チャネル領域のゲート幅
方向の幅が０．３μｍ以下以下であるから、素子毎のリ
ーク電流値のばらつきを著しく抑制することができる。
したがって、本第１の発明の半導体装置を、低消費電力
回路に応用すれば、極めて低消費電力な電力回路が提供
される。また、素子毎のばらつきも小さいので、電荷蓄
積ノードの電荷をコントロールするスイッチングトラン
ジスタとして本半導体装置をメモリ素子に応用すれば、
記憶保持時間の長いメモリ素子が提供される。
半導体膜に形成されたソース領域及びドレイン領域とで
構成される電界効果トランジスタにおいて、上記絶縁膜
上に形成された多結晶半導体膜からなるチャネル領域の
厚さは５ｎｍ以下であるから、リーク電流を著しく減少
することができる。更に、上記チャネル領域のゲート幅
方向の幅が０．３μｍ以下以下であるから、素子毎のリ
ーク電流値のばらつきを著しく抑制することができる。
したがって、本第１の発明の半導体装置を、低消費電力
回路に応用すれば、極めて低消費電力な電力回路が提供
される。また、素子毎のばらつきも小さいので、電荷蓄
積ノードの電荷をコントロールするスイッチングトラン
ジスタとして本半導体装置をメモリ素子に応用すれば、
記憶保持時間の長いメモリ素子が提供される。
【０００７】１実施の形態では、上記半導体膜はシリコ
ンからなる。
ンからなる。
【０００８】上記実施の形態によれば、上記半導体膜は
ＬＳＩの材料として最も広く使われているシリコンであ
るので、本発明の半導体装置を他の素子と混載するのが
容易となる。また、非常に発達したシリコンプロセスを
用いることができるので、製造が容易になる。
ＬＳＩの材料として最も広く使われているシリコンであ
るので、本発明の半導体装置を他の素子と混載するのが
容易となる。また、非常に発達したシリコンプロセスを
用いることができるので、製造が容易になる。
【０００９】１実施の形態では、上記半導体膜に形成さ
れた、上記ソース領域とドレイン領域との間のチャネル
領域において、結晶粒界は上記ソース領域とドレイン領
域とを結ぶ直線と略垂直な方向に延びている。
れた、上記ソース領域とドレイン領域との間のチャネル
領域において、結晶粒界は上記ソース領域とドレイン領
域とを結ぶ直線と略垂直な方向に延びている。
【００１０】上記実施の形態によれば、上記半導体膜か
らなるチャネル領域において、結晶粒界はソース領域と
ドレイン領域とを結ぶ直線と略垂直な方向に延びている
から、チャネル領域において、結晶粒界によるパスが形
成される確率は極めて低くなる。したがって、上記半導
体装置のオフリークを極めて小さく抑え、かつ素子毎の
ばらつきを非常に制御性よく抑えることができる。この
半導体装置を、半導体記憶装置に用いれば、リフレッシ
ュ動作の間隔を大きくして低消費電力化を図ることがで
き、信頼性が高くし、かつ、高歩留りにすることができ
る。
らなるチャネル領域において、結晶粒界はソース領域と
ドレイン領域とを結ぶ直線と略垂直な方向に延びている
から、チャネル領域において、結晶粒界によるパスが形
成される確率は極めて低くなる。したがって、上記半導
体装置のオフリークを極めて小さく抑え、かつ素子毎の
ばらつきを非常に制御性よく抑えることができる。この
半導体装置を、半導体記憶装置に用いれば、リフレッシ
ュ動作の間隔を大きくして低消費電力化を図ることがで
き、信頼性が高くし、かつ、高歩留りにすることができ
る。
【００１１】また、第２の発明の半導体記憶装置は、電
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第２の
電界効果トランジスタは上記第１の発明の半導体装置で
あることを特徴としている。
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第２の
電界効果トランジスタは上記第１の発明の半導体装置で
あることを特徴としている。
【００１２】上記構成によれば、上記第１の電界効果ト
ランジスタは電荷を蓄積する浮遊ノードを有し、上記浮
遊ノードに蓄積される電荷は、上記第２の電界効果トラ
ンジスタによってコントロールされる。したがって、本
第２の発明の半導体記憶装置は、上記浮遊ノードの電荷
量を上記第１の電界効果トランジスタの閾値により検知
するメモリ素子を構成している。更に、上記第２の電界
効果トランジスタは第１の発明の半導体装置であるの
で、リーク電流が非常に小さく、素子毎のリーク電流値
のばらつきが著しく抑えられている。そのため、第２の
発明の半導体記憶装置によれば、メモリ素子の記憶保持
時間を長くすることができる。したがって、リフレッシ
ュ動作の間隔を長くして低消費電力化を図ることが可能
である。
ランジスタは電荷を蓄積する浮遊ノードを有し、上記浮
遊ノードに蓄積される電荷は、上記第２の電界効果トラ
ンジスタによってコントロールされる。したがって、本
第２の発明の半導体記憶装置は、上記浮遊ノードの電荷
量を上記第１の電界効果トランジスタの閾値により検知
するメモリ素子を構成している。更に、上記第２の電界
効果トランジスタは第１の発明の半導体装置であるの
で、リーク電流が非常に小さく、素子毎のリーク電流値
のばらつきが著しく抑えられている。そのため、第２の
発明の半導体記憶装置によれば、メモリ素子の記憶保持
時間を長くすることができる。したがって、リフレッシ
ュ動作の間隔を長くして低消費電力化を図ることが可能
である。
【００１３】更にまた、第２の発明の半導体記憶装置に
よれば、上記浮遊ノードへの電荷の出し入れに電界効果
トランジスタを用いているので、書込み及び消去時間が
非常に短く、ＤＲＡＭ並にすることが可能である。更に
は、上記浮遊ノードの静電容量は、ＤＲＡＭに比べて非
常に小さくすることができるから一層の低消費電力化が
可能である。したがって、低消費電力で高速な半導体記
憶装置が提供される。
よれば、上記浮遊ノードへの電荷の出し入れに電界効果
トランジスタを用いているので、書込み及び消去時間が
非常に短く、ＤＲＡＭ並にすることが可能である。更に
は、上記浮遊ノードの静電容量は、ＤＲＡＭに比べて非
常に小さくすることができるから一層の低消費電力化が
可能である。したがって、低消費電力で高速な半導体記
憶装置が提供される。
【００１４】また、第３の発明の半導体記憶装置は、電
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第１の
電界効果トランジスタのソース領域またはドレイン領域
の一方は電源線に接続され、上記第１の電界効果トラン
ジスタのソース領域またはドレイン領域の他方は第１の
ビット線に接続され、上記第１の電界効果トランジスタ
のゲート電極は第１のワード線に接続され、上記第２の
電界効果トランジスタのソース領域またはドレイン領域
の他方は第２のビット線に接続され、上記第２の電界効
果トランジスタのゲート電極は第２のワード線に接続さ
れ、上記第２の電界効果トランジスタは上記第１の発明
の半導体装置であることを特徴としている。
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第１の
電界効果トランジスタのソース領域またはドレイン領域
の一方は電源線に接続され、上記第１の電界効果トラン
ジスタのソース領域またはドレイン領域の他方は第１の
ビット線に接続され、上記第１の電界効果トランジスタ
のゲート電極は第１のワード線に接続され、上記第２の
電界効果トランジスタのソース領域またはドレイン領域
の他方は第２のビット線に接続され、上記第２の電界効
果トランジスタのゲート電極は第２のワード線に接続さ
れ、上記第２の電界効果トランジスタは上記第１の発明
の半導体装置であることを特徴としている。
【００１５】上記第３の発明の半導体記憶装置は、上記
第２の発明の半導体記憶装置であるメモリ素子をセル化
したものである。上記第１のワード線及び上記第１のビ
ット線を選択することにより、所望のメモリセルの記憶
情報を読み出すことができる。また、上記第２のワード
線及び上記第２のビット線を選択することにより、所望
のメモリセルに書き込みまたは消去を行なうことができ
る。それゆえ、第２の発明の半導体記憶装置と同様の作
用効果を奏する上に、メモリ素子を集積化することが可
能になり、ランダムアクセス可能なメモリセルアレイが
提供される。
第２の発明の半導体記憶装置であるメモリ素子をセル化
したものである。上記第１のワード線及び上記第１のビ
ット線を選択することにより、所望のメモリセルの記憶
情報を読み出すことができる。また、上記第２のワード
線及び上記第２のビット線を選択することにより、所望
のメモリセルに書き込みまたは消去を行なうことができ
る。それゆえ、第２の発明の半導体記憶装置と同様の作
用効果を奏する上に、メモリ素子を集積化することが可
能になり、ランダムアクセス可能なメモリセルアレイが
提供される。
【００１６】また、第４の発明の半導体記憶装置は、電
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第２の
電界効果トランジスタのソース領域とドレイン領域との
間にあり、上記第２の電界効果トランジスタのチャネル
領域を含む半導体膜領域は多結晶半導体からなり、上記
半導体膜領域には、アニールにより非晶質半導体の結晶
化を助長する金属元素が含まれていることを特徴として
いる。
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第２の
電界効果トランジスタのソース領域とドレイン領域との
間にあり、上記第２の電界効果トランジスタのチャネル
領域を含む半導体膜領域は多結晶半導体からなり、上記
半導体膜領域には、アニールにより非晶質半導体の結晶
化を助長する金属元素が含まれていることを特徴として
いる。
【００１７】上記第４の発明の半導体記憶装置は、上記
第２の電界効果トランジスタのチャネル領域を含む半導
体膜領域に、アニールにより非晶質半導体の結晶化を助
長する金属元素が含まれているので、上記チャネル領域
の結晶粒界の方向を制御することができる。それゆえ、
結晶粒界の向きをソース領域とドレイン領域とを結ぶ線
と垂直な方向にして、スイッチングトランジスタのオフ
リークを極めて小さく抑え、かつ素子毎のばらつきを非
常に制御よく抑えることが可能となる。したがって、リ
フレッシュ動作の間隔を更に大きくして低消費電力化を
図ることができ、信頼性が高く高歩留りな半導体記憶装
置が提供される。
第２の電界効果トランジスタのチャネル領域を含む半導
体膜領域に、アニールにより非晶質半導体の結晶化を助
長する金属元素が含まれているので、上記チャネル領域
の結晶粒界の方向を制御することができる。それゆえ、
結晶粒界の向きをソース領域とドレイン領域とを結ぶ線
と垂直な方向にして、スイッチングトランジスタのオフ
リークを極めて小さく抑え、かつ素子毎のばらつきを非
常に制御よく抑えることが可能となる。したがって、リ
フレッシュ動作の間隔を更に大きくして低消費電力化を
図ることができ、信頼性が高く高歩留りな半導体記憶装
置が提供される。
【００１８】また、第５の発明の半導体記憶装置は、電
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第１の
電界効果トランジスタのソース領域またはドレイン領域
の一方は電源線に接続され、上記第１の電界効果トラン
ジスタのソース領域またはドレイン領域の他方は第１の
ビット線に接続され、上記第１の電界効果トランジスタ
のゲート電極は第１のワード線に接続され、上記第２の
電界効果トランジスタのソース領域またはドレイン領域
の他方は第２のビット線に接続され、上記第２の電界効
果トランジスタのゲート電極は第２のワード線に接続さ
れ、上記第２の電界効果トランジスタのソース領域とド
レイン領域との間にあり、上記第２の電界効果トランジ
スタのチャネル領域を含む半導体膜領域は多結晶半導体
からなり、上記半導体膜領域には、アニールにより非晶
質半導体の結晶化を助長する金属元素が含まれているこ
とを特徴としている。
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第１の
電界効果トランジスタのソース領域またはドレイン領域
の一方は電源線に接続され、上記第１の電界効果トラン
ジスタのソース領域またはドレイン領域の他方は第１の
ビット線に接続され、上記第１の電界効果トランジスタ
のゲート電極は第１のワード線に接続され、上記第２の
電界効果トランジスタのソース領域またはドレイン領域
の他方は第２のビット線に接続され、上記第２の電界効
果トランジスタのゲート電極は第２のワード線に接続さ
れ、上記第２の電界効果トランジスタのソース領域とド
レイン領域との間にあり、上記第２の電界効果トランジ
スタのチャネル領域を含む半導体膜領域は多結晶半導体
からなり、上記半導体膜領域には、アニールにより非晶
質半導体の結晶化を助長する金属元素が含まれているこ
とを特徴としている。
【００１９】上記第５の発明の半導体記憶装置は、上記
第４の発明の半導体記憶装置であるメモリ素子をセル化
したものである。それゆえ、第４の発明の半導体記憶装
置と同様の作用効果を奏する上に、メモリ素子を集積化
することが可能になり、ランダムアクセス可能なメモリ
セルアレイが提供される。
第４の発明の半導体記憶装置であるメモリ素子をセル化
したものである。それゆえ、第４の発明の半導体記憶装
置と同様の作用効果を奏する上に、メモリ素子を集積化
することが可能になり、ランダムアクセス可能なメモリ
セルアレイが提供される。
【００２０】また、第６の発明の半導体記憶装置は、電
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第２の
電界効果トランジスタのソース領域とドレイン領域との
間にあり、上記第２の電界効果トランジスタのチャネル
領域を含む半導体膜領域の両面が上記第２の電界効果ト
ランジスタのゲート電極で覆われていることを特徴とし
ている。
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第２の
電界効果トランジスタのソース領域とドレイン領域との
間にあり、上記第２の電界効果トランジスタのチャネル
領域を含む半導体膜領域の両面が上記第２の電界効果ト
ランジスタのゲート電極で覆われていることを特徴とし
ている。
【００２１】上記第６の発明の半導体記憶装置は、上記
第４の発明の半導体記憶装置において、上記第２の電界
効果トランジスタのチャネル領域の両面がゲート電極で
覆われたものである。すなわち、浮遊ノードの電荷を制
御する役割をもつ第２の電界トランジスタのチャネル領
域がほぼゲート電極で囲まれている。そのため、第２の
電界効果トランジスタの閾値ばらつきが低減し、短チャ
ネル効果が緩和されてスイッチング特性が改善し、オン
電流が増加する。したがって、歩留りが高く、動作電圧
が低く、低消費電力で、記憶保持時間が長く、高速な半
導体記憶装置が提供される。
第４の発明の半導体記憶装置において、上記第２の電界
効果トランジスタのチャネル領域の両面がゲート電極で
覆われたものである。すなわち、浮遊ノードの電荷を制
御する役割をもつ第２の電界トランジスタのチャネル領
域がほぼゲート電極で囲まれている。そのため、第２の
電界効果トランジスタの閾値ばらつきが低減し、短チャ
ネル効果が緩和されてスイッチング特性が改善し、オン
電流が増加する。したがって、歩留りが高く、動作電圧
が低く、低消費電力で、記憶保持時間が長く、高速な半
導体記憶装置が提供される。
【００２２】また、第７の発明の半導体記憶装置は、電
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第１の
電界効果トランジスタのソース領域またはドレイン領域
の一方は電源線に接続され、上記第１の電界効果トラン
ジスタのソース領域またはドレイン領域の他方は第１の
ビット線に接続され、上記第１の電界効果トランジスタ
のゲート電極は第１のワード線に接続され、上記第２の
電界効果トランジスタのソース領域またはドレイン領域
の他方は第２のビット線に接続され、上記第２の電界効
果トランジスタのゲート電極は第２のワード線に接続さ
れ、上記第２の電界効果トランジスタのソース領域とド
レイン領域との間にあり、上記第２の電界効果トランジ
スタのチャネル領域を含む半導体膜領域の両面が上記第
２の電界効果トランジスタのゲート電極で覆われている
ことを特徴としている。
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第１の
電界効果トランジスタのソース領域またはドレイン領域
の一方は電源線に接続され、上記第１の電界効果トラン
ジスタのソース領域またはドレイン領域の他方は第１の
ビット線に接続され、上記第１の電界効果トランジスタ
のゲート電極は第１のワード線に接続され、上記第２の
電界効果トランジスタのソース領域またはドレイン領域
の他方は第２のビット線に接続され、上記第２の電界効
果トランジスタのゲート電極は第２のワード線に接続さ
れ、上記第２の電界効果トランジスタのソース領域とド
レイン領域との間にあり、上記第２の電界効果トランジ
スタのチャネル領域を含む半導体膜領域の両面が上記第
２の電界効果トランジスタのゲート電極で覆われている
ことを特徴としている。
【００２３】上記第７の発明の半導体記憶装置は、上記
第６の発明の半導体記憶装置であるメモリ素子をセル化
したものである。それゆえ、第６の発明の半導体記憶装
置と同様の作用効果を奏する上に、メモリ素子を集積化
することが可能になり、ランダムアクセス可能なメモリ
セルアレイが提供される。
第６の発明の半導体記憶装置であるメモリ素子をセル化
したものである。それゆえ、第６の発明の半導体記憶装
置と同様の作用効果を奏する上に、メモリ素子を集積化
することが可能になり、ランダムアクセス可能なメモリ
セルアレイが提供される。
【００２４】また、第８の発明の半導体記憶装置は、電
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、スタック構造を有する第２の電界効果トラン
ジスタとを有し、上記浮遊ノードは上記第２の電界効果
トランジスタのソース領域またはドレイン領域の一方と
接続され、上記第１の電界効果トランジスタのソース領
域またはドレイン領域の一方は電源線に接続され、上記
第１の電界効果トランジスタのソース領域またはドレイ
ン領域の他方は第１のビット線に接続され、上記第２の
電界効果トランジスタのソース領域またはドレイン領域
の他方は第２のビット線に接続され、上記第１及び第２
の電界効果トランジスタはゲート電極を共有し、上記ゲ
ート電極はワード線に接続され、上記第２の電界効果ト
ランジスタは第１の発明の半導体装置であることを特徴
としている。
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、スタック構造を有する第２の電界効果トラン
ジスタとを有し、上記浮遊ノードは上記第２の電界効果
トランジスタのソース領域またはドレイン領域の一方と
接続され、上記第１の電界効果トランジスタのソース領
域またはドレイン領域の一方は電源線に接続され、上記
第１の電界効果トランジスタのソース領域またはドレイ
ン領域の他方は第１のビット線に接続され、上記第２の
電界効果トランジスタのソース領域またはドレイン領域
の他方は第２のビット線に接続され、上記第１及び第２
の電界効果トランジスタはゲート電極を共有し、上記ゲ
ート電極はワード線に接続され、上記第２の電界効果ト
ランジスタは第１の発明の半導体装置であることを特徴
としている。
【００２５】上記構成によれば、上記第２の電界効果ト
ランジスタはスタック型の構造を有し、上記第１及び第
２の電界効果トランジスタはゲート電極を共有してい
る。そのため、第３の発明の半導体記憶装置と同様の作
用効果を奏する上に、セル面積が小さくなり、セル構造
が単純になる。したがって、高集積な半導体記憶装置が
提供される。
ランジスタはスタック型の構造を有し、上記第１及び第
２の電界効果トランジスタはゲート電極を共有してい
る。そのため、第３の発明の半導体記憶装置と同様の作
用効果を奏する上に、セル面積が小さくなり、セル構造
が単純になる。したがって、高集積な半導体記憶装置が
提供される。
【００２６】また、第９の発明の半導体記憶装置は、電
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第１の
電界効果トランジスタのソース領域またはドレイン領域
の一方は電源線に接続され、上記第１の電界効果トラン
ジスタのソース領域またはドレイン領域の他方は第１の
ビット線に接続され、上記第２の電界効果トランジスタ
のソース領域またはドレイン領域の他方は第２のビット
線に接続され、上記第２の電界効果トランジスタのゲー
ト電極はワード線に接続され、上記第２の電界効果トラ
ンジスタのソース領域とドレイン領域との間にあり、上
記第２の電界効果トランジスタのチャネル領域を含む半
導体膜領域は多結晶半導体からなり、上記半導体膜領域
には、アニールにより非晶質半導体の結晶化を助長する
金属元素が含まれていることを特徴としている。
荷を蓄積する浮遊ノードを有する第１の電界効果トラン
ジスタと、第２の電界効果トランジスタとを有し、上記
浮遊ノードは上記第２の電界効果トランジスタのソース
領域またはドレイン領域の一方と接続され、上記第１の
電界効果トランジスタのソース領域またはドレイン領域
の一方は電源線に接続され、上記第１の電界効果トラン
ジスタのソース領域またはドレイン領域の他方は第１の
ビット線に接続され、上記第２の電界効果トランジスタ
のソース領域またはドレイン領域の他方は第２のビット
線に接続され、上記第２の電界効果トランジスタのゲー
ト電極はワード線に接続され、上記第２の電界効果トラ
ンジスタのソース領域とドレイン領域との間にあり、上
記第２の電界効果トランジスタのチャネル領域を含む半
導体膜領域は多結晶半導体からなり、上記半導体膜領域
には、アニールにより非晶質半導体の結晶化を助長する
金属元素が含まれていることを特徴としている。
【００２７】上記第９の発明の半導体記憶装置は、上記
第２の電界効果トランジスタのチャネル領域を含む半導
体膜領域に、アニールにより非晶質半導体の結晶化を助
長する金属元素が含まれているので、上記チャネル領域
の結晶粒界の方向を制御することができる。したがっ
て、結晶粒界の向きをソース領域とドレイン領域とを結
ぶ線と垂直な方向にして、スイッチングトランジスタの
オフリークを極めて小さく抑え、かつ素子毎のばらつき
を非常に制御よく抑えることが可能となる。したがっ
て、リフレッシュ動作の間隔を更に大きくして低消費電
力化を図ることができ、信頼性が高く高歩留りな半導体
記憶装置が提供される。
第２の電界効果トランジスタのチャネル領域を含む半導
体膜領域に、アニールにより非晶質半導体の結晶化を助
長する金属元素が含まれているので、上記チャネル領域
の結晶粒界の方向を制御することができる。したがっ
て、結晶粒界の向きをソース領域とドレイン領域とを結
ぶ線と垂直な方向にして、スイッチングトランジスタの
オフリークを極めて小さく抑え、かつ素子毎のばらつき
を非常に制御よく抑えることが可能となる。したがっ
て、リフレッシュ動作の間隔を更に大きくして低消費電
力化を図ることができ、信頼性が高く高歩留りな半導体
記憶装置が提供される。
【００２８】１実施の形態では、第４、第５、第９の発
明のいずれか１つの半導体記憶装置において、上記非晶
質半導体の結晶化を助長する金属元素はニッケル、コバ
ルト、パラジウム、白金の中の少なくとも１つである。
明のいずれか１つの半導体記憶装置において、上記非晶
質半導体の結晶化を助長する金属元素はニッケル、コバ
ルト、パラジウム、白金の中の少なくとも１つである。
【００２９】上記実施の形態は、上記非晶質半導体の結
晶化を助長する金属元素を具体的に特定したものであ
り、非晶質半導体の結晶化及び粒界方向の制御を効率良
く行なうことができる。
晶化を助長する金属元素を具体的に特定したものであ
り、非晶質半導体の結晶化及び粒界方向の制御を効率良
く行なうことができる。
【００３０】また、第１０の発明の半導体記憶装置の製
造方法は、第４、第５、第９の発明のいずれか１つの半
導体記憶装置を製造する方法において、上記第２電界効
果トランジスタを形成する工程には、基板上に実質的な
非晶質シリコン膜を形成する工程と、上記非晶質半導体
の結晶化を助長する金属元素を上記非晶質シリコン膜の
一部に選択的に導入する工程と、アニールにより少なく
とも上記金属元素が選択的に導入された領域の周辺部に
おいて上記非晶質シリコン膜を結晶化し、多結晶シリコ
ン膜とする工程とを含み、少なくとも上記第２電界効果
トランジスタのチャネル領域は上記多結晶シリコン膜か
らなることを特徴としている。
造方法は、第４、第５、第９の発明のいずれか１つの半
導体記憶装置を製造する方法において、上記第２電界効
果トランジスタを形成する工程には、基板上に実質的な
非晶質シリコン膜を形成する工程と、上記非晶質半導体
の結晶化を助長する金属元素を上記非晶質シリコン膜の
一部に選択的に導入する工程と、アニールにより少なく
とも上記金属元素が選択的に導入された領域の周辺部に
おいて上記非晶質シリコン膜を結晶化し、多結晶シリコ
ン膜とする工程とを含み、少なくとも上記第２電界効果
トランジスタのチャネル領域は上記多結晶シリコン膜か
らなることを特徴としている。
【００３１】上記第１０の発明の半導体記憶装置の製造
方法は、上記第４、第５、第９の発明のいずれか１つに
記載の半導体装置を製造する方法を具体的に示すもので
ある。本発明の半導体記憶装置の製造方法によれば、上
記第２の電界効果トランジスタのチャネル領域を構成す
る多結晶シリコン膜の粒界の方向を、ソース領域とドレ
イン領域とを結ぶ線とは垂直な方向に走るようにするこ
とができる。それゆえ、第２の電界効果トランジスタの
オフリークを極めて小さく抑え、かつ素子毎のばらつき
を非常に制御よく抑えることが可能となる。したがっ
て、リフレッシュ動作の間隔を更に大きくして低消費電
力化を図ることができ、信頼性が高く高歩留りな半導体
記憶装置が提供される。
方法は、上記第４、第５、第９の発明のいずれか１つに
記載の半導体装置を製造する方法を具体的に示すもので
ある。本発明の半導体記憶装置の製造方法によれば、上
記第２の電界効果トランジスタのチャネル領域を構成す
る多結晶シリコン膜の粒界の方向を、ソース領域とドレ
イン領域とを結ぶ線とは垂直な方向に走るようにするこ
とができる。それゆえ、第２の電界効果トランジスタの
オフリークを極めて小さく抑え、かつ素子毎のばらつき
を非常に制御よく抑えることが可能となる。したがっ
て、リフレッシュ動作の間隔を更に大きくして低消費電
力化を図ることができ、信頼性が高く高歩留りな半導体
記憶装置が提供される。
【００３２】１実施の形態では、上記非晶質半導体の結
晶化を助長する金属元素はニッケル、コバルト、パラジ
ウム、白金の中の少なくとも１つである。
晶化を助長する金属元素はニッケル、コバルト、パラジ
ウム、白金の中の少なくとも１つである。
【００３３】上記実施の形態は、上記非晶質半導体の結
晶化を助長する金属元素を具体的に特定したものであ
り、非晶質半導体の結晶化及び粒界方向の制御を効率良
く行なうことができる。
晶化を助長する金属元素を具体的に特定したものであ
り、非晶質半導体の結晶化及び粒界方向の制御を効率良
く行なうことができる。
【００３４】また、第１１の発明の携帯情報機器は、第
１の発明の半導体装置または第２乃至９の発明のいずれ
か１つの半導体記憶装置を内蔵することを特徴とする。
１の発明の半導体装置または第２乃至９の発明のいずれ
か１つの半導体記憶装置を内蔵することを特徴とする。
【００３５】第１１の発明の携帯情報機器によれば、例
えば、液晶表示部に第１の発明の半導体装置を用いれば
液晶ドライバのリーク電流を極めて小さくすることがで
きる。また、メモリ部に第２乃至９の発明のいずれかの
半導体記憶装置を用いれば、メモリ部の動作を高速に
し、消費電力を小さくすることができる。したがって、
高機能で電池寿命の長い携帯電子機器が提供される。
えば、液晶表示部に第１の発明の半導体装置を用いれば
液晶ドライバのリーク電流を極めて小さくすることがで
きる。また、メモリ部に第２乃至９の発明のいずれかの
半導体記憶装置を用いれば、メモリ部の動作を高速に
し、消費電力を小さくすることができる。したがって、
高機能で電池寿命の長い携帯電子機器が提供される。
【００３６】
【発明の実施の形態】以下、この発明を実施の形態によ
り詳細に説明する。
り詳細に説明する。
【００３７】以下の実施の形態では、半導体としてシリ
コンを用いた例を好ましい例として示しているが、この
限りではない。シリコンを用いた場合、集積化の際に他
の素子と混載するのが容易であり、非常に発達したシリ
コンプロセスを用いることができるので、製造が容易と
なる。
コンを用いた例を好ましい例として示しているが、この
限りではない。シリコンを用いた場合、集積化の際に他
の素子と混載するのが容易であり、非常に発達したシリ
コンプロセスを用いることができるので、製造が容易と
なる。
【００３８】（実施の形態１）本発明の実施の形態１
を、図１〜図４を用いて説明する。図１は本実施の形態
の半導体装置の模式図であり、図２は図１の破線７で示
す切断面の断面図である。図３及び図４は、図１に示す
半導体装置の特性を示すグラフである。
を、図１〜図４を用いて説明する。図１は本実施の形態
の半導体装置の模式図であり、図２は図１の破線７で示
す切断面の断面図である。図３及び図４は、図１に示す
半導体装置の特性を示すグラフである。
【００３９】本実施の形態１の半導体装置は、絶縁体と
してのガラス等の絶縁性の基板１上に短冊型の多結晶シ
リコン薄膜３を形成し、上記短冊型の多結晶シリコン薄
膜３と垂直方向にゲート絶縁膜４を介して多結晶シリコ
ン薄膜からなるゲート電極５を形成したものである。短
冊型の多結晶シリコン薄膜３のうち、ゲート電極５に覆
われた領域はチャネル領域６であり、ゲート電極５で覆
われない領域の一方はソース領域２、他方はドレイン領
域３である。上記チャネル領域６の厚さをＴ、チャネル
領域６の幅をＷとする。
してのガラス等の絶縁性の基板１上に短冊型の多結晶シ
リコン薄膜３を形成し、上記短冊型の多結晶シリコン薄
膜３と垂直方向にゲート絶縁膜４を介して多結晶シリコ
ン薄膜からなるゲート電極５を形成したものである。短
冊型の多結晶シリコン薄膜３のうち、ゲート電極５に覆
われた領域はチャネル領域６であり、ゲート電極５で覆
われない領域の一方はソース領域２、他方はドレイン領
域３である。上記チャネル領域６の厚さをＴ、チャネル
領域６の幅をＷとする。
【００４０】本実施の形態１の半導体装置の好ましいチ
ャネル領域６の寸法（Ｔ及びＷ）を以下に説明する。本
実施の形態１の半導体装置のオフ電流値（ゲート電圧が
ソース電位と等しい時のドレイン電流値）を図３及び図
４に示す。図３はチャネル幅Ｗを０．４μｍに固定し
て、チャネルの厚さＴを変えた時のオフ電流を、図４は
チャネルの厚さＴを５ｎｍに固定して、チャネル幅Ｗを
変えた時のオフ電流を、それぞれ示す。素子毎のばらつ
きを評価するため、同一のＷ及びＴをもつ素子を約３０
０個測定した。グラフ中の各黒丸は、約３００個の測定
値を統計処理し、最も出現頻度が高い値を示すものであ
る(測定値の平均ではない)。また、グラフ中のエラーバ
ーは、約３００個の測定値の出現範囲（最大値及び最小
値）を示し、素子毎のばらつきの大きさを示している。
なお、本測定に用いた電界効果トランジスタのオフ電流
の絶対値は非常に小さく、直接測定することは困難であ
る。そのため、後述する実施の形態２のメモリ素子のス
イッチングトランジスタとして本実施の形態１のトラン
ジスタを用い、そのメモリ素子の記憶保持時間と電荷保
持ノードの静電容量からリーク電流を推定した。
ャネル領域６の寸法（Ｔ及びＷ）を以下に説明する。本
実施の形態１の半導体装置のオフ電流値（ゲート電圧が
ソース電位と等しい時のドレイン電流値）を図３及び図
４に示す。図３はチャネル幅Ｗを０．４μｍに固定し
て、チャネルの厚さＴを変えた時のオフ電流を、図４は
チャネルの厚さＴを５ｎｍに固定して、チャネル幅Ｗを
変えた時のオフ電流を、それぞれ示す。素子毎のばらつ
きを評価するため、同一のＷ及びＴをもつ素子を約３０
０個測定した。グラフ中の各黒丸は、約３００個の測定
値を統計処理し、最も出現頻度が高い値を示すものであ
る(測定値の平均ではない)。また、グラフ中のエラーバ
ーは、約３００個の測定値の出現範囲（最大値及び最小
値）を示し、素子毎のばらつきの大きさを示している。
なお、本測定に用いた電界効果トランジスタのオフ電流
の絶対値は非常に小さく、直接測定することは困難であ
る。そのため、後述する実施の形態２のメモリ素子のス
イッチングトランジスタとして本実施の形態１のトラン
ジスタを用い、そのメモリ素子の記憶保持時間と電荷保
持ノードの静電容量からリーク電流を推定した。
【００４１】図３によると、チャネルの厚さが５ｎｍ以
下になると、ほとんどの素子においてリーク電流が著し
く減少することがわかる。著しくリークが減少した素子
においては、ソース領域とドレイン領域間に結晶粒界に
よるパスが形成されていないことが推定される。すなわ
ち、チャネルの厚さが減少したために、結晶粒界が分断
されたと推定することができる。しかし、オフリークの
素子毎のばらつきは、Ｔが２ｎｍになっても大きかっ
た。すなわち、少数の素子においては、Ｔが１０ｎｍ以
上の素子と同程度のオフリークがみられた。これは、少
数の素子ではソース領域とドレイン領域間に結晶粒界に
よるパスが形成され、このパスはＴが２ｎｍと非常に薄
くなっても存在するためであると推定できる。図３に示
す結果より、チャネルの厚さＴが５ｎｍ以下になると、
電界効果トランジスタのオフリークが著しく低減する
が、素子毎のばらつきの制御は難しいことがわかる。
下になると、ほとんどの素子においてリーク電流が著し
く減少することがわかる。著しくリークが減少した素子
においては、ソース領域とドレイン領域間に結晶粒界に
よるパスが形成されていないことが推定される。すなわ
ち、チャネルの厚さが減少したために、結晶粒界が分断
されたと推定することができる。しかし、オフリークの
素子毎のばらつきは、Ｔが２ｎｍになっても大きかっ
た。すなわち、少数の素子においては、Ｔが１０ｎｍ以
上の素子と同程度のオフリークがみられた。これは、少
数の素子ではソース領域とドレイン領域間に結晶粒界に
よるパスが形成され、このパスはＴが２ｎｍと非常に薄
くなっても存在するためであると推定できる。図３に示
す結果より、チャネルの厚さＴが５ｎｍ以下になると、
電界効果トランジスタのオフリークが著しく低減する
が、素子毎のばらつきの制御は難しいことがわかる。
【００４２】一方、チャネルの厚さＴを５ｎｍに固定し
てチャネルの幅Ｗを変化させた場合、Ｗが減少するにつ
れてオフリークは３段階で変化を示す（図４）。Ｗが大
きいとき（Ｗ＝１０μｍ）はオフリークが大きい。Ｗが
２μｍと０．４μｍの時は、多くの素子でオフリークは
著しく減少するが素子毎のばらつきは大きい。Ｗが０．
３μｍ以下の時は、オフリークは小さく、かつ、素子毎
のばらつきも小さい。このことは、Ｗが０．３μｍ以下
の時は、ソース領域とドレイン領域間に結晶粒界による
リークパスが極めて発生しにくいことを示している。以
上のことから、チャネルが多結晶シリコンからなる電界
効果トランジスタにおいて、オフリーク電流を小さく
し、かつ素子毎のオフリーク電流のばらつきを小さくす
るためには、チャネルの厚さＴを薄くするだけでは不十
分で、同時にチャネルの幅Ｗも小さくすることが必要で
あり、具体的にはＴが５ｎｍ以下であり、Ｗが０．３μ
ｍ以下であることが必要であることが分かった。したが
って、本実施の形態１の半導体装置においては、Ｔが５
ｎｍ以下であり、Ｗが０．３μｍ以下であるのが好まし
い。
てチャネルの幅Ｗを変化させた場合、Ｗが減少するにつ
れてオフリークは３段階で変化を示す（図４）。Ｗが大
きいとき（Ｗ＝１０μｍ）はオフリークが大きい。Ｗが
２μｍと０．４μｍの時は、多くの素子でオフリークは
著しく減少するが素子毎のばらつきは大きい。Ｗが０．
３μｍ以下の時は、オフリークは小さく、かつ、素子毎
のばらつきも小さい。このことは、Ｗが０．３μｍ以下
の時は、ソース領域とドレイン領域間に結晶粒界による
リークパスが極めて発生しにくいことを示している。以
上のことから、チャネルが多結晶シリコンからなる電界
効果トランジスタにおいて、オフリーク電流を小さく
し、かつ素子毎のオフリーク電流のばらつきを小さくす
るためには、チャネルの厚さＴを薄くするだけでは不十
分で、同時にチャネルの幅Ｗも小さくすることが必要で
あり、具体的にはＴが５ｎｍ以下であり、Ｗが０．３μ
ｍ以下であることが必要であることが分かった。したが
って、本実施の形態１の半導体装置においては、Ｔが５
ｎｍ以下であり、Ｗが０．３μｍ以下であるのが好まし
い。
【００４３】本実施の形態１の半導体装置の製造方法
は、絶縁基板上にＴＦＴを形成する公知の方法で行なう
ことができる。
は、絶縁基板上にＴＦＴを形成する公知の方法で行なう
ことができる。
【００４４】本実施の形態１の半導体装置においては、
チャネル領域が多結晶シリコンからなり、かつ、チャネ
ル領域の厚さが５ｎｍ以下であり、かつチャネル領域の
幅が０．３μｍ以下であるので、オフリークを極めて小
さく抑制し、かつ素子毎のばらつきも抑制することがで
きる。本実施の形態１の半導体装置は、オフリークが極
めて小さいので低消費電力回路に応用すれば、極めて低
消費電力な回路が提供される。また、素子毎のばらつき
も小さいので、電荷蓄積ノードの電荷をコントロールす
るスイッチングトランジスタとして本半導体装置をメモ
リ素子に応用すれば、記憶保持時間の長いメモリ素子が
提供される。
チャネル領域が多結晶シリコンからなり、かつ、チャネ
ル領域の厚さが５ｎｍ以下であり、かつチャネル領域の
幅が０．３μｍ以下であるので、オフリークを極めて小
さく抑制し、かつ素子毎のばらつきも抑制することがで
きる。本実施の形態１の半導体装置は、オフリークが極
めて小さいので低消費電力回路に応用すれば、極めて低
消費電力な回路が提供される。また、素子毎のばらつき
も小さいので、電荷蓄積ノードの電荷をコントロールす
るスイッチングトランジスタとして本半導体装置をメモ
リ素子に応用すれば、記憶保持時間の長いメモリ素子が
提供される。
【００４５】（実施の形態２）本発明の実施の形態２
を、図５〜図８を用いて説明する。図５は本実施の形態
２の半導体記憶記憶装置の平面図であり、図６は図５の
切断面線Ａ−Ａ’から見た断面図であり、図７は図５の
切断面線Ｂ−Ｂ’から見た断面図であり、図８は等価回
路図である。
を、図５〜図８を用いて説明する。図５は本実施の形態
２の半導体記憶記憶装置の平面図であり、図６は図５の
切断面線Ａ−Ａ’から見た断面図であり、図７は図５の
切断面線Ｂ−Ｂ’から見た断面図であり、図８は等価回
路図である。
【００４６】まず、本実施の形態２の半導体記憶装置の
構成を説明する。本実施の形態２の半導体記憶装置は、
実施の形態１の半導体装置をスイッチングトランジスタ
として用いたメモリ素子である。本実施の形態２のメモ
リ素子は、第２の電界効果トランジスタとしてのスイッ
チングトランジスタ１０１と、第１の電界効果トランジ
スタとしての読み出しトランジスタ１０２との２個の電
界効果トランジスタで構成されている。読出しトランジ
スタ１０２には浮遊ノードである電荷蓄積ノード１２３
があり、電荷蓄積ノード１２３にはスイッチングトラン
ジスタ１０１が接続され、更に第２のビット線としての
書込みビット線１１３に接続されている。スイッチング
トランジスタ１０１のゲート電極は第２のワード線とし
ての書込みワード線１１１に接続され、読出しトランジ
スタ１０２のゲート電極は第１のワード線としての読出
しワード線１１２に接続されている。読出しトランジス
タ１０２のソース電極及びドレイン電極は、それぞれ電
源線１１４及び読出しビット線（第１のビット線）１１
５に接続されている。多結晶シリコン薄膜１３５（図５
参照）は、電荷蓄積ノード（スイッチングトランジスタ
のソース領域またはドレイン領域の一方）１２３、スイ
ッチングトランジスタのチャネル領域１２２、及びスイ
ッチングトランジスタのソース領域またはドレイン領域
の他方１２１を構成する。１３１はウェル領域、１３２
は素子分離領域、１３３は絶縁膜、１３４はスイッチン
グトランジスタのソース領域またはドレイン領域の他方
１２１と書込みビット線１１３とを接続するコンタクト
孔である。なお、図８中のＣ１及びＣ２は、電荷蓄積ノ
ード１２３と、読み出しワード線１１２に接続された読
み出しトランジスタ１０２のゲート電極との間の静電容
量、及び、電荷蓄積ノード１２３と読み出しトランジス
タ１０２のチャネル領域との間の静電容量をそれぞれ表
している。
構成を説明する。本実施の形態２の半導体記憶装置は、
実施の形態１の半導体装置をスイッチングトランジスタ
として用いたメモリ素子である。本実施の形態２のメモ
リ素子は、第２の電界効果トランジスタとしてのスイッ
チングトランジスタ１０１と、第１の電界効果トランジ
スタとしての読み出しトランジスタ１０２との２個の電
界効果トランジスタで構成されている。読出しトランジ
スタ１０２には浮遊ノードである電荷蓄積ノード１２３
があり、電荷蓄積ノード１２３にはスイッチングトラン
ジスタ１０１が接続され、更に第２のビット線としての
書込みビット線１１３に接続されている。スイッチング
トランジスタ１０１のゲート電極は第２のワード線とし
ての書込みワード線１１１に接続され、読出しトランジ
スタ１０２のゲート電極は第１のワード線としての読出
しワード線１１２に接続されている。読出しトランジス
タ１０２のソース電極及びドレイン電極は、それぞれ電
源線１１４及び読出しビット線（第１のビット線）１１
５に接続されている。多結晶シリコン薄膜１３５（図５
参照）は、電荷蓄積ノード（スイッチングトランジスタ
のソース領域またはドレイン領域の一方）１２３、スイ
ッチングトランジスタのチャネル領域１２２、及びスイ
ッチングトランジスタのソース領域またはドレイン領域
の他方１２１を構成する。１３１はウェル領域、１３２
は素子分離領域、１３３は絶縁膜、１３４はスイッチン
グトランジスタのソース領域またはドレイン領域の他方
１２１と書込みビット線１１３とを接続するコンタクト
孔である。なお、図８中のＣ１及びＣ２は、電荷蓄積ノ
ード１２３と、読み出しワード線１１２に接続された読
み出しトランジスタ１０２のゲート電極との間の静電容
量、及び、電荷蓄積ノード１２３と読み出しトランジス
タ１０２のチャネル領域との間の静電容量をそれぞれ表
している。
【００４７】次に、本実施の形態２の半導体記憶装置の
動作原理を説明する。読出しトランジスタ１０２のチャ
ネル領域とゲート電極との間には、電荷蓄積ノード１２
３があり、この電荷蓄積ノード１２３に蓄積された電荷
量の変化が読出しトランジスタ１０２の閾値変化を引き
起こして記憶情報となる。読出しワード線１１２を選択
すれば、各電荷蓄積ノードの記憶情報を読出しワード線
１１２毎に取り出すことができる。また、電荷蓄積ノー
ド１２３には、スイッチングトランジスタ１０１を介し
て書込みビット線１１３が接続されているので、書込み
ワード線１１１を選択して、各書込みビット線１１３に
適切な電位を与えれば、書込みワード線１１１毎に書込
みを行なうことができる。
動作原理を説明する。読出しトランジスタ１０２のチャ
ネル領域とゲート電極との間には、電荷蓄積ノード１２
３があり、この電荷蓄積ノード１２３に蓄積された電荷
量の変化が読出しトランジスタ１０２の閾値変化を引き
起こして記憶情報となる。読出しワード線１１２を選択
すれば、各電荷蓄積ノードの記憶情報を読出しワード線
１１２毎に取り出すことができる。また、電荷蓄積ノー
ド１２３には、スイッチングトランジスタ１０１を介し
て書込みビット線１１３が接続されているので、書込み
ワード線１１１を選択して、各書込みビット線１１３に
適切な電位を与えれば、書込みワード線１１１毎に書込
みを行なうことができる。
【００４８】スイッチングトランジスタ１０１のチャネ
ル領域１２２は多結晶シリコンからなる。チャネル領域
１２２の厚さＴが５ｎｍ以下であれば、スイッチングト
ランジスタのオフリークは１０−１８Ａ以下に抑えられ
るので、（Ｃ１＋Ｃ２）が１×１０−１４Ｆであり、書
き込み時の書き込みビット線１１３の電圧が１Ｖとする
と、電荷蓄積ノード１２３の電荷が全て逃げるまでには
１０４秒程度の時間がかかることになる。
ル領域１２２は多結晶シリコンからなる。チャネル領域
１２２の厚さＴが５ｎｍ以下であれば、スイッチングト
ランジスタのオフリークは１０−１８Ａ以下に抑えられ
るので、（Ｃ１＋Ｃ２）が１×１０−１４Ｆであり、書
き込み時の書き込みビット線１１３の電圧が１Ｖとする
と、電荷蓄積ノード１２３の電荷が全て逃げるまでには
１０４秒程度の時間がかかることになる。
【００４９】しかしながら、図３から明らかなように、
上記厚さＴを５ｎｍ以下に薄くするだけではスイッチン
グトランジスタ１０１のオフリークには大きなばらつき
が残ってしまう。例えば、メモリセルアレイを構成する
スイッチングトランジスタ１０１のオフリークの最大が
１０−１５Ａであったとすると、この最大オフリークを
持つトランジスタを有するメモリセルでは、電荷蓄積ノ
ードの電荷が全て逃げるまでには１０秒程度の時間しか
かからない。メモリのリフレッシュタイム（電荷蓄積ノ
ードの電荷を再充電する間隔）は、全てのメモリセルの
最悪値（最も短い記憶保持時間）に合わせる必要があり
るから、素子毎のオフリークのばらつきは、メモリのリ
フレッシュタイムを著しく短くしてしまう。
上記厚さＴを５ｎｍ以下に薄くするだけではスイッチン
グトランジスタ１０１のオフリークには大きなばらつき
が残ってしまう。例えば、メモリセルアレイを構成する
スイッチングトランジスタ１０１のオフリークの最大が
１０−１５Ａであったとすると、この最大オフリークを
持つトランジスタを有するメモリセルでは、電荷蓄積ノ
ードの電荷が全て逃げるまでには１０秒程度の時間しか
かからない。メモリのリフレッシュタイム（電荷蓄積ノ
ードの電荷を再充電する間隔）は、全てのメモリセルの
最悪値（最も短い記憶保持時間）に合わせる必要があり
るから、素子毎のオフリークのばらつきは、メモリのリ
フレッシュタイムを著しく短くしてしまう。
【００５０】したがって、チャネル領域１２２の厚さＴ
が５ｎｍ以下で、かつチャネルの幅Ｗが０．３μｍ以下
であることが望ましい。上記寸法条件を満たす場合、素
子毎のオフリークのばらつきを抑制することができる。
実際の記憶保持時間は、素子毎のばらつきの他に温度変
化による性能悪化などを考慮しなければならないが、例
えば１秒〜１００秒とすることができる。これはＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ：Dyna
mic Random Access Memory）に比べて非常に大きな値で
ある。記憶保持時間が長くなれば、リフレッシュの頻度
が少なくなり消費電力を低減することができる。
が５ｎｍ以下で、かつチャネルの幅Ｗが０．３μｍ以下
であることが望ましい。上記寸法条件を満たす場合、素
子毎のオフリークのばらつきを抑制することができる。
実際の記憶保持時間は、素子毎のばらつきの他に温度変
化による性能悪化などを考慮しなければならないが、例
えば１秒〜１００秒とすることができる。これはＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ：Dyna
mic Random Access Memory）に比べて非常に大きな値で
ある。記憶保持時間が長くなれば、リフレッシュの頻度
が少なくなり消費電力を低減することができる。
【００５１】更にまた、本実施の形態２のメモリ素子
は、電荷蓄積ノード１２３への電荷の出し入れにスイッ
チングトランジスタ１０１を用いているので、書込み及
び消去時間が非常に短く、ＤＲＡＭ並にすることが可能
である。更にまた、電荷蓄積ノード１２３の静電容量
は、例えば数ｆＦ以下とＤＲＡＭに比べて非常に小さく
することができるから一層の低消費電力化が可能であ
る。
は、電荷蓄積ノード１２３への電荷の出し入れにスイッ
チングトランジスタ１０１を用いているので、書込み及
び消去時間が非常に短く、ＤＲＡＭ並にすることが可能
である。更にまた、電荷蓄積ノード１２３の静電容量
は、例えば数ｆＦ以下とＤＲＡＭに比べて非常に小さく
することができるから一層の低消費電力化が可能であ
る。
【００５２】次に、本実施の形態２の半導体記憶装置の
製造方法を説明する。まず、シリコン基板上に、公知の
方法で、素子分離領域１３２、ウェル領域１３１及び読
出しトランジスタ１０２のゲート絶縁膜を形成した。次
に、ＣＶＤ（Chemical VaporDeposition）法により非晶
質シリコンまたは多結晶シリコンを所望の厚さ（例えば
５ｎｍ）堆積し、パターン加工した。非晶質シリコンを
堆積した場合は、後のアニール工程により結晶化し、多
結晶シリコンにすればよい。このパターン加工された多
結晶シリコン薄膜１３５は、電荷蓄積ノード（スイッチ
ングトランジスタ１０１のソース領域またはドレイン領
域の一方）１２３、スイッチングトランジスタ１０１の
チャネル領域１２２、及びスイッチングトランジスタ１
０１のソース領域またはドレイン領域の他方１２１を構
成する。次に、スイッチングトランジスタ１０１のゲー
ト絶縁膜となるシリコン酸化膜をＣＶＤ法により堆積し
た。次に、多結晶シリコンをＣＶＤ法により堆積した後
パターン加工し、書込みワード線１１１を形成した。次
に、Ｎ型の導電型を与える不純物を注入・拡散した。な
お、書込みワード線１１１がマスクとなり、Ｎ型の導電
型を与える不純物が注入・拡散されない多結晶シリコン
薄膜領域はスイッチングトランジスタ１０１のチャネル
領域１２２となる。また、多結晶シリコン薄膜１３５が
マスクとなり、Ｎ型の導電型を与える不純物が注入・拡
散されないウェル領域は読出しトランジスタ１０２のチ
ャネル領域となる。次に、書込みワード線１１１をシリ
コン酸化膜で覆ってから、多結晶シリコンをＣＶＤ法に
より堆積し、更にパターン加工することにより読出しワ
ード線１１２を形成し、Ｎ型の導電型を与える不純物を
注入・拡散した。次に、層間絶縁膜１３３を堆積し、ス
イッチングトランジスタ１０１のソース領域またはドレ
イン領域の他方１２１上にコンタクト孔１３４を形成
し、メタルを堆積・パターン加工して書き込みビット線
１１３を形成した。
製造方法を説明する。まず、シリコン基板上に、公知の
方法で、素子分離領域１３２、ウェル領域１３１及び読
出しトランジスタ１０２のゲート絶縁膜を形成した。次
に、ＣＶＤ（Chemical VaporDeposition）法により非晶
質シリコンまたは多結晶シリコンを所望の厚さ（例えば
５ｎｍ）堆積し、パターン加工した。非晶質シリコンを
堆積した場合は、後のアニール工程により結晶化し、多
結晶シリコンにすればよい。このパターン加工された多
結晶シリコン薄膜１３５は、電荷蓄積ノード（スイッチ
ングトランジスタ１０１のソース領域またはドレイン領
域の一方）１２３、スイッチングトランジスタ１０１の
チャネル領域１２２、及びスイッチングトランジスタ１
０１のソース領域またはドレイン領域の他方１２１を構
成する。次に、スイッチングトランジスタ１０１のゲー
ト絶縁膜となるシリコン酸化膜をＣＶＤ法により堆積し
た。次に、多結晶シリコンをＣＶＤ法により堆積した後
パターン加工し、書込みワード線１１１を形成した。次
に、Ｎ型の導電型を与える不純物を注入・拡散した。な
お、書込みワード線１１１がマスクとなり、Ｎ型の導電
型を与える不純物が注入・拡散されない多結晶シリコン
薄膜領域はスイッチングトランジスタ１０１のチャネル
領域１２２となる。また、多結晶シリコン薄膜１３５が
マスクとなり、Ｎ型の導電型を与える不純物が注入・拡
散されないウェル領域は読出しトランジスタ１０２のチ
ャネル領域となる。次に、書込みワード線１１１をシリ
コン酸化膜で覆ってから、多結晶シリコンをＣＶＤ法に
より堆積し、更にパターン加工することにより読出しワ
ード線１１２を形成し、Ｎ型の導電型を与える不純物を
注入・拡散した。次に、層間絶縁膜１３３を堆積し、ス
イッチングトランジスタ１０１のソース領域またはドレ
イン領域の他方１２１上にコンタクト孔１３４を形成
し、メタルを堆積・パターン加工して書き込みビット線
１１３を形成した。
【００５３】本実施の形態２の半導体記憶装置によれ
ば、スイッチングトランジスタ１０１のオフリークが極
めて小さく抑えられ、かつ、オフリークの素子毎のばら
つきが抑えられるので、メモリ素子の記憶保持時間を長
くすることができる。したがって、リフレッシュ動作の
間隔を長くして低消費電力化を図ることが可能である。
ば、スイッチングトランジスタ１０１のオフリークが極
めて小さく抑えられ、かつ、オフリークの素子毎のばら
つきが抑えられるので、メモリ素子の記憶保持時間を長
くすることができる。したがって、リフレッシュ動作の
間隔を長くして低消費電力化を図ることが可能である。
【００５４】更にまた、本実施の形態２の半導体記憶装
置は、電荷蓄積ノード１２３への電荷の出し入れにスイ
ッチングトランジスタ１０１を用いているので、書込み
及び消去時間が非常に短く、ＤＲＡＭ並にすることが可
能である。更にまた、電荷蓄積ノード１２３の静電容量
は、ＤＲＡＭに比べて非常に小さくすることができるか
ら一層の低消費電力化が可能である。したがって、低消
費電力で高速な半導体記憶装置が提供される。
置は、電荷蓄積ノード１２３への電荷の出し入れにスイ
ッチングトランジスタ１０１を用いているので、書込み
及び消去時間が非常に短く、ＤＲＡＭ並にすることが可
能である。更にまた、電荷蓄積ノード１２３の静電容量
は、ＤＲＡＭに比べて非常に小さくすることができるか
ら一層の低消費電力化が可能である。したがって、低消
費電力で高速な半導体記憶装置が提供される。
【００５５】（実施の形態３）本発明の実施の形態３
を、図９及び図１０を用いて説明する。図９及び図１０
は本実施の形態３の半導体記憶記憶装置を形成する手順
を説明する図である。
を、図９及び図１０を用いて説明する。図９及び図１０
は本実施の形態３の半導体記憶記憶装置を形成する手順
を説明する図である。
【００５６】本実施の形態３の半導体記憶装置は、実施
の形態２の半導体記憶装置において、スイッチングトラ
ンジスタ１０１のチャネル領域１２２での結晶粒界の方
向を制御することにより、オフリーク電流を抑えると同
時にオフリークの素子毎のばらつきを抑えたものであ
る。
の形態２の半導体記憶装置において、スイッチングトラ
ンジスタ１０１のチャネル領域１２２での結晶粒界の方
向を制御することにより、オフリーク電流を抑えると同
時にオフリークの素子毎のばらつきを抑えたものであ
る。
【００５７】本実施の形態３の半導体記憶記憶装置を形
成する手順を説明する。まず、シリコン基板上に、公知
の方法で、素子分離領域１３２、ウェル領域及び読出し
トランジスタのゲート絶縁膜を形成した（図９
（ａ））。次に、ＣＶＤ法により非晶質シリコン薄膜１
３６を所望の厚さ（例えば５ｎｍ）堆積した（図９
（ｂ））。次に、ＣＶＤ法によりシリコン酸化膜または
シリコン窒化膜を堆積し、パターン加工してマスク１３
７，１３７を形成した。このとき、非晶質シリコン薄膜
１３６には、スリット状に露出した領域１３８が形成さ
れた。なお、このスリット状の領域１３８の方向は、後
に形成されるスイッチングトランジスタのソース領域及
びドレイン領域を結ぶ方向と平行であるのが好ましい。
上記マスク１３７，１３７を設けた後、例えば酢酸ニッ
ケルまたは硝酸ニッケル等の水溶液を基板全面に塗布
し、その後スピンナーにて均一膜厚として乾燥させた。
なお、ニッケル化合物のかわりに、コバルト、パラジウ
ム、白金の化合物を用いてもよい。非晶質シリコン薄膜
がスリット状に露出した領域１３８では、析出したニッ
ケルイオンが接触しており、非晶質シリコン薄膜にニッ
ケルが微量添加された。次に、水素還元雰囲気下または
不活性ガス雰囲気下で５８０℃、１６時間のアニールを
行ない、非晶質シリコン薄膜１３６を結晶化させた。こ
のとき、図１０（ｄ）の矢印の方向に結晶化が進み、粒
界が矢印と平行な方向に走る非常に細長い結晶粒が形成
された。次に、マスク１３７，１３７を除去し、この結
晶化されたシリコン薄膜をパターン加工して、多結晶シ
リコンのパターン１３５を形成した（図１０（ｅ）。こ
れ以降の工程は実施の形態２と同じであり、実施の形態
２の図５〜図８を援用する。
成する手順を説明する。まず、シリコン基板上に、公知
の方法で、素子分離領域１３２、ウェル領域及び読出し
トランジスタのゲート絶縁膜を形成した（図９
（ａ））。次に、ＣＶＤ法により非晶質シリコン薄膜１
３６を所望の厚さ（例えば５ｎｍ）堆積した（図９
（ｂ））。次に、ＣＶＤ法によりシリコン酸化膜または
シリコン窒化膜を堆積し、パターン加工してマスク１３
７，１３７を形成した。このとき、非晶質シリコン薄膜
１３６には、スリット状に露出した領域１３８が形成さ
れた。なお、このスリット状の領域１３８の方向は、後
に形成されるスイッチングトランジスタのソース領域及
びドレイン領域を結ぶ方向と平行であるのが好ましい。
上記マスク１３７，１３７を設けた後、例えば酢酸ニッ
ケルまたは硝酸ニッケル等の水溶液を基板全面に塗布
し、その後スピンナーにて均一膜厚として乾燥させた。
なお、ニッケル化合物のかわりに、コバルト、パラジウ
ム、白金の化合物を用いてもよい。非晶質シリコン薄膜
がスリット状に露出した領域１３８では、析出したニッ
ケルイオンが接触しており、非晶質シリコン薄膜にニッ
ケルが微量添加された。次に、水素還元雰囲気下または
不活性ガス雰囲気下で５８０℃、１６時間のアニールを
行ない、非晶質シリコン薄膜１３６を結晶化させた。こ
のとき、図１０（ｄ）の矢印の方向に結晶化が進み、粒
界が矢印と平行な方向に走る非常に細長い結晶粒が形成
された。次に、マスク１３７，１３７を除去し、この結
晶化されたシリコン薄膜をパターン加工して、多結晶シ
リコンのパターン１３５を形成した（図１０（ｅ）。こ
れ以降の工程は実施の形態２と同じであり、実施の形態
２の図５〜図８を援用する。
【００５８】なお、チャネルの幅Ｗが変化した時のオフ
リークの特性は、Ｗが大きくなってもオフリークのばら
つきはあまり大きくならないが、Ｗが０．５μｍを越え
るとオフリークの絶対値は著しく増大した。したがっ
て、Ｗは０．５μｍ以下であることが望ましい。
リークの特性は、Ｗが大きくなってもオフリークのばら
つきはあまり大きくならないが、Ｗが０．５μｍを越え
るとオフリークの絶対値は著しく増大した。したがっ
て、Ｗは０．５μｍ以下であることが望ましい。
【００５９】本実施の形態３の半導体記憶装置では、ス
イッチングトランジスタ１０１のチャネル領域１２２に
おいて、結晶粒界はソース領域とドレイン領域とを結ぶ
線とは垂直な方向に走っている。そのため、スイッチン
グトランジスタ１０１のソース領域とドレイン領域との
間に結晶粒界によるパスが形成される確率は極めて低く
なる。したがって、スイッチングトランジスタ１０１の
オフリークを極めて小さく抑え、かつ素子毎のばらつき
を非常に制御よく抑えることができる。実施の形態２の
半導体記憶装置に比べて、リフレッシュ動作の間隔を更
に大きくして低消費電力化を図ることができ、信頼性が
高く高歩留りな半導体記憶装置を提供することが可能と
なる。
イッチングトランジスタ１０１のチャネル領域１２２に
おいて、結晶粒界はソース領域とドレイン領域とを結ぶ
線とは垂直な方向に走っている。そのため、スイッチン
グトランジスタ１０１のソース領域とドレイン領域との
間に結晶粒界によるパスが形成される確率は極めて低く
なる。したがって、スイッチングトランジスタ１０１の
オフリークを極めて小さく抑え、かつ素子毎のばらつき
を非常に制御よく抑えることができる。実施の形態２の
半導体記憶装置に比べて、リフレッシュ動作の間隔を更
に大きくして低消費電力化を図ることができ、信頼性が
高く高歩留りな半導体記憶装置を提供することが可能と
なる。
【００６０】（実施の形態４）本発明の実施の形態４
を、図１１及び図１２を用いて説明する。本実施の形態
４の半導体記憶装置は、実施の形態２の半導体記憶装置
において、スイッチングトランジスタをダブルゲート型
にしたもので、その他の部分の構造は実施の形態２の半
導体記憶装置と同じである。以下、実施の形態２の半導
体記憶装置と異なる部分のみを説明する。本実施の形態
４の半導体記憶装置の平面図は図５と同じである。図１
１は、図５の切断面線Ａ−Ａ’から見た断面図であり、
図１２は図５の切断面線Ｂ−Ｂ’から見た断面図であ
る。
を、図１１及び図１２を用いて説明する。本実施の形態
４の半導体記憶装置は、実施の形態２の半導体記憶装置
において、スイッチングトランジスタをダブルゲート型
にしたもので、その他の部分の構造は実施の形態２の半
導体記憶装置と同じである。以下、実施の形態２の半導
体記憶装置と異なる部分のみを説明する。本実施の形態
４の半導体記憶装置の平面図は図５と同じである。図１
１は、図５の切断面線Ａ−Ａ’から見た断面図であり、
図１２は図５の切断面線Ｂ−Ｂ’から見た断面図であ
る。
【００６１】まず、本実施の形態４の半導体記憶装置の
構成を説明する。本実施の形態４の半導体記憶装置が実
施の形態２の半導体記憶装置と異なるのは、スイッチン
グトランジスタ１５１のチャネル領域１２２の下面に第
２のゲート電極１１６が設けられていることである。こ
の第２のゲート電極１１６は、第２の書込みワード線１
１６を構成している。書込みワード線１１１と第２の書
込みワード線１１６は電気的に接続されており、単一の
書込みワード線として作用する。
構成を説明する。本実施の形態４の半導体記憶装置が実
施の形態２の半導体記憶装置と異なるのは、スイッチン
グトランジスタ１５１のチャネル領域１２２の下面に第
２のゲート電極１１６が設けられていることである。こ
の第２のゲート電極１１６は、第２の書込みワード線１
１６を構成している。書込みワード線１１１と第２の書
込みワード線１１６は電気的に接続されており、単一の
書込みワード線として作用する。
【００６２】上記スイッチングトランジスタ１５１のチ
ャネル領域１２２がほぼゲート電極１１１，１１６で囲
まれることにより、電気特性上以下の効果が得られる。
第１に、従来、特にＴＦＴ素子の微細化と電源電圧の低
下にともない問題となっていた閾値ばらつきが低減す
る。これは、チャネル領域１２２の上下両面にゲート電
極１１１，１１６があるため、チャネル領域１２２が効
果的に完全空乏化されるためである。このことは、歩留
りの向上または電源電圧の低下に寄与する。第２に、短
チャネル効果が抑制され、スイッチング特性が改善す
る。具体的にはサブスレッショルドスウィング（Ｓ値）
が向上する。これは、ドレイン電界がチャネル中に極め
て侵入しにくいからである。このことは、記憶保持時間
の増大（スイッチングトランジスタのオフリークの低減
による）または電源電圧の低下に寄与する。第３に、オ
ン電流が増加する。これは、少なくともチャネルの上下
両面に反転層が形成され、場合によってはチャネル領域
全体に反転層が形成されるためである。このことは、書
込み・消去時間を短くしてメモリ素子の高速化に寄与す
る。
ャネル領域１２２がほぼゲート電極１１１，１１６で囲
まれることにより、電気特性上以下の効果が得られる。
第１に、従来、特にＴＦＴ素子の微細化と電源電圧の低
下にともない問題となっていた閾値ばらつきが低減す
る。これは、チャネル領域１２２の上下両面にゲート電
極１１１，１１６があるため、チャネル領域１２２が効
果的に完全空乏化されるためである。このことは、歩留
りの向上または電源電圧の低下に寄与する。第２に、短
チャネル効果が抑制され、スイッチング特性が改善す
る。具体的にはサブスレッショルドスウィング（Ｓ値）
が向上する。これは、ドレイン電界がチャネル中に極め
て侵入しにくいからである。このことは、記憶保持時間
の増大（スイッチングトランジスタのオフリークの低減
による）または電源電圧の低下に寄与する。第３に、オ
ン電流が増加する。これは、少なくともチャネルの上下
両面に反転層が形成され、場合によってはチャネル領域
全体に反転層が形成されるためである。このことは、書
込み・消去時間を短くしてメモリ素子の高速化に寄与す
る。
【００６３】次に、本実施の形態４のメモリ素子の製造
方法を説明する。まず、シリコン基板上に、公知の方法
で、図１１，１２に示すように、素子分離領域１３２及
びウェル領域１３１を形成した。次に、この素子分離領
域１３２及びシリコン基板を溝状にエッチングし、続い
てシリコン基板に掘られた溝の側面及び底面を酸化し
た。次に、シリコン基板の上にＣＶＤ法でＮ型の導電型
を与える不純物を含む多結晶シリコンを堆積し、ＣＭＰ
（化学的機械研磨：Chemical Mechanical Polishing）
法により溝の外の多結晶シリコンを除去した。これによ
り、溝の中に多結晶シリコンが埋め込まれ、第２の書込
みワード線１１６が形成された。次に、スイッチングト
ランジスタ１５１のチャネル領域１２２の下面のゲート
絶縁膜となるシリコン酸化膜１５２をＣＶＤ法により堆
積した。以降は、ＣＶＤ法による非晶質シリコンまたは
多結晶シリコンの堆積以下、実施の形態２の半導体記憶
装置と同様の工程が行われた。
方法を説明する。まず、シリコン基板上に、公知の方法
で、図１１，１２に示すように、素子分離領域１３２及
びウェル領域１３１を形成した。次に、この素子分離領
域１３２及びシリコン基板を溝状にエッチングし、続い
てシリコン基板に掘られた溝の側面及び底面を酸化し
た。次に、シリコン基板の上にＣＶＤ法でＮ型の導電型
を与える不純物を含む多結晶シリコンを堆積し、ＣＭＰ
（化学的機械研磨：Chemical Mechanical Polishing）
法により溝の外の多結晶シリコンを除去した。これによ
り、溝の中に多結晶シリコンが埋め込まれ、第２の書込
みワード線１１６が形成された。次に、スイッチングト
ランジスタ１５１のチャネル領域１２２の下面のゲート
絶縁膜となるシリコン酸化膜１５２をＣＶＤ法により堆
積した。以降は、ＣＶＤ法による非晶質シリコンまたは
多結晶シリコンの堆積以下、実施の形態２の半導体記憶
装置と同様の工程が行われた。
【００６４】本実施の形態４の半導体記憶装置では、ス
イッチングトランジスタ１５１のチャネル領域１２２が
ほぼゲート電極１１１，１１６で囲まれているので、ス
イッチングトランジスタ１５１の閾値ばらつきが低減
し、短チャネル効果が緩和されてスイッチング特性が改
善し、オン電流が増加する。したがって、歩留りが高
く、動作電圧が低く、低消費電力で、記憶保持時間が長
く、高速な半導体記憶装置が提供される。
イッチングトランジスタ１５１のチャネル領域１２２が
ほぼゲート電極１１１，１１６で囲まれているので、ス
イッチングトランジスタ１５１の閾値ばらつきが低減
し、短チャネル効果が緩和されてスイッチング特性が改
善し、オン電流が増加する。したがって、歩留りが高
く、動作電圧が低く、低消費電力で、記憶保持時間が長
く、高速な半導体記憶装置が提供される。
【００６５】（実施の形態５）本発明の実施の形態５
を、図１３〜図１７を用いて説明する。図１３は本実施
の形態５の半導体記憶記憶装置の平面図であり、図１４
は図１３の切断面線Ａ−Ａ’から見た断面図であり、図
１５は等価回路図である。
を、図１３〜図１７を用いて説明する。図１３は本実施
の形態５の半導体記憶記憶装置の平面図であり、図１４
は図１３の切断面線Ａ−Ａ’から見た断面図であり、図
１５は等価回路図である。
【００６６】まず、本実施の形態５の半導体記憶装置の
構成を説明する。本実施の形態５の半導体記憶装置は、
実施の形態１の半導体装置をスイッチングトランジスタ
として用いたメモリ素子である。第２の電界効果トラン
ジスタとしてのスイッチングトランジスタ２０１は、ス
タック型であり、第１の電界効果トランジスタとしての
読出しトランジスタ２０２のチャネル領域の上に設けら
れている。
構成を説明する。本実施の形態５の半導体記憶装置は、
実施の形態１の半導体装置をスイッチングトランジスタ
として用いたメモリ素子である。第２の電界効果トラン
ジスタとしてのスイッチングトランジスタ２０１は、ス
タック型であり、第１の電界効果トランジスタとしての
読出しトランジスタ２０２のチャネル領域の上に設けら
れている。
【００６７】電荷蓄積ノード２２３は読出しトランジス
タ２０２のフローティングゲートとなっている。電荷蓄
積ノード２２３にはスイッチングトランジスタ２０１が
接続され、更に第２のビット線としての書込みビット線
２１３に接続されている。スイッチングトランジスタ２
０１のチャネル領域２２２は、多結晶シリコン薄膜から
なる。ワード線２１６は、スイッチングトランジスタ２
０１のゲート電極としての役割と、読出しトランジスタ
２０２のゲート電極としての役割を兼ねている。読出し
トランジスタ２０２のソース電極及びドレイン電極は、
それぞれ電源線２１４及び読出しビット線（第１のビッ
ト線）２１５に接続されている。２３１はウェル領域、
２３３は絶縁膜である。
タ２０２のフローティングゲートとなっている。電荷蓄
積ノード２２３にはスイッチングトランジスタ２０１が
接続され、更に第２のビット線としての書込みビット線
２１３に接続されている。スイッチングトランジスタ２
０１のチャネル領域２２２は、多結晶シリコン薄膜から
なる。ワード線２１６は、スイッチングトランジスタ２
０１のゲート電極としての役割と、読出しトランジスタ
２０２のゲート電極としての役割を兼ねている。読出し
トランジスタ２０２のソース電極及びドレイン電極は、
それぞれ電源線２１４及び読出しビット線（第１のビッ
ト線）２１５に接続されている。２３１はウェル領域、
２３３は絶縁膜である。
【００６８】次に、本実施の形態５の半導体記憶装置の
動作原理を説明する。電荷蓄積ノード２２３に蓄積され
た電荷量の変化が読出しトランジスタ２０２の閾値変化
を引き起こして記憶情報となる点は、実施の形態２の半
導体記憶装置と同じである。ワード線２１６を選択し、
所望の読出しビット線２１５と電源線２１４との対を選
択すれば、読出しビット線２１５と電源線２１４との対
に流れる電流値を判定することにより記憶情報を取り出
すことができる。また、電荷蓄積ノード２２３には、ス
イッチングトランジスタ２０１を介して書込みビット線
２１３が接続されているので、ワード線２１６を選択し
て、各書込みビット線２１３に適切な電位を与えれば、
書込みワード線２１３毎に書込みを行なうことができ
る。
動作原理を説明する。電荷蓄積ノード２２３に蓄積され
た電荷量の変化が読出しトランジスタ２０２の閾値変化
を引き起こして記憶情報となる点は、実施の形態２の半
導体記憶装置と同じである。ワード線２１６を選択し、
所望の読出しビット線２１５と電源線２１４との対を選
択すれば、読出しビット線２１５と電源線２１４との対
に流れる電流値を判定することにより記憶情報を取り出
すことができる。また、電荷蓄積ノード２２３には、ス
イッチングトランジスタ２０１を介して書込みビット線
２１３が接続されているので、ワード線２１６を選択し
て、各書込みビット線２１３に適切な電位を与えれば、
書込みワード線２１３毎に書込みを行なうことができ
る。
【００６９】スイッチングトランジスタ２０１のチャネ
ル領域２２２，２２２は、酸化膜２３３の両側に２つ形
成されている。そのそれぞれは、実施の形態２の場合と
同様な条件を満たすのが望ましい。すなわち、上記チャ
ネル領域２２２の厚さが５ｎｍ以下で、かつチャネル領
域２２２の幅が０．３μｍ以下であることが望ましい。
ここで、チャネル領域２２２の幅とは、図１４において
紙面に垂直な方向のチャネル領域２２２の寸法である。
上記寸法条件を満たす場合、メモリ素子のオフリークを
極めて小さく抑え、かつ、素子毎のオフリークのばらつ
きを抑制することができる。したがって、リフレッシュ
動作の頻度を少なくし、消費電力を低減することができ
る。
ル領域２２２，２２２は、酸化膜２３３の両側に２つ形
成されている。そのそれぞれは、実施の形態２の場合と
同様な条件を満たすのが望ましい。すなわち、上記チャ
ネル領域２２２の厚さが５ｎｍ以下で、かつチャネル領
域２２２の幅が０．３μｍ以下であることが望ましい。
ここで、チャネル領域２２２の幅とは、図１４において
紙面に垂直な方向のチャネル領域２２２の寸法である。
上記寸法条件を満たす場合、メモリ素子のオフリークを
極めて小さく抑え、かつ、素子毎のオフリークのばらつ
きを抑制することができる。したがって、リフレッシュ
動作の頻度を少なくし、消費電力を低減することができ
る。
【００７０】次に、本実施の形態５の半導体記憶装置の
形成方法を図１６及び図１７を用いて説明する。図１６
図及び１７は、図１４と同じ断面における形成過程を示
す。まず、ウェル領域２３１の形成後の半導体基板表面
を熱酸化し、読出しトランジスタ２０２のゲート酸化膜
２５１とする。その後、ＣＶＤ法により第１の多結晶シ
リコン膜２５２を堆積し、線状にパターン加工する（図
１６（ａ））。第１の多結晶シリコン膜２５２はＮ型の
導電型を与える不純物を含んでいる。その後、全面に絶
縁膜と第２の多結晶シリコン膜をこの順に堆積する。更
に上記第２の多結晶シリコン膜を、第１の多結晶シリコ
ン膜２５２のパターンとは垂直方向に線状にパターン加
工する。このとき、第１の多結晶シリコン膜２５２も同
時にエッチングする。以上の工程により、第１の多結晶
シリコン膜２５２から電荷蓄積ノード２２３が形成さ
れ、また、第２の多結晶シリコン膜から書込みビット線
２１３が形成される（図１６（ｂ））。次に、書込みビ
ット線２１３をマスクとしてＮ型の不純物を注入し、電
源線２１４及び読出しビット線２１５を形成する（図１
６（ｃ））。次に、ＣＶＤ法により多結晶シリコン薄膜
を堆積する。この時の多結晶シリコン薄膜の厚さは、例
えば５ｎｍ以下とする。次に、適当なマスクを用いて多
結晶シリコン薄膜の不要な部分を選択的に除去し、スイ
ッチングトランジスタ２０１のチャネル領域２２２を形
成する（図１７（ｄ））。その後、ＣＶＤ法によりシリ
コン酸化膜を堆積する。このシリコン酸化膜はチャネル
領域２２２上にも堆積し、スイッチングトランジスタ２
０１のゲート絶縁膜２５４となる。その後、ＣＶＤ法に
よりＮ型の導電型を与える不純物を含んだ第３の多結晶
シリコン膜を堆積する。この第３の多結晶シリコン膜を
書込みビット線２１３とは垂直の方向に線状にパターン
加工し、ワード線２１６を形成する（図１７（ｅ））。
この後、層間絶縁膜となる絶縁膜２３３及び上部配線
（図示せず。）を形成して半導体記憶装置が完成する。
形成方法を図１６及び図１７を用いて説明する。図１６
図及び１７は、図１４と同じ断面における形成過程を示
す。まず、ウェル領域２３１の形成後の半導体基板表面
を熱酸化し、読出しトランジスタ２０２のゲート酸化膜
２５１とする。その後、ＣＶＤ法により第１の多結晶シ
リコン膜２５２を堆積し、線状にパターン加工する（図
１６（ａ））。第１の多結晶シリコン膜２５２はＮ型の
導電型を与える不純物を含んでいる。その後、全面に絶
縁膜と第２の多結晶シリコン膜をこの順に堆積する。更
に上記第２の多結晶シリコン膜を、第１の多結晶シリコ
ン膜２５２のパターンとは垂直方向に線状にパターン加
工する。このとき、第１の多結晶シリコン膜２５２も同
時にエッチングする。以上の工程により、第１の多結晶
シリコン膜２５２から電荷蓄積ノード２２３が形成さ
れ、また、第２の多結晶シリコン膜から書込みビット線
２１３が形成される（図１６（ｂ））。次に、書込みビ
ット線２１３をマスクとしてＮ型の不純物を注入し、電
源線２１４及び読出しビット線２１５を形成する（図１
６（ｃ））。次に、ＣＶＤ法により多結晶シリコン薄膜
を堆積する。この時の多結晶シリコン薄膜の厚さは、例
えば５ｎｍ以下とする。次に、適当なマスクを用いて多
結晶シリコン薄膜の不要な部分を選択的に除去し、スイ
ッチングトランジスタ２０１のチャネル領域２２２を形
成する（図１７（ｄ））。その後、ＣＶＤ法によりシリ
コン酸化膜を堆積する。このシリコン酸化膜はチャネル
領域２２２上にも堆積し、スイッチングトランジスタ２
０１のゲート絶縁膜２５４となる。その後、ＣＶＤ法に
よりＮ型の導電型を与える不純物を含んだ第３の多結晶
シリコン膜を堆積する。この第３の多結晶シリコン膜を
書込みビット線２１３とは垂直の方向に線状にパターン
加工し、ワード線２１６を形成する（図１７（ｅ））。
この後、層間絶縁膜となる絶縁膜２３３及び上部配線
（図示せず。）を形成して半導体記憶装置が完成する。
【００７１】なお、スイッチングトランジスタ２０１の
チャネル領域２２２を形成する際、実施の形態３で示し
た方法で粒界の方向を制御してもよい。すなわち、粒界
はソース領域とドレイン領域とを結ぶ線とは垂直な方向
に走るようにする。そのため、スイッチングトランジス
タ２０１のソース領域とドレイン領域との間に粒界によ
るパスが形成される確率は極めて低くなる。したがっ
て、スイッチングトランジスタ２０１のオフリークを極
めて小さく抑え、かつ素子毎のばらつきを非常に小さく
制御よく抑えることができる。リフレッシュ動作の間隔
を更に大きくして低消費電力化を図ることができ、信頼
性が高く高歩留りな半導体記憶装置を提供することが可
能となる。
チャネル領域２２２を形成する際、実施の形態３で示し
た方法で粒界の方向を制御してもよい。すなわち、粒界
はソース領域とドレイン領域とを結ぶ線とは垂直な方向
に走るようにする。そのため、スイッチングトランジス
タ２０１のソース領域とドレイン領域との間に粒界によ
るパスが形成される確率は極めて低くなる。したがっ
て、スイッチングトランジスタ２０１のオフリークを極
めて小さく抑え、かつ素子毎のばらつきを非常に小さく
制御よく抑えることができる。リフレッシュ動作の間隔
を更に大きくして低消費電力化を図ることができ、信頼
性が高く高歩留りな半導体記憶装置を提供することが可
能となる。
【００７２】本実施の形態５の半導体記憶装置によれ
ば、実施の形態２の半導体記憶装置と同様な作用効果が
得られる上に、スイッチングトランジスタ２０１がスタ
ック型であるのでセル面積を小さくすることができる。
更にまた、スイッチングトランジスタ２０１のゲート電
極と読出しトランジスタ２０１のゲート電極とは単一の
ワード線２１６が兼ねているので、セル構造が単純にな
る。したがって、高集積な半導体記憶装置が提供され
る。
ば、実施の形態２の半導体記憶装置と同様な作用効果が
得られる上に、スイッチングトランジスタ２０１がスタ
ック型であるのでセル面積を小さくすることができる。
更にまた、スイッチングトランジスタ２０１のゲート電
極と読出しトランジスタ２０１のゲート電極とは単一の
ワード線２１６が兼ねているので、セル構造が単純にな
る。したがって、高集積な半導体記憶装置が提供され
る。
【００７３】（実施の形態６）本発明の実施の形態６
を、図１８を用いて説明する。
を、図１８を用いて説明する。
【００７４】実施の形態１〜５のいずれかの半導体装置
若しくは半導体記憶装置を、電池駆動の携帯電子機器、
特に携帯情報端末に用いることができる。携帯電子機器
としては、携帯情報端末、携帯電話、ゲーム機器などが
挙げられる。図１８は、携帯電話の例を示している。制
御回路１１には、本発明の半導体装置が組み込まれてい
る。なお、制御回路１１は、論理回路とメモリとを混載
したＬＳＩ（大規模集積回路）から成っていてもよい。
１２は電池、１３はＲＦ（無線周波数）回路部、１４は
液晶表示部、１５はアンテナ部、１６は信号線、１７は
電源線である。
若しくは半導体記憶装置を、電池駆動の携帯電子機器、
特に携帯情報端末に用いることができる。携帯電子機器
としては、携帯情報端末、携帯電話、ゲーム機器などが
挙げられる。図１８は、携帯電話の例を示している。制
御回路１１には、本発明の半導体装置が組み込まれてい
る。なお、制御回路１１は、論理回路とメモリとを混載
したＬＳＩ（大規模集積回路）から成っていてもよい。
１２は電池、１３はＲＦ（無線周波数）回路部、１４は
液晶表示部、１５はアンテナ部、１６は信号線、１７は
電源線である。
【００７５】本発明の実施の形態１の半導体装置を、例
えば液晶表示部に用いることができる。液晶表示部のガ
ラス基板上に液晶ドライバを形成する際、実施の形態１
の半導体装置を用いれば、リーク電流が極めて小さくす
ることができるので携帯電子機器を低消費電力化するこ
とができる。
えば液晶表示部に用いることができる。液晶表示部のガ
ラス基板上に液晶ドライバを形成する際、実施の形態１
の半導体装置を用いれば、リーク電流が極めて小さくす
ることができるので携帯電子機器を低消費電力化するこ
とができる。
【００７６】また、本発明の実施の形態２〜５の半導体
記憶装置を携帯電子機器のメモリ部に用いることができ
る。これにより、メモリ部の動作を高速にし、消費電力
を小さくすることができる。したがって、高機能で電池
寿命の長い携帯電子機器が提供される。
記憶装置を携帯電子機器のメモリ部に用いることができ
る。これにより、メモリ部の動作を高速にし、消費電力
を小さくすることができる。したがって、高機能で電池
寿命の長い携帯電子機器が提供される。
【００７７】
【発明の効果】以上より明らかなように、第１の発明の
半導体装置によれば、上記ゲート電極と上記半導体膜に
形成されたソース領域及びドレイン領域とで構成される
電界効果トランジスタにおいて、上記絶縁膜上に形成さ
れた多結晶半導体膜からなるチャネル領域の厚さは５ｎ
ｍ以下であるから、リーク電流を著しく減少することが
できる。更に、上記チャネル領域のゲート幅方向の幅が
０．３μｍ以下であるから、素子毎のリーク電流値のば
らつきを著しく抑制することができる。したがって、第
１の発明の半導体装置を、低消費電力回路に応用すれ
ば、極めて低消費電力な電力回路が提供される。また、
素子毎のばらつきも小さいので、電荷蓄積ノードの電荷
をコントロールするスイッチングトランジスタとして本
半導体装置をメモリ素子に応用すれば、記憶保持時間の
長いメモリ素子が提供される。
半導体装置によれば、上記ゲート電極と上記半導体膜に
形成されたソース領域及びドレイン領域とで構成される
電界効果トランジスタにおいて、上記絶縁膜上に形成さ
れた多結晶半導体膜からなるチャネル領域の厚さは５ｎ
ｍ以下であるから、リーク電流を著しく減少することが
できる。更に、上記チャネル領域のゲート幅方向の幅が
０．３μｍ以下であるから、素子毎のリーク電流値のば
らつきを著しく抑制することができる。したがって、第
１の発明の半導体装置を、低消費電力回路に応用すれ
ば、極めて低消費電力な電力回路が提供される。また、
素子毎のばらつきも小さいので、電荷蓄積ノードの電荷
をコントロールするスイッチングトランジスタとして本
半導体装置をメモリ素子に応用すれば、記憶保持時間の
長いメモリ素子が提供される。
【００７８】１実施の形態によれば、上記半導体膜はＬ
ＳＩの材料として最も広く使われているシリコンである
ので、本第１の発明の半導体装置を他の素子と混載する
のが容易となる。また、非常に発達したシリコンプロセ
スを用いることができるので、製造が容易になる。
ＳＩの材料として最も広く使われているシリコンである
ので、本第１の発明の半導体装置を他の素子と混載する
のが容易となる。また、非常に発達したシリコンプロセ
スを用いることができるので、製造が容易になる。
【００７９】１実施の形態によれば、上記半導体膜から
なるチャネル領域において、結晶粒界はソース領域とド
レイン領域とを結ぶ直線と略垂直な方向に延びているか
ら、チャネル領域において、結晶粒界によるパスが形成
される確率は極めて低くなる。したがって、上記半導体
装置のオフリークを極めて小さく抑え、かつ素子毎のば
らつきを非常に制御性よく抑えることができる。この半
導体装置を、半導体記憶装置に用いれば、リフレッシュ
動作の間隔を大きくして低消費電力化を図ることがで
き、信頼性を高くし、かつ、高歩留りにすることができ
る。
なるチャネル領域において、結晶粒界はソース領域とド
レイン領域とを結ぶ直線と略垂直な方向に延びているか
ら、チャネル領域において、結晶粒界によるパスが形成
される確率は極めて低くなる。したがって、上記半導体
装置のオフリークを極めて小さく抑え、かつ素子毎のば
らつきを非常に制御性よく抑えることができる。この半
導体装置を、半導体記憶装置に用いれば、リフレッシュ
動作の間隔を大きくして低消費電力化を図ることがで
き、信頼性を高くし、かつ、高歩留りにすることができ
る。
【００８０】また、第２の発明半導体記憶装置によれ
ば、上記第１の電界効果トランジスタは電荷を蓄積する
浮遊ノードを有し、上記浮遊ノードに蓄積される電荷
は、上記第２の電界効果トランジスタによってコントロ
ールされる。したがって、本第２の発明の半導体記憶装
置は、上記浮遊ノードの電荷量を上記第１の電界効果ト
ランジスタの閾値により検知するメモリ素子を構成して
いる。更に、上記第２の電界効果トランジスタは第１の
発明の半導体装置であるので、リーク電流が非常に小さ
く、素子毎のリーク電流値のばらつきが著しく抑えられ
ている。そのため、第２の発明の半導体記憶装置によれ
ば、メモリ素子の記憶保持時間を長くすることができ
る。したがって、リフレッシュ動作の間隔を長くして低
消費電力化を図ることが可能である。
ば、上記第１の電界効果トランジスタは電荷を蓄積する
浮遊ノードを有し、上記浮遊ノードに蓄積される電荷
は、上記第２の電界効果トランジスタによってコントロ
ールされる。したがって、本第２の発明の半導体記憶装
置は、上記浮遊ノードの電荷量を上記第１の電界効果ト
ランジスタの閾値により検知するメモリ素子を構成して
いる。更に、上記第２の電界効果トランジスタは第１の
発明の半導体装置であるので、リーク電流が非常に小さ
く、素子毎のリーク電流値のばらつきが著しく抑えられ
ている。そのため、第２の発明の半導体記憶装置によれ
ば、メモリ素子の記憶保持時間を長くすることができ
る。したがって、リフレッシュ動作の間隔を長くして低
消費電力化を図ることが可能である。
【００８１】更にまた、第２の発明の半導体記憶装置に
よれば、上記浮遊ノードへの電荷の出し入れに第２の電
界効果トランジスタを用いているので、書込み及び消去
時間が非常に短く、ＤＲＡＭ並にすることが可能であ
る。更には、上記浮遊ノードの静電容量は、ＤＲＡＭに
比べて非常に小さくすることができるから、一層の低消
費電力化が可能である。したがって、低消費電力で高速
な半導体記憶装置が提供される。
よれば、上記浮遊ノードへの電荷の出し入れに第２の電
界効果トランジスタを用いているので、書込み及び消去
時間が非常に短く、ＤＲＡＭ並にすることが可能であ
る。更には、上記浮遊ノードの静電容量は、ＤＲＡＭに
比べて非常に小さくすることができるから、一層の低消
費電力化が可能である。したがって、低消費電力で高速
な半導体記憶装置が提供される。
【００８２】また、第３の発明である半導体記憶装置
は、上記第２の発明の半導体記憶装置であるメモリ素子
をセル化したものであるから、第２の発明の半導体記憶
装置と同様の作用効果を奏する上に、メモリ素子を集積
化することが可能になり、ランダムアクセス可能なメモ
リセルアレイが提供される。
は、上記第２の発明の半導体記憶装置であるメモリ素子
をセル化したものであるから、第２の発明の半導体記憶
装置と同様の作用効果を奏する上に、メモリ素子を集積
化することが可能になり、ランダムアクセス可能なメモ
リセルアレイが提供される。
【００８３】また、第４の発明の半導体記憶装置によれ
ば、上記チャネル領域の結晶粒界の方向を制御すること
ができるから、結晶粒界の向きをソース領域とドレイン
領域とを結ぶ線と垂直な方向にして、スイッチングトラ
ンジスタのオフリークを極めて小さく抑え、かつ素子毎
のばらつきを非常に制御性よく抑えることが可能とな
る。したがって、リフレッシュ動作の間隔を更に大きく
して低消費電力化を図ることができ、信頼性が高く高歩
留りな半導体記憶装置が提供される。
ば、上記チャネル領域の結晶粒界の方向を制御すること
ができるから、結晶粒界の向きをソース領域とドレイン
領域とを結ぶ線と垂直な方向にして、スイッチングトラ
ンジスタのオフリークを極めて小さく抑え、かつ素子毎
のばらつきを非常に制御性よく抑えることが可能とな
る。したがって、リフレッシュ動作の間隔を更に大きく
して低消費電力化を図ることができ、信頼性が高く高歩
留りな半導体記憶装置が提供される。
【００８４】また、第５の発明の半導体記憶装置は、上
記第４の発明の半導体記憶装置であるメモリ素子をセル
化したものであるから、第４の発明の半導体記憶装置と
同様の作用効果を奏する上に、メモリ素子を集積化する
ことが可能になり、ランダムアクセス可能なメモリセル
アレイが提供される。
記第４の発明の半導体記憶装置であるメモリ素子をセル
化したものであるから、第４の発明の半導体記憶装置と
同様の作用効果を奏する上に、メモリ素子を集積化する
ことが可能になり、ランダムアクセス可能なメモリセル
アレイが提供される。
【００８５】また、第６の発明の半導体記憶装置は、上
記第４の発明の半導体記憶装置において、上記第２の電
界効果トランジスタのチャネル領域の両面がゲート電極
で覆われたものであるから、第２の電界効果トランジス
タの閾値ばらつきが低減し、短チャネル効果が緩和され
てスイッチング特性が改善し、オン電流が増加する。し
たがって、歩留りが高く、動作電圧が低く、低消費電力
で、記憶保持時間が長く、高速な半導体記憶装置が提供
される。
記第４の発明の半導体記憶装置において、上記第２の電
界効果トランジスタのチャネル領域の両面がゲート電極
で覆われたものであるから、第２の電界効果トランジス
タの閾値ばらつきが低減し、短チャネル効果が緩和され
てスイッチング特性が改善し、オン電流が増加する。し
たがって、歩留りが高く、動作電圧が低く、低消費電力
で、記憶保持時間が長く、高速な半導体記憶装置が提供
される。
【００８６】また、第７の発明の半導体記憶装置は、上
記第６の発明の半導体記憶装置であるメモリ素子をセル
化したものであるから、第６の発明の半導体記憶装置と
同様の作用効果を奏する上に、メモリ素子を集積化する
ことが可能になり、ランダムアクセス可能なメモリセル
アレイが提供される。
記第６の発明の半導体記憶装置であるメモリ素子をセル
化したものであるから、第６の発明の半導体記憶装置と
同様の作用効果を奏する上に、メモリ素子を集積化する
ことが可能になり、ランダムアクセス可能なメモリセル
アレイが提供される。
【００８７】また、第８の発明の半導体記憶装置は、第
３の発明の半導体記憶装置と同様の作用効果を奏する上
に、上記第１及び第２の電界効果トランジスタはゲート
電極を共有しているから、上記第２の電界効果トランジ
スタはスタック型の構造を有して、セル面積が小さくな
り、セル構造が単純になる。したがって、高集積な半導
体記憶装置が提供される。
３の発明の半導体記憶装置と同様の作用効果を奏する上
に、上記第１及び第２の電界効果トランジスタはゲート
電極を共有しているから、上記第２の電界効果トランジ
スタはスタック型の構造を有して、セル面積が小さくな
り、セル構造が単純になる。したがって、高集積な半導
体記憶装置が提供される。
【００８８】また、第９の発明の半導体記憶装置は、上
記チャネル領域の結晶粒界の方向を制御することができ
るから、結晶粒界の向きをソース領域とドレイン領域と
を結ぶ線と垂直な方向にして、スイッチングトランジス
タのオフリークを極めて小さく抑え、かつ素子毎のばら
つきを非常に制御よく抑えることが可能となる。したが
って、リフレッシュ動作の間隔を更に大きくして低消費
電力化を図ることができ、信頼性が高く高歩留りな半導
体記憶装置が提供される。
記チャネル領域の結晶粒界の方向を制御することができ
るから、結晶粒界の向きをソース領域とドレイン領域と
を結ぶ線と垂直な方向にして、スイッチングトランジス
タのオフリークを極めて小さく抑え、かつ素子毎のばら
つきを非常に制御よく抑えることが可能となる。したが
って、リフレッシュ動作の間隔を更に大きくして低消費
電力化を図ることができ、信頼性が高く高歩留りな半導
体記憶装置が提供される。
【００８９】１実施の形態では、第４、第５、第９の発
明のいずれかの半導体記憶装置において、上記非晶質半
導体の結晶化を助長する金属元素はニッケル、コバル
ト、パラジウム、白金の中の少なくとも１つであるか
ら、非晶質半導体の結晶化及び粒界方向の制御を効率良
く行なうことができる。
明のいずれかの半導体記憶装置において、上記非晶質半
導体の結晶化を助長する金属元素はニッケル、コバル
ト、パラジウム、白金の中の少なくとも１つであるか
ら、非晶質半導体の結晶化及び粒界方向の制御を効率良
く行なうことができる。
【００９０】また、第１０の発明の半導体記憶装置の製
造方法によれば、上記第２の電界効果トランジスタのチ
ャネル領域を構成する多結晶シリコン膜の粒界の方向
を、ソース領域とドレイン領域とを結ぶ線とは垂直な方
向に走るようにすることができる。それゆえ、第２の電
界効果トランジスタのオフリークを極めて小さく抑え、
かつ素子毎のばらつきを非常に制御よく抑えることが可
能となる。したがって、リフレッシュ動作の間隔を更に
大きくして低消費電力化を図ることができ、信頼性が高
く高歩留りな半導体記憶装置が提供される。
造方法によれば、上記第２の電界効果トランジスタのチ
ャネル領域を構成する多結晶シリコン膜の粒界の方向
を、ソース領域とドレイン領域とを結ぶ線とは垂直な方
向に走るようにすることができる。それゆえ、第２の電
界効果トランジスタのオフリークを極めて小さく抑え、
かつ素子毎のばらつきを非常に制御よく抑えることが可
能となる。したがって、リフレッシュ動作の間隔を更に
大きくして低消費電力化を図ることができ、信頼性が高
く高歩留りな半導体記憶装置が提供される。
【００９１】１実施の形態では、上記非晶質半導体の結
晶化を助長する金属元素はニッケル、コバルト、パラジ
ウム、白金の中の少なくとも１つであるから、非晶質半
導体の結晶化及び粒界方向の制御を効率良く行なうこと
ができる。
晶化を助長する金属元素はニッケル、コバルト、パラジ
ウム、白金の中の少なくとも１つであるから、非晶質半
導体の結晶化及び粒界方向の制御を効率良く行なうこと
ができる。
【００９２】また、第１１の発明の携帯情報機器によれ
ば、第１の発明の半導体装置または第２乃至９の発明の
いずれか１つの半導体記憶装置を内蔵しているから、高
機能で電池寿命の長い携帯電子機器が提供される。
ば、第１の発明の半導体装置または第２乃至９の発明の
いずれか１つの半導体記憶装置を内蔵しているから、高
機能で電池寿命の長い携帯電子機器が提供される。
【図１】 本発明の実施の形態１の半導体装置の模式図
である。
である。
【図２】 図１の破線７で示す切断面の断面図である。
【図３】 本発明の実施の形態１の半導体装置のオフリ
ーク対チャネル厚さの関係を示すグラフである。
ーク対チャネル厚さの関係を示すグラフである。
【図４】 本発明の実施の形態１の半導体装置のオフリ
ーク対チャネル幅の関係を示すグラフである。
ーク対チャネル幅の関係を示すグラフである。
【図５】 本発明の実施の形態２の半導体記憶装置の平
面図である。
面図である。
【図６】 図５の切断面線Ａ−Ａ’から見た線断面図で
ある。
ある。
【図７】 図５の切断面線Ｂ−Ｂ’から見た線断面図で
ある。
ある。
【図８】 本発明の実施の形態２の半導体記憶装置の等
価回路図である。
価回路図である。
【図９】 本発明の実施の形態３の半導体記憶装置を作
成する手順を示す図である。
成する手順を示す図である。
【図１０】 本発明の実施の形態３の半導体記憶装置を
作成する手順を示す図である。
作成する手順を示す図である。
【図１１】 本発明の実施の形態４の半導体記憶装置の
断面図である。
断面図である。
【図１２】 本発明の実施の形態４の半導体記憶装置の
断面図である。
断面図である。
【図１３】 本発明の実施の形態５の半導体記憶装置の
平面図である。
平面図である。
【図１４】 図１３の切断面線Ａ−Ａ’から見た線断面
図である。
図である。
【図１５】 本発明の実施の形態５の半導体記憶装置の
等価回路図である。
等価回路図である。
【図１６】 本発明の実施の形態５の半導体記憶装置を
作成する手順を示す図である。
作成する手順を示す図である。
【図１７】 本発明の実施の形態５の半導体記憶装置を
作成する手順を示す図である。
作成する手順を示す図である。
【図１８】 本発明の実施の形態６の携帯電話のブロッ
ク図である。
ク図である。
【図１９】 従来の電界効果トランジスタの模式図であ
る。
る。
１ 絶縁体 ３ 半導体薄膜 ４，２５４ ゲート絶縁膜 ５，１１１，１１６，２１６ ゲート電極 ６，１２２，２２２ チャネル領域 １０１，１５１，２０１ 第２の電界効果トランジス
タ １０１，２０２ 第１の電界効果トランジスタ １１１ 第２のワード線 １１２ 第１のワード線 １１３，２１３ 第２のビット線 １１４，２１４ 電源線 １１５，２１５ 第１のビット線 １２３，２２３ 浮遊ノード ２１６ ワード線
タ １０１，２０２ 第１の電界効果トランジスタ １１１ 第２のワード線 １１２ 第１のワード線 １１３，２１３ 第２のビット線 １１４，２１４ 電源線 １１５，２１５ 第１のビット線 １２３，２２３ 浮遊ノード ２１６ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ６１３Ｂ 29/788 29/792 (72)発明者 鬼頭 淳悟 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F083 AD69 GA06 HA02 NA08 PR33 PR40 ZA12 5F101 BA01 BB02 5F110 AA06 BB05 CC02 DD02 DD05 EE09 EE30 EE45 FF02 FF29 GG02 GG13 GG25 GG29 GG44 NN03 NN23 NN72 PP01 PP13 PP23 PP34 QQ11 5M024 AA06 BB02 BB37 BB38 CC02 CC03 HH01 LL11 PP01 PP03 PP04 PP05
Claims (15)
- 【請求項１】 半導体膜と、 上記半導体膜上にゲート絶縁膜を介して形成されたゲー
ト電極と、 上記ゲート電極が上記半導体膜を覆う領域以外の上記半
導体膜に形成されたソース領域及びドレイン領域とが電
界効果トランジスタを構成し、 少なくとも上記ゲート電極が上記半導体膜を覆う領域に
おいて上記半導体膜は絶縁体上に形成され、 少なくとも上記ゲート電極が上記半導体膜を覆う領域に
おいて上記半導体膜は多結晶半導体からなり、 上記ゲート電極が上記半導体膜を覆う領域における上記
半導体膜の厚さが５ｎｍ以下で、 上記ゲート電極が上記半導体膜を覆う領域における上記
半導体膜のゲート幅方向の幅が０．３μｍ以下であるこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
上記半導体膜はシリコンからなることを特徴とする半導
体装置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、上記半導体膜に形成された、上記ソース領域と
ドレイン領域との間のチャネル領域において、結晶粒界
は上記ソース領域とドレイン領域とを結ぶ直線と略垂直
な方向に延びていることを特徴とする半導体装置。 - 【請求項４】 電荷を蓄積する浮遊ノードを有する第１
の電界効果トランジスタと、 第２の電界効果トランジスタとを有し、 上記浮遊ノードは上記第２の電界効果トランジスタのソ
ース領域またはドレイン領域の一方と接続され、 上記第２の電界効果トランジスタは請求項１、２または
３に記載の半導体装置であることを特徴とする半導体記
憶装置。 - 【請求項５】 電荷を蓄積する浮遊ノードを有する第１
の電界効果トランジスタと、 第２の電界効果トランジスタとを有し、 上記浮遊ノードは上記第２の電界効果トランジスタのソ
ース領域またはドレイン領域の一方と接続され、 上記第１の電界効果トランジスタのソース領域またはド
レイン領域の一方は電源線に接続され、 上記第１の電界効果トランジスタのソース領域またはド
レイン領域の他方は第１のビット線に接続され、 上記第１の電界効果トランジスタのゲート電極は第１の
ワード線に接続され、 上記第２の電界効果トランジスタのソース領域またはド
レイン領域の他方は第２のビット線に接続され、 上記第２の電界効果トランジスタのゲート電極は第２の
ワード線に接続され、 上記第２の電界効果トランジスタは請求項１、２または
３に記載の半導体装置であることを特徴とする半導体記
憶装置。 - 【請求項６】 電荷を蓄積する浮遊ノードを有する第１
の電界効果トランジスタと、 第２の電界効果トランジスタとを有し、 上記浮遊ノードは上記第２の電界効果トランジスタのソ
ース領域またはドレイン領域の一方と接続され、 上記第２の電界効果トランジスタのソース領域とドレイ
ン領域との間にあり、上記第２の電界効果トランジスタ
のチャネル領域を含む半導体膜領域は多結晶半導体から
なり、 上記半導体膜領域には、アニールにより非晶質半導体の
結晶化を助長する金属元素が含まれていることを特徴と
する半導体記憶装置。 - 【請求項７】 電荷を蓄積する浮遊ノードを有する第１
の電界効果トランジスタと、 第２の電界効果トランジスタとを有し、 上記浮遊ノードは上記第２の電界効果トランジスタのソ
ース領域またはドレイン領域の一方と接続され、 上記第１の電界効果トランジスタのソース領域またはド
レイン領域の一方は電源線に接続され、 上記第１の電界効果トランジスタのソース領域またはド
レイン領域の他方は第１のビット線に接続され、 上記第１の電界効果トランジスタのゲート電極は第１の
ワード線に接続され、 上記第２の電界効果トランジスタのソース領域またはド
レイン領域の他方は第２のビット線に接続され、 上記第２の電界効果トランジスタのゲート電極は第２の
ワード線に接続され、 上記第２の電界効果トランジスタのソース領域とドレイ
ン領域との間にあり、上記第２の電界効果トランジスタ
のチャネル領域を含む半導体膜領域は多結晶半導体から
なり、 上記半導体膜領域には、アニールにより非晶質半導体の
結晶化を助長する金属元素が含まれていることを特徴と
する半導体記憶装置。 - 【請求項８】 電荷を蓄積する浮遊ノードを有する第１
の電界効果トランジスタと、 第２の電界効果トランジスタとを有し、 上記浮遊ノードは上記第２の電界効果トランジスタのソ
ース領域またはドレイン領域の一方と接続され、 上記第２の電界効果トランジスタのソース領域とドレイ
ン領域との間にあり、上記第２の電界効果トランジスタ
のチャネル領域を含む半導体膜領域の両面が上記第２の
電界効果トランジスタのゲート電極で覆われていること
を特徴とする半導体記憶装置。 - 【請求項９】 電荷を蓄積する浮遊ノードを有する第１
の電界効果トランジスタと、 第２の電界効果トランジスタとを有し、 上記浮遊ノードは上記第２の電界効果トランジスタのソ
ース領域またはドレイン領域の一方と接続され、 上記第１の電界効果トランジスタのソース領域またはド
レイン領域の一方は電源線に接続され、 上記第１の電界効果トランジスタのソース領域またはド
レイン領域の他方は第１のビット線に接続され、 上記第１の電界効果トランジスタのゲート電極は第１の
ワード線に接続され、 上記第２の電界効果トランジスタのソース領域またはド
レイン領域の他方は第２のビット線に接続され、 上記第２の電界効果トランジスタのゲート電極は第２の
ワード線に接続され、 上記第２の電界効果トランジスタのソース領域とドレイ
ン領域との間にあり、上記第２の電界効果トランジスタ
のチャネル領域を含む半導体膜領域の両面が上記第２の
電界効果トランジスタのゲート電極で覆われていること
を特徴とする半導体記憶装置。 - 【請求項１０】 電荷を蓄積する浮遊ノードを有する第
１の電界効果トランジスタと、 第２の電界効果トランジスタとを有し、 上記浮遊ノードは上記第２の電界効果トランジスタのソ
ース領域またはドレイン領域の一方と接続され、 上記第１の電界効果トランジスタのソース領域またはド
レイン領域の一方は電源線に接続され、 上記第１の電界効果トランジスタのソース領域またはド
レイン領域の他方は第１のビット線に接続され、 上記第２の電界効果トランジスタのソース領域またはド
レイン領域の他方は第２のビット線に接続され、 上記第１及び第２の電界効果トランジスタはゲート電極
を共有し、 上記ゲート電極はワード線に接続され、 上記第２の電界効果トランジスタは請求項１、２または
３に記載の半導体装置であることを特徴とする半導体記
憶装置。 - 【請求項１１】 電荷を蓄積する浮遊ノードを有する第
１の電界効果トランジスタと、 第２の電界効果トランジスタとを有し、 上記浮遊ノードは上記第２の電界効果トランジスタのソ
ース領域またはドレイン領域の一方と接続され、 上記第１の電界効果トランジスタのソース領域またはド
レイン領域の一方は電源線に接続され、 上記第１の電界効果トランジスタのソース領域またはド
レイン領域の他方は第１のビット線に接続され、 上記第２の電界効果トランジスタのソース領域またはド
レイン領域の他方は第２のビット線に接続され、 上記第２の電界効果トランジスタのゲート電極はワード
線に接続され、 上記第２の電界効果トランジスタのソース領域とドレイ
ン領域との間にあり、上記第２の電界効果トランジスタ
のチャネル領域を含む半導体膜領域は多結晶半導体から
なり、 上記半導体膜領域には、アニールにより非晶質半導体の
結晶化を助長する金属元素が含まれていることを特徴と
する半導体記憶装置。 - 【請求項１２】 請求項６、７、１１のいずれか１つに
記載の半導体記憶装置において、 上記非晶質半導体の結晶化を助長する金属元素はニッケ
ル、コバルト、パラジウム、白金の中の少なくとも１つ
であることを特徴とする半導体記憶装置。 - 【請求項１３】 請求項６、７、１１のいずれか１つに
記載の半導体記憶装置を製造する方法において、 上記第２の電界効果トランジスタを形成する工程には、 基板上に実質的な非晶質シリコン膜を形成する工程と、 上記非晶質半導体の結晶化を助長する金属元素を上記非
晶質シリコン膜の一部に選択的に導入する工程と、 アニールにより少なくとも上記金属元素が選択的に導入
された領域の周辺部において上記非晶質シリコン膜を結
晶化し、多結晶シリコン膜とする工程とを含み、 少なくとも上記第２の電界効果トランジスタのチャネル
領域は上記多結晶シリコン膜からなることを特徴とする
半導体記憶装置の製造方法。 - 【請求項１４】 請求項１３に記載の半導体記憶装置の
製造方法において、 上記非晶質半導体の結晶化を助長する金属元素はニッケ
ル、コバルト、パラジウム、白金の中の少なくとも１つ
であることを特徴とする半導体記憶装置の製造方法。 - 【請求項１５】 請求項１、２または３の半導体装置あ
るいは請求項４乃至１２のいずれか１つに記載の半導体
記憶装置を内蔵する携帯情報機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001175634A JP2002368226A (ja) | 2001-06-11 | 2001-06-11 | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001175634A JP2002368226A (ja) | 2001-06-11 | 2001-06-11 | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368226A true JP2002368226A (ja) | 2002-12-20 |
Family
ID=19016733
Family Applications (1)
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|---|---|---|---|
| JP2001175634A Pending JP2002368226A (ja) | 2001-06-11 | 2001-06-11 | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
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|---|---|
| JP (1) | JP2002368226A (ja) |
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