TWI573250B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明之一實施例有關於半導體裝置及其製造方法，詳言之，能夠儲存資料的半導體裝置。
半導體裝置意指設有諸如電晶體的至少一半導體元件之裝置。因此，該半導體裝置中包括儲存裝置。注意到該儲存裝置意指包括複數儲存元件的裝置。
使用半導體元件的儲存裝置廣泛分成兩種：當電源停止時喪失儲存資料的揮發性儲存裝置，以及當未供應電力時保持已儲存資料的非揮發性儲存裝置。
揮發性儲存裝置的範例包括動態隨機存取記憶體(此後稱為DRAM)及靜態隨機存取記憶體(此後稱為SRAM)。
當使用傳統電晶體來形成DRAM時，資料保持時期很短，因為即使當電晶體關閉時會在源極與汲極產生漏電流。有鑑於此，在預定間隔需要另一寫入資料(更新操作)，且這增加耗電量。此外，當電源停止時，無法執行上述更新操作；因此，會喪失資料。
另一方面，雖然SRAM使用諸如正反器的電路來保持已儲存的資料，且因此不需更新操作，儲存容量的每單位成本很昂貴。注意到，當電源停止時，會如同DRAM的情況般喪失資料。
非揮發性儲存裝置的典型範例包括快閃記憶體。快閃記憶體包括於電晶體中在閘極電極與通道形成區域之間的浮置閘極，並藉由在浮置閘極中注入並保持電荷來保持資料。因此，在快閃記憶體中，資料保持時間極長(半永久)且不需要更新操作(例如，專利文獻1)。
然而，在通道形成區域與浮置閘極之間的絕緣層會因在寫入時所產生的穿隧電流而退化。因此，例如，採用一種方法，其中藉由提供複雜的周邊電路來等化寫入至每一儲存元件中之寫入操作的次數。然而，即使採用等化寫入操作次數的方法，仍不能解決壽命之根本問題；因此，快閃記憶體不適合頻繁重寫資料的使用。
此外，注入電荷到浮置閘極中並從浮置閘極移除電荷需要高電壓；因此，需要提供升壓電路或之類。此外，注入電荷到浮置閘極中並從浮置閘極移除電荷會花上頗長的時間；因此，難以用較高速度執行資料寫入操作及資料抹除操作。
[引用】
[專利文獻]
[專利文獻1]　日本公開專利申請案號S57-105889
本發明之一實施例的一目的為提供一種儲存裝置或半導體裝置，其中以與非揮發性儲存裝置類似的方式，即使不供應電力仍可保持資料，資料寫入次數並無限制，且進一步每單位面積的儲存容量很大。
本發明之一實施例為一種半導體裝置，其包括以結合具有高操作速度的電晶體及具有低關閉狀態電流之電晶體的方式在即使不供電下仍能夠在電容器中保持資料的儲存電路。作為具有高操作速度的電晶體，可應用如用於數種積體電路中的包括矽半導體之絕緣閘極場效電晶體。相反地，作為具有低關閉狀態電流之電晶體，可應用包括一種半導體之絕緣閘極場效電晶體，該半導體的帶隙比矽半導體更寬，其係以包括例如金屬氧化物的氧化物半導體所形成。在使用這兩種電晶體之結合來形成儲存電路的情況中，當並列這兩個電晶體時，儲存電路不適合增加每單位面積的儲存容量。因此，根據本發明之一實施例，以一種方式增加每單位面積的儲存容量，使得這兩個電晶體設置成其的至少一部分彼此重疊。此外，為了簡化這兩電晶體的連結結構並且亦以高密度配置這兩電晶體，本發明之一實施例的特徵之一為該等電晶體之其中一者的閘極電極直接接觸該等電晶體的另一者之汲極電極(或源極電極)並設置成彼此重疊。
注意到包括在儲存電路中之全部的電晶體不需設有氧化物半導體。較佳提供包括非氧化物半導體的半導體材料之電晶體至需要高速操作的地方。這種半導體材料的範例包括單晶矽。
本發明之一實施例為包含第一電晶體及第二電晶體的半導體裝置。第一電晶體包括一包括第一半導體材料的第一通道形成區域，設有該第一通道形成區域夾置於其之間的雜質區域，設置在該第一通道形成區域上方之第一閘極絕緣層，重疊該第一通道形成區域並設置在該第一閘極絕緣層上方之第一閘極電極，以及電連接至該些雜質區域之一的第一源極或汲極電極。第二電晶體包括第二源極及汲極電極，包括第二半導體材料並電連接至該些第二源極及汲極電極之第二通道形成區域，設置在該第二通道形成區域上方之第二閘極絕緣層，以及重疊該第二通道形成區域並設置在該第二閘極絕緣層上方之第二閘極電極。在半導體裝置中，該第一電晶體及該第二電晶體設置成使得其之至少一部分彼此重疊，該些第二源極及汲極電極之一電連接至該第一閘極電極，並且該些第二源極及汲極電極之另一者自該第一閘極電極分離。
本發明之另一實施例為包含第一電晶體、第二電晶體、及電容器的半導體裝置。第一電晶體包括一包括第一半導體材料之第一通道形成區域，設有該第一通道形成區域夾置於其之間的雜質區域，設置在該第一通道形成區域上方之第一閘極絕緣層，重疊該第一通道形成區域並設置在該第一閘極絕緣層上方之第一閘極電極，以及電連接至該些雜質區域之一的第一源極或汲極電極。第二電晶體包括第二源極及汲極電極，包括第二半導體材料並電連接至該些第二源極及汲極電極之第二通道形成區域，設置在該第二通道形成區域上方之第二閘極絕緣層，以及至少重疊該第二通道形成區域並設置在該第二閘極絕緣層上方之第二閘極電極。電容器包括該些第二源極及汲極電極之一，該第二閘極絕緣層，以及設置在該第二閘極絕緣層上方的該電容器之電極。在半導體裝置中，該第一電晶體及該第二電晶體設置成使得其之至少一部分彼此重疊，該些第二源極及汲極電極之一電連接至該第一閘極電極，並且該些第二源極及汲極電極之另一者自該第一閘極電極分離。
本發明之另一實施例為包含第一電晶體、第二電晶體、及電容器的半導體裝置。第一電晶體包括一包括第一半導體材料之第一通道形成區域，設有該第一通道形成區域夾置於其之間的雜質區域，設置在該第一通道形成區域上方之第一閘極絕緣層，重疊該第一通道形成區域並設置在該第一閘極絕緣層上方之第一閘極電極，以及電連接至該些雜質區域之一的第一源極或汲極電極。第二電晶體包括第二源極及汲極電極，包括第二半導體材料並電連接至該些第二源極及汲極電極之第二通道形成區域，設置在該第二通道形成區域上方之第二閘極絕緣層，以及至少重疊該第二通道形成區域並設置在該第二閘極絕緣層上方之第二閘極電極。電容器包括該些第二源極及汲極電極之一，部分包括第二通道形成區域的氧化物半導體層，該第二閘極絕緣層，以及設置在該第二閘極絕緣層上方的該電容器之電極。在半導體裝置中，該第一電晶體及該第二電晶體設置成使得其之至少一部分彼此重疊，該些第二源極及汲極電極之一電連接至該第一閘極電極，並且該些第二源極及汲極電極之另一者自該第一閘極電極分離。
在上述結構的半導體裝置中，第一半導體材料與第二半導體材料較佳為不同。
在上述結構的半導體裝置中，第二半導體材料較佳為氧化物半導體。
在其中第二半導體材料為氧化物半導體的上述結構的半導體裝置中，較佳在該第一電晶體與該第二電晶體之間設置複數絕緣層，並以濺鍍方法形成該複數絕緣層之至少一絕緣層，其係接觸該第二電晶體。
在上述結構的半導體裝置中，該第二半導體材料的能隙較佳高於3 eV。例如，可採用典型為碳化矽的寬帶隙材料(詳言之，例如，能隙E g高於3 eV的半導體材料)。
在上述結構的半導體裝置中，該第一電晶體較佳能夠在比該第二電晶體更高的速度操作。
在上述結構的半導體裝置中，該第二電晶體的關閉狀態電流較佳低於該第一電晶體的關閉狀態電流。
在上述結構的半導體裝置中，當該第二電晶體的關閉狀態電流低於該第一電晶體的關閉狀態電流時，該第二電晶體的關閉狀態電流在室溫較佳低於或等於10 zA。
注意到在此說明書中，諸如「上方」或「下方」的術語並非一定指一構件設在另一構件的「直接上方」或「直接下方」。例如，詞句「閘極電極在閘極絕緣層上方」不排除在閘極絕緣層與閘極電極之間有額外構件的情況。此外，諸如「上方」或「下方」的術語僅為了方便敘述而加以使用且可包括構件關係為顛倒的情況，除非另有所指。
另外，在此說明書中，諸如「電極」或「佈線」的術語不限制構件的功能。例如，「電極」有時用為「佈線」之部分，且反之亦然。此外，「電極」或「佈線」的術語可包括以積體方式形成複數「電極」或「佈線」的情況。
注意到在此說明書中，一「膜」意指以CVD方法(包括電漿CVD方法及之類)、濺鍍方法、或之類形成在一物體的整個表面上方的膜。另一方面，一「層」意指藉由處理形成在一物體的整個表面上方的膜而形成及無需受到處理的層。然而，在無特定區別下使用「膜」及「層」。
注意到當例如使用相反極性的電晶體時或當電流流動方向在電路操作中改變時，「源極」及「汲極」的功能可互換。因此，在此說明書中，可使用諸如「源極」及「汲極」的術語來分別標示汲極及源極。
注意到在此說明書中，術語「電連接」包括構件經由具有任何電功能的物體連接之情況。對於「具有任何電功能的物體」無特別限制，只要可在經由該物體所連接的構件之間傳送並接收電信號。「具有任何電功能的物體」之範例為如電晶體之切換元件、電阻器、電感器、電容器，及具有各式各樣的功能之元件，還有電極及佈線。
可以與非揮發性儲存裝置類似的方式獲得，即使不供應電力仍可保持資料，資料寫入次數並無限制，且進一步每單位面積的儲存容量很大之儲存裝置或半導體裝置。
將於下參考附圖於下說明本發明之實施例的範例。注意到本發明不限於下列說明，且熟悉此技藝人士輕易了解到可以各種方式修改在此揭露的模式及細節而不背離本發明之精神與範疇。因此，本發明不應解釋成限於實施例之下列說明。
為了簡單並使特徵突出，在某些情況中在下列說明中參照的在圖中所示之各個構件的位置、大小、範圍、及之類並非實際者。因此，本發明不一定限於圖中所揭露的位置、大小、範圍、及之類。
注意到在下列說明中，為了方便而使用諸如「第一」、「第二」、及「第三」的順序數以避免混淆構件，且這些術語不數值性限制構件。
於下將說明根據本發明之一實施例的儲存裝置之一範例。
注意到在每一個電路圖中，在某些情況中，在電晶體旁可能會寫上「OS」(氧化物半導體的英文簡寫)以表示電晶體包括氧化物半導體。
第1A圖為繪示根據本發明之一實施例的儲存元件之電路圖。在第1A圖中所示的儲存元件包括電晶體160、電晶體162、及電容器164。在第1A圖中，電晶體160的源極及汲極電極之一電連接至第一佈線(亦稱為第一線)，且電晶體160的源極及汲極電極之另一者電連接至第二佈線(亦稱為第二線)。電晶體162的源極及汲極電極之一電連接至第三佈線(亦稱為第三線)，且電晶體162的閘極電極電連接至電極第四佈線(亦稱為第四線)。另外，電晶體160的閘極電極及電晶體162的源極及汲極電極之另一者電連接至電容器164的電極之一。電容器164的電極之另一者電連接至第五佈線(亦稱為第五線)。
使用包括氧化物半導體的電晶體作為電晶體162。可藉由氧化物半導體的高純化及氫及水的移除來大幅減少包括氧化物半導體層之電晶體的關閉狀態電流量。因此，藉由關閉電晶體162，可保持供應至電晶體160之閘極電極的電荷極長的時間。設置電容器164促進供應給電晶體160之閘極電極的電荷之保持還有已保持之資料的讀取。注意到電晶體162的通道長度較佳為10 nm至1000 nm(包括這兩值)。通道長度設定至10 nm至1000 nm(包括這兩值)，因此可執行高速操作且減少耗電量。
將於下說明第1A圖中所示的儲存元件中的資料寫入操作、資料保持操作、及資料讀取操作。
首先，藉由第四佈線來啟通電晶體162而將從第三佈線供應之電位供應至電晶體160的閘極電極及電容器164的電極之一。換言之，供應電荷至第1A圖的部分FG(寫入操作)。在此，供應給與兩不同電位位準之任何電荷(此後稱為「低位準電荷」及「高位準電荷」)。
之後，藉由第四佈線來關閉電晶體162而將電荷保持在第1A圖的部分FG中(保持操作)。
電晶體162之關閉狀態電流極小；因此，可長時間在部分FG中保持電荷。
接下來，將說明資料讀取操作。當供應預定電位(恆定電位)至第一佈線的同時供應適當電位(讀取電位)至第五佈線時，第二佈線之電位隨保持在部分FG中之電荷量(電晶體160的閘極電極中的電位)變化。這是因為，一般而言，當電晶體160為n通道電晶體時，在供應高位準電荷至電晶體160的閘極電極之情況中的「表觀臨限電壓」Vth_H低於在供應低位準電荷至電晶體160的閘極電極之情況中的「表觀臨限電壓」Vth_L。在此，電晶體160的「表觀臨限電壓」意指第五佈線的電位，其為當第一佈線的電位設定至恆定電位時啟通電晶體160所需者。因此，將第五佈線的電位設定至介於Vth_H與Vth_L中間的電位V0，藉此可決定供應至電晶體160的閘極電極之電荷為高位準電荷或低位準電荷。例如，在保持高位準電荷的情況中，當第五佈線的電位設定至V0(>Vth_H)時，啟通電晶體160。在保持低位準電荷的情況中，即使當第五佈線的電位設定至V0(<Vth_L)時，電晶體160維持在關閉中。因此，可藉由參照第二佈線的電位來決定並讀取已保持的資料。
注意到在其中儲存元件陣列式排列以供使用之情況中，僅需讀取所要的儲存元件之資料。在以此方式讀取資料的情況中，可供應無論閘極電極之狀態為何都會讓電晶體160關閉之電位(低於Vth_H的電位)至第五佈線。替代地，可供應無論閘極電極之狀態為何都會讓電晶體160啟通之電位(高於Vth_H的電位)至第五佈線。
接下來，將說明資料重寫操作。以和上述資料寫入操作和資料保持操作類似的方式來執行資料重寫操作。亦即，藉由第四佈線的電位來啟通電晶體162。據此，將第三佈線之電位(關於新資料的電位)供應至部分FG。之後，藉由第四佈線的電位來關閉電晶體162而供應關於新資料的電位之電荷至部分FG。
在根據本發明的一實施例之儲存元件中，可藉由另一如上述般的寫入來直接重寫資料。因此，無需在從快閃記憶體或之類中的浮置閘極抽取電荷時所需的高電壓；因此，可抑制因注入電荷到浮置閘極並從浮置閘極移除電荷所導致之操作速度的降低。
注意到電晶體162之源極及汲極電極的另一者電連接至電晶體160的閘極電極，藉此第1A圖中之部分FG具有和快閃記憶體的浮置閘極類似的功能。在關閉電晶體162的情況中，部分FG可被視為嵌入絕緣體中；因此，在部分FG中保持電荷。針對根據本發明之一實施例的儲存元件而設置的電晶體162之關閉狀態電流量可低於或等於包括矽半或之類的傳統電晶體之關閉狀態電流量的十萬分之一。因此，根據本發明之一實施例的儲存元件可被視為一種儲存元件，其中經由電晶體162來自部分FG的漏電荷很少發生。亦即，藉由根據本發明之一實施例的儲存元件，可實現即使在不供電下仍可儲存資料的非揮發性儲存裝置。
例如，在電晶體162的關閉狀態電流在室溫低於或等於10 zA且電容器164的電容值為近乎10 fF的情況中，可儲存資料至少104秒。注意到保持時間隨電晶體特性及電容器的電容值而變。
此外，如上述，在根據本發明之一實施例的儲存元件中，其與快閃記憶體不同，不使用惡化通道形成區域與浮置閘極之間的絕緣層之穿隧電流。因此，對於寫入操作的次數並無限制。此外，無需在傳統浮置閘極電晶體中的寫入或抹除時所需之高電壓。
第1A圖中所示之儲存元件中的諸如電晶體的構件可被視為以第1B圖中所示之電阻器及電容器所形成。如第1B圖中所示，在電晶體160及電容器164的各者中，一電阻器及一電容器可被視為彼此並聯連接。R1及C1分別標示電容器164的電阻值及電容值。電阻值R1對應至取決於包括在電容器164中之絕緣層的電阻值。R2及C2分別標示電晶體160的電阻值及電容值。電阻值R2對應至取決於在電晶體160為啟通時之閘極絕緣層的電阻值。電容值C2對應至所謂的閘極電容器(形成在閘極電極與源極或汲極電極間的電容器；以及形成在閘極電極與通道形成區域間的電容器)的電容值。
在電晶體162的閘極漏電夠小，且當電晶體162為關閉時在源極電極與汲極電極之間的電阻值(亦稱為有效電阻)為ROS，R1大於ROS且R2小於ROS的條件下，電荷保持時期(亦稱為資料保持時期)主要由電晶體162之關閉狀態電流所決定。
另一方面，在不滿足這些條件的情況中，即使電晶體162的電流夠小，仍難以充分保全保持時期。這是因為除了電晶體162之關閉狀態電流外的漏電流(例如，在源極及閘極電極之間所產生之漏電流)為大。據此，根據本發明之一實施例的儲存元件較佳滿足上述關係。
另一方面，C1較佳大於或等於C2。若C1為大，當部分FG的電位被第五佈線控制時(如在讀取時)，可抑制第五佈線之電位中的變動。
注意到由電晶體160的閘極絕緣層及電晶體162的閘極絕緣層決定R1及R2。相同關係適用於C1及C2。因此，適當設定該些閘極絕緣層之材料、厚度、及之類，所以可實現滿足上述關係之儲存元件。
在根據本發明之一實施例的儲存元件中，部分FG具有與快閃記憶體或之類的浮置閘極電晶體的浮置閘極類似的功能，但部分FG具有與快閃記憶體或之類的浮置閘極本質上不同的特徵。在傳統快閃記憶體中，藉由施加至高電場至控制閘極產生穿隧電流；因此，需要在儲存元件之間保持適當距離以防止電場影響相鄰胞的浮置閘極。據此，抑制儲存裝置的整合。
此外，由於快閃記憶體的上述原理，絕緣層的惡化繼續進行且因此限制重寫次數。
藉由切換電晶體來操作根據本發明之一實施例的儲存元件，不像快閃記憶體，不會發生穿隧電流造成之電荷注入。亦即，不像快閃記憶體，不需用於電荷注入的高電場。據此，無需考慮來自控制閘極之高電場對相鄰胞的影響，其促進比傳統快閃記憶體的情況更高之整合。
此外，如稍後將說明，電晶體160及電晶體162彼此重疊，所以亦可有更高的整合。
此外，在傳統浮置閘極電晶體中，電荷在寫入操作期間在閘極絕緣膜(隧道絕緣膜)中行進，藉此可避免閘極絕緣膜(隧道絕緣膜)的惡化。相反地，在根據本發明之一實施例的儲存元件中，藉由寫入電晶體的切換操作來寫入資料；因此，可解決閘極絕緣膜的惡化，這長久以來被視為傳統浮置閘極電晶體的一個問題。這意指原則上對寫入操作次數無限制且寫入耐久性極高。例如，在根據本發明之一實施例的儲存元件中，亦可寫入資料1×1019或更多次(一億或更多次)。
此外，由於不利用穿隧電流造成之電荷注入，不會有儲存元件惡化的導因。換言之，根據本發明之一實施例的儲存元件比快閃記憶體具有更高的耐久性及可靠性。
另外，由於無需高電場，至少針對儲存元件不需要升壓電路。因此，無需大尺寸的周邊電路，且儲存裝置的框架可變窄。
在其中包括在C1中的絕緣層之介電常數εr1與包括在C2中的絕緣層之介電常數εr2不同的情況中，較佳C1的面積S1為C2的面積S2的兩倍或更少(更佳地，面積S1小於或等於面積S2)且C2小於C1。詳言之，例如，作為絕緣層之材料，針對C1可使用以諸如氧化鉿之高k材料所形成的層極以諸如氧化物半導體所形成的層之堆疊，使εr1設定成10或更多(較佳15或更多)，並針對C2可使用氧化矽層，使εr2設定成3至4。這種結構的結合允許根據本發明之一實施例的儲存元件的更高整合。
注意到雖然在上述說明中使用其中電子為主要載子的n通道電晶體，亦可使用其中電洞為主要載子之p通道電晶體來取代n通道電晶體。
如上述，根據所揭露的本發明之一實施例的儲存元件包括非揮發性儲存元件，包括一寫入電晶體(其中於關閉狀態中在源極與汲極之間的漏電流(關閉狀態電流)為低)、以和寫入電晶體不同之半導體材料所形成之一讀取電晶體、及一電容器。
寫入電晶體的關閉狀態電流在使用溫度(如25℃)為100 zA或更低；較佳10 zA或更低；更佳1 zA或更低。在包括矽之電晶體的情況中，難以實現上述的低關閉狀態電流。然而，藉由包括氧化物半導體之電晶體，可實現低關閉狀態電流。因此，較佳使用包括氧化物半導體之電晶體作為寫入電晶體。
另外，包括氧化物半導體之電晶體具有小次臨界擺幅(S值)，使得即使遷移率相對低，仍可充分增加切換速率。因此，藉由使用該電晶體作為寫入電晶體，供應至部分FG的寫入脈衝之上升可為非常尖銳。
注意到由於寫入電晶體的關閉狀態電流為小，可減少保持在部分FG中之電荷量。此外，可以高速執行資料寫入操作及資料抹除操作；因此，可以高速執行資料的重寫。
針對讀取電晶體，較佳使用以高速操作之電晶體以增加讀取速率。例如，較佳使用具有1奈米秒或更低之切換率的電晶體作為讀取電晶體。
以啟通寫入電晶體的方式寫入資料，以供應電壓部分FG(在此處寫入電晶體之源極及汲極電極之一、電容器之電極之一、及讀取電晶體之閘極電極彼此電連接)，並接著關閉寫入電晶體以將預定電荷量保持在部分FG中。在此，由於寫入電晶體的關閉狀態電流非常低，供應至部分FG的電荷可保持很久。當關閉狀態電流為例如實質上0時，無需更新操作，或甚至在執行更新操作的情況中，更新操作之頻率可非常低(例如，約一個月或一年一次)。據此，可充分減少儲存元件的耗電量。
注意到在根據本發明之一實施例的儲存元件中，可藉由重寫寫入資料到儲存元件之中來直接重寫資料。因此，無需快閃記憶體或之類所需的抹除操作，所以可防止因於抹除操作導致之操作速度的降低。
注意到供應至根據本發明之一實施例的儲存元件之最高電壓(同時施加至儲存元件的個別端子的最高電位與最低電位間之差)在寫入兩階段(一位元)之資料的情況中在每一儲存元件中可為5 V或更低，較佳3 V或更低。
根據本發明之一實施例的儲存元件可包括至少一寫入電晶體、一讀取電晶體、及一電容器，且即使當電容器的面積為小時，儲存元件仍可操作。因此，相較於例如每一儲存元件中需要六個電晶體的SRAM，可增加每單位面積之儲存容量。
此外，在用於根據本發明之一實施例的儲存元件之氧化物半導體中，即使在例如150℃的高溫，儲存元件之電流一電壓特性沒有惡化，因為氧化物半導體具有3.0至3.5 eV之寬能隙及極少的熱激載子。在用於根據本發明之一實施例的儲存元件之電晶體中，即使在150℃的高溫，沒有特性惡化，且關閉狀態電流非常低如100 zA或更低。
第2圖繪示儲存裝置的一組態，其中參照第1A及1B圖說明的儲存元件配置在矩陣中成為根據本發明之一實施例的儲存裝置。注意到雖然在第2圖中，為了簡化說明，儲存元件配置在垂直(列)中2儲存元件乘以水平(行)中2儲存元件的矩陣中，將於下說明一種儲存裝置，其中儲存元件係配置在垂直(列)中m儲存元件乘以水平(行)中n儲存元件的矩陣中(m及n皆為自然數)。
在第2圖中所示的儲存裝置中，複數儲存元件1100配置在垂直(列)中m儲存元件乘以水平(行)中n儲存元件的矩陣中(m及n皆為自然數)；第一驅動器電路1111、第二驅動器電路1112、第三驅動器電路1113、及第四驅動器電路1114配置在其之外側；且這些驅動器電路及儲存元件1100藉由m字線WL、m第二信號線S2、n位元線BL、n源極線SL、及n第一信號線S1連接在一起。在此，第1A圖中所示的儲存元件用為儲存元件1100。
在儲存元件1100中，第一電晶體、第二電晶體、及電容器對應至分別繪示在第1A圖中之電晶體160、電晶體162、及電容器164。另外，源極線SL、位元線BL、第一信號線S1、第二信號線S2、及字線WL分別對應至第1A圖中所示之第一佈線、第二佈線、第三佈線、第四、及第五佈線。
換言之，在儲存元件1100中，第一電晶體的源極及汲極電極之一電連接至源極線SL，且第一電晶體的源極及汲極電極之另一者電連接至位元線BL。第二電晶體的源極及汲極電極之一電連接至第一信號線S1，且第二電晶體的閘極電極電連接至第二信號線S2。另外，第一電晶體的閘極電極及第二電晶體的源極及汲極電極之另一者電連接至電容器的電極之一。電容器的電極之另一者電連接至字線WL。
此外，儲存元件1100並聯連接在源極線SL與位元線BL之間。例如，第i列及第j行(i,j)(i為1至m(包括這兩值)的整數，j為1至n(包括這兩值)的整數)的儲存元件1100連接至源極線SL(j)、位元線BL(j)、第一信號線S1(j)、字線WL(i)、及第二信號線S2(i)。
源極線SL及位元線BL連接至第一驅動器電路1111。第一信號線S1連接至第三驅動器電路1113。第二信號線S2連接至第二驅動器電路1112。字線WL連接至第四驅動器電路1114。注意到在此分別設置第一驅動器電路1111、第二驅動器電路1112、第三驅動器電路1113、及第四驅動器電路1114；然而，不限於此。可替代地使用具有一或更多的驅動器電路之功能的解碼器。
接下來，將參照第3圖中所示之時序圖來說明第2圖中所示的儲存裝置之寫入操作及讀取操作。
雖為了簡單而說明兩列乘以兩行的儲存裝置之操作，本發明不限於此。
在第3圖中，S1(1)及S1(2)為第一信號線S1的電位；S2(1)及S2(2)為第二信號線S2的電位；BL(1)及BL(2)為位元線BL的電位；WL(1)及WL(2)為字線WL的電位；且SL(1)及SL(2)為源極線SL的電位。
首先，將說明寫入資料至在第一列中之儲存元件1100(1,1)及儲存元件1100(1,2)及從第一列中之儲存元件1100(1,1)及儲存元件1100(1,2)讀取資料的情況。注意到在下列說明中，假設將寫至儲存元件1100(1,1)之資料為「1」且將寫至儲存元件1100(1,2)之資料為「0」。
首先，將說明寫入操作。在第一列的寫入時期中，將電位VH供應至第一列中的第二信號線S2(1)，以啟通第一列中的第二電晶體。此外，將0 V的電位供應至第二列中的第二信號線S2(2)，以關閉第二列中的第二電晶體。
接下來，分別施加電位V2及電位0 V至第一行中的第一信號線S1(1)及第二行中的第一信號線S1(2)。
結果，分別供應電位V2及電位0 V至儲存元件1100(1,1)的部分FG及儲存元件1100(1,2)的部分FG。在此，電位V2設定成高於第一電晶體之臨限電壓。接著，將第一列之信號線S2(1)的電位設定至0V，以關閉第一列的第二電晶體。因此，終止寫入。
注意到字線WL(1)及WL(2)的電位設定在0 V。此外，在改變第一列中之第一信號線的電位S1(1)之前，第一列中的第二信號線的電位S2(1)設定成0 V。假設在儲存元件中連接至字線WL的端子為控制閘極電極，第一電晶體的源極電極為源極電極，且第二電晶體的汲極電極為汲極電極，在已經寫入資料至其中的儲存元件的臨限電壓在資料「0」的情況中為Vw0且在資料「1」的情況中為Vw1。在此，儲存元件之臨限電壓意指連接至字線WL的端子之電壓，其改變第一電晶體之源極及汲極電極之間的電阻狀態。注意到滿足Vw0>0>Vw1。
接著，將說明讀取操作。在讀取時其中，在第一列中，將電位0 V及電位VL分別供應至第一列中的字線WL(1)及第二列中的字線WL(2)。電位VL設定成低於Vw1之臨限電壓。當電位WL(1)設定在0 V時，在第一列中，其中儲存資料「0」之儲存元件1100(1,2)的第一電晶體為關閉，且其中儲存資料「1」之儲存元件1100(1,1)的第一電晶體為啟通。當電位WL(2)設定在VL時，在第二列中，即使其中儲存資料「0」或資料「1」之儲存元件的情況中，第二電晶體為關閉。
接下來，供應電位0 V至第一行中的源極線SL(1)及第二行中的源極線SL(2)。
結果，在位元線BL(1)及源極線SL(1)之間的儲存元件1100(1,1)的第一電晶體為啟通，藉此具有低電阻狀態，且在位元線BL(2)及源極線SL(2)之間的儲存元件1100(1,2)的第一電晶體為關閉，藉此具有高電阻狀態。連接至位元線BL(1)及位元線BL(2)之讀取電路可依據位元線間的電阻差來讀取資料。
此外，將電位0 V及電位VL分別供應至第二信號線S2(1)及第二信號線S2(2)，以關閉所有的第二電晶體。第一列中之部分FG的電位為0 V或V2；故第二信號線S2(1)的電位設定至0V，藉此可關閉第一列中的所有第二電晶體。另一方面，第二列的部分FG之電位低於若供應電位VL至字線WL(2)在寫入剛過的時候之電位。據此，為了防止啟通第二電晶體，將第二信號線S2(2)的電位設定至與字線WL(2)之電位類似的低電位。故可關閉所有第二電晶體。
如上述，針對讀取操作使用讀取電路。
第4A圖繪示讀取電路的一範例。第4A圖中所示的讀取電路包括一電晶體及一感測放大器電路。施加電位V dd至電晶體的源極及汲極電極之一，且感測放大器電路的+端子及位元線連接至電晶體的源極及汲極電極之另一者。施加偏壓電位V bias至電晶體的閘極電極。注意到在此，偏壓電位V bias高於0並低於V dd。
在其中儲存元件具有高電阻的情況中，輸入至感測放大器電路的+端子之電位高於參考電位V ref且感測放大器電路輸出資料「1」。另一方面，在其中儲存元件具有低電阻的情況中，輸入至感測放大器電路的-端子之電位低於參考電位V ref且感測放大器電路輸出資料「0」。
第4B圖繪示讀取電路的另一範例。第4B圖中所示的讀取電路包括一電晶體及一時控反向器。施加電位V dd至電晶體的源極及汲極電極之一，且時控反向器的輸入及位元線連接至電晶體的源極及汲極電極之另一者。亦施加電位V dd至電晶體的閘極電極。
將說明在其中使用第4B圖中之讀取電路的情況之輸出電位。當儲存元件1100(1,1)的第一電晶體為啟通時，位元線BL(1)及源極線SL(1)之間的電阻為低。因此，時控反向器之輸入具有低電位，且輸出D(1)為信號高。另一方面，由於位元線BL(2)及源極線SL(2)之間的電阻為高，供應高電位至時控反向器並且輸出D(2)為信號低。
注意到讀取電路之組態不限於第4A及4B圖的組態。例如，讀取電路可包括預先充電電路，或者取代參考電位V ref參考位元線可連接至感測放大器電路。
雖在此使用設有第1A及1B圖中所示的儲存元件之儲存裝置(第2圖)，本發明不限於此。藉由使用第1A及1B圖中所示的儲存元件，亦可形成另一儲存裝置，其之模式與第2圖的不同。
第5圖繪示另一儲存裝置，其之模式與第2圖的不同，其係使用第1A及1B圖中所示的儲存元件所形成。第5圖繪示所謂的NAND儲存裝置的電路圖，其中串聯連接儲存元件。
第5圖中所示的儲存裝置包括源極線SL、位元線BL、第一信號線S1、複數第二信號線S2、複數字線WL、及複數儲存元件。注意到在第5圖中，於儲存裝置中設置一源極線SL及一位元線BL；然而，可設置複數源極線SL及複數位元線BL而不限於此。
在第5圖中所示的每一儲存元件中，第二電晶體(其對應至第1A及1B圖中之電晶體162)的源極及汲極電極之一電連接至第一信號線S1，且第二電晶體的閘極電極電連接至第二信號線S2。另外，第一電晶體(其對應至第1A及1B圖中之電晶體160)的閘極電極及第二電晶體的源極及汲極電極之另一者電連接至電容器的電極之一。電容器的電極之另一者電連接至字線WL。
在此，包括在k儲存元件(k為自然數)的每一個中之第一電晶體的源極及汲極電極之序列串聯連接在源極線SL及位元線BL之間，第一儲存元件的第一電晶體之源極電極電連接至位元線BL，且在最後一級之第k儲存元件的第一電晶體之汲極電極電連接至源極線SL。
在第5圖中所示的儲存裝置中，在每一列中執行寫入操作及讀取操作。如下般執行寫入操作。換言之，藉由將在該處執行寫入之列的第二信號線S2來啟通將在該處執行寫入之該列中的第二電晶體。據此，供應第一信號線S1的電位至指定列之第一電晶體的閘極電極，以注入預定電荷到部分FG中。依照此方式，可將資料寫入指定列中之儲存元件中。
此外，如下般執行讀取操作。首先，供應無論第一電晶體之閘極電極的電荷為何會啟通第一電晶體的電位至非將在該處執行讀取的列之列中的字線WL，以啟通在非將在該處執行讀取的列之列中的第一電晶體。接著，供應在其第一電晶體的啟通或關閉狀態隨第一電晶體的閘極電極而定之電位(讀取電位)至將在該處執行讀取的列中的字線WL。之後，供應恆定電位至源極線SL，使連接至位元線BL之讀取電路(未圖示)操作。在此，除了將在該處執行讀取的列中之電晶體外，在源極線SL及位元線BL之間的複數第一電晶體為啟通；因此，源極線SL及位元線BL之間的電導由將在該處執行讀取的列中之第一電晶體的狀態而定。亦即，被讀取電路讀取之位元線BL的電位取決於將在該處執行讀取的列中之第一電晶體的閘極電極中之電荷。依此方式，可從指定列中之儲存元件讀取資料。
接下來，將參照第6A及6B圖說明根據本發明之-實施例的第1A圖中所示之儲存元件的上視圖及剖面圖。在此，第6B圖為上視圖，且第6A圖對應沿著至第6B圖中之線C1-C2及D1-D2的剖面圖。
在第6A及6B圖中所示之儲存元件中，電晶體160設置在基板100上，電晶體160的至少一閘極電極110從層間絕緣層125、層間絕緣層126、及層間絕緣層128暴露出來，且電晶體162的源極或汲極電極142a設置成接觸暴露的閘極電極110。源極或汲極電極142a不僅作用為電晶體162的源極或汲極電極但亦作為電容器164的電極。電容器164包括源極或汲極電極142a、電極148b、氧化物半導體層144、及閘極絕緣層146。在此，設置電晶體160及電晶體162，使其之至少一部分彼此重疊。
注意到在第6A及6B圖中，電晶體160設置在基板100上。作為基板100，可使用包括能夠以高速操作的半導體材料之基板；例如，可使用單晶矽基板。尤其當使用單晶矽基板作為基板100時，電晶體160可以高速操作。
注意到在第6A及6B圖中，電晶體162設置在電晶體160上方。電晶體162包括氧化物半導體層144。
雖然電晶體160及電晶體162在此敘述為n通道電晶體，亦可使用p通道電晶體。
電晶體160包括設置在含有半導體材料之基板100中的通道形成區域116、高濃度雜質區域120、設置在通道形成區域116上方之閘極絕緣層108a、設置在閘極絕緣層108a上方之閘極電極110、及電連接至高濃度雜質區域120的源極或汲極電極154。在高濃度雜質區域120與源極或汲極電極154之間設置金屬化合物區域124。
另外，在基板100的表面附近設置元件隔離絕緣層106以圍繞電晶體160，且設置層間絕緣層125、層間絕緣層126、及層間絕緣層128以覆蓋電晶體160。在加以形成而覆蓋電晶體160之後，藉由CMP或之類蝕刻層間絕緣層125、層間絕緣層126、及層間絕緣層128直到暴露出閘極電極110。
在第6A及6B圖中之電晶體162包括設置在層間絕緣層128上方之源極或汲極電極142a及源極或汲極電極142b、氧化物半導體層144、閘極絕緣層146、及閘極電極148a。氧化物半導體層144設置在源極或汲極電極142a及源極或汲極電極142b之間並與其接觸，且設置閘極電極148a以與氧化物半導體層144的通道形成區域重疊。
在此，氧化物半導體層144較佳為一氧化物半導體層，其中藉由充分移除如氫之雜質以具有高純度並進一步藉由充分供應氧來減少由氧缺乏所導致之缺陷程度。詳言之，氧化物半導體層144中之氫濃度為，例如，5×1019 atoms/cm3或更少；較佳5×1013 atoms/cm3或更少；或更佳5×1017 atoms/cm3或更少。在此，氧化物半導體層144的氫濃度係依據藉由二次離子質譜(SIMS)的測量值。因此，在其中藉由充分移除如氫之雜質以具有高純度並進一步藉由充分供應氧來減少由氧缺乏所導致之能隙中的缺陷程度的氧化物半導體層中，獲得少於1×1012/cm3；較佳少於1×1011/cm3；或更佳少於測量極限值。藉由使用這種氧化物半導體層，在室溫的關閉狀態電流密度(藉由將關閉狀態電流除以電晶體的通道寬度而獲得的值)為，例如，10 zA/μm至100 zA/μm。依照此方式，當使用以i型(本質)或實質i型的這種氧化物半導體時，可獲得具有極低的關閉狀態電流之電晶體。
注意到在第6A及6B圖中之電晶體162的氧化物半導體層144並未處理成島狀。因此，可防止因處理時之蝕刻所導致之氧化物半導體層144的污染；故可將氧化物半導體層144保持為高度純化。
注意到在第6A及6B圖中所示之電容器164中，當堆疊氧化物半導體層144及閘極絕緣層146時，可充分確保源極或汲極電極142a及電極148b之間的絕緣。
注意到源極或汲極電極142a及源極或汲極電極142b較佳形成為錐形。這是因為可增加以氧化物半導體層144的覆蓋並防止斷連。在此，錐角設定成，例如，30°至60°(包括這兩值)，此為尤佳。注意到錐角意指當從與層之剖面(與基板表面垂直之平面)垂直之方向看去時由具有錐形形狀之層(如源極或汲極電極142a)的側表面及底表面所形成之傾角(內角)。
在電晶體162及電容器164上方設置層間絕緣層150，並在層間絕緣層150上方設置層間絕緣層152。
接著，設置從層間絕緣層152到達基板100的開口，並且在層間絕緣層152上方及開口中設置源極或汲極電極154。設置源極或汲極電極154以到達金屬化合物區域124。
注意到根據本發明之一實施例的儲存元件不限於第6A及6B圖中所示的儲存元件。
例如，可不設置層間絕緣層126，其繪示於第7圖中。當不形成層間絕緣層126時，可減少步驟數量並因而改善產量。
替代地，如第8圖中所示，側壁絕緣層118可設置成接觸閘極絕緣層108a的側表面及閘極電極110。在設置側壁絕緣層118的情況中，將於後說明，可形成低濃度雜質區域。可藉由低濃度雜質區域緩和在汲極邊緣附近中的電場；故可減少關閉狀態電流。
又替代地，可如第9圖中所示般結合第7圖及第8圖中之結構。
接下來，將說明包括在繪示在第9圖中之儲存元件中的電晶體160的製造方法。
首先，備置包括半導體材料之基板100(第10A圖)。作為包括半導體材料之基板100，可使用以矽、碳化矽、或之類製成之單晶半導體基板或多晶半導體基板、以鍺化矽或之類製成的化合物半導體基板、SOI基板、或之類。在此，顯示使用單晶矽基板作為包括半導體材料之基板100的一範例。注意到，一般而言，術語「SOI基板」意指矽半導體層設置在絕緣表面上之基板。在此說明書及之類中，術語「SOI基板」亦在其類別中包括在絕緣表面上設置使用非矽的半導體材料所形成之半導體層的基板。換言之，包括在「SOI基板」中之半導體層材料不限於矽。此外，「SOI基板」的範例可包括一基板，其在如玻璃基板的絕緣基板上方具有半導體層，且絕緣層設置在半導體層與絕緣基板之間。
接下來，在基板100上方形成充當用於形成元件隔離絕緣層106之遮罩的保護層102(第10A圖)。作為保護層102，可例如使用利用諸如氧化矽、氧氮化矽、氮氧化矽、氮化矽、或之類的材料所形成之絕緣層。注意到在此步驟之前或之後，可將提供n型傳導性之雜質元素或提供p型傳導性之雜質元素添加至基板100以控制電晶體之臨限電壓。在基板100為矽基板的情況中，可使用磷(P)、神(As)、或之類的作為提供n型傳導性之雜質。可使用硼(B)、鋁(Al)、鎵(Ga)、或之類作為提供p型傳導性之雜質。
注意到「氧氮化矽」含有比氮更多的氧，且在較佳使用盧瑟福散射光譜(RBS)及氫前向散射(HFS)來執行測量的情況中，其包括範圍分別在從50原子%至70原子%、0.5原子%至15原子%、25原子%至35原子%、及0.1原子%至10原子%之氧、氮、矽、及氫。
此外，「氮氧化矽」含有比氧更多的氮，且在較佳使用RBS及HFS來執行測量的情況中，其包括範圍分別在從5原子%至30原子%、20原子%至55原子%、25原子%至35原子%、及10原子%至30原子%之氧、氮、矽、及氫。注意到氮、氧、矽、及氫的百分比落在於上提出的範圍內，其中氧氮化矽膜或氮氧化矽膜中所含的總原子數係界定成100原子%。
接下來，藉由使用保護層102作為遮罩之蝕刻來移除未被保護層102覆蓋之區域(亦即暴露區域)中之基板100的部分。因此，形成自另一半導體區域隔離的半導體區域104(第10B圖)。作為蝕刻，較佳執行乾蝕刻，但可執行濕蝕刻。可根據被蝕刻基板的材料適當選擇蝕刻氣體及蝕刻劑。
接著，形成絕緣膜以覆蓋至少半導體區域104，並選擇性移除與半導體區域104重疊之一區域中的絕緣膜(第10B圖)。較佳使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、或之類來形成絕緣膜。可以如CMP之研磨處理、蝕刻處理、或之類移除絕緣膜。注意到在形成半導體區域104之後(或在形成元件隔離絕緣層106之後)移除保護層102。
接著，在半導體區域104上方形成絕緣膜，並且在絕緣膜上方形成包括導電膜。
在此步驟中形成之絕緣膜後續將充當閘極絕緣層108a，其較佳使用含有任何氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿、添加氮至其之矽酸鉿、添加氮至其之鋁鉿、及之類的膜以CVD方法、濺鍍方法、或之類形成為單層或堆疊層。替代地，可以藉由高密度電漿處理或熱氧化處理來氧化或氮化半導體區域104之表面的方式形成絕緣膜。可例如使用諸如氦(He)、氬(Ar)、氪(Kr)、或氙(Xe)之稀有氣體與諸如氧、氮氧化物、氨、或氫的氣體之混合氣體來執行高密度電漿處理。絕緣膜之後度較佳為1 nm至100 nm(包括這兩值)，更佳10 nm至50 nm(包括這兩值)。
可使用諸如鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、或鎢(W)之金屬材料以蒸發方法、CVD方法、濺鍍方法、旋塗方法、或之類來形成在此步驟中所形成之導電膜。替代地，可使用諸如多晶矽的半導體材料。注意到顯示其中使用金屬材料形成導電膜的情況之一範例。
之後，藉由選擇性蝕刻絕緣膜及導電膜形成閘極絕緣層108a及閘極電極110。
接下來，形成覆蓋閘極電極110的絕緣膜。接著，藉由使用閘極電極110作為遮罩而添加磷、砷、或之類到半導體區域104來形成具有淺接面深度之雜質區域114。注意到雖在此步驟中添加磷或砷以形成n通道電晶體，可在形成p通道電晶體的情況中添加諸如硼或鋁之另一雜質元素。藉由形成雜質區域114，在閘極絕緣層108a下方的半導體區域104中形成通道形成區域116(第10C圖)。雖在此步驟中，可適當設定所添加之雜質的濃度，在半導體元件尺寸縮小很多的情況中較佳將濃度設定成高。注意到雖採用其中於絕緣膜112形成之後形成雜質區域114的步驟，可在雜質區域114形成之後形成絕緣膜112。
接下來，形成側壁絕緣層118(第10D圖)。以形成絕緣層以覆蓋絕緣層112並接著在絕緣膜上執行高各向異性蝕刻的方式以自對準方式形成側壁絕緣層118。注意到此時，較佳藉由蝕刻絕緣膜112之部分暴露出閘極電極110的頂表面及雜質區域114的頂表面。注意到為了高整合或之類的目的在某些情況中不形成側壁絕緣層118(如第6A及6B圖)。
接下來，形成絕緣膜以覆蓋閘極電極110、雜質區域114、側壁絕緣層118、及之類。接著，藉由添加諸如磷(P)、神(As)、或之類至絕緣層接觸雜質區域114的區域形成高濃度雜質區域120。此後，移除絕緣膜，並接著形成金屬膜122以覆蓋閘極電極110、側壁絕緣層118、高濃度雜質區域120、及之類的(第10E圖)。可以諸如真空蒸發沉積方法、濺鍍方法、或旋塗方法之各種方法形成金屬膜122。較佳使用藉由與包括在半導體區域104中之半導體材料起反應而變成低電阻金屬化合物的金屬材料來形成金屬膜122。這類金屬材料之範例包括鈦(Ti)、鉭(Ta)、鎢(W)、鎳(Ni)、鈷(Co)、及鉑(Pt)。
接下來，執行熱處理，使金屬膜122與基板100的半導體材料起反應。據此，形成接觸高濃度雜質區域120之金屬化合物區域124(第10F圖)。注意到在使用多晶矽或之類來形成閘極電極110的情況中，亦在接觸金屬膜122之閘極電極110的一區域中形成金屬化合物區域。
作為熱處理，可例如採用以閃光燈之輻射。雖當然可使用另一熱處理方法，較佳使用可實現極短時間之熱處理的方法以改善金屬化合物之形成中的化學反應的可控性。注意到藉由金屬材料與半導體材料之反應形成金屬化合物區域，且其具有夠高的傳導性。金屬化合物區域的形成可恰當地減少電阻並改善元件特性。注意到在形成金屬化合物區域124之後移除金屬膜122。
接下來，形成層間絕緣層125、層間絕緣層126、及層間絕緣層128以覆蓋於上述步驟中所形成之構件(第10G圖)。可使用含有諸如氧化矽、氧氮化矽、氮氧化矽、或氮化矽的無機絕緣材料之材料來形成層間絕緣層125、層間絕緣層126、及層間絕緣層128。替代地，可使用諸如聚醯亞胺或丙烯酸類之有機絕緣材料。注意到在此步驟中採用層間絕緣層125、層間絕緣層126、及層間絕緣層128的堆疊層結構，本發明不限於此。
較佳以CVD方法或之類形成層間絕緣層125，並較佳以濺鍍方法形成層間絕緣層126，其中在膜成形期間充分減少周圍環境中之氫或之類的濃度。以CVD方法或之類形成層間絕緣層125，以改善產量；並以濺鍍方法形成層間絕緣層126，以防止諸如水或氫之雜質混合到氧化物半導體層144之中。注意到由於使用矽半導體來形成電晶體160，較佳執行氫化處理。較佳在形成層間絕緣層125之後或在形成層間絕緣層125之前的階段執行氫化處理。
注意到在形成第6A及6B圖中所示的儲存元件的情況中，在形成層間絕緣層125、層間絕緣層126、及層間絕緣層128之後，藉由CMP或蝕刻處理暴露出閘極電極110的表面。
如上述，形成電晶體160(第10H圖)。電晶體160可以高速操作；因此，可使用該電晶體來形成邏輯電路(亦稱為算術電路)或之類。換言之，可針對儲存裝置之驅動電路或之類使用電晶體。
注意到可與無側壁絕緣層118之形成的上述者類似之方式製造第6A及6B圖中所示之儲存元件。
接下來，將說明第6A及6B圖中所示之電晶體162的製造方法。
以一種方式形成絕緣層141a、絕緣層141b、源極或汲極電極142a、及源極或汲極電極142b，以在閘極電極110、層間絕緣層125、層間絕緣層126、及層間絕緣層128上方形成導電膜及絕緣膜，並選擇性蝕刻絕緣膜(第11A圖)。在此步驟中，源極或汲極電極142a直接接觸閘極電極110。
可以和其他導電膜類似的方式形成用於形成源極或汲極電極142a及源極或汲極電極142b之導電膜。
接下來，藉由選擇性蝕刻絕緣層141a及絕緣層141b而在源極或汲極電極142a上方形成絕緣層143a並在源極或汲極電極142b上方形成絕緣層143b(第11B圖)。
藉由提供絕緣層143a及絕緣層143b，可減少在後續形成之閘極電極與源極或汲極電極142a之間或在閘極電極與源極或汲極電極142b之間所形成之寄生電容。
注意到形成絕緣層143a及絕緣層143b的程序不限於上述程序。例如，可以形成源極或汲極電極142a及源極或汲極電極142b，形成覆蓋它們之絕緣膜，並接著選擇性蝕刻絕緣膜的方式來形成絕緣層143a及絕緣層143b。
接下來，在形成以覆蓋源極或汲極電極142a及源極或汲極電極142b的氧化物半導體層144上方形成閘極絕緣層146(第11C圖)。
作為氧化物半導體層144，可使用下列任何氧化物半導體：為四成分金屬氧化物之In-Sn-Ga-Zn-O為基的氧化物半導體；為三成分金屬氧化物之In-Ga-Zn-O為基的氧化物半導體、In-Sn-Zn-O為基的氧化物半導體、In-Al-Zn-O為基的氧化物半導體、Sn-Ga-Zn-O為基的氧化物半導體、Al-Ga-Zn-O為基的氧化物半導體、或Sn-Al-Zn-O為基的氧化物半導體；為兩成分金屬氧化物之In-Zn-O為基的氧化物半導體、Sn-Zn-O為基的氧化物半導體、Al-Zn-O為基的氧化物半導體、Zn-Mg-O為基的氧化物半導體、Sn-Mg-O為基的氧化物半導體、或In-Mg-O為基的氧化物半導體；或為一成分金屬氧化物之In-O為基的氧化物半導體、Sn-O為基的氧化物半導體、或Zn-O為基的氧化物半導體。
尤其，當無電場時In-Ga-Zn-O為基的氧化物半導體材料具有夠高的電阻；因此，可獲得夠低的關閉狀態電流。另外，由於具有高場效遷移率，作為半導體材料，In-Ga-Zn-O為基的氧化物半導體材料為較佳。
In-Ga-Zn-O為基的氧化物半導體材料之典型範例包括由InGaO3(ZnO) m (m>0)所表示之氧化物半導體材料。另外，有使用M來取代Ga並由InMO3(ZnO) m (m>0)所表示的氧化物半導體材料。注意到M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)、及之類的一或複數金屬元素。例如，M可為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co、或之類。注意到上述組成衍生自氧化物半導體材料可具有的晶體結構並僅為範例。
作為以濺鍍方法製造氧化物半導體層144用之靶材，較佳使用由In:Ga:Zn=1:x:y(x大於或等於0，且y為0.5至5(包括這兩值))的組成比例表示之靶材。例如，可使用具有In:Ga:Zn=1:1:1[莫耳比率](x=1，y=1，亦即，In2O3:Ga2O3:ZnO=1:1:2[莫耳比率])之組成比例的靶材。替代地，可使用具有In:Ga:Zn=1:1:0.5[莫耳比率](x=1，y=0.5)之組成比例的靶材、具有In:Ga:Zn=1:1:2[莫耳比率](x=1，y=2)之組成比例的靶材、或具有In:Ga:Zn=1:0:1[莫耳比率](x=0，y=1)之組成比例的靶材。
金屬氧化物靶材中的金屬氧化物的相對密度大於或等於80%；較佳大於或等於95%；且更佳大於或等於99.9%。使用具有高相對密度之金屬氧化物靶材得以形成具有密實結構的氧化物半導體層144。
其中形成氧化物半導體層144之周圍環境較佳為稀有氣體(氬(Ar)為一較佳範例)周圍環境、氧周圍環境、或含有稀有氣體(氬(Ar)為一較佳範例)及氧之混合周圍環境。詳言之，較佳使用例如高純度氣體之周圍環境，從其移除諸如氫、水、羥基、或氫化物之雜質，至1 ppm或更少(較佳，10 ppb或更少)之濃度。
在形成氧化物半導體層144時，例如，將待處理物體保持在維持於減壓下之處理室中且將待處理物體加熱至高於或等於100℃並低於或等於550℃的溫度，較佳200℃至400℃(包括這兩值)。替代地，在形成氧化物半導體層144時之待處理物體之溫度可在室溫。接著，在移除處理室中的濕氣之同時，將移除掉氫、水、或之類的濺鍍氣體引進處理室中，藉此使用上述的靶材來形成氧化物半導體層144。藉由在加熱基板的同時形成氧化物半導體層144，可減少氧化物半導體層144中所含之雜質。此外，可減少濺鍍造成的破壞。為了移除處理室中的濕氣，較佳使用捕集真空泵。例如，可使用低溫泵、離子泵、或鈦昇華泵。亦可使用具有冷阱的渦輪泵。藉由以低溫泵或之類抽空，可從處理室移除氫、水、或之類，所以可減少氧化物半導體層144中的雜質濃度。
例如，形成氧化物半導體層144之條件可設定成下列：物體與靶材間的距離為170 nm；壓力為0.4 Pa；直流(DC)電為0.5 kW；且周圍環境為氧(氧：100%)、氬(Ar)(氬(Ar)：100%)、或含氧及氬(Ar)之混合周圍環境。注意到較佳使用脈衝式直流(DC)電源，因為可抑制塵埃(諸如在膜成形時所形成的粉末物質)並且厚度分佈均勻。氧化物半導體層144的厚度為1 nm至50 nm(包括這兩值)，較佳為1 nm至30 nm(包括這兩值)，或更佳為1 nm至10 nm(包括這兩值)。藉由具有這種厚度之氧化物半導體層144，可抑制伴因微小化而造成的短通道效應。注意到氧化物半導體層之適當的厚度隨所使用之氧化物半導體材料、半導體裝置之用途、或之類而變；因此，可根據材料、用途、或之類來決定厚度。
注意到在以濺鍍方法形成氧化物半導體層144之前，較佳藉由其中引進氬(Ar)氣體並產生電漿的反向濺鍍來移除附著至其上形成氧化物半導體層144的表面(如層間絕緣層128的表面)之物質。在此，相較於離子衝擊濺鍍靶材之正常濺鍍方法，反向濺鍍為使離子衝擊待處理之表面以修改表面的方法。使離子衝擊待處理之表面的方法包括其中在氬(Ar)周圍環境中於該表面上施加高頻電壓以在該物體附近產生電漿的方法。注意到取代氬(Ar)周圍環境，可使用氮周圍環境、氦周圍環境，或氧周圍環境。
之後，較佳於氧化物半導體層144上執行熱處理(第一熱處理)。藉由第一熱處理移除氧化物半導體層144中之過多的氫(包括水及羥基)；故可改善氧化物半導體層之結構，並可減少能隙中的缺陷程度。在高於或等於300℃且低於550℃之溫度，或在400℃至500℃的溫度(包括這兩值)執行第一熱處理。
注意到可例如以將物體引進到使用電阻式加熱元件或之類的電爐中，並且在450℃於氮周圍環境中加熱一小時之方式來執行熱處理。在熱處理期間，氧化物半導體層144不暴露至空氣，所以可防止水或氫的進入。
熱處埋設備不限於電爐且可為以諸如由加熱氣體的一媒介所提供之熱輻射或熱傳導來加熱物體之設備。例如，可使用諸如氣體迅速熱退火(GRTA)設備或燈迅速熱退火(LRTA)設備的迅速熱退火(RTA)設備作為熱處理設備。LRTA設備為藉由從諸如鹵素燈、金屬魯化物、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈的燈所發射之光的輻射(電磁波)加熱物體之設備。GRTA設備為使用高溫氣體來執行熱處理的設備。使用不藉由熱處理與物體起反應之例如氮的惰性氣體或諸如氬(Ar)之稀有氣體。
例如，作為第一熱處理，可以下列方式執行GRTA程序。將物體放置在已加熱之惰性氣體周圍環境中，加熱數分鐘，並從惰性氣體周圍環境中取出。GRTA程序允許短時的高溫加熱處理。此外，即使溫度超過物體的溫度上限時，仍可採用GRTA程序。注意到惰性氣體可在處理期間切換至包括氧之氣體。這是因為藉由在含氧的周圍環境中執行第一熱處理可減少氧缺乏所造成之能隙中的缺陷程度。
注意到惰性氣體周圍環境較佳為含有氮或稀有氣體(如氦(He)、氖(Ne)、或氬(Ar))作為其主成分且不含水、氫、或之類的周圍環境。例如，引進熱處理設備中之氮或諸如氦(He)、氖(Ne)、或氬(Ar)之稀有氣體的純度設定成6N(99.9999%)或更多，較佳7N(99.99999%)或更多(亦即，雜質濃度為1 ppm或更少，較佳0.1 ppm或更少)。
在任何情況中，形成其中藉由第一熱處理減少雜質之i型(本質)或實質i型的氧化物半導體層144，藉此可實現具有非常優異特性之電晶體。
上述熱處理(第一熱處理)具有移除氫、水、及之類的效果並因此亦可稱為脫水處理、脫氫處理、或之類。亦可在例如形成氧化物半導體層之後，形成閘極絕緣層之後、形成閘極電極之後執行脫水處理或脫氫處理。注意到可執行這類脫水處理或脫氫處理一次或數次。
較佳以CVD方法、濺鍍方法、或之類使用含有任何氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿、添加氮至其之矽酸鉿、添加氮至其之鋁鉿、及之類的膜形成閘極絕緣層146為單層或堆疊層。在此步驟中，絕緣膜的厚度較佳為1 nm至100 nm(包括這兩值)，更佳為10 nm至50 nm(包括這兩值)。注意到在形成閘極絕緣層146之後，較佳惰性氣體周圍環境或氧周圍環境中執行熱處理(第二熱處理)。
注意到較佳以濺鍍方法形成閘極絕緣層146。以濺鍍方法形成閘極絕緣層146，所以可防止諸如水或氫之雜質混合到氧化物半導體層144之中。
接下來，在閘極絕緣層146上方，在重疊電晶體162的一區域(其充當通道區形成區域)之區域中形成閘極電極148a，並在重疊源極或汲極電極142a的區域中形成電極148b(第11D圖)。
可以在閘極絕緣層146上方形成導電膜並接著選擇性加以蝕刻的方式形成閘極電極148a及電極148b。可以典型為濺鍍方法的PVD方法或諸如電漿CVD方法的CVD方法形成將成為閘極電極148a及電極148b的導電膜。細節與源極或汲極電極142a或之類的那些類似。
接下來，在閘極絕緣層146、閘極電極148a、及電極148b上方形成層間絕緣層150及層間絕緣層152(第12A圖)。
注意到較佳形成層間絕緣層152以具有平面化表面。這是因為執行而造成平面化表面的層間絕緣層152之形成，使得即使在例如儲存元件縮小之情況中，可在層間絕緣層152上方有利地形成電極、佈線、或之類。可以諸如化學機械研磨(CMP)處理之方法來平面化層間絕緣層152。
接下來，選擇性蝕刻層間絕緣層125、層間絕緣層126、層間絕緣層128、氧化物半導體層144、閘極絕緣層146、層間絕緣層150、及層間絕緣層152，以形成到達電晶體160之金屬化合物區域124的開口151(第12B圖)。作為蝕刻，可使用乾蝕刻或濕蝕刻，但以微製造而言較佳採用乾蝕刻。
接著，形成導電膜以填充開口151並加以蝕刻，以形成源極或汲極電極154並因此完成第6A及6B圖中所示的儲存元件。在形成導電膜時，例如，在包括開口的一區域中以PVD方法形成具有小厚度的鈦膜，並接著以CVD方法形成具有小厚度的氮化鈦膜；並接著，形成鎢膜以嵌入開口中。以PVD方法形成之鈦膜具有減少其上形成鈦膜的氧化物膜(如原生氧化物膜)的表面之功能，以減少與下電極(如在此步驟中之金屬化合物區域124)的接觸電阻。在鈦膜之後形成之氮化鈦膜具有防止導電膜之擴散的阻障功能。在使用鈦、氮化鈦、或之類來形成阻障膜之後，可藉由鍍覆形成銅膜。
注意到亦可以與第6A及6B圖及第8圖中所示之儲存元件的類似之方式透過上述程序形成第7圖及第9圖中所示之儲存元件。
如上述，可製造包括電晶體160、電晶體162、及電容器164的儲存裝置。
注意到還可在上述程序之後形成電極、佈線、絕緣層、或之類。當佈線具有包括層間絕緣層及導電層的堆疊結構之多層結構時，可提供高度整合的儲存裝置。
注意到電晶體162之製造方法不限於本發明之一實施例中之上述程序。替代地，可藉由例如適當地圖案化氧化物半導體層144來形成電晶體162。
接下來，將參照第13A至13H圖說明其中單晶半導體層設置在底基板上方的SOI基板之製造方法；接著，將參照第14A至14H圖說明使用SOI基板來製造電晶體的方法。
首先，備置底基板500(第13A圖)。作為底基板500，可使用以絕緣體製成之基板。其之特定範例包括用於電子產業中之各種玻璃基板，諸如鋁矽酸鹽玻璃，鋁硼矽玻璃，及硼矽鋇玻璃之基板；石英基板；陶瓷基板；及藍寶石基板。替代地，含有氮化矽及氧化鋁做為其主要成份且其之熱膨脹係數接近矽的陶瓷基板。
注意到諸如單晶矽玻璃或單晶鍺基板的半導體基板可用為底基板500。在其中使用半導體基板作為底基板500的情況中，可輕易獲得具有高品質的SOI基板，因為相較於使用玻璃基板或之類的情況，可放鬆熱處理的溫度條件。作為半導體基板，可使用太陽能等級矽(SOG-Si)基板或之類。替代地，可使用多晶半導體基板。在其中使用SOG-Si基板、多晶半導體基板、或之類的情況中，相較於其中使用單晶矽基板或之類的情況，可減少製造成本。
在此，說明其中使用玻璃基板作為底基板500之情況。當使用可製造成大尺寸且不貴的底基板500時，可實現成本減少。
較佳預先清理底基板500的表面。詳言之，可以鹽酸/過氧化氫混合物(HPM)、硫酸/過氧化氫混合物(SPM)、過氧化氫銨(APM)、稀釋的氫氟酸(DHF)、FPM(氫氟酸、過氧化氫水、及純水的混合溶液)、或之類使底基板500受到超音波清理。經由這種清理處理，可改善底基板500之表面的平坦性，且可移除殘留在底基板500表面上之磨料顆粒。
接下來，在底基板500的表面上形成含氮層502(如包括含氮之絕緣膜(如氮化矽膜)的層)(第13B圖)。可以CVD方法、濺鍍方法、或之類形成含氮層502。
在此步驟中形成之含氮層502充當在後續步驟中接合單晶半導體層之層(作為接合層)。含氮層502亦作用為防止底基板中所包括的雜質(如鈉(Na))擴散到單晶半導體層中的阻障層。
由於含氮層502用為接合層，較佳形成含氮層502以具有某程度的表面平坦性。詳言之，形成含氮層502，使其具有0.5 nm或更少的平均表面粗糙度(R a，其亦稱為算術平均偏差)及0.60 nm或更少的均方根表面粗糙度(R ms)，較佳0.35 nm或更少的平均表面粗糙度及0.45 nm或更少的均方根表面粗糙度。注意到針對上述平均表面粗糙度及均方根表面粗糙度，例如，可使用藉由在10μm×10μm的區域上執行的測量所得的值。厚度的範圍在10 nm至200 nm(包括這兩值)之中，較佳50 nm至100 nm(包括這兩值)之中。當如上述般改善表面扁平性時，可防止單晶半導體層之接合缺陷。
接著，備置接合基板。在此步驟中，使用單晶半導體基板510作為接合基板(第13C圖)。注意到雖使用單晶半導體基板作為接合基板，接合基板不限於此。
例如，作為單晶半導體基板510，可使用族14之元素所形成的單晶半導體基板，如單晶矽基板、單晶鍺基板、或單晶矽鍺基板。替代地，可使用砷化鎵、磷化銦、或之類的化合物半導體。注意到單晶半導體基板510不限於環形基板，且可為已經處理成例如矩形的基板。此外，可以柴可斯基(CZ)方法或浮動區(FZ)方法來形成單晶半導體基板510。
在單晶半導體基板510的表面上形成氧化物膜512(第13D圖)。有鑑於污染物的移除，較佳在形成氧化物膜512之前，以鹽酸/過氧化氫混合物(HPM)、硫酸/過氧化氫混合物(SPM)、過氧化氫銨(APM)、稀釋的氫氟酸(DHF)、FPM(氫氟酸、過氧化氫水、及純水的混合溶液)、或之類清理單晶半導體基板510的表面。可交替排放稀釋的氫氟酸及臭氧水來清理。
可使用例如氧化矽膜、氧氮化矽膜、或之類來將氧化物膜512形成為單層或堆疊層。氧化物膜512的形成方法之範例包括熱氧化方法、CVD方法、或濺鍍方法。注意到在以CVD方法或之類形成氧化物膜512的情況中、較佳使用諸如正矽酸乙酯(簡稱：TEOS)(化學式：Si(OC2H5)4)的有機矽烷來形成氧化矽膜。
在此步驟中，藉由在單晶半導體基板510上執行熱氧化處理來形成氧化物膜512(在此，氧化矽膜)。較佳在添加鹵素的氧化周圍環境中執行熱氧化處理。
例如，在添加氯的氧化周圍環境中使單晶半導體基板510受到熱氧化處理，藉此可形成被氧化的氧化物膜512。在此情況中，氧化物膜512為含氯原子的膜。藉由這種氯氧化，捕捉為外在雜質的重金屬(如鐵(Fe)、鉻(Cr)、鎳(Ni)、或鉬(Mo))並形成金屬的氯化物並接著加以移除；因此可減少單晶半導體基板510的污染。此外，在接合至底基板500之後，可固定來在底基板的雜質(諸如鈉(Na))，所以可防止單晶半導體基板510的污染。
此外，氧化物膜512中所含的鹵素原子不限於氯原子。氟原子可包含在氧化物膜512中。單晶半導體基板510之氟氧化的方法之範例包括一種方法，其中將單晶半導體基板510浸於HF溶液中並接著在氧化周圍環境中使其受到熱氧化處理，以及一種方法，其中在添加NF3的氧化周圍環境中執行熱氧化處理。
接下來，藉由電場加速離子，以離子輻射單晶半導體基板510，並將離子添加至其，藉此在單晶半導體基板510的預定深度形成晶體結構被破壞的脆化區域514(第13E圖)。
可藉由動能、質量、電荷、或離子的入射角度、或之類來控制形成脆化區域514的深度。在與離子之平均滲透深度近似相同深度形成脆化區域514。因此，可藉由添加離子之深度來控制將自單晶半導體基板510分離的單晶半導體層之厚度。例如，可調整離子的平均滲透深度，使單晶半導體層之後度為10 nm至500 nm(包括這兩值)，較佳50 nm至200 nm(包括這兩值)。
可以離子摻雜設備或離子佈植設備來執行離子輻射處理。離子摻雜設備之範例包括非質量分離型設備，其中執行製程氣體的電漿激發並以產生的所有離子物種輻射待處理物體。在此設備中，以電漿的離子物種而無質量分離來輻射待處理物體。相反地，離子佈植設備為質量分離型設備。在離子佈植設備中，執行電漿的離子物種之質量分離並以具有預定質量之離子物種輻射待處理物體。
接下來，說明一範例，其中使用離子摻雜設備來添加氫至單晶半導體基板510。使用含氫的氣體作為來源氣體。作為用於輻射的離子，H3 +的比例設定為高。詳言之，相關於H+、H2 +、及H3 +的總量，較佳將H3 +的比例設定成50%或更高(較佳地，80%或更高)。藉由H3 +的高比例，可改善離子輻射的效率。
注意到添加的離子不限於氫離子。可添加氦(He)離子或之類。此外，添加的離子不限於一種離子，可添加數種離子。例如，在使用離子摻雜設備同時執行以氫及氦(He)離子輻射的情況中，相較於其中在不同步驟中執行氫及氦輻射的情況，可減少步驟數量，並可抑制後續形成之單晶半導體層的表面粗糙度。
注意到在使用離子摻雜設備來形成脆化區域514的同時有可能會添加重金屬到單晶半導體基板510；然而，透過含鹵素原子之氧化物膜512執行離子輻射，所以可防止因重金屬所造成之單晶半導體基板510的污染。
接下來，將底基板500及單晶半導體基板510設置成互相面對並且含氮層502的表面及氧化物膜512的表面設置成互相緊密接觸。以如上述般將含氮層502的表面及氧化物膜512的表面設置成互相緊密接觸的方式將底基板500及單晶半導體基板510互相接合(第13F圖)。
當底基板500及單晶半導體基板510互相接合時，較佳施加0.001 N/cm2至100 N/cm2(包括這兩值)之壓力，更較地1 N/cm2至20 N/cm2(包括這兩值)之壓力至底基板500之一部分或單晶半導體基板510之一部分。當藉由以這種方式施加壓力而使接合表面互相接近並設置成互相緊密接觸時，在含氮層502及氧化物膜512之間在緊密接觸部分產生接合，且該接合自發性擴散至幾乎整個區域。在凡得瓦(Van der Waals)力的作用下執行此接合，或可在室溫執行氫接合。
注意到在互相接合單晶半導體基板510及底基板500之前，較佳使將會互相接合的表面受到表面處理。藉由表面處理，可改善在接合表面處的接合強度。
作為表面處理，可使用濕處理、乾處理、或濕處理及乾處理的結合。替代地，可結合複數不同的濕處理，或可結合複數不同的乾處理。
注意到在互相接合單晶半導體基板510及底基板500之後，較佳執行熱處理來進一步加強接合。在脆化區域514之分離不會發生的溫度(如高於或等於室溫且低於400℃)執行此熱處理。替代地，可在於此範圍內之溫度加熱的同時，互相接合含氮層502及氧化物膜512。可使用加熱爐(如擴散爐或電阻式加熱爐)、迅速熱退火(RTA)設備、微波加熱設備、或之類來執行熱處理。注意到上述溫度條件為一範例且不限於此。
接下來，執行熱處理以在脆化區域分離單晶半導體基板510，藉此在底基板500上方形成單晶半導體層516，且含氮層502及氧化物膜512設置在兩者之間(第13G圖)。
注意到在上述分離時之熱處理的溫度較佳盡可能的低。這是因為在分離時之熱處理的溫度越低，可抑制單晶半導體層516之更多表面粗糙度。詳言之，在上述分離時之熱處理的溫度可為300℃至600℃(包括這兩值)，且當溫度低於或等於500℃(高於或等於400℃)時，熱處理較有效。
注意到在分離單晶半導體基板510之後，可在500℃或更高的溫度在單晶半導體層516上執行熱處理，以減少殘留在單晶半導體層516中之氫的濃度。
接下來，以雷射光輻射單晶半導體層516的表面，藉此形成表面平坦性之扁平度受到改善且具有較少缺陷的單晶半導體層518。注意到取代雷射光輻射處理，可執行熱處理。
雖在係在單晶半導體層516之分離時的熱處理之後立刻執行此步驟中之雷射光輻射處理，本發明不限於此。可在單晶半導體層516之分離時的熱處理之後執行蝕刻處理以移除在單晶半導體層516的表面上有許多缺陷的區域，並接著可執行雷射光輻射處理。替代地，在改善單晶半導體層516的表面平坦性之後，可執行雷射光輻射處理。注意到蝕刻處理可為濕蝕刻或乾蝕刻。替代地，可在如上述的雷射光輻射之後執行減少單晶半導體層516之厚度的步驟。為了減少單晶半導體層516的厚度，可採用乾蝕刻及濕蝕刻之任一者或兩者。
透過上述步驟，可獲得包括具有合意特性的單晶半導體層518之SOI基板(第13H圖)。
接下來，將參照第14A至14H圖說明包括SOI基板的電晶體570之製造方法。
第14A圖為繪示以第13A至13H圖中所示的方法製造之SOI基板的一部份之剖面圖。
首先，將單晶半導體層518處理成島狀，以形成半導體層520(第14B圖)。注意到在此步驟之前或之後，可將提供n型傳導性之雜質元素或提供p型傳導性之雜質元素添加至半導體層以控制電晶體之臨限電壓。在半導體為矽的情況中，可使用磷(P)、砷(As)、或之類的作為提供n型傳導性之雜質元素。可使用硼(B)、鋁(Al)，鎵(Ga)、或之類作為提供p型傳導性之雜質元素。
接下來，形成絕緣層522以覆蓋半導體層520(第14C圖)。絕緣層522之後會成為閘極絕緣層。在此步驟中，以電漿CVD方法形成單層的氧化矽膜。不特別限制絕緣層522的材料及形成方法。
接下來，在絕緣層522上方形成導電膜之後，選擇性蝕刻導電層以在半導體層520上方形成閘極電極524以互相重疊(第14D圖)。不特別限制閘極電極524的材料及形成方法。
接下來，使用閘極電極524作為遮罩，藉由添加提供一種傳導性的雜質元素至半導體層520而形成雜質區域526(第14E圖)。注意到在此步驟中添加磷或砷以形成n通道電晶體，在形成p通道電晶體的情況中，可添加諸如硼或鋁的另一雜質元素。
接下來，在閘極電極524的側表面上形成側壁絕緣層528。可以形成絕緣層以覆蓋絕緣層522及閘極電極524並接著在絕緣層上執行高各向異性蝕刻的方式以自對準方式形成側壁絕緣層528。注意到此時，較佳藉由部分蝕刻絕緣層522暴露出雜質區域526並同時形成閘極絕緣層522a。
接下來，使用閘極電極524及側壁絕緣層528作為遮罩，添加提供一種傳導性的雜質元素至雜質區域526。注意到添加至雜質區域526之雜質元素為提供與添加於先前步驟中之雜質元素(亦即，已經包含在雜質區域526中之雜質元素)相同傳導性的雜質元素。另外，添加至雜質區域526的雜質元素之濃度高於先前步驟中之雜質元素的濃度。藉由添加雜質元素，可在半導體層520中形成一對高濃度雜質區域530、一對低濃度雜質區域532、及通道形成區域534(第14G圖)。高濃度雜質區域530各作用為源極或汲極區域。
注意到在使用含矽材料來形成半導體層520的情況中，藉由在半導體層520之一部分中形成矽化物來形成矽化物區域，以進一步減少源極及汲極區域的電阻。以將金屬接觸半導體層，並藉由熱處理(如GRTA方法或LRTA方法)使半導體層與金屬起反應的方式來執行矽化。針對矽化物區域，可形成鈷矽化物區域或鎳矽化物區域。在半導體層520為薄的情況中，矽化反應可進至半導體層520的底部。用於形成矽化物的金屬材料之範例包括鈦(Ti)、鎳(Ni)、鎢(W)、鉬(Mo)、鈷(Co)、鋯(Zr)、鉿(Hf)、鉭(Ta)、釩(V)、釹(Nd)、鉻(Cr)、鉑(Pt)、及鈀(Pd)。注意到亦可藉由雷射光輻射作為熱處理來形成矽化物區域。
接下來，形成層間絕緣層536及層間絕緣層538以覆蓋於上述步驟中所形成之構件(第14H圖)。可使用含有諸如氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭的無機絕緣材料之材料來形成層間絕緣層536及層間絕緣層538。替代地，可使用諸如聚醯亞胺或丙烯酸類之有機絕緣材料。注意到雖在此步驟中採用層間絕緣層536及層間絕緣層538的堆疊層結構，本發明不限於此。不一定得形成層間絕緣層536或層間絕緣層538，或可進一步堆疊複數另外的層。注意到在形成層間絕緣層538之後，較佳藉由CMP、蝕刻處理、或之類平面化層間絕緣層538的表面。藉由CMP或蝕刻處理，暴露出閘極電極524的表面。
替代地，以蝕刻層間絕緣層536及層間絕緣層538之一部分以暴露出閘極電極524並接著在開口中形成導電膜的方式形成電連接至閘極電極524之電極。
如上述，形成包括SOI基板的電晶體570(第14H圖)。電晶體570可以高速操作；因此，可使用該電晶體來形成邏輯電路(亦稱為算術電路)或之類。換言之，可針對儲存裝置之驅動電路或之類使用電晶體。
注意到還可在上述程序之後形成電極、佈線、絕緣層、或之類。當佈線具有包括層間絕緣層及導電層的堆疊結構之多層結構時，可提供高度整合的儲存裝置。
藉由提供SOI基板給電晶體570，可形成如第15圖中還有第6A及6B圖或之類中所示的儲存元件。
接下來，將說明根據本發明之一實施例的電子裝置。上述之至少一儲存裝置係安裝在根據本發明之一實施例的電子裝置上。根據本發明之一實施例的電子裝置之範例包括電腦、行動電話(亦稱為蜂窩式無線電話或行動電話機)、可攜式資訊終端機(包括可攜式遊戲機、音頻再生裝置、及之類)、相機(如數位相機或數位視訊攝影機)、電子紙、電視機(亦稱為電視或電視接收器)及之類。
第16A圖顯示膝上型個人電腦，包括殼體901、殼體902、顯示部903、鍵盤904、及之類。上述的儲存裝置係設置在殼體901及殼體902之中。上述的儲存裝置安裝在第16A圖中所示的膝上型個人電腦上，所以可減少由儲存裝置所消耗的電力及佔據的面積。
第16B圖為可攜式資訊終端機(個人數位助理(PDA))。主體911設有顯示部913、外部界面915、操作鈕914、及之類。此外，亦設置操作可攜式資訊終端機或之類的手寫筆912。上述的儲存裝置係設置在主體911中。
上述的儲存裝置安裝在第16B圖中所示的PDA上，所以可減少由儲存裝置所消耗的電力及佔據的面積。
第16C圖顯示安裝電子紙的電子書讀取器920。電子書讀取器920具有殼體921及殼體923的兩殼體。殼體921及殼體923分別設有顯示部925及顯示部927。殼體921及923藉由樞紐937連接並以樞紐937作軸而打開及關閉。此外，殼體921設有電源開關931、操作鍵933、揚聲器935、及之類。殼體921及殼體923之至少一者設有上述的儲存裝置。上述的儲存裝置安裝在第16C圖中所示的電子書讀取器上，所以可減少由儲存裝置所消耗的電力及佔據的面積。
第16D圖顯示包括殼體940及殼體941之兩殼體的行動電話。此外，在於第16D圖中顯示成展開狀態中的殼體940及殼體941可藉由滑動而位移，使得其中之一重疊在另一者上方；因此，可減少行動電話的尺寸，使行動電話適合攜帶。殼體941設有顯示板942、揚聲器943、麥克風944、操作鍵945、指示裝置946、相機透鏡947、外部連結端子948、及之類。殼體940設有用於充電行動電話的太陽能電池949、外部記憶體槽950、及之類。注意到，天線係納入殼體941中。殼體940及941之至少一者設有在上述的儲存裝置。上述的儲存裝置安裝在第16D圖中所示的行動電話上，所以可減少由儲存裝置所消耗的電力及佔據的面積。
第16E圖為包括主體961、顯示部967、目鏡963、操作開關964、顯示部965、電池966、及之類的數位相機。上述的儲存裝置係設置在主體961中。上述的儲存裝置安裝在第16E圖中所示的數位相機上，所以可減少由儲存裝置所消耗的電力及佔據的面積。
第16F圖為包括殼體971、顯示部973、支架975、及之類的電視機970。可藉由殼體971之操作開關或分開的遙控器980操作電視機970。殼體971及遙控器980的至少一者設有上述的儲存裝置。上述的儲存裝置安裝在第16F圖中所示的電視機上，所以可減少由儲存裝置所消耗的電力及佔據的面積。
此申請案依據在2010年1月20日向日本專利局申請之日本專利申請案序號2010-010527，其全部內容以引用方式倂於此。
100．．．基板
102．．．保護層
104．．．半導體區域
106．．．元件隔離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
112．．．絕緣層
114．．．雜質區域
116．．．通道形成區域
118．．．側壁絕緣層
120．．．高濃度雜質區域
122．．．金屬層
124．．．金屬化合物區域
125．．．層間絕緣層
126．．．層間絕緣層
128．．．層間絕緣層
141a．．．絕緣層
141b．．．絕緣層
142a．．．源極或汲極電極
142b．．．源極或汲極電極
143a．．．絕緣層
143b．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
150．．．層間絕緣層
151．．．開口
152．．．層間絕緣層
154．．．源極或汲極電極
160．．．電晶體
162．．．電晶體
164．．．電容器
500．．．底基板
502．．．含氮層
510．．．單晶半導體基板
512．．．氧化物膜
514．．．脆化區域
516．．．單晶半導體層
518．．．單晶半導體層
520．．．半導體層
522．．．絕緣層
522a．．．閘極絕緣層
524．．．閘極電極
526．．．雜質區域
528．．．側壁絕緣層
530．．．高濃度雜質區域
532．．．低濃度雜質區域
534．．．通道形成區域
536．．．層間絕緣層
538．．．層間絕緣層
570．．．電晶體
901．．．殼體
902．．．殼體
903．．．顯示部
904．．．鍵盤
911．．．主體
912．．．手寫筆
913．．．顯示部
914．．．操作鈕
915．．．外部界面
920．．．電子書讀取器
921．．．殼體
923．．．殼體
925．．．顯示部
927．．．顯示部
931．．．電源開關
933．．．操作鍵
935．．．揚聲器
937．．．樞紐
940．．．殼體
941．．．殼體
942．．．顯示板
943．．．揚聲器
944．．．麥克風
945．．．操作鍵
946．．．指示裝置
947．．．相機透鏡
948．．．外部連結端子
949．．．太陽能電池
950．．．外部記憶體槽
961．．．主體
963．．．目鏡
964．．．操作開關
965．．．顯示部
966．．．電池
967．．．顯示部
970．．．電視機
971．．．殼體
973．．．顯示部
975．．．支架
980．．．遙控器
1100．．．儲存元件
1111．．．第一驅動器電路
1112．．．第二驅動器電路
1113．．．第三驅動器電路
1114．．．第四驅動器電路
第1A及1B圖繪示根據本發明之一實施例的儲存元件。
第2圖繪示根據本發明之一實施例的儲存裝置。
第3圖繪示第2圖中之儲存裝置的操作。
第4A及4B圖各繪示根據本發明之一實施例的儲存裝置之讀取電路。
第5圖繪示根據本發明之一實施例的儲存裝置。
第6A及6B圖繪示根據本發明之一實施例的儲存元件。
第7圖繪示根據本發明之一實施例的儲存元件。
第8圖繪示根據本發明之一實施例的儲存元件。
第9圖繪示根據本發明之一實施例的儲存元件。
第10A至10H圖繪示根據本發明之一實施例的儲存元件之製造方法。
第11A至11D圖繪示根據本發明之一實施例的儲存元件之製造方法。
第12A及12B圖繪示根據本發明之一實施例的儲存元件之製造方法。
第13A至13H圖繪示根據本發明之一實施例的儲存元件之製造方法。
第14A至14H圖繪示根據本發明之一實施例的儲存元件之製造方法。
第15圖繪示根據本發明之一實施例的儲存元件之製造方法。
第16A至16F圖各繪示根據本發明之一實施例的電子裝置。
100．．．基板
106．．．元件隔離絕緣層
108a．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區域
120．．．高濃度雜質區域
124．．．金屬化合物區域
125．．．層間絕緣層
126．．．層間絕緣層
128．．．層間絕緣層
142a．．．源極或汲極電極
142b．．．源極或汲極電極
143a．．．絕緣層
143b．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
150．．．層間絕緣層
152．．．層間絕緣層
154．．．源極或汲極電極
160．．．電晶體
162．．．電晶體
164．．．電容器

Claims (10)

  1. 一種半導體裝置，包含：第一電晶體，包含：第一通道形成區域；雜質區域，設有該第一通道形成區域夾置於其之間；第一閘極絕緣層，設置在該第一通道形成區域上方；第一閘極電極，重疊該第一通道形成區域並設置在該第一閘極絕緣層上方；以及第一源極或汲極電極，電連接至該些雜質區域之一，以及第二電晶體，包含：第二源極電極；第二汲極電極；氧化物半導體層，包含第二通道形成區域，並電連接至該第二源極電極及該第二汲極電極；第二閘極絕緣層，設置在該第二通道形成區域上方；以及第二閘極電極，重疊該第二通道形成區域並設置在該第二閘極絕緣層上方，其中該第一通道形成區域及該雜質區域係位於設置在絕緣表面上方的單晶矽層中，其中該第二電晶體的關閉狀態電流在室溫低於或等於 10zA，其中該氧化物半導體層包含銦及鋅，其中該氧化物半導體層的一部分在該第一閘極電極、及該第二源極電極及該第二汲極電極之其中一者之上，其中該第一電晶體及該第二電晶體設置成使得其之至少一部分彼此重疊，以及其中該第二源極電極及該第二汲極電極之該其中一者直接接觸該第一閘極電極的頂表面。
  2. 一種半導體裝置，包含：第一電晶體，包含：第一通道形成區域；雜質區域，設有該第一通道形成區域夾置於其之間；第一閘極絕緣層，設置在該第一通道形成區域上方；第一閘極電極，重疊該第一通道形成區域並設置在該第一閘極絕緣層上方；以及第一源極或汲極電極，電連接至該些雜質區域之一，第二電晶體，包含：第二源極電極；第二汲極電極；氧化物半導體層，包含第二通道形成區域，並電連接至該第二源極電極及該第二汲極電極； 第二閘極絕緣層，設置在該第二通道形成區域上方：以及第二閘極電極，重疊該第二通道形成區域並設置在該第二閘極絕緣層上方，以及電容器，包含：該第二源極電極及該第二汲極電極之一；該第二閘極絕緣層；以及該電容器之電極，設置在該第二閘極絕緣層上方，其中該第一通道形成區域及該雜質區域係位於設置在絕緣表面上方的單晶矽層中，其中該第二電晶體的關閉狀態電流在室溫低於或等於10zA，其中該氧化物半導體層包含銦及鋅，其中該氧化物半導體層的一部分在該第一閘極電極、及該第二源極電極及該第二汲極電極之其中一者之上，其中該第一電晶體及該第二電晶體設置成使得其之至少一部分彼此重疊，以及其中該第二源極電極及該第二汲極電極之該其中一者直接接觸該第一閘極電極的頂表面。
  3. 一種半導體裝置，包含：第一電晶體，包含：第一通道形成區域；第一閘極絕緣層； 第一閘極電極；以及第一源極電極及汲極電極，第二電晶體，包含：第二源極電極；第二汲極電極；氧化物半導體層，包含第二通道形成區域；第二閘極絕緣層；以及第二閘極電極，絕緣層，設置在該第一電晶體上並與其接觸，以及電容器，包含：該第二源極電極及該第二汲極電極之一；該第二閘極絕緣層；以及該電容器之電極，設置在該第二閘極絕緣層上方，其中該第一通道形成區域係位於設置在絕緣表面上方的單晶矽層中，其中該第二電晶體的關閉狀態電流在室溫低於或等於10zA，其中該氧化物半導體層包含銦及鋅，其中該氧化物半導體層的一部分在該第一閘極電極、及該第二源極電極及該第二汲極電極之其中一者之上，其中該第二電晶體設置在該絕緣層上方，其中該第一閘極電極從該絕緣層的頂表面暴露出來，以及 其中該第二源極電極及該第二汲極電極之該其中一者直接接觸該第一閘極電極的頂表面。
  4. 如申請專利範圍第1項所述之半導體裝置，其中在該第一電晶體與該第二電晶體之間設置複數絕緣層，並以濺鍍方法形成該複數絕緣層之至少一絕緣層，其接觸該第二電晶體。
  5. 如申請專利範圍第3項所述之半導體裝置，其中該絕緣層包含複數絕緣層。
  6. 如申請專利範圍第1、2及3項之任一項所述之半導體裝置，其中該氧化物半導體層的能隙高於3eV。
  7. 如申請專利範圍第1、2及3項之任一項所述之半導體裝置，其中該第一電晶體能夠在比該第二電晶體更高的速度操作。
  8. 如申請專利範圍第1、2及3項之任一項所述之半導體裝置，其中該第二電晶體的該關閉狀態電流低於該第一電晶體的關閉狀態電流。
  9. 如申請專利範圍第2或3項所述之半導體裝置，其中該電容器進一步包含該氧化物半導體層。
  10. 如申請專利範圍第1、2及3項之任一項所述之半導體裝置，進一步包含設置成接觸該第一閘極電極的側表面之側壁絕緣層。
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