KR102094131B1 - 반도체 장치를 구동하는 방법 - Google Patents

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Abstract

본 발명의 목적은 공핍 모드 트랜지스터를 포함하는 메모리 소자를 구비하는 경우에도 정확한 데이터 보유를 할 수 있는 반도체 장치를 제공하는 것이다. 신호 보유부로의 신호의 입력을 제어하기 위한 트랜지스터의 게이트 단자가 미리 음으로 대전된다. 전원으로의 접속이 물리적으로 단절되고, 그에 의해 상기 게이트 단자에서 음 전하가 보유된다. 또한, 단자들 중 하나가 상기 트랜지스터의 상기 게이트 단자에 전기적으로 접속되는 용량 소자가 제공되고, 따라서 상기 트랜지스터의 스위칭 동작이 상기 용량 소자로 제어된다.

Description

반도체 장치를 구동하는 방법{METHOD FOR DRIVING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자를 이용한 반도체 장치에 관한 것이다. 본 발명은 특히, 반도체 소자를 포함하는 메모리 장치를 구비한 반도체 장치(또한 반도체 메모리 장치라고 칭해짐)에 관한 것이다. 이 명세서에서의 상기 반도체 장치는 반도체 특성들을 이용함으로써 동작할 수 있는 일반적인 장치를 의미함을 유념한다.
반도체 소자들을 이용하는 메모리 장치들은 2개의 부류로 광범위하게 분류된다: 전력의 공급이 중단될 때 저장된 데이터를 소실하는 휘발성 장치들, 및 전력이 공급되지 않을 때에도 저장된 데이터를 보유하는 비휘발성 장치들.
휘발성 메모리 장치들의 통상적인 예는 DRAM(dynamic random access memory)이다. DRAM은 메모리 소자에 포함되는 트랜지스터가 선택되고 전하가 용량 소자에 축적되는 방식으로 데이터를 저장한다.
상술된 원리에 기초하여, DRAM에서, 데이터가 판독될 때 용량 소자의 전하가 소실되기 때문에, 데이터가 판독될 때마다 데이터가 다시 저장되도록 기록을 다시 수행하는 것이 필요하다. 또한, 메모리 소자에 포함되는 트랜지스터는 누설 전류를 가지고, 상기 트랜지스터가 선택되지 않을 때에도 상기 용량 소자로 또는 그로부터 전하가 흐르고, 그에 의해 데이터 보유 기간이 짧다. 그러한 이유로, 미리 결정된 간격들에서 다른 기록 동작(리프레시 동작)이 필요하고, 전력 소비를 충분히 감소시키는 것이 어렵다. 또한, 전력 공급이 중단될 때 저장된 데이터가 소실되기 때문에, 상기 데이터를 장시간 동안 보유하기 위해 자기 재료 또는 광학 재료를 이용한 부가의 메모리 장치가 필요하다.
휘발성 메모리 장치들의 다른 예는 SRAM(static random access memory)이다. SRAM은 플립-플롭과 같은 회로를 이용함으로써 저장된 데이터를 보유하고, 따라서 리프레시 동작이 필요하지 않다. 이것은 SRAM이 DRAM보다 이점을 가진다는 것을 의미한다. 그러나, 플립-플롭과 같은 회로가 이용되기 때문에 저장 용량 당 비용이 증가된다. 또한, DRAM에서와 같이, 전력의 공급이 중단될 때 SRAM에서의 저장된 데이터가 소실된다.
비휘발성 메모리 장치들의 통상적인 예는 플래시 메모리이다. 플래시 메모리는 트랜지스터에서의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 가지고, 상기 플로팅 게이트에서 전하를 보유함으로써 데이터를 저장한다. 따라서, 플래시 메모리는, 데이터 보유 기간이 매우 길고(반영구적), 휘발성 메모리 장치에 필요한 리프레시 동작이 필요하지 않다는 이점들을 가진다(예를 들면, 특허 문헌 1 참조).
그러나, 메모리 소자에 포함되는 게이트 절연층이 기록시 생성되는 터널링 전류에 의해 열화되기 때문에, 상기 메모리 소자는 미리 결정된 회수의 기록 동작들 후에 그 기능을 중단한다. 이 문제의 악영향들을 감소시키기 위해, 예를 들면, 메모리 소자들에 대한 기록 동작의 수가 균일화되는 방법이 이용된다. 그러나, 이 방법을 실현하기 위해서는 복잡한 주변 회로가 필요하다. 또한, 이러한 방법의 이용은 근본적인 수명 문제를 해결하지 않는다. 즉, 플래시 메모리는 데이터가 빈번히 재기록되는 응용들에는 적합하지 않다.
또한, 상기 플로팅 게이트에서 전하를 보유하거나 상기 전하를 제거하기 위해서는 고전압이 필요하고, 그에 대한 회로가 요구된다. 또한, 전하를 보유 또는 제거하는데 비교적 긴 시간이 걸리고, 고속으로 기록 및 소거를 수행하는 것이 용이하지 않다.
상술된 박막 트랜지스터들에 적용 가능한 반도체 박막들로서, 실리콘계 반도체 재료들이 흔히 이용되었지만, 산화물 반도체들이 대안 재료들로서 주목을 받고 있다. 비정질 실리콘을 가진 트랜지스터들이 제작되는 동일한 저온 공정을 통해 산화물 반도체들을 가진 트랜지스터들이 제작될 수 있고, 비정질 실리콘을 가진 트랜지스터들보다 높은 전계-효과 이동도를 가질 수 있다. 따라서, 산화물 반도체들을 가진 트랜지스터들은 비정질 실리콘을 가진 트랜지스터들을 교체 또는 능가할 수 있는 반도체 소자들이 될 것으로 기대되었다.
일본 공개 특허 출원 제S57- 105889호
그러나, 실리콘계 반도체 재료들을 가진 트랜지스터들의 분야에서 임계 전압과 같은 전기 특성들을 제어하기 위한 기술이 확립되었지만, 산화물 반도체 재료들을 가진 트랜지스터들의 분야에서는 확립되지 않았다. 구체적으로, 실리콘계 반도체 재료들을 가진 트랜지스터들에 대해 예를 들면 불순물들의 도핑에 의한 임계 전압 제어가 달성될 수 있지만, 그러한 제어는 산화물 반도체 재료들을 가진 트랜지스터들에 대해서는 어려움을 수반한다.
따라서, 본 발명의 일 실시형태의 목적은, 메모리 장치가 임계 전압의 상당한 변동들을 보여주거나, 음의 임계 전압을 가지는 트랜지스터들(공핍 모드 트랜지스터들임)을 포함하는 메모리 소자를 가질 때에도, 상기 메모리 소자에 정확한 데이터 보유를 할 수 있는 메모리 장치를 가진 반도체 장치를 제공하는 것이다.
본 발명의 일 실시형태의 상기 반도체 장치에서, 신호 보유부에 신호의 입력을 제어하기 위한 트랜지스터의 게이트 단자가 미리 음으로 대전되고, 상기 게이트 단자에서 음 전하가 보유된다. 또한, 단자들 중 하나가 상기 트랜지스터의 상기 게이트 단자에 전기적으로 접속되는 용량 소자가 제공되고, 따라서 상기 트랜지스터의 스위칭 동작이 상기 용량 소자로 제어된다.
구체적으로, 본 발명의 일 실시형태는, 음으로 대전된 워드선; 비트선; 트랜지스터 및 신호 보유부를 포함하는 메모리 소자로서, 상기 트랜지스터의 게이트 단자가 상기 워드선에 전기적으로 접속되고, 상기 트랜지스터의 소스 단자 및 드레인 단자 중 하나가 상기 비트선에 전기적으로 접속되고, 상기 소스 및 상기 드레인 단자 중 다른 하나가 상기 신호 보유부에 전기적으로 접속되는, 상기 메모리 소자; 단자들 중 하나가 상기 워드선에 전기적으로 접속되는 용량 소자; 상기 용량 소자의 상기 단자들 중 다른 하나의 전위를 제어하는 워드선 구동 회로; 및 상기 비트선의 전위를 제어하는 비트선 구동 회로를 포함하는 반도체 장치이다.
본 발명의 일 실시형태의 상기 반도체 장치에서, 상기 신호 보유부에 신호의 입력을 제어하기 위한 트랜지스터의 상기 게이트 단자가 미리 음으로 대전되고, 상기 게이트 단자에서 음 전하가 보유된다. 따라서, 상기 트랜지스터가 공핍 모드 트랜지스터일 때에도 오프 상태가 유지될 수 있다. 본 발명의 일 실시형태의 상기 반도체 장치는 또한 단자들 중 하나가 상기 트랜지스터의 상기 게이트 단자에 전기적으로 접속되는 상기 용량 소자를 포함한다. 따라서, 상기 트랜지스터의 상기 게이트 단자의 전위가 장시간 동안 보유될 수 있다. 또한, 상기 용량 소자의 상기 단자들 중 다른 하나의 전위의 제어에 의해, 상기 트랜지스터의 스위칭 동작이 제어될 수 있다. 따라서, 공핍 모드 트랜지스터를 포함하는 메모리 소자로도, 본 발명의 일 실시형태의 상기 반도체 장치가 상기 메모리 소자에서 정확한 데이터 보유를 할 수 있다.
도 1a 내지 도 1c는 실시형태 1에 따른 반도체 장치를 도시한 도면.
도 2는 실시형태 2에 따른 반도체 장치를 도시한 도면.
도 3a 및 도 3b는 실시형태 3에 따른 반도체 장치를 도시한 도면.
도 4a 및 도 4b는 실시형태 3에 따른 반도체 장치를 도시한 도면.
도 5a 및 도 5b는 실시형태 3에 따른 반도체 장치를 도시한 도면.
도 6a 및 도 6b는 실시형태 4에 따른 반도체 장치를 도시한 도면.
도 7은 실시형태 5에 따른 반도체 장치를 도시한 도면.
도 8은 실시형태 5에 따른 반도체 장치를 도시한 도면.
도 9는 실시형태 5에 따른 반도체 장치를 도시한 도면.
도 10은 실시형태 6에 따른 반도체 장치를 도시한 도면.
도 11a 내지 도 11h는 실시형태 6에 따른 반도체 장치를 도시한 도면.
도 12a 내지 도 12g는 실시형태 6에 따른 반도체 장치를 도시한 도면.
도 13a 내지 도 13d는 실시형태 6에 따른 반도체 장치를 도시한 도면.
도 14는 실시형태 6에 따른 반도체 장치를 도시한 도면.
도 15a 및 도 15b는 실시형태 6에 따른 반도체 장치를 도시한 도면.
도 16a 및 도 16b는 실시형태 6에 따른 반도체 장치를 도시한 도면.
도 17a 및 도 17b는 실시형태 6에 따른 반도체 장치를 도시한 도면.
도 18은 실시형태 7에 기술된 반도체 장치의 사용예를 도시한 도면.
도 19는 실시형태 7에 기술된 반도체 장치의 사용예를 도시한 도면.
도 20a 내지 도 20f는 실시형태 8에 기술된 반도체 장치의 사용예를 각각 도시한 도면.
이후, 본 발명의 실시형태들이 첨부 도면들을 참조하여 상세히 기술될 것이다. 본 발명은 하기의 기술에 제한되지 않고, 본 기술분야의 통상의 기술자들은 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경들 및 변형들이 이루어질 수 있음을 쉽게 이해함을 유념한다. 따라서, 본 발명은 하기의 실시형태 및 실시형태 모드들의 기술들에 제한되어서는 안 된다.
(실시형태 1)
이 실시형태는 도 1a 내지 도 1c를 참조하여 메모리 장치를 구비한 반도체 장치의 예를 제공한다.
도 1a는 이 실시형태의 반도체 장치의 구성을 도시한다. 도 1a에 도시된 상기 반도체 장치는 워드선(19), 비트선(10), 전원 회로(11), 워드선 구동 회로(12), 상기 비트선(10)의 전위를 제어하기 위한 비트선 구동 회로(13), 단자들 중 하나가 상기 전원 회로(11)에 전기적으로 접속되고, 단자들 중 다른 하나가 상기 워드선(19)에 전기적으로 접속되는 스위치(14), 상기 워드선(19) 및 상기 비트선(10)에 전기적으로 접속되는 메모리 소자(15), 및 단자들 중 하나가 상기 워드선(19)에 전기적으로 접속되고 단자들 중 다른 하나가 상기 워드선 구동 회로(12)에 전기적으로 접속되는 용량 소자(16)를 포함한다. 상기 워드선 구동 회로(12)는 상기 용량 소자(16)의 상기 단자들 중 다른 하나의 전위를 제어함으로써 상기 워드선(19)의 전위를 제어한다; 즉, 상기 워드선 구동 회로(12)는 용량 결합을 이용함으로써 상기 워드선(19)의 전위를 제어함을 유념한다. 또한, 상기 메모리 소자(15)는 상기 워드선(19)에 전기적으로 접속된 게이트 단자와, 소스 단자 및 드레인 단자들 중 하나가 상기 비트선(10)에 전기적으로 접속되는 트랜지스터(17)를 포함한다. 상기 메모리 소자(15)는 또한 상기 트랜지스터(17)의 상기 소스 및 드레인 단자들 중 다른 하나에 전기적으로 접속되는 신호 보유부(18)를 포함한다. 상기 트랜지스터(17)는 n-채널 트랜지스터임을 유념한다. 상기 스위치(14)에 대해, 예를 들면, 트랜지스터, MEMS 스위치, 또는 상기 워드선(19)과 상기 전원 회로(11)에 제공된 침(needle) 사이의 전기 접속이 제어되는 방법을 적용하는 것이 가능하다. 상기 스위치(14)에 대해, 또한 상기 전원 회로(11)와 상기 워드선(19) 사이의 전기 접속이 레이저 커팅에 의해 단절되는 방법을 적용하는 것도 가능하다.
이 실시형태의 상기 반도체 장치에서, 상기 비트선 구동 회로(13)로부터 출력되는 신호가 상기 메모리 소자(15)에서 보유될 수 있다. 즉, 상기 메모리 소자(15)에서, 상기 트랜지스터(17)는 상기 비트선 구동 회로(13)에서 상기 신호 보유부(18)로 출력되는 신호의 입력을 제어하는 스위치로서 기능하고, 상기 신호 보유부(18)는 상기 입력된 신호를 보유하는 기능을 가진다.
이 실시형태의 상기 반도체 장치의 동작 기간은 상기 워드선(19), 상기 용량 소자(16)의 단자들 중 하나, 및 상기 트랜지스터(17)의 상기 게이트 단자가 음으로 대전되는 기간(충전 기간)을 포함한다. 또한, 이 실시형태의 상기 반도체 장치의 동작 기간은 상기 충전 기간 후에 신호가 상기 신호 보유부(18)에 입력되는 기간(기록 기간)을 포함한다.
도 1b는 상기 충전 기간에서 이 실시형태의 상기 반도체 장치를 도시한다. 상기 충전 기간에서, 상기 스위치(14)는 온 상태이고, 상기 전원 회로(11)는 음 전위인 전원 전위를 출력하고, 상기 워드선 구동 회로(12)는 상기 전원 회로(11)로부터 출력되는 전위보다 높은 전위를 출력한다. 결과적으로, 상기 용량 소자(16)의 상기 단자들 중 하나는 음으로 대전되고, 상기 단자들 중 다른 하나는 양으로 대전된다. 또한, 상기 용량 소자(16)의 상기 단자들 중 하나에 전기적으로 접속되는 상기 워드선(19) 및 상기 트랜지스터(17)의 상기 게이트 단자는 음으로 대전된다. 상기 트랜지스터(17)는 이 때 오프 상태임을 유념한다.
도 1c는 상기 기록 기간에서 이 실시형태의 상기 반도체 장치를 도시한다. 상기 기록 기간에서, 상기 스위치(14)가 오프 상태이고, 상기 워드선 구동 회로(12)는 상기 충전 기간에서보다 높은 전위를 출력한다. 결과적으로, 상기 워드선(19), 상기 용량 소자(16)의 상기 단자들 중 하나, 및 상기 트랜지스터(17)의 상기 게이트 단자가 접속되는 노드가 플로팅 상태이어서, 상기 노드의 전위는 상기 용량 결합에 의해 증가된다. 이때, 상기 트랜지스터(17)는 온 상태이다.
이 실시형태의 상기 반도체 장치에서, 상기 트랜지스터(17)의 상기 게이트 단자는 상기 용량 소자(16)의 상기 단자들 중 하나에 전기적으로 접속되고, 그에 의해 상기 게이트 단자의 상기 전위는 장시간 동안 보유될 수 있다. 예를 들면, 연장된 기간 동안 상기 게이트 단자에서 음 전하가 보유될 수 있다. 또한, 상기 용량 소자(16)의 상기 단자들 중 다른 하나의 전위의 제어에 의해, 상기 트랜지스터(17)의 스위칭 동작이 제어될 수 있다. 이 실시형태의 상기 반도체 장치는 따라서 상기 트랜지스터(17)가 공핍 모드 트랜지스터일 때에도, 상기 트랜지스터(17)의 스위칭 동작을 용이하게 제어할 수 있다. 결과적으로, 상기 메모리 소자(15)에 신호가 정확하게 입력되어 보유될 수 있다.
이 실시형태의 전부 또는 일부는 다른 실시형태의 전부 또는 일부와 적합하게 조합될 수 있다.
(실시형태 2)
이 실시형태는 도 2를 참조하여 메모리 장치를 구비한 상기 반도체 장치의 예를 제공한다.
도 2는 이 실시형태의 반도체 장치의 구조를 도시한다. 도 2에 도시된 상기 반도체 장치는 상기 스위치(14)가 트랜지스터(21)로 교체되고 전원 회로(22)가 추가되는 도 1a에 도시된 상기 반도체 장치에 대한 변형들에 의해 획득되는 반도체 장치이다. 구체적으로, 상기 트랜지스터(21)에서, 소스 단자 및 드레인 단자 중 하나가 상기 전원 회로(11)에 전기적으로 접속되고, 상기 소스 및 드레인 단자들 중 다른 하나가 상기 워드선(19)에 전기적으로 접속된다. 또한, 상기 전원 회로(22)가 상기 트랜지스터(21)의 상기 게이트 단자에 전기적으로 접속된다. 상기 트랜지스터(21)는 n-채널 트랜지스터임을 유념한다.
이 실시형태의 상기 반도체 장치의 동작 기간은 실시형태 1에 기술된 상기 반도체 장치의 동작 기간과 같이 충전 기간 및 기록 기간을 포함한다. 상기 충전 기간 및 상기 기록 기간에서의 실시형태 2의 상기 반도체 장치의 동작은 실시형태 1의 상기 반도체 장치의 동작과 동일함을 유념한다. 즉, 상기 전원 회로(22)는 상기 충전 기간에 하이-레벨 전원 전위를 출력하고 상기 기록 기간에 로우-레벨 전원 전위를 출력한다. 결과적으로, 상기 트랜지스터(21)는 상기 충전 기간에 온 상태이고 상기 기록 기간에 오프 상태이다. 상기 반도체 장치에 포함된 다른 구성요소들의 동작들은 실시형태 1에 이미 기술되어 있고 이 실시형태에 적용될 수 있음을 유념한다.
이 실시형태의 상기 반도체 장치는 실시형태 1에 기술된 상기 반도체 장치와 동일한 효과를 가진다. 또한, 실시형태 2의 상기 반도체 장치는 실시형태 1에 기술된 상기 반도체 장치에 포함된 상기 스위치(14)로서 상기 트랜지스터(21)를 포함한다. 따라서, 실시형태 2에 기술된 상기 반도체 장치에 대해, 상기 트랜지스터(17) 및 상기 트랜지스터(21)는 동일한 단계에서 형성될 수 있다. 따라서, 반도체 장치들을 생산하는 비용을 감소시키고 생산 단계들의 감소로 인해 수율을 향상시키는 것이 가능하다.
이 실시형태의 전부 또는 일부는 다른 실시형태의 전부 또는 일부와 적합하게 조합될 수 있다.
(실시형태 3)
이 실시형태는 도 3a 및 도 3b, 도 4a 및 도 4b, 및 도 5a 및 도 5b를 참조하여 메모리 장치를 구비한 상기 반도체 장치의 예를 제공한다.
도 3a는 이 실시형태의 반도체 장치의 구성을 도시한다. 도 3a에 도시된 상기 반도체 장치는, 상기 전원 회로(11)와 상기 트랜지스터(21)의 상기 소스 및 드레인 단자들 중 하나 사이에 스위치(31)가 추가되고, 상기 트랜지스터(21)의 상기 게이트 단자와 상기 전원 회로(22) 사이에 스위치(32)가 추가되는 방식으로 도 2에 도시된 상기 반도체 장치에 대한 변형에 의해 획득되는 반도체 장치이다. 즉, 도 3a에 도시된 상기 반도체 장치는, 도 2에 도시된 상기 반도체 장치의 구성 외에도, 단자들 중 하나가 상기 전원 회로(11)에 전기적으로 접속되고 단자들 중 다른 하나가 상기 트랜지스터(21)의 상기 소스 및 드레인 단자들 중 하나에 전기적으로 접속되는 상기 스위치(31)를 포함하고, 단자들 중 하나가 상기 전원 회로(22)에 전기적으로 접속되고 단자들 중 다른 하나가 상기 트랜지스터(21)의 상기 게이트 단자에 전기적으로 접속되는 상기 스위치(32)를 포함하는 반도체 장치이다. 상기 스위치(31)에 대해, 예를 들면 트랜지스터, MEMS 스위치, 또는 상기 전원 회로(11)에 제공된 침과 상기 트랜지스터(21)의 상기 소스 및 드레인 단자들 중 하나 사이의 전기 접속이 제어되는 방법을 적용하는 것이 가능하다. 상기 스위치(32)에 대해, 유사하게, 예를 들면 트랜지스터, MEMS 스위치, 또는 상기 전원 회로(22)에 제공된 침과 상기 트랜지스터(21)의 상기 게이트 단자 사이의 전기 접속이 제어되는 방법을 적용하는 것이 가능하다. 상기 스위치(31)에 대해, 또한 상기 전원 회로(11)와 상기 트랜지스터(21)의 상기 소스 및 드레인 단자들 중 하나 사이의 전기 접속이 레이저 커팅에 의해 단절되는 방법을 적용하는 것도 가능하다. 또한, 상기 스위치(32)에 대해, 상기 전원 회로(22)와 상기 트랜지스터(21)의 상기 게이트 단자 사이의 전기 접속이 레이저 커팅에 의해 단절되는 방법을 적용하는 것이 가능하다.
이 실시형태의 상기 반도체 장치의 동작 기간은 실시형태 1 및 실시형태 2에 기술된 상기 반도체 장치들의 동작 기간과 같이, 충전 기간 및 기록 기간을 포함한다. 또한, 실시형태 3의 상기 반도체 장치의 동작 기간은 상기 충전 기간과 상기 기록 기산 사이의 제 1 이행 기간 내지 제 3 이행 기간을 포함한다.
도 3b는 상기 충전 기간에서의 이 실시형태의 상기 반도체 장치를 도시한다. 상기 충전 기간에서, 상기 스위치들(31 및 32)이 온 상태가 되고, 상기 전원 회로(11)가 음 전위인 전원 전위를 출력하고, 상기 워드선 구동 회로(12)가 상기 전원 회로(11)로부터 출력되는 전위보다 높은 전원 전위를 출력하고, 상기 전원 회로(22)가 상기 전원 회로(11)로부터 출력되는 상기 전원 전위와 상기 트랜지스터(21)의 임계 전압의 합보다 높은 전원 전위를 출력한다. 예를 들면, 상기 전원 전위(11)로부터 출력되는 상기 전원 전위가 -2V이고, 상기 트랜지스터(21)의 임계 전압이 -1V인 경우, 상기 전원 회로(22)로부터 출력되는 상기 전원 전위는 -3V보다 높은 전위이다. 상기 트랜지스터(21)는 결과로서 온 상태가 된다. 따라서, 상기 용량 소자(16)의 상기 단자들 중 하나는 음으로 대전되고, 상기 단자들 중 다른 하나는 양으로 대전된다. 또한, 상기 용량 소자(16)의 상기 단자들 중 하나와 동일한 노드에 있는 상기 워드선(19) 및 상기 트랜지스터(17)의 상기 게이트 단자가 음으로 대전된다. 상기 트랜지스터(17)는 이 때 오프 상태임을 유념한다.
도 4a는 상기 제 1 이행 기간에서의 이 실시형태의 상기 반도체 장치를 도시한다. 상기 제 1 이행 기간에서, 상기 전원 회로(22)로부터 출력되는 상기 전원 전위가 감소된다. 구체적으로, 상기 전원 회로(22)로부터 출력되는 상기 전원 전위는 상기 전원 회로(11)로부터 출력되는 상기 전원 전위와 상기 트랜지스터(21)의 임계 전압의 합보다 낮다. 예를 들면, 상기 전원 회로(11)로부터 출력되는 상기 전원 전위가 -2V이고 상기 트랜지스터(21)의 임계 전압이 -1V인 경우, 상기 전원 회로(22)로부터 출력되는 상기 전원 전위는 -3V보다 낮은 전위이다. 상기 트랜지스터(21)는 결과적으로 오프 상태이다. 따라서, 상기 워드선(19), 상기 용량 소자(16)의 상기 단자들 중 하나, 및 상기 트랜지스터(17)의 상기 게이트 단자의 각각은 플로팅 상태이다.
도 4b는 상기 제 2 이행 기간에서의 이 실시형태의 상기 반도체 장치를 도시한다. 상기 제 2 이행 기간에서, 상기 스위치(31)는 오프 상태이다. 이 경우, 상기 트랜지스터(21)는 오프 상태가 유지된다. 따라서, 상기 워드선(19), 상기 용량 소자(16)의 상기 단자들 중 하나, 및 상기 트랜지스터(17)의 상기 게이트 단자의 전위들에 대해 상기 스위치(31)에 의한 스위칭 동작의 악영향들을 감소시키는 것이 가능하다.
도 5a는 상기 제 3 이행 기간에서의 이 실시형태의 상기 반도체 장치를 도시한다. 상기 제 3 이행 기간에서, 상기 스위치(32)는 오프 상태이다. 따라서, 상기 트랜지스터(21)의 상기 게이트 단자, 상기 소스 단자, 및 상기 드레인 단자의 각각은 플로팅 상태이다. 결과적으로, 상기 트랜지스터(21)는 온 상태가 가능할 수 있다. 상기 전원 회로(11)와 상기 트랜지스터(21)의 상기 소스 및 드레인 단자들 중 하나 사이의 전기 접속이 단절됨을 유념한다. 따라서, 상기 트랜지스터(21)가 온 상태인 경우에도, 상기 워드선(19), 상기 용량 소자(16)의 상기 단자들 중 하나, 및 상기 트랜지스터(17)의 상기 게이트 단자의 전위들에 대해 악영향들을 감소시키는 것이 가능하다.
도 5b는 상기 기록 기간에서의 이 실시형태의 상기 반도체 장치를 도시한다. 상기 기록 기간에서, 상기 워드선 구동 회로(12)는 상기 충전 기간에서보다 높은 전원 전위를 출력한다. 결과적으로, 상기 워드선(19), 상기 용량 소자(16)의 상기 단자들 중 하나, 및 상기 트랜지스터(17)의 상기 게이트 단자의 전위들은 상기 용량 소자(16)의 상기 단자들 중 다른 하나와의 용량 결합에 의해 증가된다. 이 때, 상기 트랜지스터(17)는 온 상태이다.
이 실시형태의 상기 반도체 장치는 실시형태 1 및 실시형태 2에 기술된 상기 반도체 장치들과 동일한 효과를 가진다. 또한, 실시형태 3의 상기 반도체 장치는, 상기 스위치들(31 및 32)이 추가되는 방식으로 실시형태 2에 기술된 상기 반도체 장치에 대한 변형에 의해 획득되는 반도체 장치이다. 이 실시형태의 상기 반도체 장치에서, 상술된 바와 같이 상기 스위치들(31 및 32)의 제어에 의해, 상기 용량 소자(16)의 상기 단자들 중 하나와 상기 트랜지스터(17)의 상기 게이트 단자의 전위들의 변동들이 감소될 수 있다. 따라서, 이 실시형태의 상기 반도체 장치에서, 실시형태 1 및 실시형태 2의 상기 반도체 장치들에서보다 더욱 정확하게 상기 메모리 소자(15)에 신호가 입력되어 보유될 수 있다.
이 실시형태의 전부 또는 일부는 다른 실시형태의 전부 또는 일부와 적합하게 조합될 수 있다.
(실시형태 4)
이 실시형태는 도 6a 및 도 6b를 참조하여 메모리 장치를 구비한 상기 반도체 장치의 예를 제공한다. 구체적으로, 실시형태 1 내지 실시형태 3의 상기 반도체 장치들에 포함된 상기 메모리 소자들의 예가 도 6a 및 도 6b를 참조하여 기술된다.
도 6a는 상기 메모리 소자(15)의 구조예를 도시한다. 상기 메모리 소자(15)는 상기 트랜지스터(17) 및 상기 신호 보유부(18)를 구비한다. 또한, 상기 신호 보유부(18)는 다음의 구성요소들을 포함한다: 상기 트랜지스터(17)의 상기 소스 및 드레인 단자들 중 다른 하나에 전기적으로 접속된 게이트 단자를 구비하고 소스 단자 및 드레인 단자들 중 하나가 접지되는 트랜지스터(61); 단자들 중 하나가 상기 트랜지스터(17)의 상기 소스 및 상기 드레인 단자들 중 다른 하나에 전기적으로 접속되고 다른 하나가 접지되는 용량 소자(62); 및 제어 단자에 전기적으로 접속된 게이트 단자를 구비하고 소스 단자 및 드레인 단자들 중 하나가 상기 트랜지스터(61)의 상기 소스 및 드레인 단자들 중 하나에 전기적으로 접속되고 다른 하나가 출력 단자에 전기적으로 접속되는 트랜지스터(63).
도 6a에 도시된 상기 메모리 소자(15)에서, 실시형태 1 내지 실시형태 3에 기술된 바와 같이, 상기 기록 기간에서 상기 트랜지스터(17)가 온 상태이고 상기 신호 보유부(18)에 신호가 입력된다. 구체적으로, 상기 신호는 상기 용량 소자(62)의 상기 단자들 중 하나 및 상기 트랜지스터(61)의 상기 게이트 단자에 입력된다. 상기 신호는 이진 신호(상기 트랜지스터(61)의 임계 전압보다 높은 전위 및 상기 트랜지스터(61)의 임계 전압보다 낮은 전위를 가짐)임을 유념한다. 즉, 상기 신호가 2개의 값들 중 어느 것에 있는지가 상기 트랜지스터(61)의 상태(온 또는 오프 상태)를 결정한다.
신호가 도 6a에 도시된 상기 메모리 소자(15)로부터 판독되는 판독 기간에서, 상기 제어 단자에서 상기 트랜지스터(63)의 상기 게이트 단자로 고전위 신호가 입력되어, 상기 트랜지스터(63)는 온 상태이다. 이 때, 저항 소자로서 상기 트랜지스터(61)를 구비한 분압 회로를 형성함으로써, 상기 메모리 소자(15)에 보유된 신호가 식별된다. 구체적으로, 상기 분압 회로로부터 출력된 신호의 전위는 상기 트랜지스터(61)가 온 상태일 때 낮거나, 이 신호의 전위는 상기 트랜지스터(61)가 오프 상태일 때 높다. 상기 출력된 신호의 상기 식별에 의해, 상기 메모리 소자(15)에 보유되는 상기 신호가 식별될 수 있다.
도 6b는 상기 메모리 소자(15)의 구성예를 도시한다. 상기 메모리 소자(15)는 상기 트랜지스터(17) 및 상기 신호 보유부(18)를 구비한다. 또한, 상기 신호 보유부(18)는 단자들 중 하나가 상기 트랜지스터(17)의 상기 소스 및 드레인 단자들 중 다른 하나에 전기적으로 접속되고 상기 단자들 중 다른 하나가 접지되는 용량 소자(64)를 포함한다. 상기 트랜지스터(17)의 상기 소스 및 드레인 단자들 중 하나는 상기 메모리 소자(15)의 입력-출력 단자로서 기능함을 유념한다.
도 6b에 도시된 상기 메모리 소자(15)에서, 실시형태 1 내지 실시형태 3에 기술된 바와 같이, 상기 기록 기간에서 상기 트랜지스터(17)는 온 상태이고, 상기 신호 보유부(18)에 신호가 입력된다. 구체적으로, 상기 신호는 상기 용량 소자(64)의 상기 단자들 중 하나에 입력된다.
도 6b에 도시된 상기 메모리 소자(15)로부터 신호가 판독되는 상기 판독 기간에서, 상기 트랜지스터(17)는 상기 기록 기간에서와 같이 온 상태이다. 이 때, 상기 용량 소자(64)에 보유된 신호가 상기 트랜지스터(17)의 상기 소스 및 드레인 단자들 중 하나로부터 출력된다.
이 실시형태의 전부 또는 일부는 다른 실시형태의 전부 또는 일부와 적합하게 조합될 수 있다.
(실시형태 5)
이 실시형태는 도 7, 도 8 및 도 9를 참조하여 메모리 장치를 구비한 상기 반도체 장치의 예들을 제공한다. 구체적으로, 복수의 메모리 소자들을 구비한 반도체 장치의 예들이 도 7, 도 8 및 도 9를 참조하여 기술된다.
도 7은 이 실시형태의 반도체 장치의 구성을 도시한다. 도 7에 도시된 상기 반도체 장치는 다음의 구성요소들을 포함한다: 매트릭스형으로 배열되는 복수의 메모리 소자들(15); 매트릭스형으로 배열된 상기 메모리 소자들(15) 중에서 특정 행에 배열되는 메모리 소자들(15)에 포함된 상기 트랜지스터들(17)의 상기 게이트 단자들에 각각 전기적으로 접속된 복수의 워드선들(71); 및 매트릭스형으로 배열된 상기 메모리 소자들(15) 중에서 특정 열에 배열되는 메모리 소자들(15)에 포함된 상기 트랜지스터들(17)의 상기 드레인 단자 및 상기 소스 단자 중 하나에 각각 전기적으로 접속되는 복수의 비트선들(72)을 포함한다. 각각의 워드선(71)의 상기 전위는 상기 전원 회로(11), 상기 워드선 구동 회로(12), 상기 스위치(14), 및 상기 용량 소자(16)에 의해 제어됨을 유념한다. 또한, 상기 비트선 구동 회로(13)에서 각각의 비트선(72)으로 신호가 입력된다.
실시형태 1에 기술된 바와 같이 동작함으로써, 이 실시형태의 상기 반도체 장치는 각각의 메모리 소자(15) 내에 포함된 상기 트랜지스터(17)가 공핍 모드 트랜지스터인 경우에도, 상기 트랜지스터(17)의 스위칭 동작을 용이하게 제어할 수 있다. 결과적으로, 상기 메모리 소자(15)에 신호가 정확하게 입력되어 보유될 수 있다. 이 실시형태의 상기 반도체 장치에 포함된 상기 복수의 메모리 소자들(15)의 특정 구성 및 상기 판독 기간에서의 동작이 하기에 설명된다.
도 8은 상기 복수의 메모리 소자들(15)의 구성예를 도시한다. 상기 각각의 메모리 소자(15)는 상기 트랜지스터(17) 및 상기 신호 보유부(18)를 구비한다. 또한, 상기 신호 보유부(18)는 상기 트랜지스터(17)의 상기 소스 및 드레인 단자들 중 다른 하나에 전기적으로 접속되는 게이트 단자를 구비한 트랜지스터(81)를 포함하고, 단자들 중 하나가 상기 트랜지스터(17)의 상기 소스 및 드레인 단자들 중 다른 하나와 상기 트랜지스터(81)의 상기 게이트 단자에 전기적으로 접속되는 용량 소자(82)를 포함한다. 또한, 열 방향으로 인접한 2개의 메모리 소자들(15)에서, 상기 메모리 소자들(15) 중 하나에 포함되는 상기 트랜지스터(81)의 소스 단자 및 드레인 단자 중 하나가, 상기 메모리 소자(15)의 다른 하나에 포함되는 상기 트랜지스터(81)의 소스 단자 및 드레인 단자 중 다른 하나에 전기적으로 접속된다. 동일한 열에 배열되는 상기 메모리 소자들(15)에서, 상기 열의 단부들 중 하나에 위치되는 상기 메모리 소자(15)에 포함되는 상기 트랜지스터(81)의 소스 단자 및 드레인 단자 중 하나가 접지되고, 상기 열의 상기 단부들 중 다른 하나에 위치되는 상기 메모리 소자(15)에 포함되는 상기 트랜지스터(81)의 소스 단자 및 드레인 단자 중 다른 하나가 상기 출력 단자에 전기적으로 접속됨을 유념한다. 또한, 각각의 메모리 소자(15)에 포함된 상기 용량 소자(82)의 상기 단자들 중 다른 하나가 상기 제어 단자에 전기적으로 접속된다.
도 8에 도시된 상기 복수의 메모리 소자들(15) 각각에서, 실시형태 1에 기술된 바와 같이, 상기 기록 기간에서 상기 트랜지스터(17)는 온 상태이고, 상기 신호 보유부(18)에 신호가 입력된다. 구체적으로, 상기 트랜지스터(81)의 상기 게이트 단자 및 상기 용량 소자(82)의 상기 단자들 중 하나에 상기 신호가 입력된다. 상기 신호는 이진 신호(상기 트랜지스터(81)의 임계 전압보다 높은 전위 및 상기 트랜지스터(81)의 임계 전압보다 낮은 전위를 가짐)임을 유념한다. 즉, 상기 신호가 2개의 값들 중 어느 것에 있는지가 상기 트랜지스터(81)의 상태(온 또는 오프 상태)를 결정한다.
도 8에 도시된 상기 복수의 메모리 소자들(15) 중에서 선택된 하나의 메모리 소자(15)로부터 신호가 판독되는 상기 판독 기간에서의 동작이 다음에 설명된다.
먼저, 하나의 선택된 메모리 소자(15)에 포함되는 상기 트랜지스터(81)의 상기 소스 및 드레인 단자들 중 하나에 접지 전위가 공급되고, 상기 소스 및 드레인 단자들 중 다른 하나가 상기 출력 단자에 전기적으로 접속된다. 이것은 상기 열 방향으로 배열된 상기 복수의 메모리 소자들(15) 중에서 상기 선택된 하나를 제외한 모든 상기 메모리 소자들(15)에서 상기 트랜지스터들(81)이 온 상태인 방식으로 수행된다. 구체적으로, 각각의 메모리 소자(15)에 포함된 상기 용량 소자(82)의 상기 단자들 중 다른 하나에 상기 제어 단자로부터 고전위가 입력된다. 결과적으로, 상기 용량 소자(82)의 상기 단자들 중 하나 및 상기 트랜지스터(81)의 상기 게이트 단자의 전위들은 상기 용량 결합에 의해 증가된다. 여기서, 이들 전위들은 상기 트랜지스터들(81)의 상기 임계 전압보다 높게 설정되고, 그에 의해 상기 트랜지스터들(81)이 온 상태가 될 수 있다. 이 때, 하나의 선택된 메모리 소자(15)에 포함되는 저항 소자로서 상기 트랜지스터(81)를 구비한 분압 회로를 형성함으로써, 상기 메모리 소자(15)에 보유된 신호가 식별될 수 있다. 구체적으로, 하나의 선택된 메모리 소자(15)에 포함된 상기 트랜지스터(81)가 온 상태일 때, 상기 분압 회로로부터 출력된 신호의 전위는 낮고, 하나의 선택된 메모리 소자(15)에 포함된 상기 트랜지스터(81)가 오프 상태일 때 이 신호의 전위는 높다. 상기 출력된 신호의 식별에 의해, 하나의 선택된 메모리 소자(15)에 보유된 신호가 식별될 수 있다.
도 9는 상기 복수의 메모리 소자들(15)의 구성예를 도시한다. 각각의 메모리 소자(15)는 상기 트랜지스터(17) 및 상기 신호 보유부(18)를 구비한다. 또한, 상기 신호 보유부(18)는 상기 트랜지스터(17)의 상기 소스 및 드레인 단자들 중 다른 하나에 전기적으로 접속되는 게이트 단자를 구비한 트랜지스터(91)를 포함하고, 단자들 중 하나가 상기 트랜지스터(17)의 상기 소스 및 드레인 단자들 중 다른 하나에 전기적으로 접속되고 다른 하나가 판독 워드선(93)에 전기적으로 접속되는 용량 소자(92)를 포함한다. 각각의 판독 워드선(93)은 특정 행으로 배열된 모든 상기 메모리 소자들(15)에 포함되는 상기 용량 소자들(92)의 각각의 단자들 중 다른 하나에 전기적으로 접속됨을 유념한다. 또한, 특정 열으로 배열된 모든 상기 메모리 소자들(15)에 포함되는 상기 트랜지스터(91)의 소스 단자 및 드레인 단자 중 하나가 접지되고, 상기 소스 및 드레인 단자들 중 다른 하나가 미리 결정된 출력 단자에 전기적으로 접속된다.
도 9에 도시된 각각의 메모리 소자(15)에서, 실시형태 1에 기술된 바와 같이, 상기 트랜지스터(17)는 온 상태이고 및 상기 기록 기간에서 상기 신호 보유부(18)에 신호가 입력된다. 구체적으로, 상기 트랜지스터(91)의 상기 게이트 단자 및 상기 용량 소자(92)의 상기 단자들 중 하나에 상기 신호가 입력된다. 상기 신호는 이진 신호(상기 트랜지스터(91)의 임계 전압보다 높은 전위 및 상기 트랜지스터(91)의 임계 전압보다 낮은 전위를 가짐)임을 유념한다. 즉, 상기 신호가 2개의 값들 중 어느 것에 있는지가 상기 트랜지스터(91)의 상태(온 또는 오프 상태)를 결정한다.
도 9에 도시된 상기 복수의 메모리 소자들(15) 중에서 선택된 하나의 메모리 소자(15)로부터 신호가 판독되는 상기 판독 기간에서의 동작이 다음에 설명된다.
먼저, 상기 출력 단자는 상기 하나의 선택된 메모리 소자(15)를 제외한 상기 복수의 메모리 소자들(15)을 통해 접지되지 않게 한다. 이것은 상기 열 방향으로 배열된 상기 복수의 메모리 소자들(15) 중에서 상기 선택된 하나를 제외한 모든 상기 메모리 소자들(15)에서 상기 트랜지스터들(91)이 오프 상태인 방식으로 수행된다. 구체적으로, 상기 복수의 메모리 소자들(15)에 포함된 상기 용량 소자들(92)의 각각의 상기 단자들 중 다른 하나에 상기 판독 워드선(93)으로부터 저전위가 입력된다. 결과적으로, 상기 용량 소자(92)의 상기 단자들 중 하나 및 상기 트랜지스터(91)의 상기 게이트 단자의 전위들은 상기 용량 결합에 의해 감소된다. 여기서, 이들 전위들은 상기 트랜지스터들(91)의 상기 임계 전압보다 낮게 설정되고, 그에 의해 상기 선택된 메모리 소자(15)와 동일한 열에 배열된 모든 상기 메모리 소자들(15)에 포함되는 상기 트랜지스터들(91)이 오프 상태가 될 수 있다. 이 때, 하나의 선택된 메모리 소자(15)에 포함되는 저항 소자로서 상기 트랜지스터(91)를 구비한 분압 회로를 형성함으로써, 상기 메모리 소자(15)에 보유된 신호가 식별될 수 있다. 구체적으로, 상기 트랜지스터(91)가 온 상태일 때, 상기 분압 회로로부터 출력된 신호의 전위는 낮거나, 상기 트랜지스터(91)가 오프 상태일 때 높다. 상기 출력된 신호의 식별에 의해, 하나의 선택된 메모리 소자(15)에 보유된 신호가 식별될 수 있다.
이 실시형태의 전부 또는 일부는 다른 실시형태의 전부 또는 일부와 적합하게 조합될 수 있다.
(실시형태 6)
이 실시형태에서, 실시형태 1 내지 실시형태 5에 기술된 상기 반도체 장치들에 포함되는 상기 트랜지스터들의 예가 기술된다. 구체적으로, 반도체 재료를 포함하는 기판을 이용하여 형성된 트랜지스터 및 산화물 반도체를 이용하여 형성된 트랜지스터를 구비한 반도체 장치의 예가 기술된다.
<구성예>
도 10은 이 실시형태의 반도체 장치의 단면도이다.
도 10에 도시된 트랜지스터(160)는, 반도체 재료를 포함하는 기판(100) 위에 제공되는 채널 형성 영역(116), 상기 채널 형성 영역(116)이 개재되도록 제공되는 한 쌍의 불순물 영역들(114a 및 114b) 및 한 쌍의 고농도 불순물 영역들(120a 및 120b)(이들 영역들은 또한 간단히 불순물 영역들이라고 집합적으로 칭해짐), 상기 채널 형성 영역(116) 위에 제공되는 게이트 절연층(108a), 상기 게이트 절연층(108a) 위에 제공되는 게이트 전극층(110a), 상기 불순물 영역(114a)에 전기적으로 접속되는 소스 전극층(130a), 및 상기 불순물 영역(114b)에 전기적으로 접속되는 드레인 전극층(130b)을 포함한다.
측벽 절연층들(118)이 상기 게이트 전극층(110a)의 측면들 상에 제공됨을 유념한다. 반도체 재료를 포함하는 상기 기판(100)에는 상기 측벽 절연층들(118)과 중첩하지 않는 영역들에서 상기 한 쌍의 고농도 불순물 영역들(120a 및 120b)이 제공된다. 상기 기판(100)에는 상기 한 쌍의 고농도 불순물 영역들(120a 및 120b) 위에 한 쌍의 금속 화합물 영역들(124a 및 124b)이 또한 제공된다. 또한, 소자 분리 절연층들(106)이 상기 기판(100) 위에 제공되어, 상기 트랜지스터(160)가 사이에 개재될 수 있고, 층간 절연층(126) 및 층간 절연층(128)이 상기 트랜지스터(160)를 피복하도록 제공된다. 상기 소스 전극층(130a) 및 상기 드레인 전극층(130b)은 상기 층간 절연층(126) 및 상기 층간 절연층(128)에 형성된 개구부들을 통해 상기 금속 화합물 영역(124a) 및 상기 금속 화합물 영역(124b)에 각각 전기적으로 접속된다. 즉, 상기 소스 전극층(130a)은 상기 금속 화합물 영역(124a)을 통해 상기 불순물 영역(114a) 및 상기 고농도 불순물 영역(120a)에 전기적으로 접속되고, 상기 드레인 전극층(130b)은 상기 금속 화합물 영역(124b)을 통해 상기 불순물 영역(114b) 및 상기 고농도 불순물 영역(120b)에 전기적으로 접속된다.
또한, 나중에 기술되는 트랜지스터(164) 아래의 층들로서, 상기 게이트 절연층(108a)과 동일한 재료를 포함하는 절연층(108b), 상기 게이트 전극층(110a)과 동일한 재료를 포함하는 전극층(110b), 및 상기 소스 전극층(130a) 및 상기 드레인 전극층(130b)과 동일한 재료를 포함하는 전극층(130c)이 존재한다.
도 10에 도시된 상기 트랜지스터(164)는 상기 층간 절연층(128) 위에 제공된 게이트 전극층(136d), 상기 게이트 전극층(136d) 위에 제공된 게이트 절연층(138), 상기 게이트 절연층(138) 위에 제공된 산화물 반도체층(140), 및 상기 산화물 반도체층(140) 위에 제공되고 상기 산화물 반도체층(140)에 전기적으로 접속되는 소스 전극층(142a) 및 드레인 전극층(142b)을 포함한다.
여기서, 상기 게이트 전극층(136d)은 상기 층간 절연층(128) 위에 형성되는 절연층(132)에 임베딩되도록 제공된다. 상기 게이트 전극층(136d)과 같이, 전극층(136a) 및 전극층(136b)이 형성되고, 이것은 상기 트랜지스터(160)에 포함된 상기 소스 전극층(130a) 및 상기 드레인 전극층(130b)과 각각 접한다. 또한, 상기 전극층(130c)과 접하는 전극층(136c)이 형성된다.
상기 트랜지스터(164) 위에는, 보호 절연층(144)이 상기 산화물 반도체층(140)과 부분적으로 접하여 제공되고, 층간 절연층(146)이 상기 보호 절연층(144) 위에 제공된다. 여기서, 상기 소스 전극층(142a) 및 상기 드레인 전극층(142b)에 도달하는 개구부들이 상기 보호 절연층(144) 및 상기 층간 절연층(146)에 제공된다. 전극층(150d) 및 전극층(150e)이 형성되고, 이들은 상기 개구부들을 통해 상기 소스 전극층(142a) 및 상기 드레인 전극층(142b)과 각각 접한다. 전극층들(150d 및 150e)과 마찬가지로, 전극층(150a), 전극층(150b), 및 전극층(150c)이 형성되고, 이들은 상기 게이트 절연층(138), 상기 보호 절연층(144), 및 상기 층간 절연층(146)에 제공된 개구부들을 통해 상기 전극층(136a), 상기 전극층(136b), 및 상기 전극층(136c)과 각각 접한다.
상기 산화물 반도체층(140)은 수소와 같은 불순물을 충분히 제거함으로써 고순도화된다. 구체적으로, 상기 산화물 반도체층(140)의 수소 농도는 5 × 1019(atoms/cm3) 이하이다. 상기 산화물 반도체층(140)의 바람직한 수소 농도는 5 × 1018(atoms/cm3) 이하, 더욱 바람직하게는 5 × 1017(atoms/cm3) 이하임을 유념한다. 수소 농도가 충분히 감소된 상기 고순도화된 산화물 반도체층(140)의 이용에 의해, 우수한 오프-전류 특성을 가진 상기 트랜지스터(164)가 획득될 수 있다. 예를 들면, 상기 드레인 전압 Vd가 +1V 또는 +10V인 경우에, 누설 전류는 1× 10-13[A] 이하이다. 수소 농도가 충분히 감소된 상기 고순도화된 산화물 반도체층(140)의 적용은 상기 트랜지스터(164)의 상기 누설 전류가 감소되게 한다. 상기 산화물 반도체층(140)에서의 상기 수소 농도는 2차 이온 질량 분석법(SIMS)에 의해 측정됨을 유념한다.
상기 층간 절연층(146) 위에, 절연층(152)이 제공되고, 전극층(154a), 전극층(154b), 전극층(154c), 및 전극층(154d)이 상기 절연층(152)에 임베딩되도록 제공된다. 상기 전극층(154a)은 상기 전극층(150a)과 접한다; 상기 전극층(154b)은 상기 전극층(150b)과 접한다; 상기 전극층(154c)은 상기 전극층(150c) 및 상기 전극층(150d)과 접한다; 상기 전극층(154d)은 상기 전극층(150e)과 접한다.
이 실시형태의 상기 트랜지스터(160)에서의 상기 소스 전극층(130a)은, 상부 영역에 제공되는 상기 전극층들(136a, 150a, 및 154a)에 전기적으로 접속된다. 따라서, 상술된 전극층들에 대한 도전층들이 적합하게 형성되고, 그에 의해 상기 트랜지스터(160)에서의 상기 소스 전극층(130a)이 상기 상부 영역에 제공된 상기 트랜지스터(164)에 포함되는 임의의 전극층들에 전기적으로 접속될 수 있다. 상기 트랜지스터(160)에서의 상기 드레인 전극층(130b)도 또한 상기 상부 영역에 제공된 상기 트랜지스터(164)에 포함되는 임의의 전극층들에 전기적으로 접속될 수 있다. 도 10에 도시되지 않았지만, 상기 트랜지스터(160)에서의 상기 게이트 전극층(110a)은 상기 상부 영역에 제공된 전극층을 통해 상기 트랜지스터(164)에 포함되는 임의의 전극층들에 전기적으로 접속될 수 있다.
유사하게, 이 실시형태에 기술된 상기 트랜지스터(164)에서의 상기 소스 전극층(142a)은 하부 영역에 제공된 상기 전극층들(130c 및 110b)에 전기적으로 접속된다. 따라서, 상술된 전극층들을 위한 도전층들이 적합하게 형성되고, 그에 의해 상기 트랜지스터(164)에서의 상기 소스 전극층(142a)은, 상기 하부 영역에 제공된 상기 트랜지스터(160)에 포함되는 상기 게이트 전극층(110a), 상기 소스 전극층(130a), 및 상기 드레인 전극층(130b) 중 어느 것에 전기적으로 접속될 수 있다. 도 10에 도시되지 않았지만, 상기 트랜지스터(164)에서의 상기 게이트 전극층(136d) 또는 상기 드레인 전극층(142b)은 상기 하부 영역에 제공된 전극층을 통해 상기 트랜지스터(160)에 포함되는 임의의 상기 전극층들에 전기적으로 접속될 수 있다.
상술된 트랜지스터들(160 및 164)이 적합하게 제공되고, 따라서, 실시형태 1 내지 실시형태 5에 기술된 상기 반도체 장치들 중 어느 것에 포함된 트랜지스터들이 형성될 수 있다. 산화물 반도체를 포함하는 상기 트랜지스터(164)는 실시형태 1 내지 실시형태 5에 기술된 상기 반도체 장치들 중 어느 것에 포함된 트랜지스터(17)(도 1a 내지 도 1c 참조)에, 그리고 실시형태 2 및 실시형태 3에 도시된 상기 반도체 장치들 중 어느 것에 포함된 상기 트랜지스터(21)(도 2 참조)에 적용되는 것이 바람직하다. 상기 트랜지스터(164)의 누설 전류는 상기 트랜지스터(160)의 누설 전류보다 낮다. 따라서, 상기 트랜지스터들(17 및 21)에 상기 트랜지스터(164)를 적용함으로써, 연장된 기간 동안, 상기 메모리 소자(15)에서 신호가 정확하게 보유될 수 있다.
<제작 단계들의 예>
다음에, 상기 트랜지스터(160) 및 상기 트랜지스터(164)를 제작하기 위한 방법들의 예가 기술된다. 이후, 상기 트랜지스터(160)를 제작하는 방법이 도 11a 내지 도 11h를 참조하여 먼저 기술되고, 그 후에 상기 트랜지스터(164)를 제작하는 방법이 도 12a 내지 도 12g 및 도 13a 내지 도 13d를 참조하여 기술된다.
먼저, 반도체 재료를 포함하는 상기 기판(100)이 준비된다(도 11a 참조). 반도체 재료를 포함하는 상기 기판(100)으로서, 예를 들면 실리콘, 탄화 실리콘 등을 함유하는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등을 함유하는 화합물 반도체 기판, 또는 SOI 기판을 적용하는 것이 가능하다. 여기서, 단결정 실리콘 기판이 반도체 재료를 포함하는 상기 기판(100)으로서 이용되는 경우의 예가 기술된다. 일반적으로, 상기 "SOI 기판(SOI substrate)"은 실리콘 반도체층이 절연 표면 상에 제공되는 반도체 기판을 의미함을 유념한다. 이 명세서 등에서, 상기 "SOI 기판"은 또한 실리콘 이외의 재료를 함유하는 반도체층이 절연 표면 위에 제공되는 반도체 기판을 그 범주에 포함한다. 즉, 상기 "SOI 기판"에 포함되는 반도체층은 실리콘 반도체층에 제한되지 않는다. 또한, 상기 "SOI 기판"은 반도체층이 절연층을 사이에 개재시켜 유리 기판과 같은 절연 기판 위에 제공되는 구조를 포함한다.
상기 기판(100) 위에, 상기 소자 분리 절연층의 형성을 위한 마스크의 역할을 하는 보호층(102)이 형성된다(도 11a 참조). 상기 보호층(102)으로서, 예를 들면, 산화 실리콘, 질화 실리콘, 또는 질화산화 실리콘과 같은 재료를 함유하는 절연층이 이용될 수 있다. 이 단계 전 또는 후에, 상기 반도체 장치의 임계 전압을 제어하기 위해 n형 도전성을 부여하는 불순물 원소 또는 p형 도전성을 부여하는 불순물 원소가 상기 기판(100)에 첨가될 수 있음을 유념한다. 상기 반도체가 실리콘인 경우에, 인, 비소 등이 n형 도전성을 부여하는 상기 불순물로서 이용될 수 있다. p형 도전성을 부여하는 상기 불순물로서, 붕소, 알루미늄, 갈륨 등이 이용될 수 있다.
다음에, 상기 보호층(102)으로 피복되지 않은 영역(노출된 영역)에서의 상기 기판(100)의 일부가 마스크로서 상기 보호층(102)을 이용하여 에칭된다. 이 에칭에 의해, 분리된 반도체 영역(104)이 형성된다(도 11b 참조). 상기 에칭으로서, 건식 에칭이 이용되는 것이 바람직하지만, 습식 에칭이 이용될 수 있다. 에칭 가스 및 에천트는 에칭될 층들의 재료에 의존하여 적합하게 선택될 수 있다.
다음에, 절연층이 상기 반도체 영역(104)을 피복하도록 형성되고, 상기 반도체 영역(104)과 중첩하는 영역에서의 상기 절연층이 선택적으로 제거되어, 상기 소자 분리 절연층들(106)이 형성된다(도 11b 참조). 상기 절연층은 산화 실리콘, 질화 실리콘, 질화산화 실리콘 등을 이용하여 형성된다. 상기 절연층을 제거하는 방법으로서, CMP(chemical mechanical polishing)와 같은 연마 처리, 에칭 처리 등이 주어질 수 있고, 상기 처리 중 어느 것이 이용될 수 있다. 상기 보호층(102)은 상기 반도체 영역(104)의 형성 후 또는 상기 소자 분리 절연층들(106)의 형성 후에 제거됨을 유념한다.
다음에, 상기 반도체 영역(104) 위에 절연층이 형성되고, 도전 재료를 포함하는 층이 상기 절연층 위에 형성된다.
상기 절연층은 나중에 게이트 절연층의 역할을 하고, CVD법, 스퍼터링법 등에 의해 형성되는 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등을 함유하는 막의 단층 구조 또는 그 적층 구조이다. 대안적으로, 고밀도 플라즈마 처리 또는 열 산화 처리에 의해 상기 반도체 영역(104)의 표면이 산화되거나 질화되어, 상기 절연층이 형성된다. 상기 고밀도 플라즈마 처리는 He, Ar, Kr, 또는 Xe와 같은 희가스와 산소, 산화 질소, 암모니아, 또는 질소와 같은 가스의 혼합 가스를 이용하여 수행될 수 있다. 상기 절연층의 두께에 관한 특정 제약은 없지만, 상기 두께는 예를 들면 1nm 이상 100nm 이하로 설정될 수 있다.
알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐과 같은 금속 재료를 이용하여 도전 재료를 포함하는 층이 형성될 수 있다. 도전 재료를 포함하는 상기 층은 또한 도전 재료를 포함하는 다결정 실리콘과 같은 반도체 재료를 이용하여 형성될 수 있다. 도전 재료를 포함하는 상기 층을 형성하는 방법에 관한 특정 제약이 없고, 증착법, CVD법, 스퍼터링법, 또는 스핀 코팅법과 같은 다양한 성막법들이 이용될 수 있다. 이 실시형태에서, 도전 재료를 포함하는 상기 층이 금속 재료를 이용하여 형성되는 경우가 기술됨을 유념한다.
그 후에, 상기 절연층 및 도전 재료를 포함하는 상기 층이 선택적으로 에칭되어, 상기 게이트 절연층(108a) 및 상기 게이트 전극층(110a)이 형성된다(도 11c 참조).
다음에, 상기 게이트 전극층(110a)을 피복하는 절연층(112)이 형성된다(도 11c 참조). 그 후에, 상기 반도체 영역(104)에 붕소(B), 인(P), 비소(As) 등이 첨가되어, 얕은 접합의 상기 한 쌍의 불순물 영역들(114a 및 114b)이 형성된다(도 11c 참조). 상기 한 쌍의 불순물 영역들(114a 및 114b)의 상기 형성에 의해, 상기 채널 형성 영역(116)이 상기 게이트 절연층(108a) 하에서 상기 반도체 영역(104)의 일부에 형성됨을 유념한다(도 11c 참조). 여기서, 첨가된 불순물의 농도가 적합하게 설정될 수 있지만, 상기 농도는 반도체 소자의 크기가 매우 미세화될 때 증가되는 것이 바람직하다. 여기서는 상기 절연층(112)의 형성 후에 상기 한 쌍의 불순물 영역들(114a 및 114b)이 형성되지만, 상기 절연층(112)은 상기 한 쌍의 불순물 영역들(114a 및 114b)의 형성 후에 형성될 수 있다.
다음에, 상기 측벽 절연층들(118)이 형성된다(도 11d 참조). 상기 절연층(112)을 피복하도록 절연층이 형성되고, 매우 이방성인 에칭 처리가 상기 절연층에 대해 수행되고, 그에 의해 상기 측벽 절연층들(118)이 자기-정합적으로 형성될 수 있다. 이 때, 상기 절연층(112)을 부분적으로 에칭함으로써, 상기 게이트 전극층(110a)의 상면 및 상기 불순물 영역들(114a 및 114b)의 상면들이 노출되는 것이 바람직하다.
다음에, 상기 게이트 전극층(110a), 상기 한 쌍의 불순물 영역들(114a 및 114b), 상기 측벽 절연층들(118) 등을 피복하도록 절연층이 형성된다. 그 후에, 상기 불순물 영역들(114a 및 114b)의 일부에 붕소(B), 인(P), 비소(As) 등이 첨가되어, 한 쌍의 고농도 불순물 영역들(120a 및 120b)이 형성된다(도 11e 참조). 그 후에, 상기 절연층이 제거되고, 금속층(122)이 상기 게이트 전극층(110a), 상기 측벽 절연층들(118), 상기 한 쌍의 고농도 불순물 영역들(120a 및 120b) 등을 피복하도록 형성된다(도 11e 참조). 상기 금속층(122)이 진공 증착법, 스퍼터링법, 또는 스핀 코팅법과 같은 다양한 성막법들에 의해 형성될 수 있다. 저저항을 가진 금속 화합물을 형성하기 위해 상기 반도체 영역(104)에 포함된 반도체 재료와 반응하는 금속 재료를 이용하여 상기 금속층(122)이 형성되는 것이 바람직하다. 이러한 금속 재료들의 예들은 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등을 포함한다.
다음에, 열 처리가 수행되어, 상기 금속층(122)은 상기 반도체 재료와 반응한다. 결과적으로, 상기 한 쌍의 금속 화합물 영역들(124a 및 124b)이 형성되고, 이것은 한 쌍의 고농도 불순물 영역들(120a 및 120b)과 접한다(도 11f 참조). 상기 게이트 전극층(110a)에 다결정 실리콘 등이 이용되는 경우에, 상기 금속층(122)과 접하는 상기 게이트 전극층(110a)의 일부는 또한 금속 화합물 영역이 된다.
상기 열 처리로서, 플래시 램프 조사가 이용될 수 있다. 다른 열 처리 방법들이 이용될 수 있음은 말할 필요가 없지만, 상기 금속 화합물의 형성시 화학적 반응의 제어 능력을 개선하기 위해, 극히 단시간 동안의 열 처리가 달성될 수 있는 방법이 이용되는 것이 바람직하다. 상기 금속 재료 및 상기 반도체 재료의 반응에 의해 각각의 금속 화합물 영역이 형성되고, 충분히 증가된 도전성을 가지는 영역이 됨을 유념한다. 상기 금속 화합물 영역들의 형성은 전기 저항을 충분히 감소시킬 수 있고 소자 특성들을 향상시킬 수 있다. 상기 금속층(122)은 상기 한 쌍의 금속 화합물 영역들(124a 및 124b)이 형성된 후에 제거되는 것이 바람직하다.
다음에, 상기 층간 절연층(126) 및 상기 층간 절연층(128)이 상기 단계들에서 형성된 구성요소들을 피복하도록 형성된다(도 11g 참조). 상기 층간 절연층들(126 및 128)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈과 같은 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 폴리이미드 또는 아크릴과 같은 유기 절연 재료도 또한 이용될 수 있다. 상기 층간 절연층들(126 및 128)을 가진 2층 구조가 여기서 이용되지만, 상기 층간 절연층의 구성은 이 구성에 제한되지 않음을 유념한다. 상기 층간 절연층(128)의 형성 후에, 그 표면은 CMP, 에칭 등으로 평탄화되는 것이 바람직하다.
그 후에, 상기 한 쌍의 금속 화합물 영역들(124a 및 124b)에 도달하는 개구부들이 상기 층간 절연층들에서 형성되고, 소스 전극층(130a) 및 드레인 전극층(130b)이 상기 개구부들에 형성된다(도 11h 참조). 상기 소스 전극층(130a) 및 상기 드레인 전극층(130b)은 예를 들면, PVD법, CVD법 등에 의해 상기 개구부들을 포함하는 영역에 도전층이 형성된 다음, 상기 도전층의 일부가 에칭 또는 CMP와 같은 방법에 의해 제거되는 방식으로 형성될 수 있다.
상기 소스 전극층(130a) 및 상기 드레인 전극층(130b)은 평탄한 표면을 가지도록 형성되는 것이 바람직하다. 예를 들면, 티타늄 박막 또는 질화 티타늄 박막이 상기 개구부들을 포함하는 영역에 형성된 다음, 텅스텐막이 상기 개구부들에 임베딩되도록 형성될 때, 불필요한 텅스텐, 티타늄, 질화 티타늄 등이 제거되고 후속 CMP에 의해 상기 표면의 평탄성이 개선될 수 있다. 상기 소스 전극층(130a) 및 상기 드레인 전극층(130b)을 포함하는 표면이 이러한 방식으로 평탄화될 때, 전극, 배선, 절연층, 반도체층 등이 나중 단계들에서 형성되는 것이 양호할 수 있다.
여기서, 상기 금속 화합물 영역들(124a 및 124b)과 접하는 상기 소스 전극층(130a) 및 상기 드레인 전극층(130b)만 도시되었지만, 배선(예를 들면, 도 10의 상기 전극층(130c))의 역할을 하는 전극층 등도 또한 이 단계에서 형성될 수 있음을 유념한다. 상기 소스 전극층(130a) 및 상기 드레인 전극층(130b)에 이용될 수 있는 재료에 관한 특정 제약이 없고, 다양한 도전 재료들이 이용될 수 있다. 예를 들면, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 도전 재료가 이용될 수 있다.
상기 단계들을 통해, 반도체 재료를 포함하는 상기 기판(100)을 이용한 상기 트랜지스터(160)가 형성된다. 전극, 배선, 절연층 등이 또한 상기 단계들 후에 형성될 수 있음을 유념한다. 상기 배선들이 도전층 및 층간 절연층을 포함하는 적층의 다층 구조를 가질 때, 고집적 회로가 제공될 수 있다.
다음에, 상기 층간 절연층(128) 위에 상기 트랜지스터(164)를 제작하는 단계들이 도 12a 내지 도 12g 및 도 13a 내지 도 13d를 참조하여 기술된다. 도 12a 내지 도 12g 및 도 13a 내지 도 13d는 상기 층간 절연층(128) 위에 다양한 전극층들, 상기 트랜지스터들(164) 등을 제작하기 위한 단계들을 도시하고, 상기 트랜지스터(164) 아래에 배치되는 상기 트랜지스터(160) 등의 기술은 생략됨을 유념한다.
먼저, 상기 층간 절연층(128), 상기 소스 전극층(130a), 상기 드레인 전극층(130b), 및 상기 전극층(130c) 위에 상기 절연층(132)이 형성된다(도 12a 참조). 상기 절연층(132)은 PVD법, CVD법 등에 의해 형성될 수 있다. 상기 절연층(132)은 또한, 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈과 같은 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다.
다음에, 상기 소스 전극층(130a), 상기 드레인 전극층(130b), 및 상기 전극층(130c)에 도달하는 개구부들이 상기 절연층(132)에 형성된다. 이 때, 개구부는 또한, 상기 게이트 전극층(136d)이 나중에 형성되는 영역에 형성된다. 그 후에, 도전층(134)이 상기 개구부들에 임베딩되도록 형성된다(도 12b 참조). 상기 개구부들은 마스크를 이용한 에칭과 같은 방법에 의해 형성될 수 있다. 상기 마스크는 포토마스크를 이용하는 노광과 같은 방법에 의해 형성될 수 있다. 습식 에칭 또는 건식 에칭이 상기 에칭으로서 이용될 수 있다; 건식 에칭은 미세 가공의 관점에서 이용되는 것이 바람직하다. 상기 도전층(134)은 PVD법 또는 CVD법과 같은 성막법에 의해 형성될 수 있다. 상기 도전층(134)의 형성에 이용될 수 있는 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐, 또는 이들 재료들 중 어느 것의 합금 또는 화합물(예를 들면, 질화물)이 예로서 주어질 수 있다.
구체적으로, 예를 들면, 상기 개구부들을 포함하는 영역에 티타늄 박막이 PVD법에 의해 형성되고 질화 티타늄 박막이 CVD법에 의해 형성된 다음, 텅스텐막이 상기 개구부들에 임베딩되도록 형성되는 방법을 이용하는 것이 가능하다. 여기서, PVD법에 의해 형성된 상기 티타늄막은 하부 전극층들(여기서, 상기 소스 전극층(130a), 상기 드레인 전극층(130b), 상기 전극층(130c) 등)과의 접촉 저항을 감소시키기 위해 계면에서 산화막을 환원하는 기능을 가진다. 또한, 상기 티타늄막의 형성 후에 형성되는 상기 질화 티타늄막은 상기 도전 재료의 확산을 억제하는 배리어 기능을 가진다. 또한, 티타늄, 질화 티타늄 등의 배리어 막의 형성 후에 플레이팅법에 의해 구리막이 형성될 수 있다.
상기 도전층(134)이 형성된 후에, 상기 도전층(134)의 일부가 에칭 또는 CMP와 같은 방법에 의해 제거되어, 상기 절연층(132)이 노출되고, 상기 전극층(136a), 상기 전극층(136b), 상기 전극층(136c), 및 상기 게이트 전극층(136d)이 형성된다(도 12c 참조). 상기 전극층(136a), 상기 전극층(136b), 상기 전극층(136c), 및 상기 게이트 전극층(136d)이 상기 도전층(134)의 일부를 제거하여 형성될 때, 상기 표면들이 평탄화되도록 이 공정이 수행되는 것이 바람직함을 유념한다. 상기 절연층(132), 상기 전극층(136a), 상기 전극층(136b), 상기 전극층(136c), 및 상기 게이트 전극층(136d)의 상기 표면들이 이러한 방식으로 평탄화될 때, 전극, 배선, 절연층, 반도체층 등이 나중 단계들에서 양호하게 형성될 수 있다.
다음에, 상기 게이트 절연층(138)은 상기 절연층(132), 상기 전극층(136a), 상기 전극층(136b), 상기 전극층(136c), 및 상기 게이트 전극층(136d)을 피복하도록 형성된다(도 12d 참조). 상기 게이트 절연층(138)은 CVD법, 스퍼터링법 등에 의해 형성될 수 있다. 상기 게이트 절연층(138)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈 등을 포함하도록 형성되는 것이 바람직하다. 상기 게이트 절연층(138)은 단층 구조 또는 적층 구조를 가질 수 있음을 유념한다. 예를 들면, 산화질화 실리콘으로 이루어진 상기 게이트 절연층(138)은 플라즈마 CVD법에 의해 실란(SiH4), 산소 및 질소를 원료 가스로서 이용하여 형성될 수 있다. 상기 게이트 절연층(138)의 두께에 관한 특정 제약은 없다; 상기 두께는 예를 들면 10nm 이상 500nm 이하로 설정될 수 있다. 적층 구조의 경우에, 예를 들면, 50nm 이상 200nm 이하의 두께를 가진 제 1 게이트 절연층 및 5nm 이상 300nm 이하의 두께를 가진 제 2 게이트 절연층의 적층을 이용하는 것이 바람직하다.
불순물들의 제거에 의해 진성 또는 실질적으로 진성이 되는 산화물 반도체(고순도화된 산화물 반도체)가 계면 준위 및 계면 전하에 매우 민감하고, 따라서, 이러한 산화물 반도체가 산화물 반도체층에 이용될 때, 상기 게이트 절연층과의 계면이 중요함을 유념한다. 즉, 고순도화된 산화물 반도체층과 접하게 되는 상기 게이트 절연층(138)은 고품질을 가져야 한다.
예를 들면, 상기 게이트 절연층(138)이 조밀해질 수 있고 높은 내전압 및 고품질을 가지기 때문에, 상기 게이트 절연층(138)은 마이크로파(2.45GHz)를 이용하여 고밀도 플라즈마 CVD법에 의해 형성되는 것이 바람직하다. 고순도화된 산화물 반도체층 및 고품질 게이트 절연층이 서로 근접하게 접할 때, 상기 계면 준위가 감소될 수 있고 양호한 계면 특성들이 획득될 수 있다.
고순도화된 산화물 반도체층이 이용될 때에도, 고품질 절연층이 게이트 절연층으로서 형성될 수 있는 한, 스퍼터링법 또는 플라즈마 CVD법과 같은 다른 방법이 이용될 수 있음은 말할 필요가 없다. 또한, 상기 절연층의 형성 후에 수행되는 열 처리에 의해, 품질 및 계면 특성들이 향상되는 절연층을 이용하는 것이 가능하다. 어떤 경우든, 상기 게이트 절연층(138)으로서 양호한 막 품질을 가지고, 양호한 계면을 형성하기 위해 상기 산화물 반도체층과의 상기 계면의 계면 상태 밀도를 감소시킬 수 있는 절연층이 형성된다.
12시간 동안 2 × 106(V/cm)로 85℃에서의 게이트 바이어스-열 스트레스 시험(BT 시험)에서, 산화물 반도체에 불순물이 첨가되는 경우, 상기 산화물 반도체의 주성분과 상기 불순물 사이의 결합수가 고전계(B: 바이어스) 및 고온(T: 온도)에 의해 단절되고, 생성된 미결합수(dangling bond)이 임계 전압(Vth)의 드리프트를 유발한다.
반대로, 산화물 반도체에서의 불순물들, 특히 수소 및 수분이 최소로 감소되어, 상기 게이트 절연층과의 계면이 상술된 바와 같이 바람직한 특성들을 가질 수 있을 때, 상기 BT 시험을 통해 안정한 트랜지스터가 획득될 수 있다.
다음에, 상기 게이트 절연층(138) 위에 산화물 반도체층이 형성되고 마스크를 이용한 에칭과 같은 방법에 의해 가공되어, 섬형 산화물 반도체층(140)이 형성된다(도 12e 참조).
상기 산화물 반도체층으로서, In-Ga-Zn-O-계 산화물 반도체층, In-Sn-Zn-O-계 산화물 반도체층, In-Al-Zn-O-계 산화물 반도체층, Sn-Ga-Zn-O-계 산화물 반도체층, Al-Ga-Zn-O-계 산화물 반도체층, Sn-Al-Zn-O-계 산화물 반도체층, In-Zn-O-계 산화물 반도체층, Sn-Zn-O-계 산화물 반도체층, Al-Zn-O-계 산화물 반도체층, In-O-계 산화물 반도체층, Sn-O-계 산화물 반도체층, 또는 Zn-O-계 산화물 반도체층을 이용하는 것이 바람직하고, 이것은 특히 비정질인 것이 바람직하다. 이 실시형태에서, 상기 산화물 반도체층으로서, 비정질 산화물 반도체층이 In-Ga-Zn-O-계 산화물 반도체 타겟을 이용하여 스퍼터링법에 의해 형성된다. 상기 비정질 산화물 반도체층으로의 실리콘의 첨가에 의해, 상기 층의 결정화가 억제될 수 있기 때문에, 산화물 반도체층이 형성될 수 있고 예를 들면, 상기 산화물 반도체층은 2wt% 이상 10wt% 이하의 SiO2를 함유하는 타겟을 이용하여 형성될 수 있음을 유념한다.
스퍼터링법에 의해 상기 산화물 반도체층을 형성하기 위해 이용되는 타겟으로서, 산화 아연 등을 주성분으로 함유하는 금속 산화물 타겟이 예로서 이용될 수 있다. In, Ga, 및 Zn을 함유하는 산화물 반도체 타겟(조성비로서, In2O3 : Ga2O3 : ZnO = 1 : 1 : 1 [mol 비]이거나, 또는 In : Ga : Zn = 1 : 1 : 0.5 [atmo 비]임)이 또한 예로서 이용될 수 있다. In, Ga, 및 Zn을 함유하는 상기 산화물 반도체 타겟으로서, 조성비가 In : Ga : Zn = 1 : 1 : 1 [atom 비]인 타겟 또는 조성비가 In : Ga : Zn = 1 : 1 : 2 [atom 비]인 타겟이 또한 이용될 수 있다. 상기 산화물 반도체 타겟의 충전률은 90% 이상 100% 이하, 바람직하게 95% 이상(예를 들면, 99.9%)이다. 조밀한 산화물 반도체층은 높은 충전률을 가진 산화물 반도체 타겟을 이용하여 형성된다.
상기 산화물 반도체층이 형성되는 분위기는 희가스(통상적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로 아르곤)와 산소를 함유하는 혼합 분위기가 바람직하다. 구체적으로, 예를 들면, 수소, 수분, 수산기, 또는 수소화물과 같은 불순물이 대략 수 ppm(바람직하게, 대략 수 ppb)의 농도로 제거되는 고순도 가스를 이용하는 것이 바람직하다.
상기 산화물 반도체층의 형성시, 상기 기판이 감압하에서 보유되는 처리실에서 보유되고, 기판 온도가 100℃ 이상 600℃ 이하, 바람직하게 200℃ 이상 400℃ 이하로 설정된다. 상기 기판이 가열되는 동안 상기 산화물 반도체층이 형성되어, 상기 산화물 반도체층 내의 상기 불순물들의 농도가 감소될 수 있다. 또한, 스퍼터링에 의한 손상이 감소된다. 그 후에, 수소 및 수분이 제거된 스퍼터링 가스가 상기 처리실에 도입되면서 상기 처리실에 남아있는 습기가 제거되고, 상기 산화물 반도체층은 타겟으로서 금속 산화물로 형성된다. 상기 처리실에 남아있는 습기를 제거하기 위해 흡착형 진공 펌프가 이용되는 것이 바람직하다. 예를 들면, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 이용될 수 있다. 배기 수단은 콜드 트랩이 구비된 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 성막실에서, 수소 원자, 물(H2O)과 같은 수소 원자를 함유한 화합물(및 바람직하게 또한 탄소 원자를 함유한 화합물) 등이 제거되고, 따라서, 상기 성막실에서 형성되는 상기 산화물 반도체층에서의 상기 불순물들의 농도가 감소될 수 있다.
상기 산화물 반도체층은 예를 들면 다음의 조건들 하에서 형성될 수 있다: 상기 기판과 상기 타겟 사이의 거리가 100mm이다; 압력이 0.6Pa이다; 직류-전류(DC) 전력이 0.5kW이다; 분위기가 산소이다(산소의 유량비는 100%이다). 성막시 생성되는 먼지가 감소될 수 있고 두께 분포가 균일하기 때문에 펄스 직류(DC) 전원을 이용하는 것이 바람직함을 유념한다. 상기 산화물 반도체층의 두께는 2nm 이상 200nm 이하, 바람직하게, 5nm 이상 30nm 이하이다. 적합한 두께는 산화물 반도체 재료에 의존하여 상이하고, 상기 두께는 이용될 상기 재료에 의존하여 적합하게 설정됨을 유념한다.
상기 산화물 반도체층이 스퍼터링법에 의해 형성되기 전에, 상기 게이트 절연층(138)의 표면에 흡착된 먼지는, 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거되는 것이 바람직하다. 여기서, 상기 역 스퍼터링은 이온들이 스퍼터링 타겟과 충돌하는 보통의 스퍼터링과 반대로, 이온들이 피처리면과 충돌하여 상기 표면이 개질되는 방법이다. 이온들을 피처리면과 충돌하게 하기 위한 방법의 예는 고주파수 전압이 아르곤 분위기에서 상기 표면에 인가되어 플라즈마가 기판 주변에 생성되는 방법이다. 질소, 헬륨, 산소 등의 분위기가 아르곤 분위기 대신에 이용될 수 있음을 유념한다.
상기 산화물 반도체층의 에칭으로서, 건식 에칭 또는 습식 에칭이 이용될 수 있다. 건식 에칭 및 습식 에칭이 조합하여 이용될 수 있음은 말할 필요가 없다. 상기 산화물 반도체층이 원하는 형상으로 에칭될 수 있도록, 에칭 조건들(예를 들면, 에칭 가스 또는 에칭 용액, 에칭 시간, 및 온도)이 상기 재료에 의존하여 적합하게 설정된다.
건식 에칭에 이용되는 에칭 가스의 예는 염소를 함유한 가스(염소(Cl2), 삼염화 붕소(BCl3), 사염화 규소(SiCl4), 사염화 탄소(CCl4))이다. 불소를 함유한 가스(사불화 탄소(CF4), 육불화 황(SF6), 삼불화 질소(NF3), 또는 트리플루오로메탄(CHF3)과 같은 불소계 가스), 브롬화 수소(HBr), 산소(O2), 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 첨가되는 이들 가스들 중 어느 하나 등이 또한 이용될 수 있다.
상기 건식 에칭으로서, 평행 평판형 RIE(reactive ion etching)법, ICP(inductively coupled plasma) 에칭법 등이 이용될 수 있다. 상기 산화물 반도체층을 원하는 형상으로 에칭하기 위해, 에칭 조건들(예를 들면, 코일형 전극에 인가된 전력량, 기판측 상의 전극에 인가된 전력량, 및 상기 기판측에 대한 전극 온도)이 적합하게 설정된다.
습식 에칭에 이용되는 에천트로서, 인산, 아세트산, 및 질산의 혼합 용액 등이 이용될 수 있다. ITO07N(KANTO CHEMICAL CO., INC.에 의해 생산됨)과 같은 에천트가 또한 이용될 수 있다.
그 후에, 제 1 열 처리가 상기 산화물 반도체층에 대해 수행되는 것이 바람직하다. 상기 산화물 반도체층은 상기 제 1 열 처리에 의해 탈수화 또는 탈수소화될 수 있다. 상기 제 1 열 처리의 온도는 300℃ 이상 750℃ 이하, 바람직하게 400℃ 이상 상기 기판의 변형점 이하이다. 예를 들면, 상기 기판이 저항 발열체 등이 이용되는 전기로에 도입되어, 상기 산화물 반도체층(140)이 질소 분위기에서 1시간 동안 450℃로 열 처리를 받는다. 상기 산화물 반도체층(140)은 수분 및 수소의 재혼입이 방지될 수 있도록 상기 열 처리 동안 대기에 노출되지 않는다.
상기 열 처리 장치는 상기 전기로에 제한되지 않고 가열된 가스와 같은 매체로부터 열전도 또는 열복사에 의해 피처리물을 가열하기 위한 장치일 수 있다. 예를 들면, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치와 같은 RTA(rapid thermal anneal) 장치를 이용하는 것이 가능하다. LRTA 장치는 할로겐 램프, 금속 할로겐화물 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 머큐리 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 이용하는 가열 처리를 위한 장치이다. 상기 가스로서, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들면 질소 또는 아르곤과 같은 희가스가 이용된다.
예를 들면, 상기 제 1 열 처리로서, GRTA 처리가 다음과 같이 수행될 수 있다. 상기 기판은 650℃ 내지 700℃의 고온으로 가열된 불활성 가스 분위기에 넣어지고, 수분 동안 가열되고, 상기 불활성 가스 분위기에서 꺼내어진다. 상기 GRTA 처리로, 단시간 동안의 고온 열 처리가 달성될 수 있다. 또한, 상기 GRTA 처리는 단시간 동안의 열 처리이기 때문에 온도가 상기 기판의 변형점을 초과할 때에도 이용될 수 있다.
상기 제 1 열 처리는, 질소 또는 희가스(예를 들면, 헬륨, 네온, 또는 아르곤)를 주성분으로서 함유하고 수분, 수소 등을 함유하지 않는 분위기에서 수행되는 것이 바람직함을 유념한다. 예를 들면, 열 처리 장치에 도입되는 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게 7N(99.99999%) 이상이다(즉, 상기 불순물들의 농도는 1ppm 이하, 바람직하게 0.1ppm 이하이다).
상기 산화물 반도체층의 상기 재료 또는 상기 제 1 열 처리의 상기 조건들에 의존하여, 상기 산화물 반도체층은 때때로 미결정 또는 다결정으로 결정화된다. 예를 들면, 상기 산화물 반도체층은 때때로, 90% 이상 또는 80% 이상의 결정 정도를 가진 미결정 산화물 반도체층이 된다. 또한, 상기 제 1 열 처리의 상기 조건들 또는 상기 산화물 반도체층의 상기 재료에 의존하여, 상기 산화물 반도체층은 결정 성분을 함유하지 않는 비정질 산화물 반도체층일 수 있다.
또한, 상기 산화물 반도체층은 때때로 미결정(1nm 이상 20nm 이하, 통상적으로 2nm 이상 4nm 이하의 입자 크기를 가짐)이 비정질 산화물 반도체(예를 들면, 상기 산화물 반도체층의 표면)에서 혼합되는 층이 된다.
상기 산화물 반도체층의 전기 특성들은 비정질 구조에서 미결정들을 배열함으로써 변경될 수 있다. 예를 들면, 상기 산화물 반도체층이 In-Ga-Zn-O-계 산화물 반도체 타겟을 이용하여 형성될 때, 상기 산화물 반도체층의 전기 특성들은 전기적 이방성을 가진 In2Ga2ZnO7의 결정 입자들이 배향되는 미결정 부분의 형성에 의해 변경될 수 있다.
더욱 구체적으로, 예를 들면, In2Ga2ZnO7의 c축이 상기 산화물 반도체층의 표면에 수직하도록 상기 결정 입자들이 배향될 때, 상기 산화물 반도체층의 상기 표면에 평행한 방향에서의 도전성이 개선될 수 있고, 상기 산화물 반도체층의 상기 표면에 수직인 방향에서의 절연성들이 개선될 수 있다. 또한, 이러한 미결정 부분은 수분 또는 수소와 같은 불순물의 상기 산화물 반도체층으로의 침입을 억제하는 기능을 가진다.
상기 미결정 부분을 포함하는 상기 산화물 반도체층은 GRTA 처리에서 상기 산화물 반도체층의 상기 표면을 가열함으로써 형성될 수 있음을 유념한다. 또한, 상기 산화물 반도체층은 Zn의 양이 In 또는 Ga의 양보다 적은 스퍼터링 타겟을 이용하여 더욱 양호한 방식으로 형성될 수 있다.
상기 산화물 반도체층(140)에 대한 상기 제 1 열 처리는 아직 섬형 산화물 반도체층(140)으로 가공되지 않은 상기 산화물 반도체층에 대해 수행될 수 있다. 그 경우, 상기 제 1 열 처리 후에, 상기 기판이 상기 가열 장치에서 꺼내어지고 포토리소그래피 단계가 수행된다.
상술된 열 처리는 상기 산화물 반도체층(140)을 탈수화 또는 탈수소화하는데 효과적이기 때문에, 탈수화 처리, 탈수소화 처리 등이라고 칭해질 수 있음을 유념한다. 이러한 탈수화 처리 또는 탈수소화 처리는 예를 들면, 상기 산화물 반도체층을 형성한 후, 상기 산화물 반도체층(140) 위에 소스 및 드레인 전극층들을 적층한 후, 또는 상기 소스 및 드레인 전극층들 위에 보호 절연층을 형성한 후에 수행될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 1회 이상 행해질 수 있다.
다음에, 상기 산화물 반도체층(140)과 접하도록 소스 전극층(142a) 및 드레인 전극층(142b)이 형성된다(도 12f 참조). 상기 소스 전극층(142a) 및 상기 드레인 전극층(142b)은 도전층이 상기 산화물 반도체층(140)을 피복하도록 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다.
상기 도전층은 스퍼터링법과 같은 PVD법 또는 플라즈마 CVD법과 같은 CVD법에 의해 형성될 수 있다. 상기 도전층에 대한 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 이들 원소들을 성분으로 함유한 합금; 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 및 토륨으로부터 선택된 하나 이상의 재료들이 이용될 수 있다. 또한, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소들과 조합된 알루미늄을 이용하는 것도 가능하다. 상기 도전층은 단층 구조 또는 2개 이상 층들의 적층 구조를 가질 수 있다. 예를 들면, 상기 도전층은 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막, 알루미늄막, 및 티타늄막이 적층된 3층 구조 등을 가질 수 있다.
여기서, 자외선, KrF 레이저 광, 또는 ArF 레이저 광이 에칭에 이용되는 마스크를 형성할 때의 노광에 이용되는 것이 바람직하다.
상기 트랜지스터의 채널 길이(L)는 상기 소스 전극층(142a)의 하단부와 상기 드레인 전극층(142b)의 하단부 사이의 간격에 의해 결정된다. 상기 채널 길이(L)가 25nm 미만인 경우에, 마스크를 형성하기 위한 노광은 파장이 수 나노미터 내지 수백 나노미터의 극히 짧은 초자외선으로 수행된다. 초자외선으로의 상기 노광시, 해상도가 높고 초점 심도가 크다. 이러한 이유들로, 나중에 형성될 상기 트랜지스터의 상기 채널 길이(L)는 10nm 이상 1000nm 이하의 범위에 있을 수 있고 상기 회로는 더욱 고속으로 동작할 수 있다.
상기 산화물 반도체층(140)이 상기 도전층의 에칭시에 제거되지 않도록, 상기 도전층과 상기 산화물 반도체층(140)의 상기 재료들 및 에칭 조건들이 적합하게 조정된다. 일부 경우들에서, 상기 산화물 반도체층(140)은 상기 에칭 단계에서 부분적으로 에칭되고 따라서 상기 재료들 및 상기 에칭 조건들에 의존하여 홈부(함몰 부분)를 가짐을 유념한다.
산화물 도전층이 상기 산화물 반도체층(140)과 상기 소스 전극층(142a) 사이 또는 상기 산화물 반도체층(140)과 상기 드레인 전극층(142b) 사이에 형성될 수 있다. 상기 소스 전극층(142a) 및 상기 드레인 전극층(142b)을 형성하기 위한 상기 산화물 도전층 및 금속층이 연속적으로 형성될 수 있다(연속 성막). 상기 산화물 도전층은 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 이러한 산화물 도전층의 배치는 상기 소스 영역 또는 상기 드레인 영역의 저항을 감소시킬 수 있어서, 상기 트랜지스터가 고속으로 동작할 수 있다.
이용될 상기 마스크들의 수를 감소시키고 단계들의 수를 감소시키기 위해, 복수의 강도들을 가지게 하도록 투광하는 노광 마스크인 다계조 마스크로 형성된 레지스트 마스크를 이용하여 에칭 단계가 수행될 수 있다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 복수의 두께들을 가진 형상(계단형)을 가지고, 상기 형상은 또한 애싱에 의해 변경될 수 있다; 따라서, 상기 레지스트 마스크는 상이한 패턴들을 만들기 위한 공정을 위한 복수의 에칭 단계들에서 이용될 수 있다. 즉, 적어도 두 종류의 상이한 패턴들에 대응하는 레지스트 마스크는 다계조 마스크를 이용하여 형성될 수 있다. 따라서, 노광 마스크들의 수가 감소될 수 있고, 대응하는 포토리소그래피 단계들의 수도 또한 감소될 수 있고, 그에 의해 공정이 간이화될 수 있다.
상기 플라즈마 처리는 상기 단계 후에 N2O, N2, 또는 Ar과 같은 가스를 이용하여 수행되는 것이 바람직하다. 상기 플라즈마 처리는 상기 산화물 반도체층의 노출된 표면에 흡착된 수분 등을 제거한다. 상기 플라즈마 처리에서, 산소와 아르곤의 혼합 가스가 이용될 수 있다.
다음에, 상기 보호 절연층(144)은 대기에 노출되지 않고 상기 산화물 반도체층(140)의 일부와 접하여 형성된다(도 12g 참조).
상기 보호 절연층(144)은 스퍼터링과 같은 방법에 의해 형성될 수 있고, 그에 의해 수분 및 수소와 같은 불순물들이 상기 보호 절연층(144)에 혼입되는 것이 적합하게 방지될 수 있다. 상기 보호 절연층(144)은 적어도 1nm 이상의 두께를 가진다. 상기 보호 절연층(144)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘 등을 이용하여 형성될 수 있다. 상기 보호 절연층(144)은 단층 구조 또는 적층 구조를 가질 수 있다. 상기 보호 절연층(144)을 형성할 때의 기판 온도는 실온 이상 300℃ 이하가 바람직하다. 상기 보호 절연층(144)을 형성하기 위한 분위기는 희가스(통상적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로,아르곤)와 산소를 함유하는 혼합 분위기가 바람직하다.
상기 보호 절연층(144)에 수소가 함유된 경우, 상기 수소는 상기 산화물 반도체층(140)에 침입될 수 있거나, 상기 산화물 반도체층(140)에서 산소가 추출될 수 있고, 그에 의해 백채널 측상의 상기 산화물 반도체층(140)의 저항이 감소될 수 있고 기생 채널이 형성될 수 있다. 따라서, 상기 보호 절연층(144)이 수소를 가능한 적게 함유하도록 상기 보호 절연층(144)을 형성할 때 수소를 이용하지 않는 것이 중요하다.
또한, 상기 산화물 반도체층(140) 및 상기 보호 절연층(144)에 수소, 수산기, 또는 습기가 혼입되지 않도록 하기 위해, 상기 처리실에 남아있는 습기를 제거하면서 상기 보호 절연층(144)이 형성되는 것이 바람직하다.
상기 처리실에 남아있는 습기를 제거하기 위해 흡착형 진공 펌프가 이용되는 것이 바람직하다. 예를 들면, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 이용되는 것이 바람직하다. 배기 수단은 콜드 트랩이 구비된 터보 펌프일 수 있다. 상기 크라이오펌프로 배기되는 성막실에서, 수소 원자 및 물(H2O)과 같은 수소 원자를 함유한 화합물이 제거되고, 따라서, 상기 성막실에서 형성되는 상기 보호 절연층(144)에서의 상기 불순물들의 농도가 감소될 수 있다.
상기 보호 절연층(144)을 형성하는데 이용되는 스퍼터링 가스로서, 수소, 수분, 수산기, 또는 수소화물과 같은 불순물이 약 수 ppm(바람직하게 약 수 ppb)의 농도로 감소되는 고순도 가스를 이용하는 것이 바람직하다.
다음에, 제 2 열 처리가 불활성 가스 분위기 또는 산소 가스 분위기(200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)에서 수행되는 것이 바람직하다. 예를 들면, 상기 제 2 열 처리는 질소 분위기에서 1시간 동안 250℃에서 수행된다. 상기 제 2 열 처리는 트랜지스터들의 전기 특성들의 변동을 감소시킬 수 있다.
열 처리는 대기에서 1시간 이상 30시간 이하 동안 100℃ 이상 200℃ 이하에서 수행될 수 있다. 이 열 처리에서, 가열이 수행되는 동안, 고정된 가열 온도가 유지되거나 실온에서 100℃ 이상 200℃ 이하의 범위의 가열 온도로의 증가 및 상기 가열 온도에서 실온으로의 감소가 1회 이상 반복될 수 있다. 이 열 처리는 상기 보호 절연층이 형성되기 전에 감압하에서 수행될 수 있다. 상기 열 처리 시간은 감압하에서 단축될 수 있다. 이 열 처리는 상기 제 2 열 처리 대신에 수행될 수 있거나, 예를 들면 상기 제 2 열 처리 전 또는 후에 수행될 수 있다.
다음에, 상기 층간 절연층(146)이 상기 보호 절연층(144) 위에 형성된다(도 13a 참조). 상기 층간 절연층(146)은 PVD법, CVD법 등에 의해 형성될 수 있다. 상기 층간 절연층(146)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈과 같은 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 상기 층간 절연층(146)의 형성 후에, 상기 층간 절연층(146)의 표면은 CMP와 같은 방법 또는 에칭에 의해 평탄화되는 것이 바람직하다.
다음에, 상기 전극층(136a), 상기 전극층(136b), 상기 전극층(136c), 상기 소스 전극층(142a), 및 상기 드레인 전극층(142b)에 도달하는 개구부들이 상기 층간 절연층(146), 상기 보호 절연층(144), 및 상기 게이트 절연층(138)에 형성된다. 그 후에, 상기 개구부들에 임베딩되도록 도전층(148)이 형성된다(도 13b 참조). 상기 개구부들은 마스크를 이용한 에칭과 같은 방법에 의해 형성될 수 있다. 상기 마스크는 포토마스크를 이용하는 노광과 같은 방법에 의해 형성될 수 있다. 습식 에칭 또는 건식 에칭이 상기 에칭으로서 이용될 수 있다; 건식 에칭이 미세 가공의 관점에서 이용되는 것이 바람직하다. 상기 도전층(148)은 PVD법 또는 CVD법과 같은 성막법에 의해 형성될 수 있다. 상기 도전층(148)의 형성에 이용될 수 있는 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐, 및 이들 재료들 중 어느 것의 합금 또는 화합물(예를 들면, 질화물)이 예로서 주어질 수 있다.
구체적으로, 예를 들면, 상기 개구부들을 포함하는 영역에 티타늄 박막이 PVD법에 의해 형성되고 질화 티타늄 박막이 CVD법에 의해 형성된 다음, 텅스텐막이 상기 개구부들에 임베딩되도록 형성되는 방법을 이용하는 것이 가능하다. 여기서, PVD법에 의해 형성된 상기 티타늄막은 하부 전극층들(여기서, 상기 전극층(136a), 상기 전극층(136b), 상기 전극층(136c), 상기 소스 전극층(142a), 및 상기 드레인 전극층(142b))과의 접촉 저항을 감소시키기 위해 계면에서 산화막을 환원하는 기능을 가진다. 상기 티타늄막의 형성 후에 형성되는 상기 질화 티타늄막은 상기 도전 재료의 확산을 억제하는 배리어 기능을 가진다. 또한, 티타늄, 질화 티타늄 등의 배리어 막의 형성 후에 플레이팅법에 의해 구리막이 형성될 수 있다.
상기 도전층(148)이 형성된 후에, 상기 도전층(148)의 일부가 에칭 또는 CMP와 같은 방법에 의해 제거되어, 상기 층간 절연층(146)이 노출되고, 상기 전극층(150a), 상기 전극층(150b), 상기 전극층(150c), 상기 전극층(150d), 및 상기 전극층(150e)이 형성된다(도 13c 참조). 상기 전극층(150a), 상기 전극층(150b), 상기 전극층(150c), 상기 전극층(150d), 및 상기 전극층(150e)이 상기 도전층(148)의 일부를 제거하여 형성될 때, 상기 표면들이 평탄화되도록 이 공정이 수행되는 것이 바람직함을 유념한다. 상기 층간 절연층(146), 상기 전극층(150a), 상기 전극층(150b), 상기 전극층(150c), 상기 전극층(150d), 및 상기 전극층(150e)의 상기 표면들이 이러한 방식으로 평탄화될 때, 전극, 배선, 절연층, 반도체층 등이 나중 단계들에서 양호하게 형성될 수 있다.
그 후에, 상기 절연층(152)이 형성되고, 상기 전극층(150a), 상기 전극층(150b), 상기 전극층(150c), 상기 전극층(150d), 및 상기 전극층(150e)에 도달하는 개구부들이 상기 절연층(152)에 형성된다. 상기 개구부들에 임베딩되도록 도전층이 형성된 후에, 상기 도전층의 일부가 에칭 또는 CMP와 같은 방법에 의해 제거된다. 따라서, 상기 절연층(152)이 노출되고, 상기 전극층(154a), 상기 전극층(154b), 상기 전극층(154c), 및 상기 전극층(154d)이 형성된다(도 13d 참조). 이 단계는 상기 전극층(150a) 등을 형성하기 위한 단계와 동일하고, 따라서 상세히 기술되지 않는다.
상기 트랜지스터(164)가 상술된 방법에 의해 형성되는 경우에, 상기 산화물 반도체층(140)의 수소 농도는 5 × 1019(atoms/cm3) 이하이고, 상기 트랜지스터(164)의 오프-전류는 1× 10-13[A] 이하이다.
<변형예>
도 14, 도 15a 및 도 15b, 도 16a 및 도 16b, 및 도 17a 및 도 17b는 상기 트랜지스터(164)의 구성들의 변형예들을 도시한다. 즉, 상기 트랜지스터(160)의 상기 구성은 상기와 동일하다.
도 14는 상기 게이트 전극층(136d)이 상기 산화물 반도체층(140) 아래에 배치되고 서로 대향하는 상기 소스 전극층(142a)의 단면 및 상기 드레인 전극층(142b)의 단면이 상기 산화물 반도체층(140)과 접하는 구성을 가진 상기 트랜지스터(164)의 예를 도시한다.
도 10과 도 14 사이의 가장 큰 구성 차이는 상기 산화물 반도체층(140)이 상기 소스 및 드레인 전극층들(142a 및 142b)에 접속되는 위치이다. 즉, 상기 산화물 반도체층(140)의 상면은 도 10의 구조에서 상기 소스 및 드레인 전극층들(142a 및 142b)과 접하는 반면, 상기 산화물 반도체층(140)의 하면은 도 14의 구조에서 상기 소스 및 드레인 전극층들(142a 및 142b)과 접한다. 또한, 이러한 접촉 위치의 차이는 다른 전극층들, 절연층 등의 배치의 차이를 유발한다. 각각의 구성요소의 상세들은 도 10의 상세들과 동일함을 유념한다.
구체적으로, 도 14에 도시된 상기 트랜지스터(164)는 상기 층간 절연층(128) 위에 제공된 상기 게이트 전극층(136d), 상기 게이트 전극층(136d) 위에 제공된 상기 게이트 절연층(138), 상기 게이트 절연층(138) 위에 제공된 상기 소스 및 드레인 전극층들(142a 및 142b), 및 상기 소스 및 드레인 전극층들(142a 및 142b)의 상면들과 접하는 상기 산화물 반도체층(140)을 포함한다. 또한, 상기 트랜지스터(164) 위에, 상기 보호 절연층(144)은 상기 산화물 반도체층(140)을 피복하도록 제공된다.
도 15a 및 도 15b 각각은 상기 게이트 전극층(136d)이 상기 산화물 반도체층(140) 위에 제공되는 상기 트랜지스터(164)를 도시한다. 도 15a는 상기 소스 및 드레인 전극층들(142a 및 142b)이 상기 산화물 반도체층(140)의 하면과 접하는 구성예를 도시한다. 도 15b는 상기 소스 및 드레인 전극층들(142a 및 142b)이 상기 산화물 반도체층(140)의 상면과 접하는 구성예를 도시한다.
도 10 및 도 14와 도 15a 및 도 15b의 구성들의 큰 차이는 상기 게이트 전극층(136d)이 상기 산화물 반도체층(140) 위에 배치되는 점이다. 또한, 도 15a와 도 15b 사이의 구성의 큰 차이는 상기 소스 및 드레인 전극층들(142a 및 142b)이 상기 산화물 반도체층(140)의 상기 하면 또는 상기 상면과 접하는지의 여부이다. 또한, 이들 차이들은 다른 전극층들, 절연층 등의 배치의 차이를 유발한다. 각각의 구성요소의 상세들은 도 10 등의 상세들과 동일하다.
구체적으로, 도 15a에 도시된 상기 트랜지스터(164)는 상기 층간 절연층(128) 위에 제공된 상기 소스 및 드레인 전극층들(142a 및 142b), 상기 소스 및 드레인 전극층들(142a 및 142b)의 상기 상면들과 접하는 상기 산화물 반도체층(140), 상기 산화물 반도체층(140) 위에 제공된 상기 게이트 절연층(138), 및 상기 산화물 반도체층(140)과 중첩하는 영역에서 상기 게이트 절연층(138) 위의 상기 게이트 전극층(136d)을 포함한다.
도 15b에 도시된 상기 트랜지스터(164)는 상기 층간 절연층(128) 위에 제공된 상기 산화물 반도체층(140), 상기 산화물 반도체층(140)의 상기 상면과 접하도록 제공되는 상기 소스 및 드레인 전극층들(142a 및 142b), 상기 산화물 반도체층(140) 및 상기 소스 및 드레인 전극층들(142a 및 142b) 위에 제공된 상기 게이트 절연층(138), 및 상기 게이트 절연층(138) 위에 제공되고 상기 산화물 반도체층(140)과 중첩하는 상기 게이트 전극층(136d)을 포함한다.
도 15a 및 도 15b의 구성들에서, 구성요소(예를 들면, 상기 전극층(150a) 또는 상기 전극층(154a))는 때때로 상기 도 10 등의 구성에서 생략된다. 이 경우, 제작 공정의 간이화와 같은 2차 효과가 획득될 수 있다. 불필요한 구성요소는 도 10 등의 구성들에서 생략될 수 있음은 말할 필요가 없다.
도 16a 및 도 16b 각각은 소자의 크기가 비교적 크고 상기 게이트 전극층(136d)이 상기 산화물 반도체층(140) 아래에 배치되는 경우의 상기 트랜지스터(164)를 도시한다. 이 경우, 표면의 평탄성 및 피복성에 대한 요구가 비교적 적당하여, 배선, 전극 등이 절연층에 반드시 임베딩될 필요가 없다. 예를 들면, 상기 게이트 전극층(136d) 등은 도전층의 형성 후에 패터닝에 의해 형성될 수 있다.
도 16a와 도 16b 사이의 구성의 큰 차이는 상기 소스 및 드레인 전극층들(142a 및 142b)이 상기 산화물 반도체층(140)의 상기 하면 또는 상기 상면과 접촉하는지의 여부이다. 또한, 이들 차이들은 다른 전극층들, 절연층 등의 배치의 차이를 유발한다. 각각의 구성요소의 상세들은 도 7 등의 상세들과 동일함을 유념한다.
구체적으로, 도 16a에 도시된 상기 트랜지스터(164)는 상기 층간 절연층(128) 위에 제공된 상기 게이트 전극층(136d), 상기 게이트 전극층(136d) 위에 제공된 상기 게이트 절연층(138), 상기 게이트 절연층(138) 위에 제공된 상기 소스 및 드레인 전극층들(142a 및 142b), 및 상기 소스 및 드레인 전극층들(142a 및 142b)의 상기 상면들과 접하는 상기 산화물 반도체층(140)을 포함한다.
도 16b에 도시된 상기 트랜지스터(164)는 상기 층간 절연층(128) 위에 제공된 상기 게이트 전극층(136d), 상기 게이트 전극층(136d) 위에 제공된 상기 게이트 절연층(138), 상기 게이트 전극층(136d)과 중첩하도록 상기 게이트 절연층(138) 위에 제공된 상기 산화물 반도체층(140), 및 상기 산화물 반도체층(140)의 상기 상면과 접하도록 제공되는 상기 소스 및 드레인 전극층들(142a 및 142b)을 포함한다.
또한, 도 16a 및 도 16b의 구성들에서, 구성요소가 때때로 도 10 등의 구성에서 생략됨을 유념한다. 또한 이 경우, 제작 공정의 간이화와 같은 2차 효과가 얻어질 수 있다.
도 17a 및 도 17b 각각은 상기 소자의 크기가 비교적 크고 상기 게이트 전극층(136d)이 상기 산화물 반도체층(140) 위에 배치되는 경우의 상기 트랜지스터(164)를 도시한다. 또한, 이 경우, 표면의 평탄성 및 피복성에 대한 요구가 비교적 적당하여, 배선, 전극 등이 절연층에 반드시 임베딩될 필요가 없다. 예를 들면, 상기 게이트 전극층(136d) 등은 도전층의 형성 후에 패터닝에 의해 형성될 수 있다.
도 17a와 도 17b 사이의 구성의 큰 차이는 상기 소스 및 드레인 전극층들(142a 및 142b)이 상기 산화물 반도체층(140)의 상기 하면 또는 상기 상면과 접촉하는지의 여부이다. 또한, 이들 차이들은 다른 전극층들, 절연층 등의 배치의 차이를 유발한다. 각각의 구성요소의 상세들은 도 7 등의 상세들과 동일하다.
구체적으로, 도 17a에 도시된 상기 트랜지스터(164)는 상기 층간 절연층(128) 위에 제공된 상기 소스 및 드레인 전극층들(142a 및 142b), 상기 소스 및 드레인 전극층들(142a 및 142b)의 상기 상면들과 접하는 상기 산화물 반도체층(140), 상기 소스 및 드레인 전극층들(142a 및 142b) 및 상기 산화물 반도체층(140) 위에 제공된 상기 게이트 절연층(138), 및 상기 산화물 반도체층(140)과 중첩하도록 상기 게이트 절연층(138) 위에 제공된 상기 게이트 전극층(136d)을 포함한다.
도 17b에 도시된 상기 트랜지스터(164)는 상기 층간 절연층(128) 위에 제공된 상기 산화물 반도체층(140), 상기 산화물 반도체층(140)의 상기 상면과 접하도록 제공되는 상기 소스 및 드레인 전극층들(142a 및 142b), 상기 산화물 반도체층(140) 및 상기 소스 및 드레인 전극층들(142a 및 142b) 위에 제공된 상기 게이트 절연층(138), 및 상기 게이트 절연층(138) 위에 제공된 상기 게이트 전극층(136d)을 포함한다. 상기 게이트 전극층(136d)은 상기 게이트 절연층(138)을 사이에 개재시켜 상기 산화물 반도체층(140)과 중첩하는 영역에 제공됨을 유념한다.
또한, 도 17a 및 도 17b의 구성들에서, 구성요소가 때때로 도 10 등의 구성에서 생략됨을 유념한다. 또한 이 경우, 제작 공정의 간이화와 같은 2차 효과가 얻어질 수 있다.
이 실시형태에서, 상기 트랜지스터(164)가 상기 트랜지스터(160) 위에 적층되는 예가 기술된다; 그러나, 상기 트랜지스터(160) 및 상기 트랜지스터(164)의 상기 구성들은 상기에 제한되지 않는다. 예를 들면, p-채널 트랜지스터 및 n-채널 트랜지스터가 동일한 평탄한 표면 위에 제공될 수 있다. 또한, 상기 트랜지스터(160) 및 상기 트랜지스터(164)는 서로 중첩하도록 제공될 수 있다.
상술된 트랜지스터(164)는 실시형태 1 내지 실시형태 5에 기술된 상기 반도체 장치들 중 어느 것에 포함된 상기 트랜지스터(17)(도 1a 내지 도 1c 참조)와 실시형태 2 및 실시형태 3에 기술된 상기 반도체 장치들 중 어느 것에 포함된 상기 트랜지스터(21)(도 2 참조)에 적용되는 것이 바람직하다. 상기 트랜지스터(164)의 누설 전류는 상기 트랜지스터(160)의 누설 전류보다 작다. 따라서, 상기 트랜지스터(164)를 상기 트랜지스터들(17 및 21)에 적용함으로써, 상기 메모리 소자(15)에서 연장된 기간 동안 신호가 정확하게 보유될 수 있다.
이 실시형태의 전부 또는 일부는 다른 실시형태의 전부 또는 일부와 적합하게 조합될 수 있다.
(실시형태 7)
이 실시형태에서, RFID(radio frequency identification) 태그(500)가 상기 실시형태들에 기술된 메모리 장치를 구비한 상기 반도체 장치들의 사용예로서 기술될 것이다(도 18 참조).
상기 RFID 태그(500)는 안테나(501) 및 신호 처리 회로(502)를 포함한다. 상기 신호 처리 회로(502)는 정류 회로(503), 전원 회로(504), 복조 회로(505), 발진 회로(506), 논리 회로(507), 메모리 제어 회로(508), 메모리 회로(509), 논리 회로(510), 증폭기(511), 및 변조 회로(512)를 포함한다. 상기 메모리 회로(509)는 상기 실시형태들에 기술된 상기 반도체 장치들 중 어느 것을 포함한다.
상기 안테나 회로(501)에 의해 수신되는 통신 신호는 상기 복조 회로(505)에 입력된다. 수신된 통신 신호의 주파수, 즉 상기 안테나 회로(501)와 판독기/기록기 사이의 통신된 신호는 예를 들면, 극초단파 대역에서 13.56MHz, 915MHz, 또는 2.45GHz이고, 이것은 ISO 표준들 등에 기초하여 결정된다. 말할 필요도 없이, 상기 안테나 회로(501)와 판독기/기록기 사이에 통신된 상기 신호의 주파수는 이에 제한되지 않고, 예를 들면, 다음의 주파수들 중 어느 것이 이용될 수 있다: 300GHz 내지 3THz의 서브밀리미터파; 30GHz 내지 300GHz의 밀리미터파; 3GHz 내지 30GHz의 마이크로파; 300MHz 내지 3GHz의 극초단파; 및 30MHz 내지 300MHz의 초단파. 또한, 상기 안테나 회로(501)와 판독기/기록기 사이의 통신된 신호는 반송파 변조를 통해 획득된 신호이다. 반송파는 아날로그 변조 또는 디지털 변조에 의해 변조되고, 이것은 진폭 변조, 위상 변조, 주파수 변조, 및 스펙트럼 확산 변조 중 어느 것을 이용할 수 있다. 바람직하게, 주파수 변조 또는 진폭 변조가 이용된다.
상기 발진 회로(506)로부터 출력된 발진 신호는 상기 논리 회로(507)에 클록 신호로서 공급된다. 또한, 상기 변조된 반송파는 상기 복조 회로(505)에서 복조된다. 복조 후의 신호는 상기 논리 회로(507)에 전송되어 분석된다. 상기 논리 회로(507)에서 분석된 신호는 상기 메모리 제어 회로(508)에 전송된다. 상기 메모리 제어 회로(508)는 상기 메모리 회로(509)를 제어하고, 상기 메모리 회로(509)에 저장된 데이터를 꺼내고, 상기 데이터를 상기 논리 회로(510)에 전송한다. 상기 논리 회로(510)에 전송된 신호는 상기 논리 회로(510)에서 인코딩되고 상기 증폭기(511)에서 증폭된다. 상기 증폭된 신호로, 상기 변조 회로(512)는 반송파를 변조한다. 상기 변조된 반송파에 따라, 상기 판독기/기록기는 상기 RFID 태그(500)로부터 상기 신호를 인식한다.
상기 정류 회로(503)에 입력된 반송파가 정류된 다음 상기 전원 회로(504)에 입력된다. 이러한 방식으로 획득된 전원 전압은 상기 전원 회로(504)에서 상기 복조 회로(505), 발진 회로(506), 논리 회로(507), 메모리 제어 회로(508), 메모리 회로(509), 논리 회로(510), 증폭기(511), 변조 회로(512) 등으로 공급된다.
상기 신호 처리 회로(502)와 상기 안테나 회로(501)에서의 안테나 사이의 접속에 관한 특정 제약은 없다. 예를 들면, 상기 안테나 및 상기 신호 처리 회로(502)는 와이어 본딩 또는 범프 접속에 의해 접속된다. 대안적으로, 상기 신호 처리 회로(502)는 칩 형상을 가지도록 형성되고, 그 일면이 전극으로서 이용되어 상기 안테나에 부착된다. 상기 신호 처리 회로(502) 및 상기 안테나는 ACF(anisotropic conductive film)를 이용하여 서로 부착될 수 있다.
상기 안테나는 상기 신호 처리 회로(502)와 동일한 기판 위에 적층되거나, 외부 안테나로서 형성된다. 말할 필요도 없이, 상기 안테나는 상기 신호 처리 회로 위 또는 아래에 제공된다.
상기 정류 회로(503)에서, 상기 안테나 회로(501)에 의해 수신된 반송파에 의해 유도되는 AC 신호가 DC 신호로 변환된다.
상기 RFID 태그(500)는 배터리(561)를 포함할 수 있다(도 19 참조). 상기 정류 회로(503)로부터 출력된 전원 전압이 상기 신호 처리 회로(502)를 동작시킬 만큼 충분히 높지 않을 때, 상기 배터리(561)가 또한 상기 신호 처리 회로(502)에 포함된 상기 회로들의 각각(상기 복조 회로(505), 발진 회로(506), 논리 회로(507), 메모리 제어 회로(508), 메모리 회로(509), 논리 회로(510), 증폭기(511), 변조 회로(512)와 같은 상기 회로들)에 전압을 공급한다.
상기 정류 회로(503)로부터 출력된 상기 전원 전압의 잉여 전압은 상기 배터리(561)에 저장된다. 상기 안테나 회로(501) 및 상기 정류 회로(503) 외에도, 안테나 회로 및 정류 회로가 상기 RFID 태그에 제공될 때, 상기 배터리(561)에 저장되는 에너지가 랜덤하게 생성되는 전자파들 등으로부터 획득될 수 있다.
배터리는 충전에 의해 계속 이용될 수 있다. 상기 배터리로서, 종이 형태로 형성된 배터리가 이용된다. 예를 들면, 겔형 전해질을 포함하는 리튬 폴리머 전지,리튬 이온 전지, 리튬 2차 전지 등을 이용함으로써, 상기 배터리의 크기가 감소될 수 있다. 예를 들면, 니켈 수소 전지, 니켈 카드뮴 전지, 대용량 용량 소자 등이 주어진다.
(실시형태 8)
이 실시형태에서, 상기 실시형태들에 기술된 상기 반도체 장치들의 사용예들이 도 20a 내지 도 20f를 참조하여 기술될 것이다.
도 20a 내지 도 20f에 도시된 바와 같이, 상기 반도체 장치는 예를 들면, 지폐, 주화, 유가증권류, 무기명 채권류, 증서류(예를 들면, 운전 면허증들 또는 주민등록증들, 도 20a 참조), 기록 매체들(예를 들면, DVD 소프트웨어 또는 비디오 테이프들, 도 20b 참조), 포장용 용기류(예를 들면, 포장지 또는 병들, 도 20c 참조), 차량들(예를 들면, 자전거들, 도 20d 참조), 개인 소지품들(예를 들면, 가방들 또는 안경), 식품류, 식물류, 동물류, 인체들, 의류, 생활용품류, 및 전자 기기들(예를 들면, 액정 표시 장치들, EL 표시 장치들, 텔레비전 수상기들, 또는 휴대 전화들)과 같은 제품들, 또는 제품들 상의 태그들(도 20e 및 도 20f)에 제공되어 광범위하게 이용될 수 있다.
상기 반도체 장치(1500)는 인쇄 기판 상에 장착되거나, 제품의 표면에 부착되거나, 상기 제품에 임베딩됨으로써 상기 제품에 고정된다. 예를 들면, 책의 종이에 임베딩되거나 유기 수지로 이루어진 포장을 위해 유기 수지에 임베딩됨으로써, 상기 반도체 장치(1500)가 각각의 제품에 고정된다. 상기 반도체 장치(1500)가 크기, 두께 및 중량에서 감소될 수 있기 때문에, 상기 제품의 디자인성을 손상시키지 않고 제품에 고정될 수 있다. 또한, 지폐, 주화, 유가증권류, 무기명 채권류, 증서류 등에 상기 반도체 장치(1500)가 제공됨으로써 식별 기능을 가질 수 있고, 상기 식별 기능은 위조를 방지하는데 이용될 수 있다. 또한, 본 발명의 상기 반도체 장치를 포장용 용기류, 기록 매체들, 개인 소지품들, 식품류, 의류, 생활용품류, 전자 기기들 등에 부착함으로써, 조사 시스템과 같은 시스템이 효율적으로 이용될 수 있다. 상기 RFID 태그(1520)를 차량들에 부착함으로써, 도둑 등에 대한 보안이 개선될 수 있다.
따라서, 이 실시형태에 주어진 목적들을 위해 상술된 실시형태들에 기술된 상기 반도체 장치들 중 어느 것을 이용함으로써, 데이터 통신에 이용되는 데이터가 정확하게 보유될 수 있다; 따라서, 제품의 인증, 보안 등이 개선될 수 있다.
이 출원은 2010년 2월 5일 일본 특허청에 출원된 일본 특허 출원 일련번호 제2010-024867호에 기초하며, 그 전체 내용들은 본 명세서에 참조로서 포함된다.
10: 비트선, 11: 전원 회로, 12: 워드선 구동 회로, 13: 비트선 구동 회로, 14: 스위치, 15: 메모리 소자, 16: 용량 소자, 17: 트랜지스터, 18: 신호 보유부, 19: 워드선, 21: 트랜지스터, 22: 전원 회로, 31: 스위치, 32: 스위치, 61: 트랜지스터, 62: 용량 소자, 63: 트랜지스터, 64: 용량 소자, 71: 워드선, 72: 비트선 81: 트랜지스터, 82: 용량 소자, 91: 트랜지스터, 92: 용량 소자, 93: 판독 워드선, 100: 기판, 102: 보호층, 104: 반도체 영역, 106: 소자 분리 절연층, 108a: 게이트 절연층, 108b: 절연층, 110a: 게이트 전극층, 110b: 전극층, 112: 절연층, 114a: 불순물 영역, 114b: 불순물 영역, 116: 채널 형성 영역, 118: 측벽 절연층, 120a: 고농도 불순물 영역, 120b: 고농도 불순물 영역, 122: 금속층, 124a: 금속 화합물 영역, 124b: 금속 화합물 영역, 126: 층간 절연층, 128: 층간 절연층, 130a: 소스 전극층, 130b: 드레인 전극층, 130c: 전극층, 132: 절연층, 134: 도전층, 136a: 전극층, 136b: 전극층, 136c: 전극층, 136d: 게이트 전극층, 138: 게이트 절연층, 140: 산화물 반도체층, 142a: 소스 전극층, 142b: 드레인 전극층, 144: 보호 절연층, 146: 층간 절연층, 148: 도전층, 150a: 전극층, 150b: 전극층, 150c: 전극층, 150d: 전극층, 150e: 전극층, 152: 절연층, 154a: 전극층, 154b: 전극층, 154c: 전극층, 154d: 전극층, 160: 트랜지스터, 164: 트랜지스터, 500: RFID 태그, 501: 안테나 회로, 502: 신호 처리 회로, 503: 정류 회로, 504: 전원 회로, 505: 복조 회로, 506: 발진 회로, 507: 논리 회로, 508: 메모리 제어 회로, 509: 메모리 회로, 510: 논리 회로, 511: 증폭기, 512: 변조 회로, 1500: 반도체 장치

Claims (15)

  1. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 구동 회로, 제 1 배선, 비트선 및 용량 소자를 포함하는 반도체 장치를 구동하는 방법으로서,
    상기 제 1 트랜지스터가 n-채널 트랜지스터이고,
    상기 제 1 트랜지스터의 제 1 게이트 단자가 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 단자 및 드레인 단자 중 하나가 상기 비트선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나는 상기 제 3 트랜지스터의 게이트 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 단자 및 드레인 단자 중 하나가 상기 제 1 배선에 전기적으로 접속되고,
    상기 용량 소자의 제 1 단자가 상기 제 1 배선에 전기적으로 접속되고,
    상기 용량 소자의 제 2 단자는 상기 구동 회로에 전기적으로 접속되는, 상기 반도체 장치를 구동하는 방법에 있어서,
    제 1 전압을 상기 제 2 트랜지스터의 게이트 단자에 인가함으로써 상기 제 2 트랜지스터를 턴 온시키는 단계,
    상기 제 2 트랜지스터가 온 상태인 동안 상기 제 2 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나에 제 2 전압을 인가하는 단계,
    상기 제 2 트랜지스터를 턴 오프시킴으로써 상기 제 1 배선을 플로팅 상태로 만드는 단계, 및
    상기 제 1 배선이 상기 플로팅 상태인 동안 상기 구동 회로에 의해 상기 용량 소자를 통하여 상기 제 1 트랜지스터의 상기 제 1 게이트 단자에 전압을 인가하는 단계를 포함하고,
    상기 제 2 전압은 상기 제 1 전압보다 낮은, 반도체 장치를 구동하는 방법.
  2. 제 1 트랜지스터, 제 2 트랜지스터, 구동 회로, 제 1 배선, 비트선, 제 1 용량 소자, 및 신호 보유부를 포함하는 반도체 장치를 구동하는 방법으로서,
    상기 제 1 트랜지스터가 n-채널 트랜지스터이고,
    상기 제 1 트랜지스터의 제 1 게이트 단자가 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 단자 및 드레인 단자 중 하나가 상기 비트선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 단자 및 드레인 단자 중 하나가 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나는 상기 신호 보유부에 전기적으로 접속되고,
    상기 제 1 용량 소자의 제 1 단자가 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 용량 소자의 제 2 단자는 상기 구동 회로에 전기적으로 접속되는, 상기 반도체 장치를 구동하는 방법에 있어서,
    제 1 전압을 상기 제 2 트랜지스터의 게이트 단자에 인가함으로써 상기 제 2 트랜지스터를 턴 온시키는 단계,
    상기 제 2 트랜지스터가 온 상태인 동안 상기 제 2 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나에 제 2 전압을 인가하는 단계,
    상기 제 2 트랜지스터를 턴 오프시킴으로써 상기 제 1 배선을 플로팅 상태로 만드는 단계,
    상기 제 1 배선이 상기 플로팅 상태인 동안 상기 구동 회로에 의해 상기 제 1 용량 소자를 통하여 상기 제 1 트랜지스터의 상기 제 1 게이트 단자에 전압을 인가하는 단계, 및
    상기 비트선 및 상기 제 1 트랜지스터를 통해 상기 신호 보유부에 데이터를 기록하는 단계를 포함하고,
    상기 제 2 전압은 상기 제 1 전압보다 낮은, 반도체 장치를 구동하는 방법.
  3. 제 2 항에 있어서,
    상기 신호 보유부는 제 2 용량 소자를 포함하는, 반도체 장치를 구동하는 방법.
  4. 제 2 항에 있어서,
    상기 신호 보유부는 제 2 용량 소자 및 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 게이트 단자 및 상기 제 2 용량 소자의 제 1 단자의 각각은 상기 제 1 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나에 전기적으로 접속되는, 반도체 장치를 구동하는 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터의 임계 전압은 상기 제 2 전압을 인가하기 전에 음(negative)인, 반도체 장치를 구동하는 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각은 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치를 구동하는 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 장치는 제 1 스위치 및 제 2 스위치를 더 포함하고,
    상기 제 1 스위치는 상기 제 2 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 상기 다른 하나에 전기적으로 접속되고,
    상기 제 2 스위치는 상기 제 2 트랜지스터의 상기 게이트 단자에 전기적으로 접속되는, 반도체 장치를 구동하는 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 1 게이트 단자는 상기 제 2 전압이 인가된 후에 음으로 대전되는, 반도체 장치를 구동하는 방법.
  9. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 구동 회로, 제 1 배선, 제 1 비트선, 제 2 비트선, 제 1 용량 소자, 제 1 신호 보유부, 및 제 2 신호 보유부를 포함하는 반도체 장치를 구동하는 방법으로서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각이 n-채널 트랜지스터이고,
    상기 제 1 트랜지스터의 제 1 게이트 단자 및 상기 제 2 트랜지스터의 제 1 게이트 단자의 각각이 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 단자 및 드레인 단자 중 하나가 상기 제 1 비트선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나는 상기 제 1 신호 보유부에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 단자 및 드레인 단자 중 하나가 상기 제 2 비트선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나는 상기 제 2 신호 보유부에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 단자 및 드레인 단자 중 하나가 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 용량 소자의 제 1 단자가 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 용량 소자의 제 2 단자는 상기 구동 회로에 전기적으로 접속되는, 상기 반도체 장치를 구동하는 방법에 있어서,
    제 1 전압을 상기 제 3 트랜지스터의 게이트 단자에 인가함으로써 상기 제 3 트랜지스터를 턴 온시키는 단계,
    상기 제 3 트랜지스터가 온 상태인 동안 상기 제 3 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나에 제 2 전압을 인가하는 단계,
    상기 제 3 트랜지스터를 턴 오프시킴으로써 상기 제 1 배선을 플로팅 상태로 만드는 단계,
    상기 제 1 배선이 상기 플로팅 상태인 동안 상기 구동 회로에 의해 상기 제 1 용량 소자를 통하여 상기 제 1 트랜지스터의 상기 제 1 게이트 단자 및 상기 제 2 트랜지스터의 상기 제 1 게이트 단자에 전압을 인가하는 단계,
    상기 제 1 비트선 및 상기 제 1 트랜지스터를 통해 상기 제 1 신호 보유부에 제 1 데이터를 기록하는 단계, 및
    상기 제 2 비트선 및 상기 제 2 트랜지스터를 통해 상기 제 2 신호 보유부에 제 2 데이터를 기록하는 단계를 포함하고,
    상기 제 2 전압은 상기 제 1 전압보다 낮은, 반도체 장치를 구동하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 신호 보유부는 제 2 용량 소자를 포함하고,
    상기 제 2 신호 보유부는 제 3 용량 소자를 포함하는, 반도체 장치를 구동하는 방법.
  11. 제 9 항에 있어서,
    상기 제 1 신호 보유부는 제 2 용량 소자 및 제 4 트랜지스터를 포함하고,
    상기 제 2 신호 보유부는 제 3 용량 소자 및 제 5 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 게이트 단자 및 상기 제 2 용량 소자의 제 1 단자의 각각은 상기 제 1 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트 단자 및 상기 제 3 용량 소자의 제 1 단자의 각각은 상기 제 2 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 다른 하나에 전기적으로 접속되는, 반도체 장치를 구동하는 방법.
  12. 제 9 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각의 임계 전압은 상기 제 2 전압을 인가하기 전에 음인, 반도체 장치를 구동하는 방법.
  13. 제 9 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터의 각각은 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치를 구동하는 방법.
  14. 제 9 항에 있어서,
    상기 반도체 장치는 제 1 스위치 및 제 2 스위치를 더 포함하고,
    상기 제 1 스위치는 상기 제 3 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 상기 다른 하나에 전기적으로 접속되고,
    상기 제 2 스위치는 상기 제 3 트랜지스터의 상기 게이트 단자에 전기적으로 접속되는, 반도체 장치를 구동하는 방법.
  15. 제 9 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 1 게이트 단자 및 상기 제 2 트랜지스터의 상기 제 1 게이트 단자의 각각은 상기 제 2 전압이 인가된 후에 음으로 대전되는, 반도체 장치를 구동하는 방법.
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