JP2894964B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2894964B2 JP2894964B2 JP7005439A JP543995A JP2894964B2 JP 2894964 B2 JP2894964 B2 JP 2894964B2 JP 7005439 A JP7005439 A JP 7005439A JP 543995 A JP543995 A JP 543995A JP 2894964 B2 JP2894964 B2 JP 2894964B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にディプレッション型電界効果トランジスタを有する
ソースフォロワ回路や入力回路をＧａＡｓ等の半絶縁性
基板に集積化した半導体集積回路に関するものである。
特にディプレッション型電界効果トランジスタを有する
ソースフォロワ回路や入力回路をＧａＡｓ等の半絶縁性
基板に集積化した半導体集積回路に関するものである。
【０００２】
【従来の技術】従来のＧａＡｓ ＦＥＴ（電界効果トラ
ンジスタ）からなる入力回路あるいはソースフォロア回
路の例としては図７（ａ）に示すものがある。図７
（ａ）において、入力ＦＥＴＱ１と、レベルシフト用ダ
イオードＤ１と、定電流源用ＦＥＴＱ２とが、アースと
負電源ＶSSとの間に直列に設けられており、ＦＥＴＱ１
のゲートに入力された入力信号ＩＮがダイオードＤ１の
カソードよりレベルシフトされて出力信号ＯＵＴとして
導出される。
ンジスタ）からなる入力回路あるいはソースフォロア回
路の例としては図７（ａ）に示すものがある。図７
（ａ）において、入力ＦＥＴＱ１と、レベルシフト用ダ
イオードＤ１と、定電流源用ＦＥＴＱ２とが、アースと
負電源ＶSSとの間に直列に設けられており、ＦＥＴＱ１
のゲートに入力された入力信号ＩＮがダイオードＤ１の
カソードよりレベルシフトされて出力信号ＯＵＴとして
導出される。
【０００３】かかる回路において、ＦＥＴＱ１及びＱ２
は、通常ソース抵抗が小さいＮ型導電層を有するディプ
レッション型のＦＥＴが用いられ、ＦＥＴＱ１のドレイ
ンはアースに、ＦＥＴＱ２のソース及びゲートは負電源
ＶSSに接続されている。
は、通常ソース抵抗が小さいＮ型導電層を有するディプ
レッション型のＦＥＴが用いられ、ＦＥＴＱ１のドレイ
ンはアースに、ＦＥＴＱ２のソース及びゲートは負電源
ＶSSに接続されている。
【０００４】
【発明が解決しようとする課題】この様な従来の回路に
おいては、ハイレベルが０Ｖ、ローレベルが−０．８Ｖ
のＧａＡｓの入力信号ＩＮが印加されると、図８に示す
様に、出力信号ＯＵＴの振幅は減少して、回路利得損失
が生じてしまうことになる。
おいては、ハイレベルが０Ｖ、ローレベルが−０．８Ｖ
のＧａＡｓの入力信号ＩＮが印加されると、図８に示す
様に、出力信号ＯＵＴの振幅は減少して、回路利得損失
が生じてしまうことになる。
【０００５】そこで、図７（ｂ）に示す様に、ＦＥＴＱ
１のドレイン電圧をアースから正電源ＶDDに上昇させる
方法があるが、この回路では余分な電源電圧の増加を招
くことになるという問題がある。
１のドレイン電圧をアースから正電源ＶDDに上昇させる
方法があるが、この回路では余分な電源電圧の増加を招
くことになるという問題がある。
【０００６】また、図７（ｃ）に示す如く、入力ＩＮと
ＦＥＴＱ１のゲートとの間に結合容量Ｃ１を用いて、入
力信号ＡＣ（交流）結合とし、当該ゲートに、抵抗Ｒ
５，Ｒ６を用いてバイアスを付与し、入力レベルを設定
する方法がある。しかし、この方法では、入力信号の周
波数が容量Ｃ１の値により制限を受け、ＤＣ（直流）か
ら高周波までのデータを入力することができないという
欠点がある。
ＦＥＴＱ１のゲートとの間に結合容量Ｃ１を用いて、入
力信号ＡＣ（交流）結合とし、当該ゲートに、抵抗Ｒ
５，Ｒ６を用いてバイアスを付与し、入力レベルを設定
する方法がある。しかし、この方法では、入力信号の周
波数が容量Ｃ１の値により制限を受け、ＤＣ（直流）か
ら高周波までのデータを入力することができないという
欠点がある。
【０００７】本発明の目的は、入力信号を利得損失なく
出力することが可能な半導体集積回路を提供することで
ある。
出力することが可能な半導体集積回路を提供することで
ある。
【０００８】
【課題を解決するための手段】本発明による半導体集積
回路は、ドレインが第１の電源に接続されたディプレッ
ション型の電界効果トランジスタと、この電界効果トラ
ンジスタに対して定電流を供給すべくこのトランジスタ
のソースと第２の電源との間に設けられた定電流源と、
前記電界効果トランジスタのソース出力を外部へ導出す
る出力端子とを含む半導体集積回路であって、前記電界
効果トランジスタの近傍に設けられこのトランジスタの
ソース電位に対して、Ｎ型導電層の場合には低い固定電
位が、Ｐ型導電層の場合には高い固定電位が付与された
サイドゲート電極を有することを特徴とする。
回路は、ドレインが第１の電源に接続されたディプレッ
ション型の電界効果トランジスタと、この電界効果トラ
ンジスタに対して定電流を供給すべくこのトランジスタ
のソースと第２の電源との間に設けられた定電流源と、
前記電界効果トランジスタのソース出力を外部へ導出す
る出力端子とを含む半導体集積回路であって、前記電界
効果トランジスタの近傍に設けられこのトランジスタの
ソース電位に対して、Ｎ型導電層の場合には低い固定電
位が、Ｐ型導電層の場合には高い固定電位が付与された
サイドゲート電極を有することを特徴とする。
【０００９】
【作用】ＧａＡｓやＩｎＰ等の半絶縁性（半導体）基板
上に形成されたＦＥＴの近傍に、サイドゲート電極を設
け、このサイドゲート電極に与える電位に従って、当該
ＦＥＴの閾値が変化する。この現象を用いて、ＦＥＴの
利得損失を補償するものである。
上に形成されたＦＥＴの近傍に、サイドゲート電極を設
け、このサイドゲート電極に与える電位に従って、当該
ＦＥＴの閾値が変化する。この現象を用いて、ＦＥＴの
利得損失を補償するものである。
【００１０】
【実施例】以下に図面を用いて本発明の実施例について
詳述する。
詳述する。
【００１１】図１（ａ），（ｂ）は本発明の実施例の各
回路図である。図１（ａ）を参照すると、ＦＥＴＱ１は
Ｎ型導電層を有し、例えば閾値電圧が−０．５Ｖのディ
プレッション型である。このＦＥＴＱ１のドレインはア
ースに接続され、ゲートには入力信号が印加されてい
る。そして、ソース出力はレベルシフト用ダイオードＤ
１を介して出力端子へ導出されソースフォロワ出力信号
ＯＵＴとなる。
回路図である。図１（ａ）を参照すると、ＦＥＴＱ１は
Ｎ型導電層を有し、例えば閾値電圧が−０．５Ｖのディ
プレッション型である。このＦＥＴＱ１のドレインはア
ースに接続され、ゲートには入力信号が印加されてい
る。そして、ソース出力はレベルシフト用ダイオードＤ
１を介して出力端子へ導出されソースフォロワ出力信号
ＯＵＴとなる。
【００１２】これ等ＦＥＴＱ１やダイオードＤ１へ動作
電流を供給する定電流源用ＦＥＴＱ２が出力端子と負電
源ＶSSとの間に設けられている。このＦＥＴＱ２のドレ
インは出力端子に、ソースとゲートは負電源に夫々接続
されている。
電流を供給する定電流源用ＦＥＴＱ２が出力端子と負電
源ＶSSとの間に設けられている。このＦＥＴＱ２のドレ
インは出力端子に、ソースとゲートは負電源に夫々接続
されている。
【００１３】図３は図１（ａ）の回路を集積化した場合
の断面図である。ＧａＡｓの半絶縁（半導体）基板２の
一主表面上に、Ｎ型の動作層３と、これを挟む様に設け
られＮ+ 型層の各上部に形成されたソース電極５及びド
レイン電極７と、Ｎ型動作層３上に形成されたゲート電
極９とによりＦＥＴＱ１が構成されている。
の断面図である。ＧａＡｓの半絶縁（半導体）基板２の
一主表面上に、Ｎ型の動作層３と、これを挟む様に設け
られＮ+ 型層の各上部に形成されたソース電極５及びド
レイン電極７と、Ｎ型動作層３上に形成されたゲート電
極９とによりＦＥＴＱ１が構成されている。
【００１４】そして、ＦＥＴＱ１のＮ型動作層の近傍
（例えば５μｍ離れた箇所）にサイド電極１が形成され
ている。このサイド電極１もＮ+ 型層の上部に設けられ
ている。
（例えば５μｍ離れた箇所）にサイド電極１が形成され
ている。このサイド電極１もＮ+ 型層の上部に設けられ
ている。
【００１５】ＦＥＴＱ２も、ＦＥＴＱ１と同様に、Ｎ型
の動作層４と、これを挟む様に設けられＮ+ 型層の各上
部に形成されたソース電極６及びドレイン電極８と、Ｎ
型動作層４上に形成されたゲート電極１０とにより構成
されている。
の動作層４と、これを挟む様に設けられＮ+ 型層の各上
部に形成されたソース電極６及びドレイン電極８と、Ｎ
型動作層４上に形成されたゲート電極１０とにより構成
されている。
【００１６】レベルシフト用ダイオードＤ１はアノード
としてのＮ型層１１と、カソードとしてのＮ+ 型層と、
これ等各層上に設けられた電極１３，１４とからなり、
ショットキ型ダイオードとして動作する。
としてのＮ型層１１と、カソードとしてのＮ+ 型層と、
これ等各層上に設けられた電極１３，１４とからなり、
ショットキ型ダイオードとして動作する。
【００１７】ＦＥＴＱ１の閾値電圧とサイドゲート電極
の電圧との関係は、図４に示す如くサイドゲート電位が
ソース電位に対して０Ｖよりも小さくなれば、閾値電圧
は高くなるという特性が知られており、これはサイドゲ
ート効果と称されている。サイドゲート電極の電位によ
り、ＦＥＴの動作層の電位が変調を受け、閾値電圧ひい
ては動作電流が変化する現象である。
の電圧との関係は、図４に示す如くサイドゲート電位が
ソース電位に対して０Ｖよりも小さくなれば、閾値電圧
は高くなるという特性が知られており、これはサイドゲ
ート効果と称されている。サイドゲート電極の電位によ
り、ＦＥＴの動作層の電位が変調を受け、閾値電圧ひい
ては動作電流が変化する現象である。
【００１８】ここで、負電源電圧ＶSSを−５．２Ｖに設
定すると、ＦＥＴＱ１のサイドゲート電極も−５．２Ｖ
となり、ＦＥＴの閾値電圧は０．１Ｖとなり、ＦＥＴＱ
１はディプレッション型からエンハンスメント型とな
る。
定すると、ＦＥＴＱ１のサイドゲート電極も−５．２Ｖ
となり、ＦＥＴの閾値電圧は０．１Ｖとなり、ＦＥＴＱ
１はディプレッション型からエンハンスメント型とな
る。
【００１９】この図１（ａ）の回路に、０Ｖ〜−０．８
Ｖの入力信号が印加されると、出力は図５に示す様に直
線となり、振幅の減少はなく、利得損失は生じないので
ある。
Ｖの入力信号が印加されると、出力は図５に示す様に直
線となり、振幅の減少はなく、利得損失は生じないので
ある。
【００２０】また、サイドゲート電極は電源電圧ＶSSに
より常にＤＣ的に固定されているので、回路の動作速度
はサイドゲートの応答時間とは無関係であり、回路全体
の動作速度が損なわれることはない。
より常にＤＣ的に固定されているので、回路の動作速度
はサイドゲートの応答時間とは無関係であり、回路全体
の動作速度が損なわれることはない。
【００２１】尚、この例では、ＦＥＴＱ１のサイドゲー
ト電圧を電源電圧ＶSS＝−５．２Ｖとしているが、図１
（ｂ）の例に示す様に、抵抗Ｒ１とＲ２との分圧回路に
よる分圧電圧を用いることにより、サイドゲート電圧を
０〜−５．２Ｖの任意の値とすることができる。更にサ
イドゲート電極の位置、すなわちＦＥＴＱ１の動作層と
の距離を短くすれば、サイドゲート電圧と閾値電圧との
関係がより急峻となり、閾値電圧を大きくすることがで
きる。
ト電圧を電源電圧ＶSS＝−５．２Ｖとしているが、図１
（ｂ）の例に示す様に、抵抗Ｒ１とＲ２との分圧回路に
よる分圧電圧を用いることにより、サイドゲート電圧を
０〜−５．２Ｖの任意の値とすることができる。更にサ
イドゲート電極の位置、すなわちＦＥＴＱ１の動作層と
の距離を短くすれば、サイドゲート電圧と閾値電圧との
関係がより急峻となり、閾値電圧を大きくすることがで
きる。
【００２２】また、レベルシフト用のダイオードＤ１は
複数個直列接続しても良いし、ダイオードそのものを用
いなくても良く、レベルシフト電圧に応じて定められる
ものである。
複数個直列接続しても良いし、ダイオードそのものを用
いなくても良く、レベルシフト電圧に応じて定められる
ものである。
【００２３】図２は本発明の応用例を示す回路図であ
る。例えば、閾値電圧−０．５Ｖのディプレッション型
ＦＥＴＱ５〜Ｑ７と抵抗Ｒ３，Ｒ４からなる差動増幅器
１００の一対の差動出力に、これ等ＦＥＴＱ５〜Ｑ７と
同一閾値電圧を有するディプレッション型ＦＥＴＱ１，
Ｑ３の各ゲートが夫々接続され、各ドレインが、例えば
３．３Ｖの電源ＶDDに接続されている。
る。例えば、閾値電圧−０．５Ｖのディプレッション型
ＦＥＴＱ５〜Ｑ７と抵抗Ｒ３，Ｒ４からなる差動増幅器
１００の一対の差動出力に、これ等ＦＥＴＱ５〜Ｑ７と
同一閾値電圧を有するディプレッション型ＦＥＴＱ１，
Ｑ３の各ゲートが夫々接続され、各ドレインが、例えば
３．３Ｖの電源ＶDDに接続されている。
【００２４】これ等ＦＥＴＱ１，Ｑ３の各ソースは定電
流源用ＦＥＴＱ２，Ｑ４のドレインに接続されると共
に、一対の出力となっている。ＦＥＴＱ２，Ｑ４のソー
スはゲートと共通とされてアースに接続されており、Ｆ
ＥＴＱ１，Ｑ３の各サイドゲート電極はアースに接続さ
れている。
流源用ＦＥＴＱ２，Ｑ４のドレインに接続されると共
に、一対の出力となっている。ＦＥＴＱ２，Ｑ４のソー
スはゲートと共通とされてアースに接続されており、Ｆ
ＥＴＱ１，Ｑ３の各サイドゲート電極はアースに接続さ
れている。
【００２５】ＦＥＴＱ１〜Ｑ４が出力ソースフォロワ回
路１０１を形成しており、この例ではレベルシフトダイ
オードは使用されていない。
路１０１を形成しており、この例ではレベルシフトダイ
オードは使用されていない。
【００２６】この回路において、ＦＥＴＱ１，Ｑ３に入
力される信号のレベルは前段の差動増幅器１００にて決
定され、ハイレベルは３．３Ｖであるから、ローレベル
は （３．３−Ｒ×Ｉｏ）Ｖ となる。尚、Ｒは抵抗Ｒ３，Ｒ４の抵抗値、ＩｏはＦＥ
ＴＱ５，Ｑ６に流れる電流値である。
力される信号のレベルは前段の差動増幅器１００にて決
定され、ハイレベルは３．３Ｖであるから、ローレベル
は （３．３−Ｒ×Ｉｏ）Ｖ となる。尚、Ｒは抵抗Ｒ３，Ｒ４の抵抗値、ＩｏはＦＥ
ＴＱ５，Ｑ６に流れる電流値である。
【００２７】ＦＥＴＱ１，Ｑ３は、サイドゲート電極が
ソースよりも負側（アース）にバイアスされているため
に、サイドゲート効果により閾値電圧が高くなり、エン
ハンスメント型となる。
ソースよりも負側（アース）にバイアスされているため
に、サイドゲート効果により閾値電圧が高くなり、エン
ハンスメント型となる。
【００２８】図６は本発明によるソースフォロワ回路の
利得の周波数特性（実線）を示すものであり、比較のた
めに図７に示した従来のソースフォロワ回路の利得の周
波数特性（点線）をも併記している。この様に、本発明
によるソースフォロワ回路においては、利得損失が生じ
ないことが判る。
利得の周波数特性（実線）を示すものであり、比較のた
めに図７に示した従来のソースフォロワ回路の利得の周
波数特性（点線）をも併記している。この様に、本発明
によるソースフォロワ回路においては、利得損失が生じ
ないことが判る。
【００２９】尚、上記実施例では、Ｎ型のＦＥＴの例を
示したが、Ｐ型のＦＥＴについても同様に適用できる。
この場合には、図３の構造において、Ｎ及びＮ+ 層をＰ
及びＰ+ 層にすれば良く、サイドゲート電極の電位はソ
ース電位に対して高くすれば良いものである。
示したが、Ｐ型のＦＥＴについても同様に適用できる。
この場合には、図３の構造において、Ｎ及びＮ+ 層をＰ
及びＰ+ 層にすれば良く、サイドゲート電極の電位はソ
ース電位に対して高くすれば良いものである。
【００３０】半絶縁性（半導体）基板の例としては、上
述のＧａＡｓの他に、ＩｎＰやＳｉ等の高抵抗基板を用
いることができる。
述のＧａＡｓの他に、ＩｎＰやＳｉ等の高抵抗基板を用
いることができる。
【００３１】
【発明の効果】叙上の如く、本発明によれば、電源電圧
の増加や入力信号のＡＣ結合をなすことなく利得損失の
ない入力回路やソースフォロワ回路を構成できるという
効果がある。
の増加や入力信号のＡＣ結合をなすことなく利得損失の
ない入力回路やソースフォロワ回路を構成できるという
効果がある。
【図１】（ａ），（ｂ）は本発明の実施例の各回路図で
ある。
ある。
【図２】本発明の応用例の回路図である。
【図３】本発明の実施例の半導体集積回路の断面図であ
る。
る。
【図４】ＦＥＴの閾値電圧とサイドゲート電圧との関係
を示す図である。
を示す図である。
【図５】本発明の実施例のＤＣ伝達特性を示す図であ
る。
る。
【図６】本発明の実施例の回路利得の周波数特性を示す
図である。
図である。
【図７】（ａ）〜（ｃ）は従来のソースフォロワ回路の
各例を示す図である。
各例を示す図である。
【図８】図７（ａ）の回路のＤＣ伝達特性を示す図であ
る。
る。
Ｑ１，Ｑ３ 入力ＦＥＴ Ｑ２，Ｑ４，Ｑ７ 定電流源ＦＥＴ Ｑ５，Ｑ６ 差動ＦＥＴ Ｒ１〜Ｒ４ 抵抗 Ｄ１ ダイオード １ サイドゲート電極 ２ 半絶縁性ＧａＡｓ基板 ３，４ Ｎ型動作層 ５，６ ソース電極 ７，８ ドレイン電極 ９，１０ ゲート電極 １１ アノード １２ カソード
Claims (4)
- 【請求項１】ドレインが第１の電源に接続されたディプ
レッション型の電界効果トランジスタと、この電界効果
トランジスタに対して定電流を供給すべくこのトランジ
スタのソースと第２の電源との間に設けられた定電流源
と、前記電界効果トランジスタのソース出力を外部へ導
出する出力端子とを含む半導体集積回路であって、前記
電界効果トランジスタの近傍に設けられこのトランジス
タのソース電位に対して、Ｎ型導電層の場合には低い固
定電位が、Ｐ型導電層の場合には高い固定電位が付与さ
れたサイドゲート電極を有することを特徴とする半導体
集積回路。 - 【請求項２】 前記ソースと前記定電流源との間に設け
られたレベルシフト用のダイオードを更に含むことを特
徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記電界効果トランジスタは、半絶縁性
の基板の一主表面に形成されており、前記サイドゲート
電極は前記基板の一主表面の前記トランジスタの近傍に
形成されていることを特徴とする請求項１または２記載
の半導体集積回路。 - 【請求項４】 前記基板はＧａＡｓ，ＩｎＰからなる高
抵抗基板であり、前記基板の一主表面に前記電界効果ト
ランジスタ、前記定電流源のための電界効果トランジス
タ等が不純物導入により形成されていることを特徴とす
る請求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005439A JP2894964B2 (ja) | 1995-01-18 | 1995-01-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005439A JP2894964B2 (ja) | 1995-01-18 | 1995-01-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195671A JPH08195671A (ja) | 1996-07-30 |
| JP2894964B2 true JP2894964B2 (ja) | 1999-05-24 |
Family
ID=11611238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7005439A Expired - Fee Related JP2894964B2 (ja) | 1995-01-18 | 1995-01-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894964B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101926336B1 (ko) | 2010-02-05 | 2019-03-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550743A (en) * | 1978-10-11 | 1980-04-12 | Fujitsu Ltd | Level shift circuit |
| JP2546996B2 (ja) * | 1986-11-20 | 1996-10-23 | 富士通株式会社 | 論理回路 |
| JPH04180410A (ja) * | 1990-11-15 | 1992-06-26 | Fujitsu Ltd | 入力バッファ回路 |
| JP3216925B2 (ja) * | 1992-04-14 | 2001-10-09 | 株式会社日立製作所 | 半導体集積回路 |
-
1995
- 1995-01-18 JP JP7005439A patent/JP2894964B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08195671A (ja) | 1996-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |