JPH04239809A - 振幅制限回路 - Google Patents
振幅制限回路Info
- Publication number
- JPH04239809A JPH04239809A JP3022816A JP2281691A JPH04239809A JP H04239809 A JPH04239809 A JP H04239809A JP 3022816 A JP3022816 A JP 3022816A JP 2281691 A JP2281691 A JP 2281691A JP H04239809 A JPH04239809 A JP H04239809A
- Authority
- JP
- Japan
- Prior art keywords
- analog switch
- voltage
- terminal
- inverting input
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/02—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general by means of diodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、振幅制限回路に関し
、詳しくは、ＶＴＲのＦＧ，ＣＴＬ等のセンサ信号の増
幅器の振幅制限回路に関するものである。
、詳しくは、ＶＴＲのＦＧ，ＣＴＬ等のセンサ信号の増
幅器の振幅制限回路に関するものである。
【０００２】
【従来の技術】従来のこの種の振幅制限回路を用いた振
幅制限増幅器の一例を図５に示す。演算増幅器１は、非
反転入力端子２にバイアス電圧ＶＢ が印加され、反転
入力端子３に直流カットのためのコンデンサ４及び抵抗
Ｒ２ を介して増幅すべき信号が入力され、出力端子５
と反転入力端子３との間に帰還抵抗Ｒ１ が接続された
反転増幅器となっている。並列に接続された２つのダイ
オード７，８により構成された振幅制限回路６は、出力
端子５と反転入力端子３との間に帰還抵抗Ｒ１ と並列
に接続されている。ここで、ダイオード７は反転入力端
子３から出力端子５へと順方向電流が流れる向きに接続
され、ダイオード８はそれとは逆の向きに接続されてい
る。
幅制限増幅器の一例を図５に示す。演算増幅器１は、非
反転入力端子２にバイアス電圧ＶＢ が印加され、反転
入力端子３に直流カットのためのコンデンサ４及び抵抗
Ｒ２ を介して増幅すべき信号が入力され、出力端子５
と反転入力端子３との間に帰還抵抗Ｒ１ が接続された
反転増幅器となっている。並列に接続された２つのダイ
オード７，８により構成された振幅制限回路６は、出力
端子５と反転入力端子３との間に帰還抵抗Ｒ１ と並列
に接続されている。ここで、ダイオード７は反転入力端
子３から出力端子５へと順方向電流が流れる向きに接続
され、ダイオード８はそれとは逆の向きに接続されてい
る。
【０００３】信号が増幅されることによって出力端子５
の電圧はバイアス電圧ＶＢ を中心として変化する。出
力端子５の電圧が反転入力端子３の電圧よりも高くなり
、その電位差がダイオードの順方向電圧降下Ｖｆ に達
したとき、ダイオード８に順方向電流が流れるため、出
力端子５の電圧の最大値はＶＢ＋Ｖｆ に制限される。 一方、出力端子５の電圧が反転入力端子３の電圧よりも
低くなり、その電位差がＶｆ に達したときには、ダイ
オード７に順方向電流が流れるため、出力端子５の電圧
の最小値はＶＢ −Ｖｆ に制限される。したがって、
出力端子５から出力される信号は、バイアス電圧ＶＢ
を中心とした振幅Ｖｆ の信号となる。
の電圧はバイアス電圧ＶＢ を中心として変化する。出
力端子５の電圧が反転入力端子３の電圧よりも高くなり
、その電位差がダイオードの順方向電圧降下Ｖｆ に達
したとき、ダイオード８に順方向電流が流れるため、出
力端子５の電圧の最大値はＶＢ＋Ｖｆ に制限される。 一方、出力端子５の電圧が反転入力端子３の電圧よりも
低くなり、その電位差がＶｆ に達したときには、ダイ
オード７に順方向電流が流れるため、出力端子５の電圧
の最小値はＶＢ −Ｖｆ に制限される。したがって、
出力端子５から出力される信号は、バイアス電圧ＶＢ
を中心とした振幅Ｖｆ の信号となる。
【０００４】ところが、このような従来の振幅制限回路
をＣＭＯＳ構成の集積回路にする場合には、以下のよう
な問題点を生じている。ダイオード７及び８は、他の周
辺の回路から独立していなければならないが、通常のＣ
ＭＯＳプロセスではこれらをフローティング状態にする
ことができない。ＣＭＯＳプロセスにおいてダイオード
７及び８をフローティングさせるためには、絶縁膜を形
成して多層化しなければならないが、そうすると回路の
集積率が低下するとともに製造工程の複雑化をまねくこ
とになる。
をＣＭＯＳ構成の集積回路にする場合には、以下のよう
な問題点を生じている。ダイオード７及び８は、他の周
辺の回路から独立していなければならないが、通常のＣ
ＭＯＳプロセスではこれらをフローティング状態にする
ことができない。ＣＭＯＳプロセスにおいてダイオード
７及び８をフローティングさせるためには、絶縁膜を形
成して多層化しなければならないが、そうすると回路の
集積率が低下するとともに製造工程の複雑化をまねくこ
とになる。
【０００５】図６は、従来の振幅制限回路の他の一例を
示す回路図である。この振幅制限回路９は、２つのＰ型
ＭＯＳＦＥＴ１０，１１で構成されていて、Ｐ型ＭＯＳ
ＦＥＴ１０のドレイン端子とＰ型ＭＯＳＦＥＴ１１のソ
ース端子とが演算増幅器１の反転入力端子３に接続され
、Ｐ型ＭＯＳＦＥＴ１０のソース端子とＰ型ＭＯＳＦＥ
Ｔ１１のドレイン端子とが演算増幅器１の出力端子５に
接続されている。Ｐ型ＭＯＳＦＥＴ１０のゲート端子は
反転入力端子３に接続されている。一方、Ｐ型ＭＯＳＦ
ＥＴ１１のゲート端子は出力端子５に接続されている。
示す回路図である。この振幅制限回路９は、２つのＰ型
ＭＯＳＦＥＴ１０，１１で構成されていて、Ｐ型ＭＯＳ
ＦＥＴ１０のドレイン端子とＰ型ＭＯＳＦＥＴ１１のソ
ース端子とが演算増幅器１の反転入力端子３に接続され
、Ｐ型ＭＯＳＦＥＴ１０のソース端子とＰ型ＭＯＳＦＥ
Ｔ１１のドレイン端子とが演算増幅器１の出力端子５に
接続されている。Ｐ型ＭＯＳＦＥＴ１０のゲート端子は
反転入力端子３に接続されている。一方、Ｐ型ＭＯＳＦ
ＥＴ１１のゲート端子は出力端子５に接続されている。
【０００６】これも、出力端子５の電圧はバイアス電圧
ＶＢ を中心として変化する。出力端子５の電圧が反転
入力端子３の電圧よりも高くなり、その電位差がスレッ
ショルドレベルＶｔｈ１ に達したとき、Ｐ型ＭＯＳＦ
ＥＴ１０のソースからドレインへと電流が流れるため、
出力端子５の電圧の最大値はＶＢ ＋Ｖｔｈ１ に制限
される。一方、出力端子５の電圧が反転入力端子３の電
圧よりも低くなり、その電位差がスレッショルドレベル
Ｖｔｈ２ に達したときには、Ｐ型ＭＯＳＦＥＴ１１の
ソースからドレインへと電流が流れるため、出力端子５
の電圧の最小値はＶＢ −Ｖｔｈ２ に制限される。と
ころが、Ｐ型ＭＯＳＦＥＴ１０及び１１のバックゲート
電圧は、ともに電源電圧ＶＤＤに固定されている。その
ため、出力端子５の電圧が反転入力端子３の電圧ＶＢ
よりも高くなってＰ型ＭＯＳＦＥＴ１０のソースからド
レインへと電流が流れ出すときのソースドレイン間の電
位差（スレッショルドレベル）Ｖｔｈ１ と、出力端子
５の電圧が反転入力端子３の電圧ＶＢ よりも低くなっ
てＰ型ＭＯＳＦＥＴ１１のソースからドレインへと電流
が流れ出すときのソースドレイン間の電位差（スレッシ
ョルドレベル）Ｖｔｈ２ とは異なる値となる。Ｖｔｈ
１ とＶｔｈ２ とは等しい値ではないので、上下均等
に振幅制限を行うことができない。Ｐ型ＭＯＳＦＥＴ１
０と１１は、Ｎ型ＭＯＳＦＥＴに置き換えることもでき
るが、その場合には両者のバックゲート電圧はＧＮＤ（
０［Ｖ］）に固定されるため、同様にＶｔｈ１ とＶｔ
ｈ２ とが等しくならず、やはり上下均等に振幅制限を
行うことができない。
ＶＢ を中心として変化する。出力端子５の電圧が反転
入力端子３の電圧よりも高くなり、その電位差がスレッ
ショルドレベルＶｔｈ１ に達したとき、Ｐ型ＭＯＳＦ
ＥＴ１０のソースからドレインへと電流が流れるため、
出力端子５の電圧の最大値はＶＢ ＋Ｖｔｈ１ に制限
される。一方、出力端子５の電圧が反転入力端子３の電
圧よりも低くなり、その電位差がスレッショルドレベル
Ｖｔｈ２ に達したときには、Ｐ型ＭＯＳＦＥＴ１１の
ソースからドレインへと電流が流れるため、出力端子５
の電圧の最小値はＶＢ −Ｖｔｈ２ に制限される。と
ころが、Ｐ型ＭＯＳＦＥＴ１０及び１１のバックゲート
電圧は、ともに電源電圧ＶＤＤに固定されている。その
ため、出力端子５の電圧が反転入力端子３の電圧ＶＢ
よりも高くなってＰ型ＭＯＳＦＥＴ１０のソースからド
レインへと電流が流れ出すときのソースドレイン間の電
位差（スレッショルドレベル）Ｖｔｈ１ と、出力端子
５の電圧が反転入力端子３の電圧ＶＢ よりも低くなっ
てＰ型ＭＯＳＦＥＴ１１のソースからドレインへと電流
が流れ出すときのソースドレイン間の電位差（スレッシ
ョルドレベル）Ｖｔｈ２ とは異なる値となる。Ｖｔｈ
１ とＶｔｈ２ とは等しい値ではないので、上下均等
に振幅制限を行うことができない。Ｐ型ＭＯＳＦＥＴ１
０と１１は、Ｎ型ＭＯＳＦＥＴに置き換えることもでき
るが、その場合には両者のバックゲート電圧はＧＮＤ（
０［Ｖ］）に固定されるため、同様にＶｔｈ１ とＶｔ
ｈ２ とが等しくならず、やはり上下均等に振幅制限を
行うことができない。
【０００７】
【発明が解決しようとする課題】この発明は、このよう
な従来技術の問題点を解決するためのものであって、通
常のＣＭＯＳプロセスで製作でき、上下均等に振幅制限
を行うことが可能な振幅制限回路を提供することを目的
とする。
な従来技術の問題点を解決するためのものであって、通
常のＣＭＯＳプロセスで製作でき、上下均等に振幅制限
を行うことが可能な振幅制限回路を提供することを目的
とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
のこの発明の振幅制限回路の特徴は、バックゲート端子
が基板からフローティングされ、ソース端子か又はドレ
イン端子のいずれか一方が演算増幅器の反転入力端子に
接続され、そのいずれか他方が演算増幅器の出力端子に
接続されたＭＯＳＦＥＴと、このＭＯＳＦＥＴのゲート
端子と反転入力端子との間に接続された第１のアナログ
スイッチと、ゲート端子と出力端子との間に接続された
第２のアナログスイッチと、バックゲート端子と反転入
力端子との間に接続された第３のアナログスイッチと、
バックゲート端子と出力端子との間に接続された第４の
アナログスイッチとを有し、ＭＯＳＦＥＴがＰ型である
場合には、出力端子の電圧が反転入力端子の電圧よりも
低いときに第１のアナログスイッチと第４のアナログス
イッチとがオフするとともに第２のアナログスイッチと
第３のアナログスイッチとがオンし、出力端子の電圧が
反転入力端子の電圧よりも高いときに第１のアナログス
イッチと第４のアナログスイッチとがオンするとともに
第２のアナログスイッチと第３のアナログスイッチとが
オフし、ＭＯＳＦＥＴがＮ型である場合には、出力端子
の電圧が反転入力端子の電圧よりも低いときに第１のア
ナログスイッチと第４のアナログスイッチとがオンする
とともに第２のアナログスイッチと第３のアナログスイ
ッチとがオフし、出力端子の電圧が反転入力端子の電圧
よりも高いときに第１のアナログスイッチと第４のアナ
ログスイッチとがオフするとともに第２のアナログスイ
ッチと第３のアナログスイッチとがオンするものである
。
のこの発明の振幅制限回路の特徴は、バックゲート端子
が基板からフローティングされ、ソース端子か又はドレ
イン端子のいずれか一方が演算増幅器の反転入力端子に
接続され、そのいずれか他方が演算増幅器の出力端子に
接続されたＭＯＳＦＥＴと、このＭＯＳＦＥＴのゲート
端子と反転入力端子との間に接続された第１のアナログ
スイッチと、ゲート端子と出力端子との間に接続された
第２のアナログスイッチと、バックゲート端子と反転入
力端子との間に接続された第３のアナログスイッチと、
バックゲート端子と出力端子との間に接続された第４の
アナログスイッチとを有し、ＭＯＳＦＥＴがＰ型である
場合には、出力端子の電圧が反転入力端子の電圧よりも
低いときに第１のアナログスイッチと第４のアナログス
イッチとがオフするとともに第２のアナログスイッチと
第３のアナログスイッチとがオンし、出力端子の電圧が
反転入力端子の電圧よりも高いときに第１のアナログス
イッチと第４のアナログスイッチとがオンするとともに
第２のアナログスイッチと第３のアナログスイッチとが
オフし、ＭＯＳＦＥＴがＮ型である場合には、出力端子
の電圧が反転入力端子の電圧よりも低いときに第１のア
ナログスイッチと第４のアナログスイッチとがオンする
とともに第２のアナログスイッチと第３のアナログスイ
ッチとがオフし、出力端子の電圧が反転入力端子の電圧
よりも高いときに第１のアナログスイッチと第４のアナ
ログスイッチとがオフするとともに第２のアナログスイ
ッチと第３のアナログスイッチとがオンするものである
。
【０００９】
【作用】１つのＭＯＳＦＥＴをスライス用の回路として
用い、演算増幅器の出力端子の電圧と反転入力端子の電
圧との関係に応じて４つのアナログスイッチを選択的に
オン・オフさせることによって、演算増幅器の出力端子
の電圧が反転入力端子よりも高くなり、その電位差がス
レッショルドレベルＶｔｈに達したときには前記のＭＯ
ＳＦＥＴを介して出力端子から反転入力端子へと電流を
流し、出力端子の電圧が反転入力端子よりも低くなり、
その電位差がＶｔｈに達したときには前記のＭＯＳＦＥ
Ｔを介して反転入力端子から出力端子へと電流を流すよ
うにしているため、出力端子の電圧はバイアス電圧ＶＢ
を中心として上下とも等しくＶｔｈの振幅に制限され
る。
用い、演算増幅器の出力端子の電圧と反転入力端子の電
圧との関係に応じて４つのアナログスイッチを選択的に
オン・オフさせることによって、演算増幅器の出力端子
の電圧が反転入力端子よりも高くなり、その電位差がス
レッショルドレベルＶｔｈに達したときには前記のＭＯ
ＳＦＥＴを介して出力端子から反転入力端子へと電流を
流し、出力端子の電圧が反転入力端子よりも低くなり、
その電位差がＶｔｈに達したときには前記のＭＯＳＦＥ
Ｔを介して反転入力端子から出力端子へと電流を流すよ
うにしているため、出力端子の電圧はバイアス電圧ＶＢ
を中心として上下とも等しくＶｔｈの振幅に制限され
る。
【００１０】
【実施例】以下、この発明の一実施例について、図面を
参照して詳細に説明する。図１は、この発明の振幅制限
回路の一実施例を表す回路図である。演算増幅器１の反
転入力端子３と出力端子５との間には、帰還抵抗Ｒ１
と並列にＰ型ＭＯＳＦＥＴ１３が接続されている。この
Ｐ型ＭＯＳＦＥＴ１３は、基板に形成されたウェル領域
に作られ、そのバックゲートは、基板からフローティン
グされた状態になっていてバックゲート端子に接続され
ている。Ｐ型ＭＯＳＦＥＴ１３のゲート端子と反転入力
端子３との間には第１のアナログスイッチ１４が接続さ
れ、Ｐ型ＭＯＳＦＥＴ１３のゲート端子と出力端子５と
の間には第２のアナログスイッチ１５が接続されている
。また、Ｐ型ＭＯＳＦＥＴ１３のバックゲート端子と反
転入力端子３との間には第３のアナログスイッチ１６が
接続され、Ｐ型ＭＯＳＦＥＴ１３のバックゲート端子と
出力端子１２との間には第４のアナログスイッチ１７が
接続されている。コンパレータ１８は、反転入力端子３
と出力端子５の電圧を比較し、出力端子５の電圧のほう
が高いときには“Ｌ”を出力し、反転入力端子３の電圧
のほうが高いときには“Ｈ”を出力する。このコンパレ
ータ１８とインバータ１９により、出力端子５の電圧が
反転入力端子３の電圧よりの高いときには第１のアナロ
グスイッチと第４のアナログスイッチ１７とがオンする
とともに第２のアナログスイッチ１５と第３のアナログ
スイッチ１６とがオフし、出力端子５の電圧が反転入力
端子３の電圧よりも低いときには第１のアナログスイッ
チと第４のアナログスイッチ１７とがオフするとともに
第２のアナログスイッチ１５と第３のアナログスイッチ
１６とがオンする。
参照して詳細に説明する。図１は、この発明の振幅制限
回路の一実施例を表す回路図である。演算増幅器１の反
転入力端子３と出力端子５との間には、帰還抵抗Ｒ１
と並列にＰ型ＭＯＳＦＥＴ１３が接続されている。この
Ｐ型ＭＯＳＦＥＴ１３は、基板に形成されたウェル領域
に作られ、そのバックゲートは、基板からフローティン
グされた状態になっていてバックゲート端子に接続され
ている。Ｐ型ＭＯＳＦＥＴ１３のゲート端子と反転入力
端子３との間には第１のアナログスイッチ１４が接続さ
れ、Ｐ型ＭＯＳＦＥＴ１３のゲート端子と出力端子５と
の間には第２のアナログスイッチ１５が接続されている
。また、Ｐ型ＭＯＳＦＥＴ１３のバックゲート端子と反
転入力端子３との間には第３のアナログスイッチ１６が
接続され、Ｐ型ＭＯＳＦＥＴ１３のバックゲート端子と
出力端子１２との間には第４のアナログスイッチ１７が
接続されている。コンパレータ１８は、反転入力端子３
と出力端子５の電圧を比較し、出力端子５の電圧のほう
が高いときには“Ｌ”を出力し、反転入力端子３の電圧
のほうが高いときには“Ｈ”を出力する。このコンパレ
ータ１８とインバータ１９により、出力端子５の電圧が
反転入力端子３の電圧よりの高いときには第１のアナロ
グスイッチと第４のアナログスイッチ１７とがオンする
とともに第２のアナログスイッチ１５と第３のアナログ
スイッチ１６とがオフし、出力端子５の電圧が反転入力
端子３の電圧よりも低いときには第１のアナログスイッ
チと第４のアナログスイッチ１７とがオフするとともに
第２のアナログスイッチ１５と第３のアナログスイッチ
１６とがオンする。
【００１１】図２（ａ）は、出力端子５の電圧が反転入
力端子３の電圧よりも低いときのこの振幅制限回路の等
価回路を表す図であり、同図（ｂ）は同図（ａ）の回路
に正弦波が入力されたときの出力波形を示している。出
力端子５の電圧が反転入力端子３よりも低いと、コンパ
レータ１８の出力は“Ｈ”，インバータ１９の出力は“
Ｌ”となるため、第１のアナログスイッチ１４と第４の
アナログスイッチ１７がオフし、第２のアナログスイッ
チ１５と第３のアナログスイッチ１６がオンする。した
がって、Ｐ型ＭＯＳＦＥＴ１３は、バックゲート端子が
反転入力端子３に接続され、ゲート端子が出力端子５に
接続された状態となる。そのため、出力端子５と反転入
力端子３との電位差がスレッショルドレベルＶｔｈに達
すると、反転入力端子３からＰ型ＭＯＳＦＥＴ１３を通
って出力端子５へと電流が流れる。その結果、出力端子
５の電圧の最低値はＶＢ −Ｖｔｈに制限されることに
なる。
力端子３の電圧よりも低いときのこの振幅制限回路の等
価回路を表す図であり、同図（ｂ）は同図（ａ）の回路
に正弦波が入力されたときの出力波形を示している。出
力端子５の電圧が反転入力端子３よりも低いと、コンパ
レータ１８の出力は“Ｈ”，インバータ１９の出力は“
Ｌ”となるため、第１のアナログスイッチ１４と第４の
アナログスイッチ１７がオフし、第２のアナログスイッ
チ１５と第３のアナログスイッチ１６がオンする。した
がって、Ｐ型ＭＯＳＦＥＴ１３は、バックゲート端子が
反転入力端子３に接続され、ゲート端子が出力端子５に
接続された状態となる。そのため、出力端子５と反転入
力端子３との電位差がスレッショルドレベルＶｔｈに達
すると、反転入力端子３からＰ型ＭＯＳＦＥＴ１３を通
って出力端子５へと電流が流れる。その結果、出力端子
５の電圧の最低値はＶＢ −Ｖｔｈに制限されることに
なる。
【００１２】図３（ａ）は、出力端子５の電圧が反転入
力端子３の電圧よりも高いときのこの振幅制限回路の等
価回路を表す図であり、同図（ｂ）は同図（ａ）の回路
に正弦波が入力されたときの出力波形を示している。出
力端子５の電圧が反転入力端子３よりも高いと、コンパ
レータ１８の出力は“Ｌ”，インバータ１９の出力は“
Ｈ”となるため、第１のアナログスイッチ１４と第４の
アナログスイッチ１７オンし、第２のアナログスイッチ
１５と第３のアナログスイッチ１６がオフする。したが
って、Ｐ型ＭＯＳＦＥＴ１３は、バックゲート端子が出
力端子５に接続され、ゲート端子が反転入力端子３に接
続された状態となる。そのため、出力端子５と反転入力
端子３との電位差がスレッショルドレベルＶｔｈに達す
ると、出力端子５からＰ型ＭＯＳＦＥＴ１３を通って反
転入力端子３へと電流が流れる。その結果、出力端子５
の電圧の最高値はＶＢ ＋Ｖｔｈに制限されることにな
る。
力端子３の電圧よりも高いときのこの振幅制限回路の等
価回路を表す図であり、同図（ｂ）は同図（ａ）の回路
に正弦波が入力されたときの出力波形を示している。出
力端子５の電圧が反転入力端子３よりも高いと、コンパ
レータ１８の出力は“Ｌ”，インバータ１９の出力は“
Ｈ”となるため、第１のアナログスイッチ１４と第４の
アナログスイッチ１７オンし、第２のアナログスイッチ
１５と第３のアナログスイッチ１６がオフする。したが
って、Ｐ型ＭＯＳＦＥＴ１３は、バックゲート端子が出
力端子５に接続され、ゲート端子が反転入力端子３に接
続された状態となる。そのため、出力端子５と反転入力
端子３との電位差がスレッショルドレベルＶｔｈに達す
ると、出力端子５からＰ型ＭＯＳＦＥＴ１３を通って反
転入力端子３へと電流が流れる。その結果、出力端子５
の電圧の最高値はＶＢ ＋Ｖｔｈに制限されることにな
る。
【００１３】以上の説明においては、ＭＯＳＦＥＴとし
てＰ型ＭＯＳＦＥＴ１３を用いた場合を例に説明したが
、同様にＮ型ＭＯＳＦＥＴを用いてもこの発明の振幅制
限回路を実現することができる。ただし、Ｎ型ＭＯＳＦ
ＥＴを用いる場合には、出力端子５の電圧が反転入力端
子３よりも高いときに第１のアナログスイッチ１４と第
４のアナログスイッチ１７とがオフするとともに第２の
アナログスイッチ１５と第３のアナログスイッチ１６と
がオンし、出力端子５の電圧が反転入力端子３よりも低
いときに第１のアナログスイッチ１４と第４のアナログ
スイッチ１７とがオンするとともに第２のアナログスイ
ッチ１５と第３のアナログスイッチ１６とがオフするよ
うな回路構成とする。
てＰ型ＭＯＳＦＥＴ１３を用いた場合を例に説明したが
、同様にＮ型ＭＯＳＦＥＴを用いてもこの発明の振幅制
限回路を実現することができる。ただし、Ｎ型ＭＯＳＦ
ＥＴを用いる場合には、出力端子５の電圧が反転入力端
子３よりも高いときに第１のアナログスイッチ１４と第
４のアナログスイッチ１７とがオフするとともに第２の
アナログスイッチ１５と第３のアナログスイッチ１６と
がオンし、出力端子５の電圧が反転入力端子３よりも低
いときに第１のアナログスイッチ１４と第４のアナログ
スイッチ１７とがオンするとともに第２のアナログスイ
ッチ１５と第３のアナログスイッチ１６とがオフするよ
うな回路構成とする。
【００１４】また、以上説明した実施例では、演算増幅
器１を用いて反転増幅器を構成した回路に振幅制限回路
１２を付加した場合を例に説明したが、非反転増幅器を
構成した回路であってもこの発明の振幅制限回路を適用
することができる。図４は、この発明の振幅制限回路１
２を非反転増幅器に適用した一実施例を示す回路図であ
る。
器１を用いて反転増幅器を構成した回路に振幅制限回路
１２を付加した場合を例に説明したが、非反転増幅器を
構成した回路であってもこの発明の振幅制限回路を適用
することができる。図４は、この発明の振幅制限回路１
２を非反転増幅器に適用した一実施例を示す回路図であ
る。
【００１５】
【発明の効果】以上の説明のとおり、この発明にあって
は、バックゲートが基板から独立したＭＯＳＦＥＴを用
い、演算増幅器の出力端子の電圧と反転入力端子の電圧
との関係に応じて４つのアナログスイッチをオン・オフ
することにより、上下均等に振幅制限することができる
。また、ＣＭＯＳプロセスで作成できるため、バイポー
ラプロセスでダイオードを構成するよりも製造工程が簡
略化するとともに、１つのＭＯＳトランジスタによって
振幅制限を行うため、バイポーラプロセスでダイオード
等を用いた場合のように素子のばらつきによって上下の
均等性が崩れることがなく、より均等な振幅制限が可能
となる。さらに、振幅制限回路が動作するときは、演算
増幅器の反転入力端子と出力端子の間に接続された帰還
抵抗をバイパスするように電流が流れ、直流カットのた
めのコンデンサに電荷をチャージするため、起動応答性
が向上する。
は、バックゲートが基板から独立したＭＯＳＦＥＴを用
い、演算増幅器の出力端子の電圧と反転入力端子の電圧
との関係に応じて４つのアナログスイッチをオン・オフ
することにより、上下均等に振幅制限することができる
。また、ＣＭＯＳプロセスで作成できるため、バイポー
ラプロセスでダイオードを構成するよりも製造工程が簡
略化するとともに、１つのＭＯＳトランジスタによって
振幅制限を行うため、バイポーラプロセスでダイオード
等を用いた場合のように素子のばらつきによって上下の
均等性が崩れることがなく、より均等な振幅制限が可能
となる。さらに、振幅制限回路が動作するときは、演算
増幅器の反転入力端子と出力端子の間に接続された帰還
抵抗をバイパスするように電流が流れ、直流カットのた
めのコンデンサに電荷をチャージするため、起動応答性
が向上する。
【図１】この発明の振幅制限回路の一実施例を表す回路
図である。
図である。
【図２】この発明の振幅制限回路の一実施例の動作を表
す図である。
す図である。
【図３】この発明の振幅制限回路の一実施例の動作を表
す図である。
す図である。
【図４】この発明の振幅制限回路の他の一実施例を表す
図である。
図である。
【図５】従来の振幅制限回路の一例を表す図である。
【図６】従来の振幅制限回路の他の一例を表す図である
。
。
１ 演算増幅器
２ 非反転入力端子
３ 反転入力端子
４ コンデンサ
５ 出力端子
６ 従来の振幅制限回路
７ ダイオード
８ ダイオード
９ 従来の振幅制限回路
１０ Ｐ型ＭＯＳＦＥＴ
１１ Ｐ型ＭＯＳＦＥＴ
１２ この発明の振幅制限回路
１３ Ｐ型ＭＯＳＦＥＴ
１４ 第１のアナログスイッチ
１５ 第２のアナログスイッチ
１６ 第３のアナログスイッチ
１７ 第４のアナログスイッチ
１８ コンパレータ
１９ インバータ
２０ コンデンサ
Claims (1)
- 【請求項１】 バックゲートが基板からフローティン
グされ、それがバックゲート端子に接続され、ソース端
子か又はドレイン端子のいずれか一方が演算増幅器の反
転入力端子に接続され、そのいずれか他方が前記演算増
幅器の出力端子に接続されたＭＯＳＦＥＴと、このＭＯ
ＳＦＥＴのゲート端子と前記反転入力端子との間に接続
された第１のアナログスイッチと、前記ゲート端子と前
記出力端子との間に接続された第２のアナログスイッチ
と、前記バックゲート端子と前記反転入力端子との間に
接続された第３のアナログスイッチと、前記バックゲー
ト端子と前記出力端子との間に接続された第４のアナロ
グスイッチとを有し、前記ＭＯＳＦＥＴがＰ型である場
合には、前記出力端子の電圧が前記反転入力端子の電圧
よりも低いときに第１のアナログスイッチと第４のアナ
ログスイッチとをオフさせるとともに第２のアナログス
イッチと第３のアナログスイッチとをオンさせ、前記出
力端子の電圧が前記反転入力端子の電圧よりも高いとき
に第１のアナログスイッチと第４のアナログスイッチと
をオンさせるとともに第２のアナログスイッチと第３の
アナログスイッチとをオフさせ、前記ＭＯＳＦＥＴがＮ
型である場合には、前記出力端子の電圧が前記反転入力
端子の電圧よりも低いときに第１のアナログスイッチと
第４のアナログスイッチとをオンさせるとともに第２の
アナログスイッチと第３のアナログスイッチとをオフさ
せ、前記出力端子の電圧が前記反転入力端子の電圧より
も高いときに第１のアナログスイッチと第４のアナログ
スイッチとをオフさせるとともに第２のアナログスイッ
チと第３のアナログスイッチとをオンさせることを特徴
とする振幅制限回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022816A JPH04239809A (ja) | 1991-01-23 | 1991-01-23 | 振幅制限回路 |
| US07/821,075 US5210503A (en) | 1991-01-23 | 1992-01-16 | Amplitude limiting amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022816A JPH04239809A (ja) | 1991-01-23 | 1991-01-23 | 振幅制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239809A true JPH04239809A (ja) | 1992-08-27 |
Family
ID=12093216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022816A Pending JPH04239809A (ja) | 1991-01-23 | 1991-01-23 | 振幅制限回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5210503A (ja) |
| JP (1) | JPH04239809A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623228A (en) * | 1993-05-17 | 1997-04-22 | Dan Inbar | Non-linear feedback network providing a linear transfer function |
| US5880593A (en) * | 1995-08-30 | 1999-03-09 | Micron Technology, Inc. | On-chip substrate regulator test mode |
| US6822470B2 (en) * | 1995-08-30 | 2004-11-23 | Micron Technology, Inc. | On-chip substrate regulator test mode |
| US6069503A (en) * | 1998-03-11 | 2000-05-30 | Intel Corporation | High value FET resistors on a submicron MOS technology |
| US6469564B1 (en) | 1998-04-14 | 2002-10-22 | Minebea Co., Ltd. | Circuit simulating a diode |
| US6246284B1 (en) * | 2000-02-15 | 2001-06-12 | Oki Electric Industry Co., Ltd. | Negative feedback amplifier with automatic gain control function |
| JP3634228B2 (ja) * | 2000-03-02 | 2005-03-30 | 日本電波工業株式会社 | 恒温槽を用いた発振器 |
| US6501320B1 (en) * | 2000-07-25 | 2002-12-31 | Exar Corporation | Self-powered, maximum-conductive, low turn-on voltage CMOS rectifier |
| DE102010012269B4 (de) * | 2010-03-22 | 2012-10-04 | Austriamicrosystems Ag | Differenzverstärker und Verfahren zum Betreiben eines Differenzverstärkers |
| US9960760B2 (en) * | 2013-07-25 | 2018-05-01 | Analog Devices Global | Multi-level output cascode power stage |
| CN112260667A (zh) * | 2020-11-09 | 2021-01-22 | 苏州坤元微电子有限公司 | 单限幅电路及双限幅电路 |
| CN113517866B (zh) * | 2021-07-07 | 2024-02-13 | 广州市迪士普音响科技有限公司 | 一种运算放大器和运算放大器的反馈式限幅电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849708A (en) * | 1988-06-30 | 1989-07-18 | Advanced Miere Devices, Inc. | Fully differential non-linear amplifier |
-
1991
- 1991-01-23 JP JP3022816A patent/JPH04239809A/ja active Pending
-
1992
- 1992-01-16 US US07/821,075 patent/US5210503A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5210503A (en) | 1993-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04312107A (ja) | 定電圧回路 | |
| JPH0412649B2 (ja) | ||
| JPH07106875A (ja) | 半導体集積回路 | |
| JPH04239809A (ja) | 振幅制限回路 | |
| JP2724872B2 (ja) | 半導体集積回路用入力回路 | |
| US5635869A (en) | Current reference circuit | |
| US5467044A (en) | CMOS input circuit with improved supply voltage rejection | |
| JPH0679262B2 (ja) | 参照電圧回路 | |
| US6320429B1 (en) | Integrated circuit having a comparator circuit including at least one differential amplifier | |
| JP4019439B2 (ja) | Ｃｃｄ型電荷転送読出し用レジスタの電荷／電圧変換装置 | |
| US4602207A (en) | Temperature and power supply stable current source | |
| KR960013863B1 (ko) | 레벨 변환 회로 | |
| US4647798A (en) | Negative input voltage CMOS circuit | |
| JPH06180332A (ja) | 電流検出回路 | |
| US6072306A (en) | Variation-compensated bias current generator | |
| JP2001086641A (ja) | 入力保護回路および半導体集積回路 | |
| JP2926921B2 (ja) | パワーオンリセット回路 | |
| US6492866B1 (en) | Electronic circuit with bulk biasing for providing accurate electronically controlled resistance | |
| JP2002111446A (ja) | ミュート回路 | |
| JP3945412B2 (ja) | レベルシフト回路 | |
| JPH1041798A (ja) | アナログスイッチ回路 | |
| JP2772069B2 (ja) | 定電流回路 | |
| JP2674274B2 (ja) | 基準電圧回路 | |
| JP2671304B2 (ja) | 論理回路 | |
| JP2778062B2 (ja) | バッファ回路 |