JP4019439B2 - Ｃｃｄ型電荷転送読出し用レジスタの電荷／電圧変換装置 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 title claims description 10
- 230000003321 amplification Effects 0.000 claims abstract description 27
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 27
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 4
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明は電荷の転送に主として使用するレジスタを読出すことに関し、特にそのようなレジスタの出力回路に関する。
【０００２】
【従来の技術】
ＣＣＤ型電荷転送読出し用レジスタは、例えば光学イメージを電荷に変換可能な光電装置に使用される。読出し用レジスタの出力回路は、転送された電荷を電気信号に変換する。この出力回路は、読出し用ダイオード及び読出し用増幅器によって構成される。
【０００３】
高速での電荷の移動が必要な用途では、１つの同一のレジスタにおける出力の数を増加させることになる。当業者であれば知っているように、各出力についての読出し用増幅器は、通常、数個の直列接続された増幅ステージによって構成される。このため、連続した増幅ステージのバイアス電流が増大する。例えば、３つの増幅ステージによって構成される読出し用増幅器には、１５ボルトの電圧で１５ｍＡのオーダの電流を与えなければならない。従って、読出し用レジスタによって消費される電力が非常に高い値にただちに達するため、出力の数を望ましいだけ大幅に増やすことはできない。例えば、各出力が前述したようにバイアスされた（１５ｍＡ，１５ボルト）読出し用増幅器を備えた３２個の出力を有する読出し用レジスタは、約７ワットの電力をレジスタ内で消費する結果となるので、作成することができない。
【０００４】
本発明はこのような問題点を有していない。
【０００５】
図１は従来の読出し用レジスタの出力回路を示す。
【０００６】
この出力回路は、記憶ゲート（図示せず）から来る電荷Ｑの、シフトレジスタの出力Ｓで集められる電圧Ｖｓへの変換を可能にする。
【０００７】
前述したように、出力回路は、読出し用ダイオードと読出し用増幅器とによって構成される。ゲートに印加されるコマンドＣ１の作用により、ＭＯＳトランジスタＴｐｃは、電荷Ｑの到達前にダイオードＤのキャパシタＣｄ（図１に点線で示す）の前充電を行う。トランジスタＴｐｃは、電圧源ＶＲに接続されたドレインと、電荷Ｑの到達点、ダイオードＤのカソード及び読出し用増幅器の入力Ｅに接続されたソースとを有する。
【０００８】
一例として、読出し用増幅器は、３つの連続する増幅ステージによって構成される。各増幅ステージは、ドレインが電圧源に接続されソースが電流源の第１の端子に接続されているＭＯＳトランジスタによって構成される。電流源の第２の端子は回路のグランドに接続されている。第１の増幅ステージはトランジスタＴ１と電流源Ｉ１とによって構成され、第２の増幅ステージはトランジスタＴ２と電流源Ｉ２とによって構成され、第３の増幅ステージはトランジスタＴ３と電流源Ｉ３とによって構成される。トランジスタＴ１のソースはトランジスタＴ２のゲートに接続され、トランジスタＴ２のソースはトランジスタＴ３のゲートに接続されている。読出し用増幅器の入力ＥはトランジスタＴ１のゲートである。読出し用増幅器の出力ＳはトランジスタＴ３のソースである。前述したように、電流Ｉ１、Ｉ２、Ｉ３は順次大きな値を有する。例えば電流Ｉ１が０．５ｍＡであり、電流Ｉ２が１又は２ｍＡであり、電流Ｉ３が１２又は１３ｍＡである。その結果、電流の合計Ｉ１＋Ｉ２＋Ｉ３は１５ｍＡのオーダに達することとなる。１５Ｖの供給電圧ＶＤＤの場合、出力回路によって消費される電力は、約０．２３ワットという値に達する。１つの同一の読出し用レジスタの出力の数を過剰に増大させることはできず、そうでなければ、レジスタ内で消費される電力が過剰な値となる。例えば、レジスタで消費される電力が実質的に７ワットとなる場合、３２個の出力を有する読出し用レジスタを設計することはできない。従来技術において、増幅ステージの数を増大させることによる他の欠点は、得られる変換係数が低い値となることである。当業者であれば分かるように、蓄積される電荷に変換器の出力電圧をリンクする変換係数は式Ｆｃ＝Ｇ／Ｃｄによって与えられる。ここで、Ｃｄは前述の如く規定されたダイオードのキャパシタンス、Ｇは読出し用増幅器のゲインである。
【０００９】
【発明が解決しようとする課題】
従来技術によれば、各増幅ステージは、１より小さい値、例えば０．８５のオーダのゲインを有するため、増幅ステージの数が多くなり読出し用増幅器の合計ゲインＧを小さくなる。前述の従来技術の例において、読出し用増幅器は３つの増幅ステージから構成され、ゲインＧは実質的に０．６に等しい。
【００１０】
本発明による読出し用増幅器はこの欠点を有していない。以下に、説明するように、本発明による出力回路は、従来技術の出力回路を用いた場合より、高い値の変換係数を得ることができる。
【００１１】
【課題を解決するための手段】
本発明は、読出し用ダイオードと、読出し用増幅器とを含むＣＣＤ型電荷転送読出し用レジスタの電荷／電圧変換装置に関し、読出し用増幅器が読出し用ダイオードの端子に集められる電圧変化（ΔＶｇ）を電流変化（ΔＩ）に変換可能な第１の増幅ステージと、電流変化を作成させるために読出しを可能とする第２の増幅ステージとを含んでいる。
【００１２】
本発明によれば、読出し用レジスタの消費電力を著しく低減させることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１４】
図２は本発明による読出し用レジスタ出力回路を示す。
【００１５】
図２は２つの領域に分けられる。領域Ｉに位置する要素は読出し用レジスタに組み込まれており、領域ＩＩに位置する要素はこの読出し用レジスタの外部にある。従って、領域ＩＩに位置する要素は、１つの同一のチップに集積される要素であるか又は分離されている要素のいずれかである。
【００１６】
領域Ｉにおいて、電荷Ｑの到達の前にダイオードＤのキャパシタＣｄの前充電を可能とする係数を有するＭＯＳトランジスタと読出し用ダイオードＤが配置されている。従来技術の場合と同様に、トランジスタＴｐｃは、ドレインが電圧源ＶＲに接続され、ソースが電荷Ｑの到達点とアノードが接地されているダイオードＤのカソードとに接続された例えばＮ形ＭＯＳトランジスタである。
【００１７】
本発明によれば、読出し用増幅器は、読出し用ダイオードの端子に得られる電圧変化を電流変化に変換可能である第１の増幅ステージと、電流変化の読出し用ステージから形成される第２の増幅ステージとを有する。
【００１８】
本発明の好ましい実施形態によれば、第１の増幅ステージは読出し用レジスタと集積されたＮ形ＭＯＳトランジスタＴ４によって形成される。Ｎ形ＭＯＳトランジスタＴ４はダイオードＤのカソードに接続されたゲートと、電圧源ＶＤＤ１に接続されたドレインとを有する。このＮ形ＭＯＳトランジスタＴ４のソースは読出し用レジスタの出力を形成する。
【００１９】
電流変化の読出し用ステージは、キャパシタＣＢを介して接地されるベースと、トランジスタＴ４のソースにそして電流源Ｉ４による回路を介して接地されるエミッタと、抵抗Ｒを介して例えば１５ボルトの電圧源ＶＤＤ２に接続されるコレクタとを有するＮＰＮ形バイポーラトランジスタによって形成される、好ましくはベース接地型増幅器である。電流源Ｉ４の電流値は、例えば３ｍＡである。キャパシタＣＢの値は、トランジスタＴ５によるベース接地タイプアセンブリを確実に得るために選択される。この値は例えば１００ｎＦである。優れた雑音特性が要求されるような適用例においては、電流源Ｉ４は抵抗によって置き換えられる。
【００２０】
バイポーラトランジスタＴ５を反転させるためにかつトランジスタＴ４のドレイン−ソース間の電圧を固定するために、電圧ＶＢがこのバイポーラトランジスタＴ５のベースに印加される。電圧ＶＢは例えば７ボルトである。これにより、トランジスタＴ４のバイアス電流は、例えば１〜３ｍＡの範囲の値を有する。
【００２１】
読出し用ダイオードの端子における電荷の読出しはトランジスタＴ４のゲートに供給される電圧Ｖｇの変化ΔＶｇによって表される。これはトランジスタＴ４を流れる電流Ｉの変化ΔＩという結果となる。この変化ΔＩは式ΔＩ＝ｇｍ・ΔＶｇで与えられる。ここで、ｇｍはトランジスタＴ４の相互コンンダクタンスである。例えば、ｇｍが０．５ｍＳに等しくなるようにトランジスタＴ４の形態が選択される。
【００２２】
読出し用増幅器の出力電圧ＶＳは、トランジスタＴ５のコレクタと回路のグランドとの間から取り出される。電圧ＶＳの変化ΔＶＳは次のように記載される。
【００２３】
ΔＶＳ＝Ｒ・ΔＩ
【００２４】
電流源Ｉ４の電流が、数ｍＡ、例えば３ｍＡであるのに対し、従来技術による装置の電流の合計Ｉ１＋Ｉ２＋Ｉ３は１５ｍＡである。従って、本発明は読出し用増幅器の電流消費を大幅に減少でき、読出し用レジスタの電流消費を減少できるという利点がある。
【００２５】
本発明による読出し用レジスタで消費される電力は、また、供給電圧ＶＤＤに対して供給電圧ＶＤＤ１を低下させることによって低減されるという利点がある。
【００２６】
従来技術によれば、ダイオードの端子間の電圧変化が、読出し用増幅器を構成するトランジスタのドレイン−ソース間の電圧変化に導かれる。このため、供給電圧ＶＤＤは、トランジスタＴ１、Ｔ２及びＴ３を適切にバイアスするために、例えば１５ボルトと、十分に高いことが必要となる。
【００２７】
本発明によれば、読出し用増幅器の第１の増幅ステージは、ダイオードの端子における電圧変化を電流変化に変換する。トランジスタＴ４のドレイン−ソース間の電圧は、実質的に一定のままに保持される。従って、電圧ＶＤＤ１は、電圧ＶＤＤのごとく高い値を有する必要がない。電圧ＶＤＤ１は、例えば、１３ボルトに選択される。
【００２８】
本発明による読出し用増幅器によって消費される電力は、従来技術における読出し用増幅器によって消費される電力に比較して、例えば、約１／１０となる。従って、例えば３２個の出力を備えた読出し用増幅器を作成することが可能である。
【００２９】
本発明による電流読出しに関する他の効果は、寄生キャパシタＣｐ（図２に点線で示す）の影響を除去することであり、これは、読出し用レジスタと読出し用レジスタの外部の充電回路との接続から得られる。
【００３０】
ベース接地型増幅器は、キャパシタＣｐを短絡させるに十分な低い値の入力インピーダンスを有するという利点がある。従って、電流の読出しがこのキャパシタの存在によって影響されることはない。これに対して従来技術の装置においては、キャパシタＣｐのキャパシタンスは、読出し用レジスタの外部回路の入力インピーダンスに関して、無視することができない。このキャパシタＣｐの影響により、電荷／電圧の変換器の通過帯域が悪化する。
【００３１】
本発明はこの欠点がないという効果を有しており、例えば２４０ＭＨｚのオーダの通過帯域を得ることができる。
【００３２】
本発明による出力回路の他の効果は、集められた電荷ΔＱに出力電圧の変化ΔＶＳをリンクする変換係数Ｆｃを調整できることである。
【００３３】
変換係数は、実際、次のように記載され得る。
【００３４】
Ｆｃ＝ΔＶＳ／ΔＱ
【００３５】
ここで、ΔＱ＝Ｃｄ・ΔＶｇ，ΔＶｇ＝ΔＩ／ｇｍ及びΔＶＳ＝Ｒ・ΔＩである。
【００３６】
よって、Ｆｃ＝Ｒ・ｇｍ／Ｃｄとなる。
【００３７】
従って、抵抗Ｒを変化させることにより、変換係数Ｆｃの変化できるという効果が得られる。
【００３８】
電荷／電圧変換回路の通過帯域のカットオフ周波数は次式によって与えられる。
【００３９】
ｆ＝１／（２π・Ｒ・Ｃｏ）
【００４０】
ここでＲは抵抗、ＣｏはバイポーラトランジスタＴ５のコレクタでの周辺キャパシタンス（図示せず）である。
【００４１】
変換係数ＦｃはＲに比例し、通過帯域のカットオフ周波数ｆはＲに逆比例する。よって、比較的低いカットオフ周波数となる適用例においては、変換係数が高い値となるという利点が得られる。
【００４２】
例えば、数ＭＨｚのオーダの通過帯域において、約１６μＶ／電子の変換係数を得ることが可能となる。
【００４３】
上述した好ましい実施形態によれば、読出し用増幅器の第１の増幅ステージはＮ形ＭＯＳトランジスタによって形成され、第２の増幅ステージはＮＰＮ型バイポーラトランジスタによって形成される。
【００４４】
しかしながら、本発明は、例えば、第１の増幅ステージがＰ形ＭＯＳトランジスタによって形成され、かつ第２の増幅ステージがＰＮＰ型バイポーラトランジスタによって形成される他の実施形態をも含むものである。その場合、ＭＯＳトランジスタＴ４のゲートに接続されるのは、読出し用ダイオードのカソードではなくアノードである。同様に、電流読出し用ステージは、いかなる公知の周知の電流読出し用装置によって構成されてもよい。
【図面の簡単な説明】
【図１】 従来の読出し用レジスタの出力回路を示す図である。
【図２】 本発明による読出し用レジスタの出力回路を示す図である。
【符号の説明】
Ｑ 電荷
Ｃｄ、ＣＢ キャパシタ
Ｄ ダイオード
ＶＲ、ＶＤＤ 電圧源
Ｔｐｃ、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５ トランジスタ
Ｒ 抵抗
【発明の属する技術分野】
本発明は電荷の転送に主として使用するレジスタを読出すことに関し、特にそのようなレジスタの出力回路に関する。
【０００２】
【従来の技術】
ＣＣＤ型電荷転送読出し用レジスタは、例えば光学イメージを電荷に変換可能な光電装置に使用される。読出し用レジスタの出力回路は、転送された電荷を電気信号に変換する。この出力回路は、読出し用ダイオード及び読出し用増幅器によって構成される。
【０００３】
高速での電荷の移動が必要な用途では、１つの同一のレジスタにおける出力の数を増加させることになる。当業者であれば知っているように、各出力についての読出し用増幅器は、通常、数個の直列接続された増幅ステージによって構成される。このため、連続した増幅ステージのバイアス電流が増大する。例えば、３つの増幅ステージによって構成される読出し用増幅器には、１５ボルトの電圧で１５ｍＡのオーダの電流を与えなければならない。従って、読出し用レジスタによって消費される電力が非常に高い値にただちに達するため、出力の数を望ましいだけ大幅に増やすことはできない。例えば、各出力が前述したようにバイアスされた（１５ｍＡ，１５ボルト）読出し用増幅器を備えた３２個の出力を有する読出し用レジスタは、約７ワットの電力をレジスタ内で消費する結果となるので、作成することができない。
【０００４】
本発明はこのような問題点を有していない。
【０００５】
図１は従来の読出し用レジスタの出力回路を示す。
【０００６】
この出力回路は、記憶ゲート（図示せず）から来る電荷Ｑの、シフトレジスタの出力Ｓで集められる電圧Ｖｓへの変換を可能にする。
【０００７】
前述したように、出力回路は、読出し用ダイオードと読出し用増幅器とによって構成される。ゲートに印加されるコマンドＣ１の作用により、ＭＯＳトランジスタＴｐｃは、電荷Ｑの到達前にダイオードＤのキャパシタＣｄ（図１に点線で示す）の前充電を行う。トランジスタＴｐｃは、電圧源ＶＲに接続されたドレインと、電荷Ｑの到達点、ダイオードＤのカソード及び読出し用増幅器の入力Ｅに接続されたソースとを有する。
【０００８】
一例として、読出し用増幅器は、３つの連続する増幅ステージによって構成される。各増幅ステージは、ドレインが電圧源に接続されソースが電流源の第１の端子に接続されているＭＯＳトランジスタによって構成される。電流源の第２の端子は回路のグランドに接続されている。第１の増幅ステージはトランジスタＴ１と電流源Ｉ１とによって構成され、第２の増幅ステージはトランジスタＴ２と電流源Ｉ２とによって構成され、第３の増幅ステージはトランジスタＴ３と電流源Ｉ３とによって構成される。トランジスタＴ１のソースはトランジスタＴ２のゲートに接続され、トランジスタＴ２のソースはトランジスタＴ３のゲートに接続されている。読出し用増幅器の入力ＥはトランジスタＴ１のゲートである。読出し用増幅器の出力ＳはトランジスタＴ３のソースである。前述したように、電流Ｉ１、Ｉ２、Ｉ３は順次大きな値を有する。例えば電流Ｉ１が０．５ｍＡであり、電流Ｉ２が１又は２ｍＡであり、電流Ｉ３が１２又は１３ｍＡである。その結果、電流の合計Ｉ１＋Ｉ２＋Ｉ３は１５ｍＡのオーダに達することとなる。１５Ｖの供給電圧ＶＤＤの場合、出力回路によって消費される電力は、約０．２３ワットという値に達する。１つの同一の読出し用レジスタの出力の数を過剰に増大させることはできず、そうでなければ、レジスタ内で消費される電力が過剰な値となる。例えば、レジスタで消費される電力が実質的に７ワットとなる場合、３２個の出力を有する読出し用レジスタを設計することはできない。従来技術において、増幅ステージの数を増大させることによる他の欠点は、得られる変換係数が低い値となることである。当業者であれば分かるように、蓄積される電荷に変換器の出力電圧をリンクする変換係数は式Ｆｃ＝Ｇ／Ｃｄによって与えられる。ここで、Ｃｄは前述の如く規定されたダイオードのキャパシタンス、Ｇは読出し用増幅器のゲインである。
【０００９】
【発明が解決しようとする課題】
従来技術によれば、各増幅ステージは、１より小さい値、例えば０．８５のオーダのゲインを有するため、増幅ステージの数が多くなり読出し用増幅器の合計ゲインＧを小さくなる。前述の従来技術の例において、読出し用増幅器は３つの増幅ステージから構成され、ゲインＧは実質的に０．６に等しい。
【００１０】
本発明による読出し用増幅器はこの欠点を有していない。以下に、説明するように、本発明による出力回路は、従来技術の出力回路を用いた場合より、高い値の変換係数を得ることができる。
【００１１】
【課題を解決するための手段】
本発明は、読出し用ダイオードと、読出し用増幅器とを含むＣＣＤ型電荷転送読出し用レジスタの電荷／電圧変換装置に関し、読出し用増幅器が読出し用ダイオードの端子に集められる電圧変化（ΔＶｇ）を電流変化（ΔＩ）に変換可能な第１の増幅ステージと、電流変化を作成させるために読出しを可能とする第２の増幅ステージとを含んでいる。
【００１２】
本発明によれば、読出し用レジスタの消費電力を著しく低減させることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１４】
図２は本発明による読出し用レジスタ出力回路を示す。
【００１５】
図２は２つの領域に分けられる。領域Ｉに位置する要素は読出し用レジスタに組み込まれており、領域ＩＩに位置する要素はこの読出し用レジスタの外部にある。従って、領域ＩＩに位置する要素は、１つの同一のチップに集積される要素であるか又は分離されている要素のいずれかである。
【００１６】
領域Ｉにおいて、電荷Ｑの到達の前にダイオードＤのキャパシタＣｄの前充電を可能とする係数を有するＭＯＳトランジスタと読出し用ダイオードＤが配置されている。従来技術の場合と同様に、トランジスタＴｐｃは、ドレインが電圧源ＶＲに接続され、ソースが電荷Ｑの到達点とアノードが接地されているダイオードＤのカソードとに接続された例えばＮ形ＭＯＳトランジスタである。
【００１７】
本発明によれば、読出し用増幅器は、読出し用ダイオードの端子に得られる電圧変化を電流変化に変換可能である第１の増幅ステージと、電流変化の読出し用ステージから形成される第２の増幅ステージとを有する。
【００１８】
本発明の好ましい実施形態によれば、第１の増幅ステージは読出し用レジスタと集積されたＮ形ＭＯＳトランジスタＴ４によって形成される。Ｎ形ＭＯＳトランジスタＴ４はダイオードＤのカソードに接続されたゲートと、電圧源ＶＤＤ１に接続されたドレインとを有する。このＮ形ＭＯＳトランジスタＴ４のソースは読出し用レジスタの出力を形成する。
【００１９】
電流変化の読出し用ステージは、キャパシタＣＢを介して接地されるベースと、トランジスタＴ４のソースにそして電流源Ｉ４による回路を介して接地されるエミッタと、抵抗Ｒを介して例えば１５ボルトの電圧源ＶＤＤ２に接続されるコレクタとを有するＮＰＮ形バイポーラトランジスタによって形成される、好ましくはベース接地型増幅器である。電流源Ｉ４の電流値は、例えば３ｍＡである。キャパシタＣＢの値は、トランジスタＴ５によるベース接地タイプアセンブリを確実に得るために選択される。この値は例えば１００ｎＦである。優れた雑音特性が要求されるような適用例においては、電流源Ｉ４は抵抗によって置き換えられる。
【００２０】
バイポーラトランジスタＴ５を反転させるためにかつトランジスタＴ４のドレイン−ソース間の電圧を固定するために、電圧ＶＢがこのバイポーラトランジスタＴ５のベースに印加される。電圧ＶＢは例えば７ボルトである。これにより、トランジスタＴ４のバイアス電流は、例えば１〜３ｍＡの範囲の値を有する。
【００２１】
読出し用ダイオードの端子における電荷の読出しはトランジスタＴ４のゲートに供給される電圧Ｖｇの変化ΔＶｇによって表される。これはトランジスタＴ４を流れる電流Ｉの変化ΔＩという結果となる。この変化ΔＩは式ΔＩ＝ｇｍ・ΔＶｇで与えられる。ここで、ｇｍはトランジスタＴ４の相互コンンダクタンスである。例えば、ｇｍが０．５ｍＳに等しくなるようにトランジスタＴ４の形態が選択される。
【００２２】
読出し用増幅器の出力電圧ＶＳは、トランジスタＴ５のコレクタと回路のグランドとの間から取り出される。電圧ＶＳの変化ΔＶＳは次のように記載される。
【００２３】
ΔＶＳ＝Ｒ・ΔＩ
【００２４】
電流源Ｉ４の電流が、数ｍＡ、例えば３ｍＡであるのに対し、従来技術による装置の電流の合計Ｉ１＋Ｉ２＋Ｉ３は１５ｍＡである。従って、本発明は読出し用増幅器の電流消費を大幅に減少でき、読出し用レジスタの電流消費を減少できるという利点がある。
【００２５】
本発明による読出し用レジスタで消費される電力は、また、供給電圧ＶＤＤに対して供給電圧ＶＤＤ１を低下させることによって低減されるという利点がある。
【００２６】
従来技術によれば、ダイオードの端子間の電圧変化が、読出し用増幅器を構成するトランジスタのドレイン−ソース間の電圧変化に導かれる。このため、供給電圧ＶＤＤは、トランジスタＴ１、Ｔ２及びＴ３を適切にバイアスするために、例えば１５ボルトと、十分に高いことが必要となる。
【００２７】
本発明によれば、読出し用増幅器の第１の増幅ステージは、ダイオードの端子における電圧変化を電流変化に変換する。トランジスタＴ４のドレイン−ソース間の電圧は、実質的に一定のままに保持される。従って、電圧ＶＤＤ１は、電圧ＶＤＤのごとく高い値を有する必要がない。電圧ＶＤＤ１は、例えば、１３ボルトに選択される。
【００２８】
本発明による読出し用増幅器によって消費される電力は、従来技術における読出し用増幅器によって消費される電力に比較して、例えば、約１／１０となる。従って、例えば３２個の出力を備えた読出し用増幅器を作成することが可能である。
【００２９】
本発明による電流読出しに関する他の効果は、寄生キャパシタＣｐ（図２に点線で示す）の影響を除去することであり、これは、読出し用レジスタと読出し用レジスタの外部の充電回路との接続から得られる。
【００３０】
ベース接地型増幅器は、キャパシタＣｐを短絡させるに十分な低い値の入力インピーダンスを有するという利点がある。従って、電流の読出しがこのキャパシタの存在によって影響されることはない。これに対して従来技術の装置においては、キャパシタＣｐのキャパシタンスは、読出し用レジスタの外部回路の入力インピーダンスに関して、無視することができない。このキャパシタＣｐの影響により、電荷／電圧の変換器の通過帯域が悪化する。
【００３１】
本発明はこの欠点がないという効果を有しており、例えば２４０ＭＨｚのオーダの通過帯域を得ることができる。
【００３２】
本発明による出力回路の他の効果は、集められた電荷ΔＱに出力電圧の変化ΔＶＳをリンクする変換係数Ｆｃを調整できることである。
【００３３】
変換係数は、実際、次のように記載され得る。
【００３４】
Ｆｃ＝ΔＶＳ／ΔＱ
【００３５】
ここで、ΔＱ＝Ｃｄ・ΔＶｇ，ΔＶｇ＝ΔＩ／ｇｍ及びΔＶＳ＝Ｒ・ΔＩである。
【００３６】
よって、Ｆｃ＝Ｒ・ｇｍ／Ｃｄとなる。
【００３７】
従って、抵抗Ｒを変化させることにより、変換係数Ｆｃの変化できるという効果が得られる。
【００３８】
電荷／電圧変換回路の通過帯域のカットオフ周波数は次式によって与えられる。
【００３９】
ｆ＝１／（２π・Ｒ・Ｃｏ）
【００４０】
ここでＲは抵抗、ＣｏはバイポーラトランジスタＴ５のコレクタでの周辺キャパシタンス（図示せず）である。
【００４１】
変換係数ＦｃはＲに比例し、通過帯域のカットオフ周波数ｆはＲに逆比例する。よって、比較的低いカットオフ周波数となる適用例においては、変換係数が高い値となるという利点が得られる。
【００４２】
例えば、数ＭＨｚのオーダの通過帯域において、約１６μＶ／電子の変換係数を得ることが可能となる。
【００４３】
上述した好ましい実施形態によれば、読出し用増幅器の第１の増幅ステージはＮ形ＭＯＳトランジスタによって形成され、第２の増幅ステージはＮＰＮ型バイポーラトランジスタによって形成される。
【００４４】
しかしながら、本発明は、例えば、第１の増幅ステージがＰ形ＭＯＳトランジスタによって形成され、かつ第２の増幅ステージがＰＮＰ型バイポーラトランジスタによって形成される他の実施形態をも含むものである。その場合、ＭＯＳトランジスタＴ４のゲートに接続されるのは、読出し用ダイオードのカソードではなくアノードである。同様に、電流読出し用ステージは、いかなる公知の周知の電流読出し用装置によって構成されてもよい。
【図面の簡単な説明】
【図１】 従来の読出し用レジスタの出力回路を示す図である。
【図２】 本発明による読出し用レジスタの出力回路を示す図である。
【符号の説明】
Ｑ 電荷
Ｃｄ、ＣＢ キャパシタ
Ｄ ダイオード
ＶＲ、ＶＤＤ 電圧源
Ｔｐｃ、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５ トランジスタ
Ｒ 抵抗
Claims (4)
- 読出し用ダイオードと、読出し用増幅器とを含む、ＣＣＤ型電荷転送読出し用レジスタの電荷／電圧変換装置において、
前記読出し用増幅器が、前記読出し用ダイオードの端子における電圧変化（ΔＶｇ）を電流変化（ΔＩ）に変換可能な第１の増幅ステージと、ベースがキャパシタを介して装置のグランドに接続されているバイポーラトランジスタによる第２の増幅ステージとを含んでおり、前記ベースには前記バイポーラトランジスタをオンとするために調整される電圧（ＶＢ）が供給され、前記バイポーラトランジスタのエミッタが前記第１の増幅ステージの出力及び電流源の第１の端子に接続され、該電流源の第２の端子が装置のグランドに接続され、前記読出し用増幅器の出力に相当する前記バイポーラトランジスタのコレクタが抵抗を介して電圧源（ＶＤＤ２）に接続されていることを特徴とする装置。 - 前記第１の増幅ステージが、ソースが前記バイポーラトランジスタのエミッタに接続されかつゲートが前記読出し用ダイオードの第１の端子に接続されたＭＯＳトランジスタであり、該読出し用ダイオードの第２の端子が回路のグランドに接続されていることを特徴とする請求項１に記載の装置。
- 前記ＭＯＳトランジスタがＮ形トランジスタであり、前記読出し用ダイオードの第１の端子が該読出し用ダイオードのカソードであり、前記バイポーラトランジスタがＮＰＮ型トランジスタであることを特徴とする請求項２に記載の装置。
- 前記ＭＯＳトランジスタがＰ形トランジスタであり、前記読出し用ダイオードの第１の端子が該読出し用ダイオードのアノードであり、前記バイポーラトランジスタがＰＮＰ型トランジスタであることを特徴とする請求項２に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9503950A FR2732848B1 (fr) | 1995-04-04 | 1995-04-04 | Amplificateur de lecture de registre ccd |
| FR9503950 | 1995-04-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321599A JPH08321599A (ja) | 1996-12-03 |
| JP4019439B2 true JP4019439B2 (ja) | 2007-12-12 |
Family
ID=9477720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10479496A Expired - Fee Related JP4019439B2 (ja) | 1995-04-04 | 1996-04-03 | Ｃｃｄ型電荷転送読出し用レジスタの電荷／電圧変換装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5946034A (ja) |
| EP (1) | EP0737003B1 (ja) |
| JP (1) | JP4019439B2 (ja) |
| AT (1) | ATE222440T1 (ja) |
| CA (1) | CA2173389C (ja) |
| DE (1) | DE69622908T2 (ja) |
| FR (1) | FR2732848B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084229A (en) * | 1998-03-16 | 2000-07-04 | Photon Vision Systems, Llc | Complimentary metal oxide semiconductor imaging device |
| US6677995B1 (en) * | 1999-02-04 | 2004-01-13 | Agere Systems Inc. | Array readout system |
| US6468201B1 (en) * | 2001-04-27 | 2002-10-22 | Welch Allyn, Inc. | Apparatus using PNP bipolar transistor as buffer to drive video signal |
| US20050218397A1 (en) * | 2004-04-06 | 2005-10-06 | Availableip.Com | NANO-electronics for programmable array IC |
| US7019391B2 (en) * | 2004-04-06 | 2006-03-28 | Bao Tran | NANO IC packaging |
| US20050218398A1 (en) * | 2004-04-06 | 2005-10-06 | Availableip.Com | NANO-electronics |
| US7330369B2 (en) * | 2004-04-06 | 2008-02-12 | Bao Tran | NANO-electronic memory array |
| US7862624B2 (en) * | 2004-04-06 | 2011-01-04 | Bao Tran | Nano-particles on fabric or textile |
| US7671398B2 (en) * | 2005-02-23 | 2010-03-02 | Tran Bao Q | Nano memory, light, energy, antenna and strand-based systems and methods |
| US7393699B2 (en) | 2006-06-12 | 2008-07-01 | Tran Bao Q | NANO-electronics |
| US9633426B2 (en) | 2014-05-30 | 2017-04-25 | General Electric Company | Remote visual inspection image capture system and method |
| US8810636B2 (en) | 2006-12-20 | 2014-08-19 | Ge Inspection Technologies, Lp | Inspection apparatus method and apparatus comprising selective frame output |
| US8213676B2 (en) | 2006-12-20 | 2012-07-03 | Ge Inspection Technologies Lp | Inspection apparatus method and apparatus comprising motion responsive control |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710725A (en) * | 1984-08-23 | 1987-12-01 | General Electric Company | Preamplifier for an imaging system |
| US4677490A (en) * | 1985-09-13 | 1987-06-30 | Rca Corporation | CCD imager output signal processing using drain output signal and wide-band sampled detected floating-element output signal |
| JP2510299B2 (ja) * | 1989-03-22 | 1996-06-26 | オリンパス光学工業株式会社 | 電子式内視鏡装置 |
| JP2666522B2 (ja) * | 1990-05-14 | 1997-10-22 | 日本電気株式会社 | 電荷転送装置 |
| JP3069373B2 (ja) * | 1990-11-28 | 2000-07-24 | 株式会社日立製作所 | 固体撮像装置の駆動方法 |
| JP2701546B2 (ja) * | 1991-01-18 | 1998-01-21 | 日本電気株式会社 | 信号電荷検出回路を有する電荷転送装置 |
| JPH05235665A (ja) * | 1991-09-04 | 1993-09-10 | Hitachi Ltd | 増幅回路 |
| US5192920A (en) * | 1992-03-18 | 1993-03-09 | Eastman Kodak Company | High-sensitivity, low-noise transistor amplifier |
| FR2699726B1 (fr) * | 1992-12-22 | 1995-01-27 | Thomson Csf Semiconducteurs | Registre à décalage à transfert de charges avec dispositif de lecture amélioré. |
| DE69409274T2 (de) * | 1993-01-12 | 1998-11-05 | Sony Corp | Ausgangsschaltung für Ladungsübertragungselement |
-
1995
- 1995-04-04 FR FR9503950A patent/FR2732848B1/fr not_active Expired - Fee Related
-
1996
- 1996-04-02 US US08/626,833 patent/US5946034A/en not_active Expired - Fee Related
- 1996-04-02 AT AT96400711T patent/ATE222440T1/de not_active IP Right Cessation
- 1996-04-02 DE DE69622908T patent/DE69622908T2/de not_active Expired - Fee Related
- 1996-04-02 EP EP96400711A patent/EP0737003B1/fr not_active Expired - Lifetime
- 1996-04-03 JP JP10479496A patent/JP4019439B2/ja not_active Expired - Fee Related
- 1996-04-03 CA CA002173389A patent/CA2173389C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2732848A1 (fr) | 1996-10-11 |
| FR2732848B1 (fr) | 1997-05-16 |
| EP0737003A1 (fr) | 1996-10-09 |
| DE69622908T2 (de) | 2003-04-30 |
| EP0737003B1 (fr) | 2002-08-14 |
| CA2173389C (en) | 2006-06-06 |
| ATE222440T1 (de) | 2002-08-15 |
| US5946034A (en) | 1999-08-31 |
| DE69622908D1 (de) | 2002-09-19 |
| JPH08321599A (ja) | 1996-12-03 |
| CA2173389A1 (en) | 1996-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061020 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061026 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070112 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070403 |
|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070904 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070917 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |