JP2666522B2 - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JP2666522B2 JP2666522B2 JP2123692A JP12369290A JP2666522B2 JP 2666522 B2 JP2666522 B2 JP 2666522B2 JP 2123692 A JP2123692 A JP 2123692A JP 12369290 A JP12369290 A JP 12369290A JP 2666522 B2 JP2666522 B2 JP 2666522B2
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- G11C27/04—Shift registers
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- G—PHYSICS
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- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電荷転送装置に関し、特に、出力回路にフ
ローティングディフュージョン型電荷検出回路（以下、
FDAと記す）を有する電荷転送装置に関する。
ローティングディフュージョン型電荷検出回路（以下、
FDAと記す）を有する電荷転送装置に関する。
［従来の技術］ 第５図は、従来のFDAの接続回路図である。同図にお
いて、１は後述するMOSトランジスタQ1のソースである
フローティングディフュージョン、２は信号電荷が転送
される電荷転送領域、３は転送クロックφ１が印加され
る転送電極、４は一定の出力ゲートで厚VOGが印加され
る出力ゲート、Q1はドレイにリセットドレイン電圧VRD
が印加され、ゲートリセットパルスφＲが印加されるデ
ィプリーション型のMOSトランジスタ（以下、MOSTrと記
す）、Q2、Q4はソース・フォロワの駆動トランジスタで
あるエンハンスメント型のMOSTr、Q3、Q5はソース・フ
ォロワの負荷トランジスタであるディプリーション型の
MOSTrである。また、Ｐは電荷転送領域２内を転送され
てきた信号電荷のフローティングディフュージョン１へ
の注入点である。
いて、１は後述するMOSトランジスタQ1のソースである
フローティングディフュージョン、２は信号電荷が転送
される電荷転送領域、３は転送クロックφ１が印加され
る転送電極、４は一定の出力ゲートで厚VOGが印加され
る出力ゲート、Q1はドレイにリセットドレイン電圧VRD
が印加され、ゲートリセットパルスφＲが印加されるデ
ィプリーション型のMOSトランジスタ（以下、MOSTrと記
す）、Q2、Q4はソース・フォロワの駆動トランジスタで
あるエンハンスメント型のMOSTr、Q3、Q5はソース・フ
ォロワの負荷トランジスタであるディプリーション型の
MOSTrである。また、Ｐは電荷転送領域２内を転送され
てきた信号電荷のフローティングディフュージョン１へ
の注入点である。
次に、第６図に示すタイミングチャートを参照して、
第５図の従来回路の動作について説明する。時刻t1にお
いて、リセットパルスφＲをハイレベルとし、MOSTrQ1
を導通させ、MOSTrQ1のソース電位であるVPをQ1のドレ
イン電圧VRDと同電位に設定する。時刻t2にてリセット
パルスφＲがローレブルとなると、電荷注入点Ｐはフロ
ーティング状態となる。この状態にした後に、時刻t3に
おいて、転送クロックφ１がローレベルとなると、転送
電極３下に蓄積されていた電荷（電子）は出力ゲート４
下のチャネルを通って電荷注入点Ｐへ流入する。この流
入電荷による注入点Ｐの電位変化ΔVoutは、MOSTrQ2〜Q
5により構成される２段のソース・フォロワを介して出
力端子Outから出力される。
第５図の従来回路の動作について説明する。時刻t1にお
いて、リセットパルスφＲをハイレベルとし、MOSTrQ1
を導通させ、MOSTrQ1のソース電位であるVPをQ1のドレ
イン電圧VRDと同電位に設定する。時刻t2にてリセット
パルスφＲがローレブルとなると、電荷注入点Ｐはフロ
ーティング状態となる。この状態にした後に、時刻t3に
おいて、転送クロックφ１がローレベルとなると、転送
電極３下に蓄積されていた電荷（電子）は出力ゲート４
下のチャネルを通って電荷注入点Ｐへ流入する。この流
入電荷による注入点Ｐの電位変化ΔVoutは、MOSTrQ2〜Q
5により構成される２段のソース・フォロワを介して出
力端子Outから出力される。
［発明が解決しようとする課題］ 前記した従来のFDAでは、第５図におけるMOSTrQ1のリ
セットゲートと電荷注入点Ｐとの間にはカップリング容
量落Ｒが存在するため、第６図に示すように、リセット
パルスφＲがハイレベルからローレベルへ変化する時点
において、電荷注入点Ｐの電位はリセットフィードスル
ーノイズと呼ばれるΔφＲの電位変動をうける。この電
位変動は通常数百mVと、正味の信号出力ΔVoutが数十〜
数百mVであるのに対して非常に大きなものとなってい
る。出力端子Outから出力されるこの信号出力は、サン
プルホールドされた後A/Dコンバータに入力されるが、
その際、A/Dコンバータの入力レベルに合わせるために
増幅される。この場合、信号出力ΔVoutが数十mVである
ときには数十倍に増幅されるが、その際リセットフィー
ドスルーノーイズΔφＲのレベルも数十倍に増幅される
ため、ΔφＲ数10Vのレベルになる。而して、ここに使
用される増幅器には広いダイナミックレンジと優れた周
波数特性が求められるので、このような大信号を扱う場
合にはかなりのコストアップとなるため、実装において
は、増幅器の増幅度を数倍の範囲内にとどめざるをえな
い。ところが、信号出力のレベルがA/Dコンバータの基
準電圧に対し低い場合には、量子化誤差が増大してS/N
が劣化する。これに対して、A/Dコンバータの基準電圧
を下げることも考えられるが、その場合にはA/Dコンバ
ータの精度が下がるのではやはりS/Nが劣化する。
セットゲートと電荷注入点Ｐとの間にはカップリング容
量落Ｒが存在するため、第６図に示すように、リセット
パルスφＲがハイレベルからローレベルへ変化する時点
において、電荷注入点Ｐの電位はリセットフィードスル
ーノイズと呼ばれるΔφＲの電位変動をうける。この電
位変動は通常数百mVと、正味の信号出力ΔVoutが数十〜
数百mVであるのに対して非常に大きなものとなってい
る。出力端子Outから出力されるこの信号出力は、サン
プルホールドされた後A/Dコンバータに入力されるが、
その際、A/Dコンバータの入力レベルに合わせるために
増幅される。この場合、信号出力ΔVoutが数十mVである
ときには数十倍に増幅されるが、その際リセットフィー
ドスルーノーイズΔφＲのレベルも数十倍に増幅される
ため、ΔφＲ数10Vのレベルになる。而して、ここに使
用される増幅器には広いダイナミックレンジと優れた周
波数特性が求められるので、このような大信号を扱う場
合にはかなりのコストアップとなるため、実装において
は、増幅器の増幅度を数倍の範囲内にとどめざるをえな
い。ところが、信号出力のレベルがA/Dコンバータの基
準電圧に対し低い場合には、量子化誤差が増大してS/N
が劣化する。これに対して、A/Dコンバータの基準電圧
を下げることも考えられるが、その場合にはA/Dコンバ
ータの精度が下がるのではやはりS/Nが劣化する。
よって、本発明の目的とするところは、上記リセット
フィードスルーノイズΔφＲのレベルを十分低減するこ
とにより、電荷転送装置の出力信号ΔVoutが数十mVと小
さい場合においても、増幅器の増幅率を数十倍とするこ
と可能となり、十分高いS/Nを確保することができるよ
うにすることである。
フィードスルーノイズΔφＲのレベルを十分低減するこ
とにより、電荷転送装置の出力信号ΔVoutが数十mVと小
さい場合においても、増幅器の増幅率を数十倍とするこ
と可能となり、十分高いS/Nを確保することができるよ
うにすることである。
［課題を解決するための手段］ 本発明の電荷転送装置は、電荷転送部の後段に信号電
荷が注入されるフローティングディフュージョンを設
け、該フローティングディフュージョンの電位変化をソ
ース・フォロワを介して取り出すものであり、前記ソー
ス・フォロワには、フローティングディフュージョンの
電位をリセットするリセットパルスがロー／ハイとなる
のに同期して、ソース・フォロワの出力節点の電位を引
き上げ／引き下げる手段が付加されている。
荷が注入されるフローティングディフュージョンを設
け、該フローティングディフュージョンの電位変化をソ
ース・フォロワを介して取り出すものであり、前記ソー
ス・フォロワには、フローティングディフュージョンの
電位をリセットするリセットパルスがロー／ハイとなる
のに同期して、ソース・フォロワの出力節点の電位を引
き上げ／引き下げる手段が付加されている。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図は、本発明の第１の実施例を示す回路図であ
る。同図において、第５図の従来例の部分と共通する部
分については同一の記号が付されているので、重複する
説明は省略する。本実施例の、第５図に示した従来例と
相違する点は、MOSTrQ2、Q3よりなる初段のソース・フ
ォロワの出力接点とGNDとの間にゲートにリセットパル
スφＲが入力されるエンハンスメント型のMOSTrQ6が挿
入されている点である。
る。同図において、第５図の従来例の部分と共通する部
分については同一の記号が付されているので、重複する
説明は省略する。本実施例の、第５図に示した従来例と
相違する点は、MOSTrQ2、Q3よりなる初段のソース・フ
ォロワの出力接点とGNDとの間にゲートにリセットパル
スφＲが入力されるエンハンスメント型のMOSTrQ6が挿
入されている点である。
次に、この実施例の回路の動作について、第２図に示
す初段のソース・フォロワの入力出力特性図を用いて説
明する。第２図において、曲線Ａは、リセットパルスφ
ＲがローレベルでMOSTrQ6がオフ状態にあるときのMOSTr
Q2、Q3から構成される初段のソース・フォロワの入力電
圧VPに対する出力電圧V2の特性曲線であり、また、曲線
Ｂは、リセットパルスφＲがハイレベルMOSTrQ6がオン
しているときの入力出力特性曲線である。MOSTrQ6がオ
ンした場合には、MOSTrQ2には対するロードはMOSTrQ3と
Q6の並列回路となるため、ロードには流れる全電流が増
加して、その結果、第２図に示されるように、オフセッ
ト電圧が低下する。
す初段のソース・フォロワの入力出力特性図を用いて説
明する。第２図において、曲線Ａは、リセットパルスφ
ＲがローレベルでMOSTrQ6がオフ状態にあるときのMOSTr
Q2、Q3から構成される初段のソース・フォロワの入力電
圧VPに対する出力電圧V2の特性曲線であり、また、曲線
Ｂは、リセットパルスφＲがハイレベルMOSTrQ6がオン
しているときの入力出力特性曲線である。MOSTrQ6がオ
ンした場合には、MOSTrQ2には対するロードはMOSTrQ3と
Q6の並列回路となるため、ロードには流れる全電流が増
加して、その結果、第２図に示されるように、オフセッ
ト電圧が低下する。
いま、リセットパルスφＲがハイレベルとなっている
ものとすると、入力電圧VPにはφＲと同期したりセット
フィードスルノーイズがあらわれるが、この期間では、
MOSTrQ6が導通して初段のソース・フォロワは第２図の
曲線Ｂ上のの点となっている。次に、リセットパルス
φＲがローレベルとなり、MOSTrQ6がオフ状態となる
と、動作点は、第２図の曲線Ａの−間に移動する。
リセットパルスφＲがハイレベルであるときのみオフセ
ット電圧が低下するので、第２図に示されるように、出
力電圧V2に表われるリセットフィードスルーノイズΔφ
Ｒ成分は、電荷注入点にあらわれる入力電圧VPのそれに
比べ低いものとすることができる。
ものとすると、入力電圧VPにはφＲと同期したりセット
フィードスルノーイズがあらわれるが、この期間では、
MOSTrQ6が導通して初段のソース・フォロワは第２図の
曲線Ｂ上のの点となっている。次に、リセットパルス
φＲがローレベルとなり、MOSTrQ6がオフ状態となる
と、動作点は、第２図の曲線Ａの−間に移動する。
リセットパルスφＲがハイレベルであるときのみオフセ
ット電圧が低下するので、第２図に示されるように、出
力電圧V2に表われるリセットフィードスルーノイズΔφ
Ｒ成分は、電荷注入点にあらわれる入力電圧VPのそれに
比べ低いものとすることができる。
第３図は、本発明の第２の実施例を示す回路図であ
る。この実施例の第１図の第１の実施例と相違する点
は、初段のソース・フォロワの出力点に接続されていた
MOSTrQ6が除去され、初段のソース・フォロワの駆動側
のMOSTrQ2のドレインと電源端子間に、ゲートにリセッ
トパルスφＲと逆相のパルスが印加されるディプリーシ
ョン型のMOSTrQ7が挿入されている点である。この回路
構成により、リセットパルスφＲがハイレベル時には
（Ｒがローレベル時には）、MOSTrQ7の抵抗値が上が
り、MOSTrQ2、Q3よりなるソース・フォロワのオフセッ
トで電圧が低下し、逆にリセットパルスφＲがローレベ
ル（Ｒがハイレベル）となると、MOSTrQ7の抵抗値が
下がり、オフセット電圧が上昇するので、先の実施例と
同様の効果を奏することができる。
る。この実施例の第１図の第１の実施例と相違する点
は、初段のソース・フォロワの出力点に接続されていた
MOSTrQ6が除去され、初段のソース・フォロワの駆動側
のMOSTrQ2のドレインと電源端子間に、ゲートにリセッ
トパルスφＲと逆相のパルスが印加されるディプリーシ
ョン型のMOSTrQ7が挿入されている点である。この回路
構成により、リセットパルスφＲがハイレベル時には
（Ｒがローレベル時には）、MOSTrQ7の抵抗値が上が
り、MOSTrQ2、Q3よりなるソース・フォロワのオフセッ
トで電圧が低下し、逆にリセットパルスφＲがローレベ
ル（Ｒがハイレベル）となると、MOSTrQ7の抵抗値が
下がり、オフセット電圧が上昇するので、先の実施例と
同様の効果を奏することができる。
第４図は、本発明の第３の実施例を示す回路接続図で
ある。本実施例では、初段のソース・フォロワの出力点
に、コンデンサＣとディプリーション型のMOSTrQ8の直
列回路を接続し、コンデンサ側から、リセットパルスφ
Ｒと逆相のパルスを入力している。このように構成する
ことにより、初段のソース・フォロワの入力点にあわら
れるリセットフィードスルーノイズをその出力点におい
てキャンセルすることができる。
ある。本実施例では、初段のソース・フォロワの出力点
に、コンデンサＣとディプリーション型のMOSTrQ8の直
列回路を接続し、コンデンサ側から、リセットパルスφ
Ｒと逆相のパルスを入力している。このように構成する
ことにより、初段のソース・フォロワの入力点にあわら
れるリセットフィードスルーノイズをその出力点におい
てキャンセルすることができる。
［発明の効果］ 以上説明したように、本発明は、フローティングディ
フュージョンにあらわれるリセットフィードスルーノイ
ズを、フローティングディフュージョンと電位変化を検
出するソース・フォロワにおいて減縮またはキャンセル
するものであるので、本発によれば、ソース・フォロワ
の出力にあらわれるリセットフィードスルーノイズ分を
十分に低いレベルとすることができる。したがって、本
発明によれば、ソース・フォロワの出力電圧をA/Dコン
バータの入力レベルに合致するまでに増幅する増幅器を
低コストで実現でき、電荷転送装置の出力信号を低ノイ
ズのものとすることができる。
フュージョンにあらわれるリセットフィードスルーノイ
ズを、フローティングディフュージョンと電位変化を検
出するソース・フォロワにおいて減縮またはキャンセル
するものであるので、本発によれば、ソース・フォロワ
の出力にあらわれるリセットフィードスルーノイズ分を
十分に低いレベルとすることができる。したがって、本
発明によれば、ソース・フォロワの出力電圧をA/Dコン
バータの入力レベルに合致するまでに増幅する増幅器を
低コストで実現でき、電荷転送装置の出力信号を低ノイ
ズのものとすることができる。
第１図、第３図、第４図は、それぞれ本発明の実施例を
示す回路図、第２図は、第１図の実施例の動作説明図、
第５図は、従来例の回路図、第６図は、その動作説明図
である。 １……フローティングディフュージョン、２……電荷転
送領域、３……転送電極、４……出力ゲート、Q1、Q3、
Q5、Q7、Q8……ディプリーション型MOSトランジスタ、Q
2、Q4、Q6……エンハンス型MOSトランジスタ、Out……
出力端子、Ｐ……電荷注入点。
示す回路図、第２図は、第１図の実施例の動作説明図、
第５図は、従来例の回路図、第６図は、その動作説明図
である。 １……フローティングディフュージョン、２……電荷転
送領域、３……転送電極、４……出力ゲート、Q1、Q3、
Q5、Q7、Q8……ディプリーション型MOSトランジスタ、Q
2、Q4、Q6……エンハンス型MOSトランジスタ、Out……
出力端子、Ｐ……電荷注入点。
Claims (1)
- 【請求項１】半導体領域内に設けられた、転送信号電荷
が注入されるフローティングディフュージョンと、該フ
ローティングディフュージョンの後段の前記半導体領域
内に設けられたリセットドレインと、前記フローティン
グディフュージョンと前記リセットドレインとの間の前
記半導体領域上に絶縁膜を介して形成されたリセットゲ
ートと、前記フローティングディフュージョンの電位変
化を検出するソース・フォロワ回路とを備えた電荷転送
装置において、前記ソース・フォロワ回路は、前記リセ
ットゲートに印加されるリセットパルスがロー／ハイと
なるのに同期して、ソース・フォロワ回路の出力節点の
電位を引き上げ／引き下げる手段を有していることを特
徴とする電荷転送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123692A JP2666522B2 (ja) | 1990-05-14 | 1990-05-14 | 電荷転送装置 |
| DE69122543T DE69122543T2 (de) | 1990-05-14 | 1991-05-14 | Ladungsabfühlschaltung des schwebenden Diffusion Typus zur Verwendung in einer Ladungsübertragungsanordnung |
| EP91107783A EP0457270B1 (en) | 1990-05-14 | 1991-05-14 | Floating diffusion type charge detection circuit for use in charge transfer device |
| US07/699,836 US5276723A (en) | 1990-05-14 | 1991-05-14 | Floating diffusion type charge detection circuit for use in charge transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123692A JP2666522B2 (ja) | 1990-05-14 | 1990-05-14 | 電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423333A JPH0423333A (ja) | 1992-01-27 |
| JP2666522B2 true JP2666522B2 (ja) | 1997-10-22 |
Family
ID=14866966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123692A Expired - Fee Related JP2666522B2 (ja) | 1990-05-14 | 1990-05-14 | 電荷転送装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5276723A (ja) |
| EP (1) | EP0457270B1 (ja) |
| JP (1) | JP2666522B2 (ja) |
| DE (1) | DE69122543T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2707440B1 (fr) * | 1993-07-09 | 1995-08-18 | Thomson Csf Semiconducteurs | Convertisseur charge-tension à rétroaction commandée. |
| JP3182303B2 (ja) * | 1994-11-28 | 2001-07-03 | 三洋電機株式会社 | 固体撮像素子及びこれを用いた撮像装置 |
| FR2732848B1 (fr) * | 1995-04-04 | 1997-05-16 | Thomson Csf Semiconducteurs | Amplificateur de lecture de registre ccd |
| JP3529022B2 (ja) * | 1998-01-30 | 2004-05-24 | シャープ株式会社 | 電荷転送素子 |
| JP3711072B2 (ja) * | 2001-12-27 | 2005-10-26 | 富士写真フイルム株式会社 | 撮像装置 |
| US7382008B2 (en) * | 2006-05-02 | 2008-06-03 | Eastman Kodak Company | Ultra-small CMOS image sensor pixel using a photodiode potential technique |
| EP2127085B1 (en) * | 2007-01-19 | 2018-06-27 | Intersil Americas LLC | Charge-domain pipelined analog-to-digital converter |
| KR101460818B1 (ko) * | 2007-01-23 | 2014-11-11 | 인터실 아메리카스 엘엘씨 | 파이프라인 전하영역 아날로그 디지털 변환기의 아날로그 오차 정정 |
| JP4920610B2 (ja) * | 2008-01-31 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | Ｃｃｄ装置及び駆動方法 |
| JP4645743B2 (ja) * | 2009-01-26 | 2011-03-09 | ソニー株式会社 | 固体撮像装置の駆動方法および固体撮像装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5264237A (en) * | 1975-11-22 | 1977-05-27 | Matsushita Electric Ind Co Ltd | Noise eraser unit for electric charge transfer element |
| DE2602520B2 (de) * | 1976-01-23 | 1978-02-02 | Linearer ausgangsverstaerker fuer ladungsgekoppelte elemente | |
| JPS54115043A (en) * | 1978-02-28 | 1979-09-07 | Ricoh Co Ltd | Noise rejection circuit |
| FR2444367A1 (fr) * | 1978-12-12 | 1980-07-11 | Thomson Csf | Procede de filtrage d'un signal electrique par transfert de charges dans un semi-conducteur et filtre a capacites commutees utilisant un tel procede |
| JPS57138097A (en) * | 1981-02-18 | 1982-08-26 | Hitachi Ltd | Signal readout circuit for charge transfer element |
| JPS58128095A (ja) * | 1982-01-25 | 1983-07-30 | Toshiba Corp | 電荷転送デバイス |
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| JPS59185094A (ja) * | 1983-04-05 | 1984-10-20 | Sony Corp | 電荷結合素子における信号出力段の駆動方法 |
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| JPH084137B2 (ja) * | 1988-01-12 | 1996-01-17 | 日本電気株式会社 | 電荷転送装置の出力回路 |
| JPH0230747A (ja) * | 1988-07-18 | 1990-02-01 | Olympus Optical Co Ltd | プラスチック基板への成膜方法 |
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-
1990
- 1990-05-14 JP JP2123692A patent/JP2666522B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-14 DE DE69122543T patent/DE69122543T2/de not_active Expired - Fee Related
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