KR101460818B1

KR101460818B1 - 파이프라인 전하영역 아날로그 디지털 변환기의 아날로그 오차 정정

Info

Publication number: KR101460818B1
Application number: KR1020097015449A
Authority: KR
Inventors: 마이클 피. 앤써니
Original assignee: 인터실 아메리카스 엘엘씨
Priority date: 2007-01-23
Filing date: 2008-01-23
Publication date: 2014-11-11
Also published as: CN101622602B; EP2106586A1; WO2008091603A1; KR20090113266A; EP2106586B1; US20090201184A1; CN101622602A; US20080174466A1; EP2106586A4; KR20090103266A; US7535400B2; US7719456B2

Abstract

아날로그 디지털 변환기(ADC)와 같은, 형 전하 전송 소자(Bucket-Brigade Device:BBD) 기반의 파이프라인 장치들에서 오차를 정정하기 위한 기술이 개시된다. 파이프라인 단계들 간의 이득은 1과 같이 특정량으로 소망된다: 즉, 각 단계에 존재하는 모든 순전하는 이상적으로 다음 단계로 이송된다. 실용적인 BBD 기반의 회로들에서, 그러나 전하이송 이득은 덜 이상적이며, 오차를 결과한다. 여기 기술된 접근법들은 커패시터 부정합 및 1 이하의(sub-unity) 전하이송 이득 모두로 인한 상기와 같은 오류의 아날로그 정정을 제공한다. 특정 실시형태에서, 상기 조정 회로는 조정가능한 전류원과 상기 정정을 도입하는 전계 효과 트랜지스터를 사용할 수도 있다. 다른 실시형태에서, 상기 조정 회로는 전압-피드백 계수를 측정할 수도 있다.

전하, 전압-피드백 계수, 전류원, 커패시터, 부정합, 조정 회로, 파이프라인, 전하영역, 이송

Description

파이프라인 전하영역 아날로그 디지털 변환기의 아날로그 오차 정정 {ANALOG ERROR CORRECTION FOR A PIPELINED CHARGE-DOMAIN A/D CONVERTER}

이 출원은 2007년 1월 23일 출원된 미국 가출원 제60/881,967호의 우선권 이익을 청구한다. 상기 출원서들의 전체 내용들은 여기 참조로서 병합된다.

본 발명은 커패시터의 부정합 및 1 이하의(sub-unity) 전하이송 이득 모두로 인한 BBD 기반 파이프라인의 ADC들에서의 오차를 정정하는 것에 관한 것이다.

전하영역 신호처리 회로들에서, 신호들은 전하묶음들(charge packets)로서 나타내어진다. 이들 전하묶음들은 저장되어, 한 저장소 위치로부터 다른 곳으로 이송되며, 아니면, 특수 신호 처리 기능 등을 수행하기 위해 처리된다. 전하묶음들은 나타내어지는 신호에 비례하는 쿨롬의 전하묶음 크기를 가지며, 아날로그량을 나타낼 수 있다. 전하이송과 같은 전하영역 동작들은 이산시간 처리를 제공하는 '클럭(clock)'전압에 의해 구동된다. 따라서, 전하영역 회로들은 아날로그의 이산시간 신호 처리능을 제공한다. 이러한 능력은 파이프라인 알고리즘을 사용하여 아날로그 디지털 변환을 수행하기에 적합하다.

전하영역 회로들은 전하결합소자(CCD), 금속 산화막 반도체(MOS) 형 전하 전송 소자(Bucket-Brigade Device:BBD) 및 양극성 BBD로서 실행된다. 본 발명은 MOS BBD에 관련한다.

파이프라인 아날로그 디지털 변환기(ADC)는 일반적인 ADC 설계 분야에 널리 공지되었다. 그들은 고 샘플레이트(Sample rate)와 고 분해능이 결합되어야만 하는 응용물들에 광범위하게 사용된다. 파이프라인 ADC는 입력 신호의 점진적으로 정제된 개산(progressively-refined estimates)이 순차적 시간으로 이루어지는 널리 공지된 축차근사(successive-approximation) 아날로그 디지털(A/D) 변환 알고리즘을 실행한다. 이 알고리즘의 파이프라인 버전에서, 하나 또는 여러 비트들이 각각의 파이프라인 단계에서 분해되고, 양자화된 개산이 상기 신호로부터 공제되며, 잔여가 추가 공정을 위해 다음 파이프라인 단계로 전달된다. 파이프라인 ADC는 스위치드 커패시터(switched-capacitor) 회로 및 전하영역 회로를 포함한 다양한 회로 기술들을 사용하여 실행된다. 본 발명은 MOS BBD들을 사용하는 전하영역 파이프라인의 ADC들에 관련된다.

BBD 기반 파이프라인의 ADC들에서, 파이프라인 단계들 간의 이득은 일반적으로 1(unity)이며:즉, 각 단계에 존재하는 모든 순전하(net charge)는 이상적으로 다음 단계로 이송된다. 그러나, 실용 BBD 기반 회로들에서, 전하이송 이득은 1 이하여서, A/D 변환 처리에서 오차를 결과한다. 또한, BBD를 사용하는 것들을 포함한 모든 파이프라인 ADC들에 있어서, 커패시터들과 커패시터 비율들의 부정합은 상기와 같은 오차들을 야기한다.

본 발명은 커패시터의 부정합 및 1 이하의(sub-unity) 전하이송 이득 모두로 인한 BBD 기반 파이프라인의 ADC들에서의 오차를 정정한다. 이러한 정정을 실행하는 회로들은 소형이며, 온도변화에 안정적이며, 저 전력을 소비한다.

바람직한 실시형태에서, 버킷 브리게이드형(bucket-brigade) 전하이송을 이용하는 파이프라인 전하영역 회로는 제1 전하이송 회로; 제2 전하이송 회로; 및 상기 제1 전하이송 회로와 제2 전하이송 회로에 결합되는 노드를 포함한다. 상기 노드와 클럭 전압에 클럭 커패시터(clocked capacitor)가 결합된다. 또한, 조건부 스위치드 커패시터는 상기 조건부 스위치드 커패시터가 전이 전압에 의해 구동되므로, 노드에도 결합된다. 상기 파이프라인 전하영역 회로 내에서 검출된 조건들에 따라 전이 전압을 조정하기 위해 조정 회로가 설치된다.

전술한 것은 유사 참조 번호들이 다른 관점에 걸쳐 동일한 부품을 나타내는 첨부 도면들에 도시된 뒤따르는 본 발명의 실시예 실시형태들의 좀 더 구체적인 기재로부터 명백해질 것이다. 상기 도면들은 본 발명의 실시형태들을 도시함에 있어 반드시 비례/축소하거나, 강조해야하는 것은 아니다.

도 1은 BBD 전하-파이프라인 단계의 간소화된 회로도를 나타낸다.

도 2는 도 1과 관련된 전압 파형을 도시한다.

도 3은 조건부의 전하 부가를 포함한 BBD 전하 파이프라인 단계를 나타낸다.

도 4는 도 3과 관련한 전압 파형을 도시한다.

도 5는 두 개의 독립 요소들로 이루어진 전하가 부가된, 조건부의 전하 부가를 포함한 BBD 전하-파이프라인 단계를 도시한다.

도 6은 도 3의 것과 유사한 단계들로 이루어진 두 단계의 파이프라인 세그먼트를 나타낸다.

도 7은 조정가능한 전압 전이를 가지는 커패시터 드라이버(capacitor driver)의 회로도를 나타낸다.

도 8은 도 7과 관련한 전압 파형을 도시한다.

도 9는 전하이송 전압 피드백 계수를 측정하기 위한 복제-기반(replica-based) 회로의 회로도를 나타낸다.

도 10은 도 9과 관련한 전압 파형을 도시한다.

도 11은 파이프라인 단계에 연결되는 조정 회로를 나타낸다.

도 12 차동 BBD-전하 파이프라인 단계를 더 상세히 나타내는 도면이다.

본 발명의 실시예 실시형태들의 기재가 뒤따른다.

모든 특허들, 공보 출원들 및 여기 인용된 참조들의 개시는 전체로 참조로써 병합된다.

다음 기재에서, 모든 회로들은 신호-전하 이송을 위한 NFET들 및 신호-전하 캐리어(carrier)로서 전자들을 가정하며 설명된다. 기능적으로 동일한 회로들이 PFET들과 역방향 신호 및 제어 전압 극성들을 사용함에 의해, 전하 캐리어로서 홀들(holes)을 잘 사용하여 동일하게 적용될 수 있다. 상기 설명 및 도면들에서 전하이송 회로들은 추상적으로 나타내어지며, 이들 회로들의 관련 행동적 측면이 언급되지만, 일부 경우, 상기 회로들의 동작에 대한 세부사항이 본 기술분야의 당업 자에게 이해되는 것이고, 또는 여기 청구된 본 발명에 관련되지 않으므로, 제공되지 않는다. 1 이하의(sub-unity) 전하이송 이득은 공지된 전하이송 회로 모두에 공통적이다.

이 발명의 바람직한 실시형태에 사용된 일반 형태의 BBD 파이프라인의 기본 원리가 상기 파이프라인의 단일 단계를 묘사하는 도 1의 도움으로 기술된다. 이 단계에서 전하는 저장노드(2)와 전압(V_C1) 사이에 연결된 커패시터(5)에 저장된다. 전하가 전하이송 회로(1)를 통해 단계로 진입하고, 나중에 전하이송 회로(3)를 통해 상기 단계를 나간다. 전압(V_C1)은 상기 단계에서 전하 처리의 타이밍을 제어하는 디지털 클럭 신호이다. 도시되지 않은 다른 디지털 클럭 신호들은 전하이송 회로의 활동을 제어하는데 사용될 수 있다.

파이프라인 단계의 동작 파형들이 도 2에 나타난다. 시간(t₀)에서 클럭 전압(V_C1)은 양의 값 25를 가진다. 도 1의 저장노드(2)의 전압인 V₂도 높은 초기 전압(21)에 있다. t₁에서, 음전하는 전하이송 회로(1)를 통해 이전 단계(도 1의 왼편으로)로부터 도시된 단계로 이송하기 시작한다. 이 음전하가 커패시터(5)에 축적되면서, V₂는 더 음의 값으로 내려간다. 상대적으로 작은 음전하가 이동되었다면, 노드(2)의 전압은 상대적으로 높은 값(22A)에 놓이며; 전하가 더 크게 이송되면, 노드(2)는 더 음의 전압(22B)에 놓인다. 시간(t₂)에서, 상기 단계로의 전하이송이 완료된다. 노드(2)의 전압은 C가 노드(2)의 전체 정전용량인 널리 공지된 등식 Q = CV로 전하에 비례한다. 도 1에서, C는 커패시터(5)의 정전용량인 C₅에 더하여 노드(2)의 다른 기생 정전용량으로 이루어지며, 상기 기생 정전용량은 보통 작아, 이 설명에서 간과된다.

클럭 전압(V_C1)이 낮은 단계로 전환(switch)할 때 상기 단계 밖의 전하이송이 시간(t₃)에서 시작된다. 커패시터(5)는 노드(2)에 이러한 전압전이를 결합하고, V₂를 마찬가지로 낮게 구동한다. 전하이송 회로(3)는 노드(2)의 음 편위(negative excursion)를 제한하며, 마침내 노드(2)가 t₄에서 전압(23)에 놓이게 하는 커패시터(5)로부터의 전하를 흡수한다. 전압(23)은 전하이송 회로(3)의 특성이며, 노드(2)에 저장되었던 전하의 양에 무관하다. 전하이송 회로(3)는 커패시터(5)로부터 흡수된 전하를 도시된 것을 뒤따르며, 상기 단계의 부분인 노드(4)로 이송한다. t₄후에, 전하이송이 완료된다.

최종적으로, 시간(t₅)에서, 클럭 전압(V_C1)은 그의 초기 상태(전압(25))로 회귀한다. 그의 양방향 전이(positive-going transition)는 커패시터(5)에 의해 노드(2)에 결합되고, 상기 노드(2)를 전압(24)으로 높인다. 기생 정전용량을 무시하며, 이러한 전이 동안에 노드(2) 상에 또는 노드(2)를 떠나서 흐르는 전하는 없으며; 따라서 V₂의 전압 변화는 t₅에서의 전이 동안에 V_C1의 전압 변화와 같다. 이러한 전이의 시작에서 V₂'값인 전압(23)이 처리된 전하에 무관하기 때문에, 전압(24)도 마찬가지로 처리된 전하에 무관하다. 이러한 전이는 동작 사이클을 완성하고; 따라서 노드(2)의 결과한 전압(24)이 다음 사이클을 위한 초기 전압이다. 그러므로, 상기 단계의 초기 전압 상태는 사이클에 걸쳐(cycle to cycle) 일정하며, 전압(21) = 전압(24)이다. 결과적으로, 노드(2)의 초기 전하와 최종 전하가 또한 같으며, 외부로 이송된 전하는 내부로 이송된 전하와 같다.

요약하면, 전하는 t₁ _-t₂ 동안에 도 1에 나타난 단계로 이송되며, 시간들(t₂-t₃)간에, 이는 커패시터(5)에 일시 저장되고, V₂ 값으로서 분명히 나타나며; t₃-t₄ 동안에 이러한 전하는 다음 단계로 완전히 이송하며; t₅에서 상기 단계는 인입 전하를 수용하기 위해 다시 준비하는 그의 초기 상태로 회귀한다. 따라서, 나타난 기본 단계는 아날로그 전하묶음을 위한 시프트 레지스터(shift register)로서 작용한다.

전술한 기재는 다소 이상적이며; 실용 회로들이 이러한 이상적인 기재로부터 많은 세부사항에서 벗어난다는 것을 이해해야 한다. 상기 이탈은 예를 들어 0이 아닌 기생 정전용량 및 불완전한 전하이송을 포함한다. 그러나 이들 영향들은 상술한 기본적인 동작 원리들을 변화시키지 않는다. 전하이송 회로들의 클럭킹(clocking)과 같은 회로동작의 특정한 세부사항은 그들이 본 발명에 관련하지 않으므로 생략된다.

도 1과 유사한 단계들로 이루어진 파이프라인으로부터 전하영역 ADC를 형성하기 위해, 전하 저장 및 이동(shifting) 외에도 최소 두 개의 동작들이 요구된다: 전하는 반드시 기준 값, 일반적으로 다른 전하에 비교되어야만 하며; 기준 전하는 신호 전하에 조건부로 부가되어야만 한다(이러한 "부가"는 어느 한쪽의 신호일 수 있다).

여기에 그의 전체가 참조로써 병합되며, 2007년 1월 19일 출원한 동일한 명칭의 가출원 제60/881,392호를 우선권으로 청구하는, 동일한 발명자에 의해 2008년 1월 18일 출원된 이전의 특허 출원서, 명칭 "전하영역 파이프라인의 아날로그 디지털 변환기"(문서번호:3575.1028-002)에, 이들 동작들을 사용하여 파이프라인 측차근사(successive-approximation) ADC 알고리즘들을 실행하는 ADC가 개시된다. 본 발명은 상기와 같은 ADC에서 전하 이송과 조건부 전하 부가의 정확도를 향상시키는 방법을 제공한다. 본 발명을 이해하기 위한 목적으로, ADC 실행의 전하 비교 측면들이 중요하지만 더 이상 언급하진 않는다. 조건부 전하 부가는 상기 이해를 위해 필수적이지만, 도 3 및 도 4와 관련하여 하기에 설명한다.

조건부 전하 부가에 사용된 기본 원리는 도 4의 동작 파형들과 함께, 도 3에 묘사된다. 이러한 설명을 목적으로, 단일단(single ended) 단계가 도시된다. 실용 ADC 설계들에서, 차동 동작이 보통 바람직하며; 본 발명은 단일단 및 차동 파이프라인 회로들 모두에 적용가능하다. 차동 파이프라인 단계의 실행에 대한 세부사항은 전술한 "전하영역 파이프라인의 디지털 변환기"특허 출원에 도시 및 기술되었다.

도 3에 나타난 파이프라인 단계는 도 1에 나타난 모든 요소들을 유지한다. 또한, 도 3은 두 개의 새로운 요소들을 포함한다: 전하-저장 노드(2)와 전압(V_QR1) 간에 연결된 커패시터(6)(C₆값을 가지는); 및 노드(2)와 전압(V_P) 간에 연결된 스위치(7). 스위치(7)는 주기적인 디지털 클럭 신호(도 4에서 S₇로 식별되는)에 의해 제어된다.

도 4는 도 3의 회로에서의 동작 파형들을 도시한다. 도 4의 초기 조건은 도 2에서의 것들과 유사하다: V_C1이 고 전압(45)에 있고, 노드(2)의 전압 V₂가 고 전압(41)에 있다. 또한, V_QR1이 고 전압(47)에 있고, 스위치(7)가 도 4에서 그의 제어 신호(S₇)의 낮은 값으로 나타나며 오프 상태에 있다. 도 2에서와 같이, 전하는 t₁과 t₂ 사이의 단계로 이동하여, V₂가 인입전하에 비례하여 내려가 전압(42)에 놓이게 한다. 인입전하로 인해 V₂의 전하는 상술한 바와 같이 노드(2)의 전체 정전용량에 반비계한다. 도 3(기생 정전용량을 무시한)에서, 이러한 전체 정전용량은 C = C₅ + C₆이다.

상기 전하가 이동된 후에, 도 3의 새로운 특징들이 작용하기 시작한다. 시간(t_3A)에서, V_QR1은 그의 높은 상태(47)에서 낮은 상태(48)로 조건부 전환한다. 이러한 V_QR1의 조건부 전이는 정전용량 분배로 인해, 그것이 유사하지만 더 작은 전압변화를 일으키는 노드(2)로 C₆을 통해 결합한다. 노드(2)에서의 전압은 V_QR1이 전환하는 경우, 전압(49)(파선)으로 변하고, V_QR1이 전환하지 않는 경우, 전압(42)(실 선)에 머무르게 된다.

시간(t₃)에서, V_C1은 고 전압(45)으로부터 저 전압(46)으로 전환(switch)하고, 전하이송을 단계 밖으로 유발시킨다. 도 2와 관련하여 설명한 바와 같이, 노드(2)는 커패시터(5)를 통한 결합으로 인해 더 낮은 전압으로 구동된다. 전하이송 회로(3)는 노드(2)로부터 전하를 제거하여, 그것을 다음 단계로 이동시킨다. t₄에 의해, V₂는 노드(2)에 이전에 있던 전하에 관계없이 전압(43)에 놓이며, 단계 밖의 전하이송이 완료된다.

t₅에서 V_C1과 V_QR1 모두는 그들의 초기 높은 상태들로 회귀한다(각각 전압(45) 및 전압(47)). 이러한 전이는 모든 클럭 사이클의 V_C1에 대해 동일하다. 그러나, V_QR1은 그것이 t_3A에서 전환되었는지 여부에 따라 이미 그의 높은 전압(47)에 있을 수도 있다. 따라서, t₅에서 노드(2)에 결합된 양성 단계(positive step)는 V_QR1의 상태에 따라 상이한 값들을 가질 수 있으며, 상이한 최종 전압을 결과한다. 도 3에 부가된 스위치(7)는 노드(2)의 전압(및 전하)을 t₅에서 V_QR1의 상태와 무관하게 반복가능한 상태로 복구하는데 사용된다. 스위치(7)는 t₅-t₆ 동안에, 그의 제어 신호(S7)의 높은 상태로 표시한 바와 같이 on으로 전환되고, 따라서 다음 사이클을 시작하기 위해 노드(2)에서 반복가능한 전압을 설정하여 전압(44) = 전압(41)이 된다. 이상적인 스위치로, 전압(44) = V_P이고; 실용 MOS 스위치들은 소형 '페데스 탈(pedestal)'을 도입하여, 전압(44) ≠ V_P이다. 그러나, 이러한 비-이상성은 사이클에 걸쳐 반복가능하기 때문에 전압(44) = 전압(41)의 조건은 여전히 실용 회로들에 부합한다.

상기 단계로 이송된 전하가 교대 없이 잇달아 이송된 도 1의 경우와 다르게, 도 3의 회로에 있는 출발 전하(outgoing charge)는 일반적으로 인입전하로부터 차이가 있다:

여기에서 C₆은 커패시터(6)의 정전용량이며, ΔV_QR1은 t₃에서의 V_QR1 변화이며, Q_CONST는 다음과 같이 주어진다:

Q_CONST는 전압들(41,43,45,46)이 이상적으로 일정하기 때문에, 명목상 정 전하(fixed charge)이다. 불완전한 전하이송의 원인을 구성하는 이러한 이상적인 경우로부터의 이탈이 하기에 설명될 것이다.

도 4에 명백한 바와 같이, ΔV_QR1은, V_QR1이 스위치하는 경우, 전압(48)-전 압(47)과 같고, 그것이 전환하지 않는 경우, 0과 같다. C₆ΔV_QR1 및 Q_CONST 모두의 전하량은 다양한 전압의 적절한 선택에 의해 양수이거나 음수로 이루어질 수 있음을 알아야 한다.

도 3의 회로가 파이프라인 ADC의 일 단계를 형성하기 위해 사용될 때, 상기 양(quantity)(전압(48)-전압(47))은 기준 전압과 동일하게 이루어지며; 편리하게는 V_R1으로 일컬어질 것이다. 상응하게, 수량 C₆V_R1는 C₆이 소정의 예시에서 고정되기 때문에 기준 전하가 된다. 따라서, t_3A에서 ΔV_QR1=V_R1 또는ΔV_QR1=0의 조건부 선택은 등식 1에서 인입 전하묶음(Q_IN)에 대한 기준 전하(C₆V_R1)의 조건부 부가에 대응한다. 따라서, 도 3의 회로는 전하영역 ADC 실행에 필요한 두 개의 동작들 중에 하나를 제공한다.

시간(t_3A)의 정확한 위치는 도 3의 회로 동작에 중요하지 않다는 것을 알아야 한다. V_QR1의 조건부 전이는 회로의 효율성에 변화없이, t₀과 t₃사이의 어느 시간에도 발생할 수 있으며, 몇몇 실용적 조건들에서, t₃-t₄ 간격들에서도 발생할 수 있다.

일부 ADC 실행들에서, 단일의 파이프라인 단계에서 하나 이상의 조건부 전하 부가를 제공하는 것이 바람직하다. 상기와 같은 단계의 일 실시예는 도 5에 도시된다. 이러한 회로는 도 3의 요소들 외에도, 추가적인 커패시터(6A)와 전압원(V_QR2)을 포함한다. 상기 단계의 동작은 t_3A에서 전압들(V_QR1,V_QR2)의 각각이 각자 V_R1 또는V_R2(또는 0의) 크기의 독립적인 조건부 전이를 경험한다는 것을 제외하면, 도 3에서의 것과 동일하다. 상기 단계의 결과한 전하이송 함수는 다음과 같이 주어진다:

Q_CONST2는 다음과 같이 주어진다:

동일한 원리가 얼마든 지의 커패시터의 수와 V_R값들로 제공될 수 있다. 간소화를 위해, 등식들(1, 1A)이 다음 설명을 위한 기초로서 사용될 것이다. 기술된 원리들은 도 5에서와 같이 하나 이상의 조건부 스위치드 커패시터를 가진 회로들에 동일하게 적용할 수 있다.

상기 설명에 포함된 두 개의 이상화는 일반적으로, 실용 회로들에서 불완전하게 실현된다: 먼저, 제조에 있어서의 공차(tolerances)로 인해, C₆과 같은 조건부 스위치드 커패시터들이 일반적으로 정밀히 고의된 값을 가지지 못하며; 둘째로, 부유 확산부(2)가 놓이는 최종 전압(예, 도 4의 전압(43))이 일반적으로 Q_OUT에 완전 히 무관하지 않다. 이들 비 이상성의 효과가 하기에 상세히 고려되며, Q_OUT에 대한 전압(43)의 종속(dependence)으로 시작한다.

Q_OUT에 대한 전압(43)의 1차(일차)종속을 고려하여, 전압(43)의 값은 v₄₃ = v_43N + kQ_OUT으로 기재될 수 있으며, 여기서 v₄₃은 전압(43)의 실제 값이며, v_43N은 명목 값이며, k는 Q_OUT에 대한 일차종속을 사용한 계수이다. 등식 1A에서 전압(43)에 대한 이 식의 사용은 다음을 산출한다:

Q_CC는 Q_CONST의 Q_OUT-독립(즉, 일정한) 요소이다. 등식 1의 Q_CONST을 등식 3에 의해 제공된 식과 교체함으로써 다음을 획득한다.

C₆의 제조 오차로 지금 넘어가서, C₆ = C_6N + C_6E를 기재할 수 있으며, 여기서 C_6N은 C₆의 명목 값이며, C_6E는 명목(norminal)으로부터의 편차이다. 이 식을 등식 4 에 치환하는 것은 다음을 산출한다:

분수항(fractional terms)들에서, 등식 5에 표현된 오차들은 모두가 무차원량(dimensionless quantity)인 C_6E/C_6N 및 (C₅+C₆)k이다. 실용 설계에서, 분수오차(fractional errors)들은 작다(즉 ＜＜1). 따라서, 마지막 항의 Q_OUT을 등식 5에 의해 제공된 전체 식과 교체하고, 다음으로 2차 오차 효과를 생략함에 의해 등식 5에 실질적으로 유용한 근사치를 발견할 수 있다(즉, 분수오차의 제곱 및 곱을 포함한 항). ε= (C₅+C₆)k를 정의하고, 이러한 절차를 실행하여, 다음을 획득한다:

등식 1의 이상식에 이 식을 비교하면, 상기 양(quantity)(1-ε)은 유효 전하이송 이득이며,ε은 상기 이득이 1에 미치지 않는 양(amount)이다. 항 C_6EΔV_QR1은 C₆에서의 제조 오차 효과를 구현한다.

파이프라인 전하영역의 ADC는 기준 전하가 조건부 부가되며, 상기 파이프라인의 아래로 잇달아 이송되는 도 3의 것과 유사한 다중 단계들로 이루어진다(상술한 바와 같이, 일부 구조들은 단계마다 다중 조건부 전하들을 사용한다). 등식 6은 상기 단계의 입력 전하 및 그의 조건부 커패시터 스위칭에 의한 상기 각 단계의 출 력 전하를 표현한다. 상기 파이프라인의 어떤 단계에서, 입력 전하는 상기 파이프라인에 대한 신호 전하 입력과 등식 6에 따른 상향(up-stream) 파이프라인 단계들로 인한 누적변화들의 합산이다.

예를 들어, 도 3의 것과 유사한 단계들로 이루어진 도 6의 두 단계 파이프라인 세그먼트를 고려한다. 상기 두 단계들(61,62) 각각은 저장노드(각자 67, 68), 전하이송 회로(각자 65,66), 조건부 스위치드 커패시터(각자 63,64), 클럭 커패시터(601,602) 및 사전 충전 스위치(V_P)로 이루어진다. 상기 파이프라인 세그먼트로의 입력 전하인 Q_PIN은 나타낸 바와 같이 단계(61)의 저장노드(67)로 공급된다. 이러한 파이프라인 세그먼트의 출력(단계(62)의 출력 전하이다)은 노드(69)에 나타난다. 커패시터들(63,64)을 구동하는 조건부 스위치드 전압들은 각각 V_QR1 및 V_QR2이다. 그들은 V_R1와 V_R2이 기준 전압인, 0 또는 V_R1 및 0 또는 V_R2의 스텝 사이즈(step size)로 각각 독립적으로 전환될 수 있다.

상기와 같은 파이프라인은 이상(two-phases)에서 동작한다: 교류 단계(alternating stages)는 클럭의 교류 반-사이클(alternating half-cycles)에서 동작한다. 도 6의 회로에서, 예를 들어, 전하는 제1 반 사이클에서 단계(61) 내로 및 단계(62) 밖으로 이송되며, 제2 반 사이클에서 단계(61)의 밖으로 및 단계(62)의 내로 이송된다. 이러한 클럭킹 방법(clocking method)의 세부사항은 본 발명의 대상에 관련되지 않으므로 더 다루지 않는다.

도 6의 단계(62)로의 입력 전하는 단계(61)로부터의 출력 전하이다. 따라서, Q_PIN과 같은 단계(61)로의 입력 전하를 가지고, 단계(62)로부터 출력 전하는 등식 6을 두 번 적용함에 의해 유도될 수 있다:

이 식은 상기 행해진 바와 같이 2차 오차항을 제거함에 의해 간소화될 수 있으며, 다음과 같이 주어진다:

등식 8은 두 단계의 파이프라인에 있어서 전하이송 이득과 커패시터 오차의 누적 효과를 나타낸다. 동일한 분석이 다중 단계들에 및 단계마다 다중 조건부 스 위치드 커패시터들에 확대될 수 있다.

파이프라인 전하영역의 ADC가 일차 결과들을 생성하게 하기 위해, 각 단계로부터 조건부 부가된 전하들이 ADC 파이프라인의 말미에 특정 비율로 나타나는 것이 필수적이다. 등식 8에서, (0이 아닌)조건부 부가된 전하들의 값들은 명목상 제1 및 제2 단계들에서 각각 C_63NV_R1 및 C_64NV_R2이다. 등식 8에 의하여, 상기 조건부 부가된 전하 값들은, 그들이 파이프라인 출력에 나타남에 따라, 다음과 같다:

K는 고의된 비율이다. 상기 전하이송 및 커패시터 오차들이 없는 이상적인 파이프라인 세그먼트에서, 등식 9는 다음과 같이 간소화된다:

등식 9와 등식 10을 비교할 때, 0이 아닌 이득오차(ε)와 C_63E와 같은 커패시터 오차는 분명하다.

본 발명의 한 측면은 이들 오차들이 0이 아닌 값들을 가질 때에 등식 9를 만족시키는 방법을 제공한다. 이는 기준 전압들(V_R1,V_R2)에 대한 조정을 제공하는 것으로 이루어진다. 명목상의 정전용량 값들(C_63N,C_64N) 및 기준 전압들(V_R1,V_R2)이 등식 10을 만족시키기 위해 선택되며; 다음으로 V_R1,V_R2에 독립적으로 조정가능한 전압들(V_A1,V_A2)이 부가된다. 이러한 변화로, 다시금, 2차 오차항을 생략하여, 등식 9의 비율의 상부 및 하부 항들은 다음과 같이 된다:

상기 부가된 전압들은 조정된 괄호항들의 비율을 K와 같게 강요하도록 현재 조정된다. 예를 들어, 다음 등식 11A와 11B의 설정은 소망하는 비율로 결과된다.

이러한 해결로, V_A2는 커패시터(64)의 오차를 정정하도록 조정되며, V_A1은 커패시터(63)의 오차 및 전하이송 이득(ε) 모두를 보정하도록 조정된다.

교류 조정(alternative adjustment)은 상기 소망하는 비율로 또한 결과하는 다음과 같은 12A 및 12B이다.

이러한 해결로, V_A1는 커패시터(64)의 오차를 정정하도록 조정되며, V_A2은 커패시터(63)의 오차 및 전하이송 이득(ε) 모두를 보정하도록 조정된다. 상기 해결들 11A/B와 12A/B 모두는 유용하다. 이들 해결들의 일차 결합은 동일한 결과들로 사용될 수 있다.

어떠한 수의 단계들을 가진 파이프라인에도 이 같은 조정 원리가 적용될 수 있다. 이는 단계마다 하나 이상의 조건부 부가된 전하들을 가지는 ADC 설계들에도 적용될 수 있다(도 5의 실시예에서와 같이). 이들 경우들에 있어서, 개별 조정 전압(V_A)은 각 조건부 스위치드 커패시터를 위한 기준전압에 인가된다. 등식 12A/B의 조정 방법으로, 예를 들어, 상기 각각의 조정은 개별 커패시터 오차와 이전 모든 단계들에서의 전체 전하이송 오차들의 결합을 정정한다. 일부 설계들에서, 전하이송 오차는 단계에 걸쳐 동일하지 않지만, 이러한 조정방법은 본질적으로 상기와 같은 변화를 수용한다.

또한, 동일한 조정 원리가 차동 파이프라인 단계에 적용될 수 있으며; 상기 와 같은 경우 차동 회로의 두 부재들 사이에 공유된 단일 조정전압(V_A)을 생성하는 것이 바람직할 수 있다.

조건부 전하 부가(C₆ΔV_QR1)를 생성하는 조건부 전압전이(ΔV_QR1)는 두 정전압들(도 4의 (47), (48)) 간에 전환(swiching)으로부터 결과하는 도 3 및 도 4의 설명으로부터 상기된다. 이러한 전압 차이는 기준 전압(V_R)을 구성한다. 조정 전압(V_A)을 V_R에 부가하는 실질적인 방법은 직렬식의 작은 조정가능한 전압을 전압(47) 또는 전압(48)과 삽입하는 것이다. 도 11의 드라이버와, 조정가능한 전압원들(8,9)의 실제적인 실행이 도 7에 나타난다.

도 11은 상기 조정 전압이 부가된, 도 1의 것과 유사한 파이프라인 단계의 일 실시예를 나타낸다. 파이프라인 요소들(1,2,3,5,6)은 도 1의 것들과 동일하다. 상기 부가된 요소들은 조건부 스위치드 커패시터(6)를 위한 드라이버(8)와 조정가능한 전압원(9)이다. 드라이버(8)의 출력은 디지털 제어 신호(S_QR1)에 반응하여 노드(10)의 전압과 공급 전압(V₈) 사이에서 전환하며, 이에 따라 요구된 조건부 전압 전이를 제공한다. 따라서, V_H와 전압(10)은 도 4에서 각각 47과 48로 식별되는 전압들을 제공한다. 조정가능한 전압원(9)은 상술한 커패시터(6)에 공급된 저 전압을 조정한다.

도 12는 유사 기능을 가지는 차동 파이프라인을 도시한다. 차동 쌍의 파이프라인 노드들(2,122)의 각 부재는 조건부 스위치드 커패시터들(6,126)이 각각 설치 된다. 커패시터들(6,126)을 구동하는 전압 전이들이 디지털 신호들(S_QR1A, S_QR1B) 각각에 대응하여, 노드들(10,130)의 전압들과 V_H 사이에서 전환하는 드라이버들(8,128)에 의해 제공된다. 노드들(10,130)의 전압들은 조정가능한 전압원들(9,129)에 의해 각각 공급된다. 노드들(10,130)은 단일 노드를 형성하기 위해 연결되어, 전압원(9)와 같은 단일의 조정가능한 전원에 의해 공급될 수 있다.

도 7은 정 전압들(V_H,V_L)에 의해 공급되는 PFET(71)와 NFET(72)로 이루어진 CMOS 인버터를 도시한다. NFET는 노드(75)의 저항기(73)를 통해 V_L에 연결된다. 조정가능한 전류(74)도 노드(75)에 연결된다. 상기 인버터는 로직 신호(S_QR1)에 의해 구동되며, 그의 출력은 도 3에 도시된 전압 신호(V_QR1)를 구성한다.

도 8은 도 7의 회로용 동작 파형들을 도시한다. 시간(t₀)에서 로직 신호(S_QR1)는 저 상태이며, PFET(71)를 on으로, NFET(72)를 off로 전환한다. 전압(V_QR1)은 V_H과 같은 초기 높은 값에 있다. 시간(t₃)에서 S_QR1은 높은 로직 상태로 전환하며, FET(71)를 off로, FET(72)를 on로 전환한다. 따라서, FET(72)는 노드(75)에 출력(V_QR1)을 연결한다. 조정가능한 전류(74)가 0으로 설정되면, 도 8의 전압 곡선(81)에 의해 표시된 바와 같이, FET(72)와 저항기(73) 전하(V_QR1)의 직렬 결합이 V_L로 향한다. 이 회로의 로드(load)가 오직 하나의 커패시터(도 3의 커패시터)로 이 루어지기 때문에, FET(72) 또는 저항기(73)를 통하는 DC 전류가 없으며, 때문에 V_QR1은 마침내 V_L에 놓이게 된다. 따라서, V_QR1의 전압 전이는 V_L-V_H이다. 이러한 양은 미조정된 기준 전압(V_R)을 구성한다.

전류원(74)이 0이 아닌 값(I_A)으로 조정되면, 노드(75)의 초기 값은 V_L+ V_A = V_L+I_AR₇₃이며, 여기서 R₇₃은 저항기(73) 값이다(FET(72)가 초기에 off되면, I_A 외에,초기에 저항기(73)로 흐르는 전류는 없다).S_QR1이 상태를 변경하면, FET(72)가 on으로 전환하고, 노드(75)로 로드 커패시터를 연결하여, V_QR1이 곡선(82)을 따라 하향으로 하전하게 한다. 이러한 전이의 말미에는, FET(72)를 통하는 전류가 0이 되고, V_QR1이 최종 전압(V_L+V_H)에 놓인다. 따라서, V_QR1의 전압 전이는 V_L+V_A-V_H = V_R+V_A이다. 따라서, 실용회로에서 용이하게 실현가능한 조정가능한 전류원(74)은 요구되는 바대로, V_QR1에 있어서의 전이 크기의 조정을 제공한다. 저항기가 NFET(72) 대신에 PFET(71)의 소스(source)에 놓이는 유사 회로가 동일하게 실용적이다. 이들 회로들은 저 전력과 소형 회로 영역의 소비와 함께 V_R의 필요 조정을 제공한다.

등식들(11A,12B)과 관련하여 설명한 바와 같이, 상기 요구되는 V_A값들은 두 개의 작은 요소들(components): 커패시터 오차를 정정하며 것 및 전하이송 이득 오차를 정정하는 것을 가진다. 도 7의 회로에서, 전류원(74)은 오차들 중의 하나를 정정하기 위해 각각이 독립적으로 제어되는 병렬식의 두 독립 소스들로 구성되게 만들어질 수 있다. 상기 결합된 전류들은 복합 V_A값을 전개하기 위해 합산된다.

V_A에 의해 정정된 커패시터-오차 요소는 온도-불변성으로 기대될 수 있는데, 왜냐하면 이가 회로 제조 동안에 발생하지만, 일반적으로 그 이후에 변하지 않는 커패시터들 사이의 기하학적 변화에 주로 기인하기 때문이다. 따라서, V_R을 추적하는 조정 전압(V_A)은 온도에 안정적인 조정을 제공하다. 도 7과 유사한 회로들을 사용하여 온도에 걸쳐 V_R을 추적하는 V_A의 요소를 생성하는 것은 종래의 CMOS 처리에서 수월하다. 이러한 조정 전압의 값은 예를 들어 제조 시험 동안에 또는 상기 회로를 구동(powering-up)함에 있어서 실행된 측정 과정(calibration process)에 의해 설정될 수 있다.

제2 V_A 요소는 전하이송 이득 오차를 정정한다. 이 오차는 사용된 전하이송 회로들의 세부사항에 따라 달라지며, 일반적으로 제조 공정 변화 및 동작 온도 모두에 따라 달라진다. 공지된 BBD 전하이송 회로들은 종래의(수동형) 것들과 여기에 그의 전체가 참조로써 병합되며, 동일한 발명자에 의해 2007년 5월 30일 출원된 이전의 특허 출원서, 명칭 "부스트된 전하이송 파이프라인"(미국특허출원 제11/807,914호)에 기술된 것들 모두를 포함한다. 이들 전하이송 회로들은 전하이송 이득 오차의 동적 요소 및 정적 요소들을 나타낸다. 본 발명의 한 측면은 전하이송 오차의 정적 요소를 추적하는 조정-전압 요소의 생성을 제공한다.

등식들 3-6을 이끄는 설명에서, 전하이송 이득 오차는 이송되는 전하량과 함 께 전하이송 회로에 있어서의 입력 전압의 변화에 의해 도식된다. 상기 설명에서, 전하이송 회로의 입력에 있어서의 전압(v₄₃)의 최종 값은 v₄₃ = v_43N + kQ_OUT으로 제공되었으며, V_43N은 명목 값이며, k는 Q_OUT에 대한 일차종속을 구현한 계수이다. 이러한 도식은 Q_OUT에 대한 v₄₃의 동적 종속(dynamic dependence)(불완전한 설정으로 인한) 및 정적 종속 모두를 포함한다. 다음 설명을 위해, 동적 효과는 간과할 만하며, 계수 k는 정적 종속(static dependence)만을 반영한다.

이러한 정적 종속을 야기하는 주요한 메커니즘은 전하이송 회로의 출력에서의 전압 변화가 그의 입력 전압을 변하게 하는 전압-피드백 효과라는 것이 공지되었다. 도 2에 나타난 바와 같이, 전하이송 회로의 출력 전압은 출력 전하의 함수이며, 상기 계수 k를 초래하는 인과관계는 다음과 같다:

출력 전하 → 출력 전압 변화 → 입력 전압 변화

출력 전압 변화 대 입력 전압 변화와 관련한 계수를 표시한다면 다음과 같다고 한다면,

그때, 출력 전압 변화 대 입력 전압 변화와 관련한 계수 k는 다음과 같다:

그러나, d(v_OUT)/d(Q_OUT)은 단순히, 전하이송 회로의 출력 노드에 있는 정전용량(다음 파이프라인 단계의 노드 정전용량과 같은)의 역함수(inverse)이다. 상기 정전용량을 C_OUT으로 정의하면, 다음을 가진다:

도 3과 도 4를 다시 참조하여, k와 저장노드의 정전용량(C₅+C₆)에 의해, 전하이송 오차(ε)가 ε= (C5+C6)k로서 주어지며, 다음 식을 이끈다:

따라서, 전하이송 이득 오차(ε)는 전하이송 회로의 전압-피드백 계수(β)와 파이프라인 노드의 정전용량들 비율에 따라 달라진다. 상기 파이프라인 노드의 정전용량 비율들이 작은 공차들(상술한) 내의 설계로 공지되었으므로, 이득 오차 값(ε)은 전압-피드백 계수(β)의 측정으로부터 유도될 수 있다.

도 9는 전압-피드백 계수(β)를 감지하는 회로를 도시한다. 그것은 입력 노드(92) 및 출력 노드(93)를 가진 전하이송 회로(91)와, 노드(93)에 연결된 전압원(95)와, 노드(92)에 연결된 전류원(94)으로 이루어진다. 전하이송 회로(91)는 실제의 전하 파이프라인에 사용되는 전하이송 회로들의 리플리카(replica)이다. 전류원(94)은 전형적으로 상술한 전하이송 과정의 말미에 가까운 전류 수준인 작은 전류를 노드(92)로부터 약화시키도록(sink) 구성된다. 전압원(95)은 전하이송 과정의 말미에 있는 전하이송 회로의 출력에서 일반적으로 발생하는 범위에 있는 노드(93)의 전압을 제공한다(도 4의 전압(42)과 같은). 따라서, 도 9의 전하이송 회로는 일반적인(클럭) 전하이송 과정의 말미에 가까운 그의 순간 조건과 본질적으로 유사한 정적 조건에서 바이어스(bias)된다.

도 10은 도 9에 있는 두 노드들의 전압들을 도시한다. 노드(93)의 전압인 V₉₃은 ΔV₉₃로 차이를 가지는 두 레벨들(101,102) 사이의 전압원(95)에 의해 주기적으로 구동된다. 상기 설명한 바와 같이 전압-피드백 효과로 인해, 전하이송 회로의 입력 전압(즉, 노드(92)의 전압(V₉₂))은 차이 ΔV₉₂를 가지며, 두 레벨들(103,104) 간의 변화에 의해 대응한다. 상기 정의와 같이, 이들 전압 변화들은 다음과 같이 관련한다:

따라서, 구동 전압 변화 ΔV₉₃의 공지된(고정) 값에 대하여, ΔV₉₂가 β의 직접 측정을 제공한다. (C₅+C₆)/C_OUT의 공지된 설계 값들 및 기준 전압을 사용하여, 적절한 조정 전압(예를 들어, 등식(12B)의 V_A2)이 공지된 회로 기술들을 사용하여 생성될 수 있다.

교류 구동 전압(V₉₃)이 기준으로서 이용가능하기 때문에, 전압변화(ΔV₉₂)가 위상감응검출(Phase Sensitive Detection)을 사용하여 DC 전압으로 변환될 수 있다. 교류 전압의 주파수(frequency)는 결정적이지 않으며, 감지되는 매개변수가 느리게만 변화함에 따라(주로, 작은 온도 변화들로 인해), 전하 파이프라인의 샘플레이트만큼 높을 필요가 없다. 노드(92)의 낮은 전류로 인해, 각각의 V₉₃ 전이에 대응 한 V₉₂의 설정은 상대적으로 느리며, 때문에 이 회로의 동작 주파수는 ΔV₉₂에 대한 유효 고정 값을 획득하기 위해 제한되어야만 한다.

다른 방법으로, 출력 노드의 전압원들에 의해 공급된 DC 전압들을 달리하여, 두 개의 다른 입력 노드 전압을 가지는, 도 9의 것과 유사한 두 회로들이 ΔV₉₂의 고정(DC) 값을 직접적으로 생성하는데 사용될 수 있다. 상술한 교류 전압 방법은 ΔV₉₂이 매우 작기 때문에(전형적으로 단지 몇몇의 mV 또는 몇십의 mV) 일반적으로 좀 더 정확하다.

실제적인 전하 파이프라인에서, 전하이송 회로들은 모든 단계들에서 이상적인 설계가 아닐 수도 있다. 방금 기재한 β-감지회로는 거의 전력을 소비하지 않으며, 사용된 각각의 전하이송 회로 설계를 위해 실질상 재생성될 수 있다.

기술한 회로는 파이프라인에 있어서 전하이송 회로들의 복제품인 전하이송 회로에 기초하여 보정 전압을 제공한다. 상기 복제 기반(replica-based) 방법은 동작 조건들에 걸쳐 매우 우수한 추적을 제공하지만, 전형적으로 초기의 작은 부정합들을 가진다. 상기와 같은 초기 부정합들은 예를 들어 제조 시험에서 또는 회로 구동 동안에 측정 동작에서 제거될 수 있다. 상기 측정 후에, 복제 기반 회로는 온도 및 공급 전압을 포함한 동작 조건들에서 다음의 변화 추적을 제공한다.

상기와 같은 초기 측정 단계는, 또한 측정 조건들 하에 존재하는 전하이송 이득 오차의 어떠한 동적 요소들에 대한 정정도 (동시에)제공한다. 그러나, 동작 조건 변화들을 가지는 이와 같은 어떤 동적 오차의 변화도 측정 후에 이 발명의 기술들에 의해 정정되지 않는다.

이 발명이 실시예 실시형태들과 관련하여 상세히 도시되고, 기술된 한편, 본 기술분야의 당업자에 의해 형태 및 세부사항의 다양한 변화가 첨부 청구항들에 포함된 본 발명의 범위를 벗어나지 않고 만들어질 수 있다는 것을 이해할 것이다.

Claims

버킷 브리게이드형(bucket-brigade) 전하이송을 이용하는 파이프라인 전하영역 회로로서,

제1 전하이송 회로와,

제2 전하이송 회로와,

상기 제1 전하이송 회로 및 제2 전하이송 회로에 결합되는 노드와,

상기 노드와 클럭 전압에 결합되는 클럭 커패시터와,

상기 노드에 결합되며, 전이 전압에 의해 구동되는 조건부 스위치드 커패시터와,

상기 파이프라인 전하영역 회로 내의 조건들에 따라 상기 전이 전압을 조정하는 조정 회로를 포함하는 것을 특징으로 하는 버킷 브리게이드형 전하이송을 이용하는 파이프라인 전하영역 회로.
제 1항에 있어서,

상기 조건은 조건부로 부가된 기준 전하 내의 오차인 것을 특징으로 하는 파이프라인 전하영역 회로.
제 1항에 있어서,

상기 조건은 커패시터 구성의 부정합(mismatch)인 것을 특징으로 하는 파이프라인 전하영역 회로.
제 1항에 있어서,

상기 조건은 1 이하의(sub-unity) 전하이송 이득인 것을 특징으로 하는 파이프라인 전하영역 회로.
제 1항에 있어서,

상기 조건은 조건부로 부가된 기준 전하 내의 오차와 1 이하의(sub-unity) 전하이송 이득 모두를 포함하는 것을 특징으로 하는 파이프라인 전하영역 회로.
제 1항에 있어서,

상기 제1 또는 제2 전하이송 회로 가운데 적어도 하나는 부스트된 전하이송 회로(boosted charge transfer circuit)인 것을 특징으로 하는 파이프라인 전하영역 회로.
제 1항에 있어서,

파이프라인에 배치된 두 개 이상의 전하이송 단계들을 더 포함하며,

상기 파이프라인의 상기 전하이송 단계의 적어도 하나인 변환기 단계를 위한 조정 회로는 선행한 적어도 하나의 파이프라인 단계에서 1 이하의(sub-unity) 전하이송 이득에 따라 전이 전압을 조정하는 것을 특징으로 하는 파이프라인 전하영역 회로.
제 7항에 있어서,

상기 변환기 단계를 위한 조정 회로는 선행하는 두 개 이상의 단계들에서 1 이하의(sub-unity) 전하이송 이득에 따라 전이 전압을 조정하는 것을 특징으로 하는 파이프라인 전하영역 회로.
제1항에 있어서,

상기 조정 회로는,

출력 노드를 구비하는 조정가능한 전류원과,

기준 전압과 상기 전류원의 출력 노드 사이에 결합되는 저항기와,

상기 조정가능한 전류원과 전이 전압 사이에 결합되는 스위칭 전계 효과 트랜지스터(FET)를 더 포함하는 것을 특징으로 하는 파이프라인 전하영역 회로.
제 7항에 있어서,

적어도 두 개의 상기 변환기 단계들 각각은 조정 회로를 포함하며,

상기 전이 전압의 제1 조정 전압 요소는 각각의 조건부 스위치드 커패시터에 의해 도입된 오차와, 그의 각 단계에 관련한 전하이송에 의해 도입된 오차 모두를 정정하고,

상기 전이 전압의 제2 조정 전압 요소는 그의 각 단계에 관련한 각각의 조건부 스위치드 커패시터에 의해 도입된 적어도 하나의 오차를 정정하는 것을 특징으로 하는 파이프라인 전하영역 회로.
제 1항에 있어서,

아날로그 디지털 변환기로서 동작하며,

상기 노드에 결합되어, 사전 충전 전압을 제공하는 사전 충전 스위치를 더 포함하는 것을 특징으로 하는 파이프라인 전하영역 회로.
제 1항에 있어서,

상기 조건은 상기 제1 전하이송 회로의 전압-피드백 계수에 대한 개산(estimate)인 것을 특징으로 하는 파이프라인 전하영역 회로.
제 12항에 있어서,

상기 조건은 상기 제1 또는 제2 전하이송 회로들 중의 하나를 위한 복제 회로로부터 추론되는 것을 특징으로 하는 파이프라인 전하영역 회로.
제 13항에 있어서,

상기 조정 회로는 상기 제1 전하이송 회로의 복제(replica)에 있는 출력 단말에 교류 전압을 더 결합하며,

상기 복제 회로의 입력 단말에 소정의 직류 전류를 결합하는 전류원과,

상기 복제 회로의 입력 단말에 소정의 직류 전류를 결합하여 발생한 전압 변화를 동기(synchronously) 검출하는 검출기를 더 포함하는 것을 특징으로 하는 파이프라인 전하영역 회로.
제 13항에 있어서,

상기 조정 회로는 선택된 전하이송 회로에 대한 두 개의 복제 회로들에 있는 출력 단말들에 두 개의 다른 직류전류 전압들을 더 결합하며,

소정의 전류가 상기 복제 회로들의 입력 단말들에 흐르도록 하는 전류원과,

상기 복제 회로들의 입력 단말에서의 전압 차이를 감지하는 감지기를 포함하는 것을 특징으로 하는 파이프라인 전하영역 회로.
제 1항에 있어서,

차동 전하영역 파이프라인을 제공하도록 배치되며,

제3 전하이송 회로와,

제4 전하이송 회로와,

상기 제3 전하이송 회로 및 제4 전하이송 회로에 결합되는 제2 노드와,

상기 제2 노드 및 제2 클럭 전압에 결합되는 제2 클럭 커패시터와,

상기 제2 노드에 결합되며, 조정가능한 전이 전압에 의해 구동되는 제2 조건부 스위치드 커패시터와,

상기 제1 노드 및 제2 노드에 각각 결합되며, 상기 제1 전하이송 회로 또는 제3 전하이송 회로에 조건부 전하를 제공하도록 구성되는 제3 및 제4 커패시터를 더 포함하는 것을 특징으로 하는 파이프라인 전하영역 회로.
제 16항에 있어서,

상기 조정 회로는 상기 제1 및 제2 조건부 스위치드 커패시터들 모두에 동일한 전이 전압을 결합하는 것을 특징으로 하는 파이프라인 전하영역 회로.