KR101554369B1 - 전하영역 파이프라인의 아날로그 디지털 변환기 - Google Patents

전하영역 파이프라인의 아날로그 디지털 변환기 Download PDF

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Abstract

아날로그 디지털(A/D) 변환기들 및 다른 응용물들에 사용될 수 있는 금속 산화막 반도체(MOS) 형 전하 전송 소자(Bucket-Brigade Device:BBD)들을 사용하는 버킷 브리게이드형 전하이송 파이프라인의 ADC 실행이 개시된다. 일 실시형태에서, 제어 회로는 전하저장 및 전하이송 타이밍의 독립적인 제어를 제공한다. 다른 배치는 "부스트된" 전하이송 회로를 사용함에 의해 높은 속도와 높은 정확도의 (A/D) 변환기를 제공한다. 상기 실행은 처리되는 전하의 양이 앞선 단계에 비해 나중의 파이프라인 단계들에서 감소하는 테이퍼형 파이프라인의 사용에 의해 다른 전하영역 방법들에 비교하여 적은 전력 소비와 개선된 분해능을 획득할 수 있다. 다른 실시형태들은 단계마다 다중 비트의 분해능 및 RSD형 A/D 변환 알고리즘을 지지하기 위해 단계마다 하나 이상의 결정 임계값을 실행가능하게 한다.
테이퍼형 파이프라인, ADC 분해능, 차동 전하, 전하이동, 아날로그 디지털 변환기, 커패시터, 정전용량

Description

전하영역 파이프라인의 아날로그 디지털 변환기{CHARGE-DOMAIN PIPELINED ANALOG-TO-DIGITAL CONVERTER}
이 출원은 2007년 2월 15일 출원된 미국 가출원 제60/901,597호, 2007년 1월 19일 출원된 미국 가출원 제60/881,392호, 2007년 1월 23일 출원된 미국 가출원 제60/881,967호 및 2007년 2월 9일 출원된 미국 가출원 제60/900,675호의 우선권 이익들을 청구한다. 상기 출원서들의 전체 내용들은 여기 참조로서 병합된다.
전하영역 신호처리 회로들에서, 신호들은 전하묶음들(charge packets)로서 나타내어진다. 이들 전하묶음들은 저장되어, 한 저장소 위치로부터 다른 곳으로 이동되며, 아니면, 특수 신호 처리 기능 등을 수행하기 위해 처리된다. 전하묶음들은 나타내어지는 신호에 비례하는 쿨롬의 전하묶음 크기를 가지며, 아날로그량을 나타낼 수 있다. 전하이송과 같은 전하영역 동작들은 '클럭(clock)'전압에 의해 구동되며, 이산시간 신호 처리능을 제공한다. 따라서, 전하영역 회로들은 아날로그의 이산시간 신호 처리능을 제공한다. 이러한 능력은 파이프라인 알고리즘을 사용하여 알고리즘 디지털 변환을 수행하기에 적합하다.
전하영역 회로들은 전하결합소자(CCD), 금속 산화막 반도체(MOS) 형 전하 전송 소자(Bucket-Brigade Device:BBD) 및 양극성 BBD로서 실행된다. 본 발명은 MOS BBD에 관련한다.
파이프라인 아날로그 디지털 변환기(ADC)는 일반적인 ADC 설계 분야에 널리 공지되었다. 그들은 고 샘플레이트(Sample rate)와 고 분해능이 결합되어야만 하는 응용물들에 광범위하게 사용된다. 파이프라인 ADC는 입력 신호의 점진적으로 정제된 개산(progressively-refined estimates)이 순차적인 시간으로 이루어지는 널리 공지된 축차근사(successive-approximation) 아날로그 디지털(A/D) 변환 알고리즘을 실행한다. 이 알고리즘의 파이프라인 버전에서, 하나 또는 여러 비트들이 각각의 파이프라인 단계에서 분해되고, 양자화된 개산이 상기 신호로부터 공제되며, 잔여가 추가 공정을 위해 다음 파이프라인 단계로 전달된다. 상기 기본 측차근사 알고리즘의 통용되는 변형은 각 단계의 분해능이 상기 단계의 명목상 비트-웨이트(bit-weight)보다 미세한 RSD 알고리즘이다. 이 알고리즘은 각 단계에 있어서 비교기들의 정밀 요건 완화를 가능하게 하는 내재적인 디지털 코드 중복(intrinsic digital code redundancy)을 제공한다.
파이프라인 ADC는 스위치드 커패시터(switched-capacitor) 회로 및 전하영역 회로를 포함한 다양한 회로 기술들을 사용하여 실행된다. 본 발명은 전하영역 파이프라인 ADC에 관련된다. 종래의 파이프라인 ADC에 사용된 널리 공지된 알고리즘들 모두는 이 발명의 회로 기술들을 사용하여 실행될 수 있다.
선행기술에서, 대부분의 파이프라인 ADC는 스위치드 커패시터 회로 기술을 사용하여 실행되어왔다. 이들 회로에서, 신호는 커패시터에 일시적으로 저장된 전압으로서 나타내어진다. 신호 파이프 라이닝(Signal pipelining)은 MOS 스위치들 및 연산 증폭기(op-amp)의 사용을 통해 획득된다. 이들 방법들은 상대적으로 큰 전력량을 소비하며, 연산 증폭기의 사용을 필요로 하기 때문에 샘플레이트가 제한된다.
전하영역 파이프라인 ADC들은 파이프라인의 필수 요소들로서 연산 증폭기를 필요로 하지 않는 이점을 가진다. 대신에, 그들은 필수적으로 단일 전하이득(essentially unity charge gain)으로 각 파이프라인 단계로부터 다음 단계로 전하묶음을 직접 이동한다.
선행기술의 전하영역 파이프라인 ADC는 다양한 구조적 결함들에 의해 정확도나 또는 동작 속도에 제한이 있었다. BBD 기반의 ADC는 비직선형 및 파이프라인 단계들 간의 BBD 전하 이동의 부정확한 특성으로 인한 오류를 경험한다. CCD 기반의 실행들은 고 속도의 클럭 신호로 다수의 CCD 게이트들을 구동하는 요건으로 인해 초과 전력 소비를 경험한다.
본 발명은 MOS BBD를 사용하여 개선된 ADC 실행을 제공한다. 이러한 실행은 처리되는 전하의 양이 먼저 것에 비해 나중의 파이프라인 단계들에서 감소하는 테이퍼형 파이프라인(tapered pipeline)의 사용에 의해 다른 전하영역 방법들에 비해 낮은 전력 소비와 개선된 분해능을 성취한다. 일 실시형태에서, 이는 "부스트된(boosted)" 전하이송 회로로 알려진 종래의 BBD에 대한 개선방법을 이용함에 의해 고 속도와 고 정확도의 (A/D) 변환을 제공한다.
본 발명의 실시예 실시형태들의 기재가 뒤따른다. 모든 특허들, 공보 출원들 및 여기 인용된 참조들의 개시는 전체로 참조로써 병합된다.
MOS BBD 파이프라인들은 종래로, 한 파이프라인 단계로부터 다음으로 전하를 전달하는 전하이송 소자로서 공통-게이트 FET들을 사용하여 실행되었다. 여기에 그의 전체가 참조로 병합된 동일한 발명자에 의한 이전의 특허출원서(2007년 5월 30일에 출원된 미국 특허출원 제11/807,914호, 명칭 "Boosted Charge Transfer Circuit")에, 전하이송 회로들의 개선된 정도(class)가 상세히 기재 및 설명된다. 본 발명의 ADC는 종래의 또는 부스트된 전하이송 회로들을 사용하여 실행될 수 있으며, 바람직한 실시형태는 더 높은 동작속도 및 정확도를 제공하는 부스트된 전하이송 회로들을 사용한다. 다음의 설명 및 도면들에서의 전하이송 회로들은 추상적으로 나타내어지며, 이들 회로들의 일부 행동적 측면이 언급되지만, 상기 회로들의 동작에 대한 세부사항은 제공되지 않는다.
다음 기재에서, 모든 회로들은 신호-전하 이동을 위한 NFET들 및 신호-전하 캐리어(carrier)로서 전자들을 가정하며 거론된다. 동일한 회로들은 PFET들 및 역방향 신호를 사용함으로써, 전하 캐리어로 홀들(holes)을 사용하여 균등하게 적용될 수 있으며, 전압 극성들을 제어한다.
이 발명이 실시예 실시형태들과 관련하여 상세히 도시되고, 기술된 한편, 본 기술분야의 당업자에 의해 형태 및 세부사항의 다양한 변화가 첨부 청구항들에 포함된 본 발명의 범위를 벗어나지 않고 만들어질 수 있다는 것을 이해할 것이다.
전술한 것은 유사 참조 번호들이 다른 관점에 걸쳐 동일한 부품을 나타내는 첨부 도면들에 도시된 뒤따르는 본 발명의 실시예 실시형태들의 좀 더 구체적인 기재로부터 명백해질 것이다. 상기 도면들은 본 발명의 실시형태들을 도시함에 있어 반드시 비례/축소하거나, 강조해야하는 것은 아니다.
도 1은 BBD 전하-파이프라인 단계의 간소화된 회로도를 나타낸다.
도 2는 도 1과 관련된 전압 파형을 도시한다.
도 3은 두 단계의 BBD 전하 파이프라인을 나타낸다.
도 4는 도 3과 관련한 전압 파형을 도시한다.
도 5는 조건부의 전하 부가를 포함하는 BBD 전하-파이프라인 단계를 도시한다.
도 6은 도 5와 관련한 전압 파형을 도시한다.
도 7은 두 개의 독립 요소들로 이루어진 전하가 부가된, 조건부의 전하 부가를 포함한 BBD 전하-파이프라인 단계를 도시한다.
도 8은 전하 비교를 포함하는 단일단(single ended) BBD 전하-파이프라인 단계를 나타낸다.
도 9는 전하 비교를 포함한 차동 BBD 전하-파이프라인 단계를 나타낸다.
도 10은 단계마다 하나의 비트를 분해하는 차동전하-파이프라인의 일 단계를 나타낸다.
도 11은 RSD 알고리즘을 실행하는 차동전하-파이프라인 ADC의 일 단계를 나타낸다.
본 발명에 사용된 일반 형태의 BBD 파이프라인의 기본 원리가 상기 파이프라인의 단일 단계를 도시하는 도 1과 관련하여 설명된다.
이 단계의 전하는 저장노드(2)와 전압(VC1) 사이에 연결된 커패시터(5)에 저장된다. 전하가 전하이송 회로(1)를 통해 상기 단계로 진입하고, 나중에 전하이송 회로(3)를 통해 상기 단계를 나간다. 전압(VC1)은 상기 단계에서 전하 처리 타이밍을 제어하는 디지털 클럭 신호이다. 도시되지 않은 다른 디지털 클럭 신호들은 전하이송 회로의 활동을 제어하는데 사용될 수 있다.
파이프라인 단계의 동작 파형들이 도 2에 나타난다. 시간(t0)에서 클럭 전압(VC1)은 양의 값 25를 가진다. 도 1의 저장노드(2)의 전압인 V2도 또한 높은 초기 전압(21)에 있다. t1에서, 음전하는 전하이송 회로(1)를 통해 이전 단계(도 1의 왼편으로)로부터 도시된 단계로 이동하기 시작한다. 이 음전하가 커패시터(5)에 축적되면서, V2는 더 음의 값으로 내려간다. 상대적으로 작은 음전하가 이동되었다면, 노드(2)의 전압은 상대적으로 높은 값(22A)에 놓이며; 전하가 더 크게 이동되면, 노드(2) 더 음의 전압(22B)에 놓인다. 시간(t2)에서, 상기 단계로 전하이송이 완료된다. 노드(2)의 전압은 C가 노드(2)의 전체 정전용량인 널리 공지된 등식 Q = CV에 의해 전하에 비례한다. 도 1에서, C는 커패시터(5)의 정전용량인 C5에 더하여 노드(2)의 다른 기생 정전용량으로 이루어지며, 상기 기생 정전용량은 보통 작아, 이 설명에서 간과된다.
상기 단계 밖의 전하이송이 클럭 전압(VC1)이 낮은 단계로 전환(switch)될 때 시간(t3)에서 시작된다. 커패시터(5)는 노드(2)에 이러한 전압전이를 결합하고, V2를 마찬가지로 낮게 구동한다. 전하이송 회로(3)는 커패시터(5)로부터 전하를 흡수하고, 노드(2)의 음 편위(negative excursion)를 제한하며, 마침내 노드(2)가 t4에서 전압(23)에 놓이게 한다. 전압(23)은 전하이송 회로(3)의 특성이며, 노드(2)에 저장되었던 전하의 양에 무관하다. 전하이송 회로(3)는 커패시터(5)로부터 흡수된 전하를 도시된 하나를 뒤따르는 상기 단계의 부분인 노드(4)로 이동한다. t4이후에, 전하이송이 완료된다.
최종적으로, 시간(t5)에서, 클럭 전압(VC1)은 그의 초기 상태(전압(25))로 회귀한다. 그의 양방향 전이(positive-going transition)는 커패시터(5)에 의해 노드(2)에 결합되고, 상기 노드(2)를 전압(24)로 높인다. 기생 정전용량을 무시하며, 이러한 전이 동안에 노드(2) 상에 또는 노드(2)를 떠나서 흐르는 전하는 없으며; 따라서 V2의 전압 변화는 t5에서의 전이 동안에 VC1의 전압 변화와 같다. 이러한 전이의 시작에서 V2 값인 전압(23)이 처리된 전하에 무관하기 때문에, 전압(24)도 마찬가지로 처리된 전하에 무관하다. 이러한 전이는 동작 사이클을 완성하고; 따라서 노드(2)의 결과한 전압(24)이 다음 사이클을 위한 초기 전압이다. 그러므로, 상기 단계의 초기 전압 상태는 사이클에 걸쳐(cycle to cycle) 일정하며, 전압(21) = 전 압(24)이다. 결과적으로, 노드(2)의 초기 전하와 최종 전하도 같으며, 외부로 이동된 전하는 내부로 이동된 전하와 같다.
요약하면, 전하는 t1 -t2 동안에 도 1에 나타난 단계로 이동되며, 시간들(t2-t3)간에, 이는 커패시터(5) 에 일시 저장되고, V2 값으로서 분명히 나타나며; t3-t4 동안에 이러한 전하는 다음 단계로 안전히 이동되며; t5에서 상기 단계는 인입 전하를 수용하기 위해 다시 준비하는 그의 초기 상태로 회귀한다. 따라서, 나타난 기본 단계는 아날로그 전하묶음을 위한 시프트 레지스터(shift register)로서 작용한다.
실용 회로들이 이러한 이상적인 기재로부터 많은 세부사항에서 벗어난다는 것을 이해해야 한다. 상기 이탈은 예를 들어 0이 아닌 기생 정전용량 및 불완전한 전하이송을 포함한다. 그러나 이들 영향들은 상술한 기본적인 동작 원리들을 변화시키지 않으며, 이들 원칙들은 유용한 목적을 위해 충분한 정확도를 가진 실용 회로들에 적용될 수 있다.
종래의 BBD 전하 파이프라인은 일반적으로 전하-저장 커패시터들과 전하이송 FET들을 동시에 제어하는 단일 이상 디지털 클럭 신호들(simple two-phase digital clock signals)을 사용했다. 도 1의 것과 같은 파이프라인 회로들 및 하기 기재된 다른 것들은 또한 이상 클럭킹 시스템(two-phase clocking system)을 사용하여 동작한다. 그러나, 이들 회로에서, 전하이송 회로들의 활동과 커패시터 스위칭과 같은 상기 단계의 다른 클럭 이벤트(clocked event)를 독립적으로 제어하는 것을 제공하는 것이 바람직하다. 이러한 이유로, 본 발명의 회로들은 전하이송 회로의 활 동을 제어하는 추가적인 클럭 신호들을 사용한다. 이들 신호들 및 그들의 기능은 도 3 및 도 4의 도음으로 설명될 것이다.
도 3은 각각이 도 1의 기본 파이프라인 단계와 유사한, 두 개의 연속적인 단계들을 포함하는 파이프라인 세그먼트를 도시한다. 이 파이프라인 세그먼트는 다함께 제1 파이프라인 단계를 구성하는 제1 전하이송 회로(31), 제1 저장노드(32), 및 제1 커패시터(35); 다함께 제2 파이프라인 단계를 구성하는 제2 전하이송 회로(33), 제2 저장노드(34), 및 제2 커패시터(36); 도시되지 않은 다음 파이프라인 단계의 입구인 제3 전하이송 회로(37)로 이루어진다. 클럭 전압들(Vcl 및 VC2)은 두 개의 커패시터들을 각각 구동하고, 디지털 클럭 신호들(SCT1, SCT2)은 전하이송 회로들을 제어한다.
도 3의 회로 동작에 관련한 파형들이 도 4에 도시된다. 도 3의 제1 단계에 관련된 파형(V34)과 파형(VC2)은 유사하지만, 제1 단계의 것들로부터 상기 클럭 사이클의 반이 교대된다(shift). 따라서, 도 3의 두 단계들은 완전한 클럭 사이클의 교대한 반-사이클에서 동작한다. 도시된 제1 반-사이클 동안에, 전하가 전하이송 회로(31)를 통해 도 3의 제1 단계로 이동될 때, 전하는 전하이송 회로(37)를 통해 제2 단계 밖으로 이동된다(도시되지 않은 다음 단계로). 마찬가지로, 제2 반-사이클 동안에, 전하가 전하이송 회로(33)를 통해 제1 단계 밖으로 이동하는 동안, 그것은 제2 단계로 이동된다.
전하이송의 방향을 제어하기 위해, 적합한 전하이송 회로들을 선택적으로 가 능하게 하는 것이 필요하다. 디지털 신호들(SCT1, SCT2)은 이러한 제어를 제공한다. 도 4에 보이는 바와 같이, SCT1는 간격(t1-t2) 동안에 높게 가정된다. 이러한 제어 신호는 상술한 간격 동안에 활성인 전하이송 회로들(31,37)을 가능하게 한다. 제2 반-사이클의 대응하는 간격(t3-t4) 동안에, SCT2은 전하이송 회로(33)를 가능하게 하는 것으로 가정된다. 상기 디지털 신호들(SCT1, SCT2)이 전하이송 회로들의 활동을 제어하기 위해 작용한다는 것의 정확한 의미는 이 발명에 관련된 것이 아니다. 상기 제어의 일부 실시예들이 전술한 특허출원서(2007년 5월 30일에 출원된 미국 특허출원 제11/807,914호, 명칭 "Boosted Charge Transfer Circuit")에 기재되었다.
바로 기술한 이상 동작 모드(two-phase operating mode)는 전하이송 회로들의 제어(SCT1 및 SCT2에 상응하는 신호에 의해)와 함께, 하기 기술되는 모든 파이프라인 회로들에 사용된다. 명료하게 하기 위해, 이들 세부사항들은 뒤따른 도면들 또는 기재들에 반복되지 않는다.
도 1과 유사한 단계들로 이루어진 파이프라인으로부터 전하영역 ADC를 형성하기 위해, 전하 저장 및 이동(shifting) 외에도 최소 두 개의 동작들이 요구된다: 전하는 반드시 기준값, 일반적으로 다른 전하에 비교되어야만 하며; 기준 전하는 신호 전하에 조건부로 부가되어야만 한다(이러한 "부가"는 어느 한쪽의 신호일 수 있다). 본 발명의 ADC에서, 이들 동작들은 여러 파이프라인 단계들의 각 각에서 실행된다. 이들 동작들의 실행은 하기에 기술되며, 전하의 조건부 부가로 시작한다.
조건부 전하의 부가에 사용되는 기본 원리가 도 6에 나타난 동작 파형이 있는 도 5에 묘사된다. 이 설명의 목적으로, 단일단(single ended ) 단계가 도시된다. 실용적인 ADC 설계들에서, 차동 동작이 보통 바람직하며, 양 모드들 모두는 본 발명의 범위 내에서 가능하다.
도 5에 나타난 파이프라인 단계는 도 1에 나타난 모든 요소들을 유지한다. 또한, 도 5는 두 개의 새로운 요소들을 포함한다: 전하-저장 노드(2)와 전압(VQR1) 간에 연결된 커패시터(6)(C6값을 가지는); 및 노드(2)와 전압(VP) 간에 연결된 스위치(7). 스위치(7)는 주기적인 디지털 클럭 신호(도 6에서 S7로 식별되는)에 의해 제어된다.
도 6은 도 5의 회로에서의 동작 파형들을 도시한다. 도 6의 초기 환경은 도 2에서의 것들과 유사하다: VC1이 고 전압(45)에 있고, 노드(2)의 전압 V2가 고 전압(41)에 있다. 또한, VQR1이 고 전압(47)에 있고, 스위치(7)가 도 6에서 그의 제어 신호(S7)의 낮은 값으로 나타나며 오프 상태에 있다. 도 2에서와 같이, 전하는 t1과 t2 사이의 단계로 이동하여, V2가 인입전하에 비례하여 내려가 전압(42)에 놓이게 한다. 인입전하로 인해 V2의 전하는 상술한 바와 같이 노드(2)의 전체 정전용량에 반비례한다. 도 5(기생 정전용량을 무시한)에서, 이러한 전체 정전용량은 C = C5 + C6이다.
상기 전하가 이동된 후에, 도 5의 새로운 특징들이 작용하기 시작한다. 시간(t3A)에서, VQR1은 그의 높은 상태(47)에서 낮은 상태(48)로 조건부 전환한다. 이러한 VQR1의 조건부 전이는 정전용량 분배로 인해, 그것이 유사하지만 더 작은 전압변화를 일으키는 노드(2)로 C6을 통해 결합한다. 노드(2)에서의 전압은 VQR1이 전환하는 경우, 전압(49)(파선)로 변하고, VQR1이 전환하지 않는 경우, 전압(42)(실선)에 머무르게 된다.
시간(t3)에서, VC1은 고 전압(45)으로부터 저 전압(46)으로 전환(switch)하고, 전하이송을 단계 밖으로 유발시킨다. 도 2와 관련하여 설명한 바와 같이, 노드(2)는 커패시터(5)를 통한 결합으로 인해 더 낮은 전압으로 구동된다. 전하이송 회로(3)는 노드(2)로부터 전하를 제거하여, 그것을 다음 단계로 이동시킨다. t4에 의해, V2는 노드(2)에 이전에 있던 전하에 관계없이 전압(43)에 놓이며, 단계 밖의 전하이송이 완료된다.
t5에서 VC1과 VQR1 모두는 그들의 초기 높은 상태들로 회귀한다(각각 전압(45) 및 전압(47)). 이러한 전이는 모든 클럭 사이클의 VC1에 대해 동일하다. 그러나, VQR1은 그것이 t3A에서 전환되는지 여부에 따라 이미 그의 높은 전압(47)에 있을 수 도 있다. 따라서, t5에서 노드(2)에 결합된 양성 단계(positive step)는 VQR1의 상태에 따라 상이한 값들을 가질 수 있으며, 상이한 최종 전압을 결과한다.
도 5에 부가된 스위치(7)는 노드(2)의 전압(및 전하)을 t5에서 VQR1의 상태와 무관하게 반복가능한 상태로 복구하는데 사용된다. 스위치(7)는 t5-t6 동안에, 그의 제어 신호(S7)의 높은 상태로 표시한 바와 같이 on으로 전환되고, 따라서 다음 사이클을 시작하기 위해 노드(2)에서 반복가능한 전압을 설정하여 전압(44) = 전압(41)이 된다. 이상적인 스위치로, 전압(44) = VP이고; 실용 MOS 스위치들은 소형 '페데스탈(pedestal)'을 도입하여, 전압(44) ≠ VP이다. 그러나, 이러한 비-이상성은 사이클에 걸쳐 반복가능하기 때문에 전압(44) = 전압(41)의 조건은 여전히 실용 회로들에 부합한다.
상기 단계로 이동된 전하가 교대 없이 잇달아 이동된 도 1의 경우와 마찬가지로, 도 5의 회로의 출발 전하(outgoing charge)는 인입 전하와 일반적으로 상이하다:
Figure 112009043697934-pct00001
여기에서 C6은 커패시터(6)의 정전용량이며, ΔVQR1은 t3에서의 VQR1 변화이며, QCONST는 VP, 전압들(42,45,46) 및 상기 커패시터 값들에 의존하는 정 전하(fixed charge)이다.
도 6에 명백한 바와 같이, ΔVQR1은, VQR1이 스위치하는 경우, 전압(48)-전 압(47)과 같고, 그것이 전환하지 않는 경우, 0과 같다. C6ΔVQR1 및 QCONST 모두는 양수이거나 음수(positive or negative quantities)일 수 있음을 알아야 한다.
도 5의 회로가 파이프라인 ADC의 일 단계를 형성하기 위해 사용될 때, 상기 수량(quantity)(전압(48)-전압(47))은 기준 전압과 동일하게 만들어지며; 편리하게는 VR1으로 일컬어질 것이다. 상응하게, 수량 C6VR1는 C6이 소정의 예시에서 고정되기 때문에 기준 전하가 된다. 따라서, t3A에서 ΔVQR1=VR1 또는ΔVQR1=0의 조건부 선택은 등식 1에서 인입 전하묶음(QIN)에 대한 기준 전하(C6VR1)의 조건부 부가에 대응한다. 따라서, 도 5의 회로는 전하영역 ADC 실행에 필요한 두 개의 동작들 중에 하나를 제공한다.
시간(t3A)의 정확한 위치는 도 5의 회로 동작에 중요하지 않다는 것을 알아야 한다. VQR1의 조건부 전이는 회로의 효율성에 변화없이, t0과 t3사이의 어느 시간에도 발생할 수 있으며, 몇몇 실용적 조건들에 있어서, t3-t4 간격들에서도 발생할 수 있다.
일부 ADC 실행들에서, 단일의 파이프라인 단계에서 하나 이상의 조건부 전하 부가를 제공하는 것이 바람직하다. 상기와 같은 단계의 일 실시예는 도 7에 도시된다. 이러한 회로는 도 5의 요소들 외에도, 추가적인 커패시터(6A)와 전압원(VQR2)을 포함한다. 상기 단계의 동작은 t3A에서 전압들(VQR1,VQR2)의 각각이 각자 VR1 또는 VR2 크기의 독립적인 조건부 전이를 경험한다는 것을 제외하면, 도 5에서의 것과 동일하다. 상기 단계의 결과한 전하이송 함수는 다음과 같이 주어진다:
Figure 112009043697934-pct00002
동일한 원리가 커패시터의 수와 VR값들에 상관없이 얼마든지 제공될 수 있다.
전하영역 ADC 동작에 필요한 잔존 동작은 전하비교이다. 도 8은 이 동작을 제공하는 회로를 도시한다. 도 8의 회로는 도 1의 것과 동일하며, 전압 비교기(8)와 래치(latch)(9)가 추가되었다.
비교기(8)는 노드(2)의 전압을 기준 전압(VRC)과 비교한다. 도 1 및 도 2와 관련하여 지적된 바와 같이, t2후에 노드(2)의 전압은 상기 단계로 이동된 전하의 양에 의존한다: 도 2에서, 예를 들어, 두 개의 다른 인입전하량들은 노드(2)에서 각각 전압(22A)과 전압(22B)을 결과한다. 이러한 종속 관계로, 전압 비교기(8)는 노드(2)의 전하 대 기준의 비교를 완성한다. 래치(9)는 디지털 클럭 신호(VC2)에 의해 정의된 t2와 t3 사이의 시간에서 이러한 비교 결과를 획득하며, 디지털 출력 전압(VB)을 제공한다.
상술한 바와 같이, 다수의 실용적인 전하영역 파이프라인 ADC들은 차동 회로를 사용한다. 상기 회로에서, 신호들은 상기 신호에 비례하여 차이를 가지는 전하들의 쌍으로 나타내어진다. 이러한 배치는 단극 전하묶음을 가지는 양극성 신호들의 표시를 허용하며, 또한 동적 범위 및 잡음-여유도 이익들을 제공한다.
도 9는 도 8의 단일단 단계와 기능적으로 유사한 차동 파이프라인 단계를 도시한다. 도 9의 회로는 각각이 도 1의 것과 동일한 두 개의 전하 파이프라인들을 포함한다. 상부 파이프라인은 도 1의 요소들(1,2,3.4,5)에 동일한 요소들(1A,2A,3A,4A,5A)을 포함한다. 하부 파이프라인은 또한 도 1의 요소들(1...5)에 동일한 요소들(1B...5B)을 포함한다. 이러한 회로의 래치(9)는 도 8에서와 동일한 기능을 제공한다. 그러나, 이러한 차동 구조에서, 비교기(8)는 도 8의 고정 기준에 비교하기보다는 두 전하저장 노드들(2A,2B)의 전압을 비교한다. 따라서, 도 9의 비교기 판정은 t2-t3 간격 동안의 차동 전하 신호의 표시(sign)에 기반한다.
상술한 여러 회로 구성들은 파이프라인 전하영역 A/D 변환을 수행하는데 필요한 모든 동작들을 제공한다:즉, 전하 저장 및 이동, 전하 비교, 및 조건부의 일정한 전하 부가. 이들 동작들은 다양한 ADC 알고리즘들을 수행하기 위해 다양한 방법으로 결합할 수 있다. 이들 동작들에 기반한 ADC의 두 실시예가 하기 제공된다:하나는 파이프라인 단계마다 기본적인 한 비트의 변환을 실행하는 것이며; 다른 하나는 파이프라인 단계마다 RSD(때때로, "1.5 비트"로 불리는)를 실행하는 것이다.
도 10은 단계마다 하나의 비트를 분해하는 차동 전하영역 파이프라인 ADC 단계를 도시한다. 도시된 상기 회로는 기본적인 차동 파이프라인, 비교기, 및 도 5의 조건부 전하-부가 능력을 가지는 도 9의 래치(여기서 차동 형태로 사용되는)를 겸 비한다. 이들 요소들은 모두 이전 도면들의 대응 요소들과 유사하게 식별되며, 동일한 방식으로 동작한다. 또한, 도 10의 회로는 인버터(71)와, OR-게이트들(72,73)와, 레벨 쉬프터들(level-shifters)(74,75)로 이루어진 한 블록의 로직 회로를 구비한다.
동작에서, 각각의 두 파이프라인들은, 각각이 도 5의 VQR1과 유사하게 그의 각 파이프라인을 위해 작용하는 VQR1A와 VQR1B를 가지고, 도 5의 회로와 유사하게 동작한다. 도 10의 로직 블록은 VQR1A 또는 VQR1B(모두가 아니다)가 적정한 시간에서 높은 상태로부터 낮은 상태로 전환하게끔 한다. 정확한 고 전압(VH)과 저 전압(VL)이 레벨 쉬프터들(74,75)에 의해 OR-게이트 출력들에서 로직 레벨들에 반응하여 제공된다. 이 회로에서 두 개의 파이프라인들의 동작 파형들은 도 6에 것들과 동일하다. 클럭 전압(VC3)은 도 6의 t3A와 동일한 VQR1A /B 스위칭의 타이밍을 측정한다. 래치(9)는 VQR1A /B 스위칭 이전 또는 동시 시간에 클럭된다(클럭 전압 VC2에 의해).
이들 동작 조건들의 결과로서, 도 10의 두 파이프라인들은 다음 등식에 따라 전하를 처리한다:
Figure 112009043697934-pct00003
Figure 112009043697934-pct00004
C6은 커패시터들(6A,6B)의 값이며, ΔVQR1A 및 VQR1B는 ΔVR = VL - VH과 동일하거나 0과 같다(여기 간소화를 위해 커패시터들(6A 및 6B)의 값들은 동일하며, 상기 모두는 ΔVQR의 동일한 값으로 구동되며; 이들 제한들 모두는 필수적인 것이 아닌 것을 가정한다) 비교기 판정에 대한 등식들(3A,3B)에 있어서의 조건부 전하들의 의존도는 다음과 같이 나타내어질 수 있다:
Figure 112009043697934-pct00005
Figure 112009043697934-pct00006
b는 1 또는 0 값을 가지는, 출력 비트결정값이다.
차동 파이프라인 구성에서, 신호는 "A" 전하와 "B" 전하 간의 차이:Q = QA - QB로 나타내어진다. 따라서, 등식들 3A,3B,4A 및 4B는 차동 신호 전하에 대한 전체 단계의 이동 함수를 표현하기 위해 결합할 수도 있다.
Figure 112009043697934-pct00007
QSTAGE=C6Δ VR로 정의되었다. 등식 5는 상기 단계가 인입전하에 QSTAGE를 부가하거나(b=1인 경우) 또는 상기 인입전하로부터 QSTAGE를 공제하는(b=0인 경우) 것을 나타낸다. 이러한 동작은 표시 신호(signed signal)에 적용되는 바와 같이, A/D 변환을 위해 널리 공지된 측차근사 알고리즘의 한 단계로서 인식할 수 있다.
따라서 상기와 같은 N 단계들의 파이프라인은 전하이송 함수를 생성한다:
Figure 112009043697934-pct00008
각 단계의 전하 QSTAGE (k+1)가 선행한 QSTAGE (k)보다 작은 경우, 그때 이러한 일련의 전하 비교들과 (표시된) 전하 부가들은 QOUT (N) = 0에 수렴된다. 특히, 상기 단계의 전하가 QSTAGE (k+1) = (½)·QSTAGE (k)이도록 스케일(scale)되면, 그때 비교기 판정들 b1,b2...bN의 순서는 N-비트 오프셋-2진수 근사치(N-bit offset-binary approximation)의 비트들을 Q1N / 2QSTAGE (1)의 비율로 구성한다. 이 경우, 근접되는 실물 범위는 -2 QSTAGE (1)≤QIN＜2QSTAGE (I)이다.
이 알고리즘의 일 특성은 실물크기 범위의 변환 프로세스 내의 파이프라인 입력 신호들에 대해, 각 단계(k)로부터의 출력 차동 전하가 다음 조건을 준수한다는 것이다:
Figure 112009043697934-pct00009
따라서, 각 연속 단계는 이전 단계보다 적은, 기껏해야 반의 전하를 처리하는 것을 필요로 한다. 2진 단계 스케일링(binary stage scaling)을 위해, 각 연속 단계는 이전 단계보다 적은, 많아야 반의 전하를 처리하는 것을 필요로 한다. 이러한 점은 본 발명의 다른 이점을 가능하게 한다.
상기 지적한 바와 같이, 전하 저장노드(예, 도 5의 노드(2))에서의 전압 변화는 C가 상기 노드에서의 전체 정전용량인 ΔV = QIN/C이다. 실용의 전하영역 회로에서, 상기 저장노드의 최대 전압 변화ΔV는 반도체 공정, 가용한 클럭 전압 등에 의해 지시되는 제한들 내로 억제되어야만 한다. 상기 단계에 들어가는 소정의 전하에 대해, 상기의 제한들은 상기 단계에서 전체 노드의 정전용량에 최소 크기를 부과하며; 전하 저장노드에서 스윙(swing)하는 최대 허용가능한 전압을 ΔVMAX라고 일컫는다면, 그때 노드의 정전용량에 대한 제한을 다음과 같이 표현할 수 있다:
Figure 112009043697934-pct00010
그러나 큰 CNODE값은 불이점을 가진다: 이는 소정의 전하 신호에 의해 비교기에 있는 전압을 감소시킨다. 결과적으로 소정의 비교기 전압 분해능(예, 전압 잡음 또는 오프셋)에 대해, 최소 분해가능한 전하는 CNODE에 반비례한다. 전하 분해능(예 를 들면 유효 비트들의 전체 ADC 분해능)을 최대화하기 위해 CNODE를 가능한 감소시키는 것이 바람직할 것이다. 그러므로, 등식 8의 제한은 높은 ADC 분해능의 목적과 상충한다.
본 발명은 높은 ADC 분해능을 제공하면서, 등식 8을 만족시키는 수단을 제공한다. 등식 7은 파이프라인의 각 단계가 처리할 필요가 있는 차동 전하 신호가 이전 단계에 비해 감소하는 것을 나타낸다(2진 파이프라인의 두 요인들에 의해 감소된다). 따라서, 차동 신호 전하에 대해서 등식 8을 만족시키는데 필요한 최소 허용가능한 노드의 정전용랑은 각각의 연속 파이프 단계에 대해 더 적다. 이러한 기회를 활용하기 위해, 차동 전하뿐만 아니라, 차동 쌍(differential pair)을 포함하는 개별 전하들이 각각의 연속 단계에서 감소하여야만 한다.
각 단계에서의 공통 모드(CM) 전하는 이들 두 전하묶음들의 평균으로서 정의된다. 신호 전하(즉, 전하묶음 차이)가 비교기와 전하 부가의 결합된 작용들로 각 단계에서 감소하지만, CM 전하는 그렇지 않다. 그의 정의를 이용하여 다음을 획득하기 위해 등식들(3A,3B,4A,4B)과 QSTAGE의 정의를 결합할 수 있다.
Figure 112009043697934-pct00011
식 9는 CM 전하가 상기 단계의 정량 특성에 의해 각 단계에서 변화하는 것을 나타낸다(이 양은 상기 단계의 비트결정에 무관하다). 상술한 바와 같이, QSTAGE가 C6 및 ΔVR에 좌우되는 반면, QCONST는 C5 및 여러 다른 전압들에 의존한다. 따라서, QSTAGE과 마찬가지로, 단계에 걸쳐(stage to stage) QCM - OUT이 감소하게끔 예를 들어 C6 및 VP의 값들을 선택하는 것이 가능하다. 각 단계의 전체 정전용량이 이전 단계보다 작게 이루어질 수 있다는 것이 결과되며; 2진 스케일링(binary scaling)를 위해, 그것은 대략 반 크기일 수 있다.
단계에 걸쳐(stage to stage) 이러한 전하 및 정전용량의 감소를 가지는 파이프라인 ADC 구조는 "테이퍼형 파이프라인"으로서 명칭된다. 이는 선행기술의 BBD-기반 ACD들에 있어서 여러 중요한 이점들을 가진다: 일련의 단계들을 위한 전체 정전용량을 감소시킴으로써, 동작 전력을 감소시키며; 같은 이유로 파이프라인에 부가되는 전체 "kTC" 잡음을 줄이며(따라서 ADC 분해능을 개선); 파이프라인의 나중 단계들에서 비교기의 전하 분해능을 증가시켜, 전체 분해능을 높이는 것이 가능하며; 파이프라인에 필요한 전체 정전용량을 감소시켜, 회로 영역을 감소시킨다.
테이퍼형 파이프라인에 있어서 나중의 파이프라인 단계들에 이용할 수 있는 증가된 비교기 전하 분해능을 활용하도록, 초기 단계들의 부정확한 비교기 판정들이 최종 A/D 변환의 정밀도를 손상시키는 것을 방지하는 알고리즘이 사용되어야만 한다. 이러한 요건에 널리 공지된 해결책은 중복 사용이며, 이로써 나중의 단계들이 초기의 부정확한 판정을 수정할 수 있다. 이러한 개념에 기반하여 광범위하게 사용되는 알고리즘은 RSD(때때로 "단계당 1.5비트"로서 언급된다) 알고리즘이다. 이러한 접근에서, 각각의 파이프라인 단계는 임계값을 달리한 두 개의 독립적인 비교기와, 대응하는 두 개의 조건부 스위치드 커패시터들의 쌍(conditionally-switched capacitor pair)을 가진다. RSD 알고리즘은 스위치드 커패시터 파이프라인들에 광범위하게 사용되며, 이전에 전하영역 파이프라인들에 사용되지 않았다. BBD 전하 파이프라인에서 그의 사용은 본 발명에 있어서 하나의 특징이다.
도 11은 RSD 알고리즘을 실행하는 차동 전하영역 파이프라인 ADC 단계의 일 단계를 도시한다. 이는 비교기, 래치, 로직 블록 및 조건부 스위치드 커패시터들이 이중되는 것을 제외하면, 도 10의 회로와 유사하다. 또한, 상기 두 개의 비교기는 변화된 임계값(shifted threshols)이 제공되며, 이로 인해 각각은 도 10의 균형점에서 전환하기보다는 저장노드들 "A"와 "B" 사이의 특수 전하 불균형에서 스위치한다. 필수적인 것은 아니지만, 상기 비교기들은 전형적으로 도 11에 표시된 바와 같이 균형점에 대칭적인 임계값들을 가진다. 두 개의 래치된 비교기 판정들은 디지털 신호들 b와 b'로서 상기 단계로부터 출력된다.
도 11의 단계는 입력 전하 범위가 도 10의 2진 단계의 것과 동일한 파이프라인에 배치되는 것을 가정하면, 그때, 도 11의 조건부 스위치드 커패시터들의 각각은 도 10에 대응하는 커패시터들의 크기에 반이다. 따라서, 도 11의 비교기들 모두가 동일한 판정으로 이끌어져, 저장노드"A" 와 저장노드"B" 사이에 큰 전하 차이를 나타내는 경우, 그때 양쪽 출력 비트들 b와 b'는 동일한 값을 가지며, 차동 전하 쌍의 동일한 분기(brannch)에 있는 조건부 스위치드 커패시터들 모두는 스위치된다. 이러한 경우, 상기 단계의 전하 이동 함수는 도 10의 회로와 같게 등식 5로 제공된다. 그러나, 상기 입력 전하가 가까스로 균형되는 경우, 그때 b와 b'는 서로 보완적이 되며, ½QSTAGE의 전하가 각각의 출발(outgoing) 전하묶음에 부가된다. 이러한 경우, 출발(차동) 신호 전하는 변경되지 않는다(QOUT = QIN).
이들 동작들의 한 결과는 상기 단계의 출력 전하가 여전히 등식 7을 준수한다는 것이다. 다른 것은 단계마다 분해된 초과 비트가 소망 되는 중복(redundancy)을 제공하여, 나중의 비트 결정들이 초기의 덜 정확한 것을 정정하는데 사용될 수 있다는 것이다. 따라서 테이퍼형 파이프라인에 의해 제공되는, 나중 단계들의 개선된 전하 분해능은 전체적으로 개선된 ADC 분해능을 제공하는데 사용될 수 있다. 이 실시예에 있어서 단계에 걸친 전하 스케일링(charge scaling)은 상술한 ADC 2진법 파이프라인에서 여전히 2 인수(factor)이다.
도 8 및 도 9는 A/D 변환에 대한 이 발명의 원리들에 있어서 두 개의 예시적 인 응용을 도시한다. 동일한 원리에 기반한 유사한 방법들이 현재 ADC 분야의 당업자에게 명백할 것이다. 실시예들은 다중 비교기와 조건부 스위치드 커패시터 쌍들을 사용함으로써 단계마다 두 개 이상의 비트들을 분해하는 파이프라인 ADC들을 구비한다.
상기 테이퍼형 파이프라인 원리는 차동 전하 파이프라인에 관련하여 원리적으로 설명될 것이다. 일부 응용물에서, 변환될 입력 신호가 단일단 전하(이미저와 같이)인, 단일단 ADC 파이프라인 구성이 바람직하다. 상기 테이퍼형 파이프라인은 상기 응용물들에 동일하게 잘 적용될 수 있다.

Claims (21)

  1. 버킷 브리게이드형 전하이송을 이용하는 전하영역 파이프라인으로서,
    제1 전하이송 회로;
    제2 전하이송 회로;
    상기 제1 전하이송 회로 및 상기 제2 전하이송 회로에 결합되는 제1 노드;
    상기 제1 노드와 클럭 전압에 결합되는 커패시터; 및
    상기 제1 노드에 결합된 스위치되는 전압을 포함하며,
    상기 제1 전하이송 회로 또는 상기 제2 전하이송 회로 중의 적어도 하나는 최종 전하 상태와 동일한 초기 전하 상태를 갖는 부스트된 전하이송 회로인 것을 특징으로 하는 전하영역 파이프라인.
  2. 제 1항에 있어서,
    상기 제1 전하이송 회로와 상기 제2 전하이송 회로 간에 전하저장 및 전하이송 타이밍의 독립적인 제어를 제공하도록 구성되는 제어 회로를 더 포함하는 것을 특징으로 하는 전하영역 파이프라인.
  3. 제 2항에 있어서,
    상기 제어회로는 파이프라인에서 전하이송 방향의 제어를 제공하는 것을 특징으로 하는 전하영역 파이프라인.
  4. 제 1항에 있어서,
    상기 제1 노드에 조건부 전하를 제공하도록 구성되며, 상기 제1 노드와 조건부 전압에 결합되는 제2 커패시터를 포함하는 것을 특징으로 하는 전하영역 파이프라인.
  5. 제 4항에 있어서,
    상기 제2 커패시터는 상기 제1 노드의 전압과 기준 전압의 비교에 기초하여 상기 제1 노드에 조건부 전하를 제공하는 것을 특징으로 하는 전하영역 파이프라인.
  6. 제 4항에 있어서,
    각각이 상기 제1 노드에 조건부 전하를 제공하도록 구성되며, 상기 제1 노드 및 조건부 전압에 결합되는 복수의 커패시터를 더 포함하는 것을 특징으로 하는 전하영역 파이프라인.
  7. 제 1항에 따른 전하영역 파이프라인을 갖는 차동 전하영역 파이프라인으로서,
    제3 전하이송 회로;
    제4 전하이송 회로;
    상기 제3 전하이송 회로 및 상기 제4 전하이송 회로에 결합되는 제2 노드;
    상기 제1 노드와 제2 클럭 전압에 결합되는 제2 커패시터; 및
    상기 제1 노드 및 상기 제2 노드에 각각 결합되며, 상기 제1 전하이송 회로 또는 상기 제3 전하이송 회로에 조건부 전하를 제공하도록 구성되는 제3 커패시터 및 제4 커패시터를 더 포함하는 것을 특징으로 하는 차동 전하영역 파이프라인.
  8. 제 7 항에 있어서,
    상기 제3 전하이송 회로 또는 상기 제4 전하이송 회로 중의 적어도 하나는 최종 전하 상태와 동일한 초기 전하 상태를 갖는 부스트된 전하이송 회로인 것을 특징으로 하는 차동 전하영역 파이프라인.
  9. 제 7 항에 있어서,
    상기 제3 커패시터는 상기 제1 노드와 상기 제2 노드의 전압의 비교에 기초하여 조건부 전하를 제공하는 것을 특징으로 하는 차동 전하영역 파이프라인.
  10. 제 7 항에 있어서,
    상기 제1 노드 및 상기 제2 노드에 결합되며, 상기 제1 전하이송 회로 또는 상기 제3 전하이송 회로에 조건부 전하를 제공하도록 구성되는 복수의 조건부 전하 커패시터를 더 포함하는 것을 특징으로 하는 차동 전하영역 파이프라인.
  11. 제 10항에 있어서,
    상기 복수의 커패시터는 다른 임계값에서의 상기 제1 노드와 상기 제2 노드의 전압 비교에 기초하여 조건부 전하를 제공하는 것을 특징으로 하는 차동 전하영역 파이프라인.
  12. 버킷 브리게이드형 전하이송을 이용하는 파이프라인 전하영역의 아날로그 디지털 변환기로서,
    제1 전하이송 회로;
    제2 전하이송 회로;
    상기 제1 전하이송 회로 및 상기 제2 전하이송 회로에 결합되는 제1 노드;
    상기 제1 노드와 클럭 전압에 결합되는 커패시터;
    상기 제1 노드에 결합되는 스위치된 전압을 포함하며,
    상기 제1 전하이송 회로 또는 상기 제2 전하이송 회로 중의 적어도 하나는 최종 전하 상태와 동일한 초기 전하 상태를 갖는 부스트된 전하이송 회로인 것을 특징으로 하는 파이프라인 전하영역의 아날로그 디지털 변환기.
  13. 제 12항에 있어서,
    상기 제1 전하이송 회로와 상기 제2 전하이송 회로 간에 전하저장 및 전하이송 타이밍의 독립적인 제어를 제공하도록 구성되는 제어 회로를 더 포함하는 것을 특징으로 하는 파이프라인 전하영역의 아날로그 디지털 변환기.
  14. 제 12항에 따른 파이프라인 전하영역의 아날로그 디지털 변환기를 갖는 차동 전하영역 파이프라인으로서,
    제3 전하이송 회로;
    제4 전하이송 회로;
    상기 제3 전하이송 회로 및 상기 제4 전하이송 회로에 결합되는 제2 노드;
    상기 제1 노드와 클럭 전압에 결합되는 제2 커패시터;
    상기 제1 노드 및 상기 제2 노드에 각각 결합되며, 상기 제1 전하이송 회로 또는 상기 제3 전하이송 회로에 조건부 전하를 제공하도록 구성되는 제3 커패시터 및 제4 커패시터를 더 포함하는 것을 특징으로 하는 차동 전하영역 파이프라인.
  15. 버킷 브리게이드형 전하이송을 이용하는 파이프라인 전하영역의 아날로그 디지털 변환기로서,
    제1 전하이송 회로;
    제2 전하이송 회로;
    상기 제1 전하이송 회로 및 상기 제2 전하이송 회로에 결합되는 제1 노드;
    상기 제1 노드와 클럭 전압에 결합되는 제1 클럭 커패시터;
    상기 제1 노드 및 조건부 전압에 결합되며, 각각이 상기 제1 노드에 조건부 전하를 제공하도록 구성되는 복수의 조건부 전하 커패시터를 포함하는 것을 특징으로 하는 파이프라인 전하영역의 아날로그 디지털 변환기.
  16. 제 15항에 있어서,
    제3 전하이송 회로,
    제4 전하이송 회로,
    상기 제3 전하이송 회로 및 상기 제4 전하이송 회로에 결합되는 제2 노드;
    상기 제1 노드와 클럭 전압에 결합되는 제2 클럭 커패시터;
    상기 제1 노드와 상기 제2 노드에 결합되며, 다른 임계값에서의 상기 제1 노드와 상기 제2 노드의 전압 비교에 기초하여 상기 제1 전하이송 회로 또는 상기 제3 전하이송 회로에 조건부 전하를 제공하도록 구성되는 제2 복수의 조건부 전하 커패시터를 더 포함하는 것을 특징으로 하는 파이프라인 전하영역의 아날로그 디지털 변환기.
  17. 제 15항에 있어서,
    상기 파이프라인은 RSD 아날로그 디지털 변환 알고리즘 실행을 가능하게 하는 것을 특징으로 하는 파이프라인 전하영역의 아날로그 디지털 변환기.
  18. 제 15항에 있어서,
    상기 파이프라인은 2진 단계의 스케일링 실행을 가능하게 하는 것을 특징으로 하는 파이프라인 전하영역의 아날로그 디지털 변환기.
  19. 버킷 브리게이드형 전하이송을 이용하는 파이프라인 전하영역의 아날로그 디지털 변환기로서,
    파이프라인의 나중의 노드가 앞선 노드에 결합된 전체 정전용량보다 작은 전체 정전용량에 결합되며, 각각이 각 커패시터에 더 결합되는 복수의 노드를 통해 계단식 배치(cascading arrangement)로 결합되는 복수의 전하이송 회로를 포함하는 것을 특징으로 하는 파이프라인 전하영역의 아날로그 디지털 변환기.
  20. 제 15항에 따른 파이프라인 전하영역의 아날로그 디지털 변환기를 갖는 차동 전하영역 파이프라인으로서,
    제3 전하이송 회로;
    제4 전하이송 회로;
    상기 제3 전하이송 회로 및 상기 제4 전하이송 회로에 결합되는 제2 노드;
    상기 제1 노드와 클럭 전압에 결합되는 제2 커패시터; 및
    상기 제1 노드 및 상기 제2 노드에 각각 결합되며, 상기 제1 전하이송 회로 또는 상기 제3 전하이송 회로에 조건부 전하를 제공하도록 구성되는 제3 커패시터 및 제4 커패시터를 더 포함하는 것을 특징으로 하는 차동 전하영역 파이프라인.
  21. 버킷 브리게이드형 전하이송을 이용하는 파이프라인 전하영역의 아날로그 디지털 변환기로서,
    각각의 노드가, 상기 각각의 노드에 의해 제공되는 최대 출력 전하가 앞선 노드의 것보다 작은 각 커패시터에 더 결합되는, 복수의 노드를 통해 계단식 배치(cascading arrangement)로 결합되는 복수의 전하이송 회로; 및
    상기 복수의 전하이송 회로 간에 전하저장 및 전하이송 타이밍의 독립적인 제어를 제공하도록 구성되는 제어회로를 포함하는 것을 특징으로 하는 파이프라인 전하영역의 아날로그 디지털 변환기.
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