JPH0728029B2 - 電荷転送素子 - Google Patents

電荷転送素子

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JPH0728029B2
JPH0728029B2 JP62124619A JP12461987A JPH0728029B2 JP H0728029 B2 JPH0728029 B2 JP H0728029B2 JP 62124619 A JP62124619 A JP 62124619A JP 12461987 A JP12461987 A JP 12461987A JP H0728029 B2 JPH0728029 B2 JP H0728029B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は固体撮像装置や電荷転送形の遅延線、くし形
フィルタ、トランスバーサルフィルタなどに用いられる
電荷転送素子に係り、特に入力電荷を供給する入力部を
改良したものである。
（従来の技術） 集積回路化された電荷転送素子（以下、CTDと称する）
の入力回路における信号入力方式の１つとして、従来で
はいわゆるフィル・アンド・スピル（fill ＆ spill）
方式がある。この方式は電荷を線形性良く入力できるこ
とからCTDの入力方式として広く使用されている。
第９図はこのフィル・アンド・スピル方式を採用した埋
め込みチャネル型の従来のCTDの入力部における電極配
置とその動作を説明するためのポテンシャル状態を併せ
て示す図である。また、第２図はこの入力部で使用され
るパルス信号の波形図である。
第９図において、51はパルス信号φS1が印加されるソー
ス領域、52は直流バイアス電圧に重畳された入力信号VI
Nが印加される信号入力電極、53は電源電圧VDDが印加さ
れる入力蓄積電極、54はパルス信号φＫが印加される電
荷注入電極である。55はこの電荷注入電極54に隣接して
設けられた複数の電荷転送電極のうちの１つであり、こ
の転送電極55にはパルス信号φ１が印加される。なお、
上記各電極は基板上に絶縁膜を介して形成されたゲート
電極となっており、それぞれの閾値電圧はデプレッショ
ン型（Ｄ型）の負の値となっている。
このような構成のCTDは次のように動作する。まず、第
２図のt1のタイミングではφS1が低レベル、φＫも低レ
ベルであることから、電荷は信号入力電極52下及び入力
蓄積電極53下に図示のように充満される。このとき、ソ
ース領域51、信号入力電極52、入力蓄積電極53及び電荷
注入電極54それぞれのポテンシャルはPSL、P1、PD、PKL
になっているとする。次のt2のタイミングではφS1が高
レベルとなり、φＫは低レベルのままであることから、
P1よりも低いポテンシャル部分の電荷が全てソース領域
51下にこぼされ、入力蓄積電極53下はP1よりも高いポテ
ンシャルを持つ電荷で充満される。t3のタイミングでは
φＫが高レベルになり、|P1-PK|分の電荷が電荷転送電
極55下に信号電荷QSとして注入される。ただし、この場
合のPKはφＫが高レベルのときの電荷注入電極54下のポ
テンシャルである。t4のタイミングではφＫが低レベル
に戻り、入力蓄積電極53下と転送電極55下とが電荷注入
電極54下のポテンシャルによって遮断される。以下、t1
ないしt4のサイクルが繰返し行なわれることにより信号
電荷が電荷転送電極55下に順次注入される。
ところで、低い電源電圧で動作するCTDを実現しようと
した場合、上記各ゲート電極に0Vを印加した場合のポテ
ンシャル|VTHD|の低下には限界がある。すなわち、|VTH
D|をある程度以下に下げると表面準位の影響で転送効率
が低下するので、自ずと|VTHD|には下限がある。また、
|VTHD|を下限に固定した場合、なおかつ電源電圧を下げ
ようとすると、昇圧回路を多用する必要が生じる。すな
わち、入力動作を良好に行なうために必要なポテンシャ
ル（P1-PSL）の値に対して、ポテンシャルPSLが電源電
圧VDDより高くなった場合、ソース領域51に印加するパ
ルス信号φS1は高レベル電圧のみならず低レベル電圧を
も昇圧する必要が生じること、さらに、プロセスのばら
つきを吸収するため回路的工夫も加えようとすると、複
雑な構成を余儀なくされる。従って、従来のCTDは低電
圧動作させることが極めて困難であるという欠点があ
る。
（発明が解決しようとする問題点） このように従来の電荷転送素子では、線形な電荷入力を
低い電源電圧の下で行なわせようとすると、回路構成が
複雑になるという問題がある。
そこでこの発明は、線形な電荷入力を低い電源電圧の下
で行なわせる場合でも、回路構成が比較的簡単にできる
電荷転送素子を提供することを目的としている。
さらにこの発明は、プロセス変動に対して十分な動作マ
ージンがある電荷転送素子を提供することを他の目的と
している。
［発明の構成］ （問題点を解決するための手段） この発明の電荷転送素子は、直流のソース電圧が印加さ
れるソース領域と、上記ソース領域に隣接して順次設け
られたソースバリア電極、ソース蓄積電極、信号入力電
極、入力電荷蓄積電極及び電荷注入電極と、上記電荷注
入電極に隣接して設けられた複数の電荷転送電極と、上
記ソース領域に印加されるソース電圧を発生するソース
電圧発生手段と、上記ソースバリア電極及びソース蓄積
電極に共通のパルス信号を印加する手段と、上記信号入
力電極に入力信号を印加する手段と、上記入力電荷蓄積
電極に所定の直流電圧を印加する手段とから構成されて
いる。
（作用） この発明の電荷転送素子では、ソース領域と信号入力電
極との間にソースバリア電極及びソース蓄積電極を設
け、この両電極には従来ソース領域に印加されていたパ
ルス信号と同相のパルス信号を印加することにより、ソ
ース領域には直流のソース電圧が印加できるようにした
ものである。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明のCTD（電荷転送素子）を埋め込みチ
ャネル型のものに実施した場合のその入力部における電
極配置とその動作を説明するためのポテンシャル状態を
併せて示す図である。
第１図において、11は半導体基板上に設けられたソース
領域である。このソース領域11に隣接してソースバリア
電極12、ソース蓄積電極13、信号入力電極14、入力蓄積
電極15及び電荷注入電極16が順次設けられており、さら
に電荷注入電極16に隣接して複数の電荷転送電極17が設
けられている。上記各電極は半導体基板上に絶縁膜を介
して形成された２層の多結晶シリコン層で構成されてい
る。
上記ソース領域11には所定の直流電圧VGGが印加され
る。また上記ソースバリア電極12とソース蓄積電極13と
は電気的に接続され、ここにはパルス信号φS1が印加さ
れる。上記信号入力電極14には直流バイアス電圧に重畳
された入力信号VINが印加される。上記入力蓄積電極15
には電源電圧VDDが印加される。また、上記電荷注入電
極16にはパルス信号φＫが印加される。さらに上記複数
の電荷転送電極17にはこのCTDが２相駆動方式の場合に
は２相のパルス信号φ1,φ２が印加されるものである
が、この例では電荷注入電極16に隣接して設けられパル
ス信号φ１が印加される１個の電荷転送電極17のみを図
示した。
第２図はこの実施例のCTDで使用されるパルス信号の波
形図であり、次に上記構成でなるCTDの動作を説明す
る。
まず、t1のタイミングではφS1が低レベル、φＫも低レ
ベルとなり、ソースバリア電極12下及びソース蓄積電極
13下に形成されるポテンシャルの井戸に目一杯の電荷で
充満される。そして、ここに蓄積された電荷が実質的な
ソース電荷となる。このとき、ソース領域11、ソースバ
リア電極12、信号入力電極14、入力蓄積電極15及び電荷
注入電極16それぞれのポテンシャルはPS、ＰφＬ、P1、
PD、PKLになっている。
次のt2のタイミングではφＫは低レベルのままであり、
φS1が高レベルになることにより、ソース領域11のポテ
ンシャルPSよりもソースバリア電極12下のポテンシャル
Ｐφが高くなり、これによってソース蓄積電極13下の電
荷がソース電荷によってプリセットされる。また、入力
電荷蓄積電極15下は信号入力電極14下のポテンシャルP1
よりも高いポテンシャルを持つ電荷で充満される。
次のt3のタイミングではφＫが高レベルになり、これに
よって電荷注入電極16下のポテンシャルがPKLからPKに
上昇するので、|P1-PK|分の電荷が電荷転送電極17下に
信号電荷QSとして注入される。
t4のタイミングではφＫが低レベルに戻り、入力電荷蓄
積電極15下と転送電極17下とが電荷注入電極16下の低い
ポテンシャルPKLによって遮断される。以下、t1ないしt
4のサイクルが繰返し行なわれることにより、信号電荷
が電荷転送電極17下に順次注入される。
ところで、上記実施例のCTDが正常に動作する条件は、
ソース領域11に直流のソース電圧VGGを印加したときに
形成される電圧VGGにほぼ等しいポテンシャルPSが、パ
ルス信号φS1が高レベルのときにソースバリア電極12下
に形成されるポテンシャルＰφより低く、かつ信号入力
電極14下に形成されるポテンシャルP1よりも常に高いこ
とである。すなわち、 P1＜PS＜Ｐφ…… １ が常に成立する必要がある。
このような条件を満たすためには、パルス信号φS1の低
レベル、高レベルは共に高電位と低電位側の電源電圧値
で十分である。また、ソース電圧VGGは直流電圧であ
り、上記１式を満足するためには必要に応じて所定電圧
を昇圧するのみでよい。この結果、線形な電荷入力を低
い電源電圧の下で行なわせようとする場合でも、昇圧回
路などの周辺回路の構成が複雑にならず、比較的簡単に
構成することが可能である。
ところで、プロセスマージンが十分ある場合には上記１
式を満足するように一定のソース電圧VGGを設定すれば
よいが、プロセスマージンの不足が予想される場合には
プロセス変動に応じてソース電圧VGGを調整する必要が
ある。
第３図は上記実施例のCTDにおいて、プロセスマージン
の不足が予想される場合に使用されるソース電圧発生回
路の構成を示す回路図である。
第３図において、20は前記ソースバリア電極12下に形成
されるポテンシャルを等価的に検出し、それよりもαの
値だけ低いポテンシャルに応じた電圧を発生する電圧発
生回路であり、30は上記電圧発生回路20で発生された電
圧に基づいて前記ソース電圧を発生する比較制御回路で
ある。
上記電圧発生回路20は、一定電圧を発生する昇圧回路2
1、前記ソースバリア電極12及びソース蓄積電極13と等
しいゲート電極を持つＤ型のMOSトランジスタ22、定電
圧源23及び定電流源24とから構成されている。上記昇圧
回路21は、MOSトランジスタ22のチャネル下に形成され
るポテンシャル値よりもわずかに高い値の一定電圧を発
生するものであり、この一定電圧はトランジスタ22のド
レインに供給されている。トランジスタ22の前記ソース
バリア電極12に相当するゲート電極には前記パルス信号
φS1の高レベルと等価な値を持つ定電圧源23が接続され
ており、また前記ソース蓄積電極13に相当するゲート電
極には電源電圧VDDなど十分高い電圧が供給されてい
る。また、上記トランジスタ22のソースには上記定電流
源24が接続されており、このソースと定電流源24との接
続点に発生する電圧が上記比較制御回路30に供給されて
いる。
上記比較制御回路30には二つの電圧を比較する比較器3
1、上記電圧発生回路20で発生された電圧をレベルシフ
トして上記比較器31に一方の入力電圧として供給するレ
ベルシフト回路32、上記比較器31の出力電圧をレベルシ
フトして比較器31に他方の入力電圧として帰還するレベ
ルシフト回路33とが設けられており、この比較制御回路
30は電圧発生回路20で発生された電圧と等価な電圧を発
生するバッファ回路を構成している。なお、２個のレベ
ルシフト回路32,33は電圧発生回路20及び比較器31の出
力電圧を比較器31の比較的感度が高いレベルにシフトさ
せるために設けられている。
次に上記構成でなるソース電圧発生回路の動作を第４図
のポテンシャル状態を示す図を用いて説明する。電圧発
生回路20において、MOSトランジスタ22のドレイン領域2
5には昇圧回路21からの一定電圧が印加されているの
で、そこには一定のポテンシャルPdが発生している。さ
らにMOSトランジスタ22の前記ソースバリア電極12に相
当するゲート電極には前記パルス信号φS1の高レベル電
圧に等しい電圧が印加されているので、その下部には前
記ソースバリア電極12下に形成されるものと等価なポテ
ンシャルＰφが発生している。一方、MOSトランジスタ2
2のソース領域26には定電流源24が接続されており、ド
レイン，ソース間にはこの定電流源24により電流I0が流
れているので、このMOSトランジスタのソース領域26の
ポテンシャルはそのチャネル領域下部のポテンシャルＰ
φから電流I0によるポテンシャル値の低下分αを引いた
（Ｐφ−α）に設定され、この値に対応した電圧がソー
ス領域26に発生する。なお、このαに相当する値が、前
記第１図においてソース領域11のポテンシャルPSとソー
スバリア電極12下に形成される高レベルのポテンシャル
Ｐφとの差であるプリセット時のプリセットマージンと
等しくなるように電流値I0が調整される。
比較制御回路30からは電圧発生回路20で発生された電圧
と等価な電圧が出力され、この電圧がソース電圧VGGと
してソース領域11に印加される。
従って、プロセス変動により例えばソースバリア電極下
などのＤ型の閾値電圧が変動し、ポテンシャル値が変わ
ったとしても、これに追随してソース領域11のポテンシ
ャル値も変化する。このため、第３図のような構成のソ
ース電圧発生回路を使用することにより、プロセスマー
ジンの不足が予想される場合でも上記１式を満足させる
ことができ、線形な電荷入力を低い電源電圧の下で行な
わせることができる。
第５図は上記実施例のCTDにおいて使用されるソース電
圧発生回路の他の構成を示す回路図である。このソース
電圧発生回路は、前記ソース領域に印加すべきソース電
圧VGGを最大の電源電圧VDDよりも大きくする必要がある
場合に使用される。この場合、上記電圧発生回路20及び
比較制御回路30の他に所定電圧を昇圧する昇圧回路40が
設けられ、上記比較制御回路30のレベルシフト回路33に
は昇圧回路40の昇圧出力電圧が供給されている。また、
昇圧回路40は所定の基準電圧を昇圧して前記ソース電圧
VGGを発生するものであり、上記比較制御回路30からの
出力が制御入力電圧として供給され、この制御入力電圧
に基づいて基準電圧の値を変えて昇圧を行なうものであ
る。
第６図は上記第５図のソース電圧発生回路で使用される
昇圧回路40の具体的構成を示す回路図であり、この回路
で使用される制御パスルCP,▲▼を第７図のタイミ
ングチャートに示す。すなわち、第６図において、41は
基準電圧VREFを発生する基準電圧源、42はこの基準電圧
源41に一端が接続されたＥ型のMOSトランジスタ、43は
このMOSトランジスタ42の他端に一端が接続されたＥ型
のMOSトランジスタ、44は上記両MOSトランジスタの接続
点に一端が接続された容量であり、上記MOSトランジス
タ43の他端が昇圧電圧を出力する出力端子45にされてい
る。そして、上記容量44の他端及びMOSトランジスタ43
のゲートには制御パルスCPが印加され、MOSトランジス
タ42のゲートには制御パルス▲▼が印加される。こ
こでいま、制御パルスCPが低レベルになっているタイミ
ングt1では、MOSトランジスタ42がオン、MOSトランジス
タ43がオフであり、容量44はMOSトランジスタ42を介し
て基準電圧源41の基準電圧VREFで充電される。次に制御
パルスCPが高レベルとなるタイミングt2では、MOSトラ
ンジスタ42がオフ、MOSトランジスタ43がオンになり、
出力端子45の電圧は基準電圧VREFに対し制御パルスCPの
波高値分だけ昇圧されたものとなる。ここで、基準電圧
源41の値VREFは、前記比較制御回路30からの電圧に応じ
て変化するように構成されている。
第８図は上記第５図のソース電圧発生回路で使用される
昇圧回路40の具体的構成を示す回路図である。この昇圧
回路は第６図中、ゲートに制御パルスCPが印加されたMO
Sトランジスタ43の代わりにダイオード接続されたＥ型
のMOSトランジスタ46を設けるようにしたものである。
この回路では第６図の昇圧回路とほぼ同様な昇圧動作が
行なわれるが、昇圧出力電圧がダイオード接続されたMO
Sトランジスタ46の閾値電圧分だけ低下する。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では第３図もしくは第５図の電圧発生回路20
において、ソースバリア電極12下のポテンシャルＰφよ
りもαだけ低いポテンシャル（Ｐφ−α）に対応した電
圧を発生する場合に、定電流源24を用いる場合について
説明したが、これは定電源源23の値を実際にソースバリ
ア電極12に印加されるパルス信号φS1の高レベル電圧よ
りも低く設定することによって発生するようにしてもよ
く、またMOSトランジスタ22のチャネル幅Ｗの調整によ
って行なうようにしてもよい。
さらに、第５図のソース電圧発生回路において、昇圧回
路40は比較制御回路30からの制御電圧によって昇圧動作
が制御されるような構成であればどのようなものであっ
てもよく、例えば基準電圧源41の値は常に一定であり、
比較制御回路30からの制御電圧によって制御パルスCPの
パルス幅を変えることによって昇圧電圧の値が変わるよ
うな構成のものであってもよい。
［発明の効果］ 以上説明したようにこの発明によれば、線形な電荷入力
を低い電源電圧の下で行なわせる場合でも回路構成が比
較的簡単にでき、かつプロセス変動に対して十分な動作
マージンがある電荷転送素子を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるCTDの入力部におけ
る電極配置と動作を説明するためのポテンシャル状態を
併せて示す図、第２図は上記入力部で使用されるパルス
信号の波形図、第３図は上記CTDで使用されるソース電
圧発生回路の構成を示す回路図、第４図は上記ソース電
圧発生回路の動作を説明するために使用されるポテンシ
ャル状態を示す図、第５図は上記CTDで使用されるソー
ス電圧発生回路の他の構成を示す回路図、第６図は上記
第５図のソース電圧発生回路で使用される昇圧回路の具
体的構成を示す回路図、第７図は第６図回路で使用され
る制御パルスのタイミングチャート、第８図は上記第５
図のソース電圧発生回路で使用される昇圧回路の他の具
体的構成を示す回路図、第９図は従来のCTDの入力部に
おける電極配置とその動作を説明するためのポテンシャ
ル状態を併せて示す図である。 11……ソース領域、12……ソースバリア電極、13……ソ
ース蓄積電極、14……信号入力電極、15……入力蓄積電
極、16……電荷注入電極、17……電荷転送電極、20……
電圧発生回路、21……昇圧回路、22……Ｄ型のMOSトラ
ンジスタ、23……定電圧源、24……定電流源、25……ド
レイン領域、26……ソース領域、30比較制御回路、31…
…比較器、32.33レベルシフト回路、40……昇圧回路。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成され、直流のソース電
    圧が印加されるソース領域と、上記ソース領域に隣接し
    て順次設けられたソースバリア電極、ソース蓄積電極、
    信号入力電極、入力電荷蓄積電極及び電荷注入電極と、
    上記電荷注入電極に隣接して設けられた複数の電荷転送
    電極と、上記ソース領域に印加されるソース電圧を発生
    するソース電圧発生手段と、上記ソースバリア電極及び
    ソース蓄積電極に共通のパルス信号を印加する手段と、
    上記信号入力電極に入力信号を印加する手段と、上記入
    力電荷蓄積電極に所定の直流電圧を印加する手段とを具
    備したことを特徴とする電荷転送素子。
  2. 【請求項２】前記ソース電圧発生手段が、前記ソースバ
    リア電極下に形成されるものよりもαの値だけ低いポテ
    ンシャル値と等しい電圧を形成する電圧形成手段と、第
    １、第２の入力端子を有し上記電圧形成手段で形成され
    た電圧が基準電圧入力として第１の入力端子に供給され
    出力電圧が上記ソース電圧として出力される共に第２の
    入力端子に他の入力として帰還される比較制御手段とか
    ら構成されている特許請求の範囲第１項に記載の電荷転
    送素子。
  3. 【請求項３】前記ソース電圧発生手段には所定電圧を昇
    圧する昇圧手段が設けられている特許請求の範囲第１項
    に記載の電荷転送素子。
  4. 【請求項４】前記ソース電圧発生手段が、前記ソースバ
    リア電極下に形成されるものよりもαの値だけ低いポテ
    ンシャル値と等しい電圧を形成する電圧形成手段と、所
    定の電圧を昇圧しこの昇圧電圧が前記ソース電圧として
    出力される昇圧手段と、第１、第２の入力端子を有し上
    記電圧形成手段で形成された電圧が基準電圧入力として
    第１の入力端子に供給され上記昇圧電圧が他の入力電圧
    として第２の入力端子にそれぞれ供給されその出力に応
    じて上記昇圧手段における昇圧動作を制御する比較制御
    手段とから構成されている特許請求の範囲第１項に記載
    の電荷転送素子。
JP62124619A 1987-05-21 1987-05-21 電荷転送素子 Expired - Lifetime JPH0728029B2 (ja)

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