KR910006247B1 - 전하전송소자 - Google Patents

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KR910006247B1
KR910006247B1 KR1019880006030A KR880006030A KR910006247B1 KR 910006247 B1 KR910006247 B1 KR 910006247B1 KR 1019880006030 A KR1019880006030 A KR 1019880006030A KR 880006030 A KR880006030 A KR 880006030A KR 910006247 B1 KR910006247 B1 KR 910006247B1
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voltage
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circuit
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신이치 이마이
나오키 호소야
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가부시키가이샤 도시바
아오이 죠이치
도시바 오디오·비디오 엔지니어링 가부시키가이샤
오시마 고타로
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Abstract

내용 없음.

Description

전하전송소자
제1도는 종래 전화전송소자의 입력부를 나타낸 단면구성도.
제2도는 제1도에 도시된 종래 전하전송소자의 동작을 설명하기 위해 전극의 배치와 이들전극아래의 다른 타이밍에서 반도체기판표면의 전위상태를 함께 나타낸 도면.
제3도는 종래 및 본 발명에 따른 전하전송소자에서의 입력부에 사용되는 펄스신호의 파형도.
제4도는 본 발명의 1실시태양에 따른 전하전송소자의 입력부를 나타낸 단면구성도.
제5도는 제4도에 도시된 전하전송소자의 동작을 설명하기 위해 전극의 배치와 이들 전극아래의 다른 타이밍에서 반도체기판표면의 전위상태를 함께 나타낸 도면,
제6도는 제5도에 도시된 전하전소소자에서 사용되는 소오스전압을 발생시켜 주기 위한 소오스전압발생회로의 구성을 나타낸 회로도.
제7도는 상기 소오스전압발생회로의 동작을 설명하기 위해 사용되는 전위상태를 나타낸 도면.
제8도는 제5도에 도시된 전하전송소자에서 사용되는 소오스전압발생회로의 다른 구성을 나타낸 회로도.
제9도는 제8도에 도시된 소오스전압발생회로에서 사용되는 승압회로의 구체적인 구성을 나타낸 회로도.
제10도는 제9도에 도시된 회로에서 사용되는 제어펄스의 타이밍차트.
제11도는 제8도에 도시된 소오스전압발생회로에서 사용되는 승압회로의 다른 구성을 구체적으로 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10, 50 : 반도체기판 11, 51 : 소오스 영역
12 : 소오스장벽전극 13 : 소오스축전전극
14, 52 : 신호입력전극 15, 53 : 입력전하축적전극
16, 54 : 전하주입전극 17-1, 17-2, …, 55-1, 55-2, … : 전하전송전극
18, 60 : 절연막 20 : 전압발생회로
21 : 승압회로 23 : 정전압원
24 : 정전류원 25 : 드레인영역
26 : 소오스영역 30 : 비교제어회로
31 : 비교기 32, 33 : 레벨시프트회로
40 : 승압회로 41 : 기준전압
101 : 소오스전압발생회로 102 : 펄스신호발생회로
103 : 입력단자 104 : 직류전압인가회로
105 : 펄스신호발생회로 106 : 전송펄스신호발생회로
본 발명은 고체촬상장치라던지 전하전송형 지연선, 빗살형필더, 횡단형필터(Transversal filter)등에 이용되는 전화전송소자(Charge transfer device)에 관한 것으로, 특히 입력전하를 공가지해주는 입력부를 개량시켜 준 전하전송소자에 관한 것이다.
집적회로화된 전하전송소자(이하 CTD라 칭함)의 입력회로에서 신호입력방식의 하나로서종래에는 소위필앤드스필(fill and spill)방식이 있는 바, 이 방식은 전하를 선형성이 좋게 입력시킬 수 있기 때문에 CTD의 입력방식으로서 널리 사용되고 있고, 이러한 필앤드스필방식에 관해서는 예컨대 미합중국특허 제3,986,198호의 명세서 및 일본국 특허 공개공보 소56－49460호(대응되는 미합중국 출원번호 제758184호)에 기재되어 있다.
여기서, 제1도에는 상기 필앤드스필방식이 채용된 종래 매립챈널형의 CTD에 구성되는 입력부에 대한 단면구조가 도시되어 있고, 제2도에는 상기 제1도에 도시된 CTD에 관한 전극배치와 그 동작을 설명하기 위한 전위상태가 함께 도시되어 있으며, 제3도에는 상기 제1도에 도시된 CTD의 입력부에서 사용되는 펄스신호의 파형이 도시되어 있다.
제1도에서 반도체기판(50)중의 주표면영역에는 소오스영역(51)이 형성되어 있고, 이 소오스영역(510에는 펄스신호(øS1)가 공급되게 된다. 또 상기 소오스영역(51)에 인접된 상기 반도체기판(50)상에는 신호입력전극(52)이 절연막(60)을 매개해서 형성되어 있는데, 이 신호입력전극(52)에는 직류바이어스에 중첩된 입력신호(VIN)가 공급되고, 상기 신호입력전극(52)에 인접된 상기 반도체기판(50)상에는 상기 입력신호(VIN)에 대응되는 양의 전하를 축적시켜 주기 위한 입력전하축적전극(53)이 상기 절연막(60)을 매개해서 형성되어 있는데, 이 입력전하축전전극(53)에는 전원전압(VDD)이 인가된다. 또, 상기 입력전하축적전극(53)에 인접된 상기 반도체기판(50)상에는 입력부에서 개량된 전하를 전하전송전극(55－1,55－2,...)으로 전송시켜 주기 위한 전하주입전극(54)이 상기 절연막(60)을 매개해서 형성되어 있는데, 이 전하주입전극(54)에는 펄스신호(øK)가 공급되고, 상기 전하전송전극(55－1,55－2,...)은 상기 전화주입전극(54)에 인접된 상기 반도체기판(50)상에 상기 절연막(60)을 매개해서 설치되어 있으면서 그 전하전송전극(55－1,55－2,...)에는 펄스신호(ø1,ø2)가 교대로 공급되며, 이 경우 상기 각 전극(52,53,54,55－1,55－2,...)에 전압이 인가될 때 상기 반도체기판(50)의 표면영역에 반전층을 형성시켜 주는 임계치전압은 부의 값, 즉 디플리이션(depletion)형으로 되어 있다.
이러한 구성의 CTD는 다음과 같이 동작하게 되는 바, 먼저 제3도의 t1타이밍에서는 øS1이 로우레벨, øK도 로우레벨이므로 전하는 제2도에 나타낸 바와 같이 신호입력전극(52)아래 및 입력전하축적전극(53)아래에 충만된다. 이때 소오스영역(51)의 전위는 PSL, 신호입력전극(52)아래에 위치되는 반도체기판(50)의 표면영역전위는 P1, 입력전하축적전극(53)아래에 위치되는 반도체기판(50)의 표면영역전위는 PD, 전하주입전극(54)아래에 위치되는 반도체기판(50)의 표면영역전위는 PKL로 된다. 이어 t2타이밍에서는 øS1이 하이레벨로 되는 한편 øK는 로우레벨인채로 유지되므로 P1보다도 낮은 전위부분의 전하가 모두 소오스영역(51)아래에 넘쳐 흐르게 되고, 입력전하축적전극(53)아래는 P1보다도 높은 전위를 갖는 전하로 충만된 또 t3타이밍에서는 øK가 하이레벨로 되므로 | P1－PK |정도의 전하가 전하전송전극(55－1)아래에 신호전하(QS)로서 주입되는데, 단 이 경우 PK는 øK가 하이레벨일 때 전하주입전극(54)아래의 전위이다. 계속해서 t4타이밍에서는 øK가 로우레벨로 복귀되므로 입력전하축적전극(53)아래와 전하전송전극(55－1)아래가 전하주입전극(54)아래의 전위에 의해 차단되고, 이하 t1∼t4의 사이클이 반복되어짐에 따라 입력신호(VIN)의 전압레벨에 대응하는 신호전하가 전하전송전국(55－1)아래에 순차로 전송되며, 이렇게 전하전송전국(55－1)에 전송된 전하는 펄스신호(ø1,ø2)에 기초해서 전하전송전극(55－2,55－3,...)아래에서 도면의 우방향을 향해 순차로 전송되게 된다.
그런데, 낮은 전원전압에서 동작되는 CTD를 실현하려면 경우 CTD의 각 게이트전극에 0[V]를 인가할때의 전위 | VTHD|를 낮추는데 있어서는 한계가 있는데, 그 이유는 | VTHD|를 어느 정도 이하로 낮추게 되면 표면준위의 영향에 의해 반도체기판(50)의 표면부근을 전송하게 되는 전하가 트랩(trap)되어 전송효율이 저하되기 때문이다. 또, | VTHD|를 하한으로 고정시킨 경우에는 전원전압을 낮추게 되면 승압회로를 많이 이용할 필요가 생기게 되는 바, 즉 입력동작을 양호하게 하기 위해 필요한 전위 ＂P1－PSL＂의 값에 대해 전위(PSL)가 전원전압(VDD)보다도 높게 되는 경우 소오스영역(51)에 공급되는 펄스신호(øS1)는 하이레벨 뿐만 아니라 로우레벨도 승압시켜 줄 필요가 생기게 되기 때문에 펄스신호(øS1)의 승압이 어려워지게 된다. 더욱이 프로세스의 변동에 의한 소자특성에의 영향을 저감시켜 주기 위해 회로적인 고안도 동작시키기에 극히 곤란하게 된다.
이와 같이 종래의 전하전송소자에서는 선형적인 전하입력을 낮은 동작전압하에서 이루어지도록 하면 회로구성이 복잡하게 된다는 결점이 있었다.
본 발명은 선형적인 전하입력이 낮은 동작전압하에서 소행되는 경우에는 회로구성이 비교적 간단하게 될 수 있으면서, 프로세스의 변동에 대해 충분한 동작여유를 갖는 전화전송소자를 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 1실시태양에 의하면 직류의 소오스전압이 안가되는 소오스영역과, 이 소오스영역에 인접되게 반도체기판상에 절연막을 통해 순차로 설치되는 소오스장벽(source barrier)전극과 소오스축적전극 신호입력전극, 입력전하축적전극 및 전하주입전극, 이 전하주입전극에 인접되게 설치되는 복수의 전하전송전극, 상기 소오스영역에 인가되는 직류의 소오스전압을 발생시켜 주는 소오스전압 발생회로, 상기 소오스장벽전극 및 소오스축적전극에 공통의 펄스신호를 공급해주는 제1펄스신호발생회로, 상기 신호입력전극에 입력신호를 공급해주기 위한 입력단자, 상기 입력단자축척전극에 소정의 직류전압을 인가해주는 직류전압발생회로, 상기 전하주입전극에 펄스신호를 공급해주는 제2펄스신호발생회로, 상기 복수의 전송전극에 전송펄스를 공급해주는 전송펄스신호발생회로를 구비한 전하전송소자를 제공하게 된다.
상기한 바와 같이, 전하전송소자의 소오스영역과 신호입력전극사이의 반도체기판상에는 절연막을 매개해서 소오스영역과 전하축적전극사이의 분리를 행하기 위한 소오스장벽전극과, 실질적인 소오스전하를 축적해주는 소오스축적전극이 설치되어 있고, 상기 소오스장벽전극 및 소오스축적전극에는 종래의 CTD에서 소오스영역에 인가되는 펄스신호와 통상의 펄스신호가 공급되며, 상기 소오스영역에는 직류의 소오스전압이 인가된다.
이러한 구성에 의해 승압이 어려운 펄스신호를 승압시킬 필요는 없게 되고, 또 상기 소오스전압은 직류이므로 복잡한 승압회로를 이용하지 않고 용이하게 승압시킬 수 있게 됨에 따라 선형적인 전하입력을 낮은 동작전압하에서 행하는 경우에도 회로구성이 비교적 간단하게 될 수 있는 전하전송소자가 제공된다.
이하 본 발명을 예시도면에 의거하여 상세히 설명한다.
제4도는 본 발명의 1실시태양에 따른 CTD를 매몰챈널형에 실시한 경우의 입력부에 대한 구성을 나타낸 도면이고, 제5도는 상기 제4도에 도시된 CTD의 동작을설명하기 위해 전극의 배치와 이들 전극아래에 위치되는 반도체기판표면에 다른 타이밍에서의 전위상태를 함께 나타낸 도면이다.
상기 제4도에 있어서 소오스 영역(11)의 반도체기판(10)중의 주표면영역에 형성되어지고, 이 반도체기판(첫째 )과 각 전극(12∼16,17－1,17－2,...)사이에는 절연막(18)이 개재되어 반도체기판(10)과 각 전극(12∼16,17－1,17－2,...)을 절연시켜 주게 된다. 즉, 상기 소오스영역(11)과 신호입력전극(14)사이의 분리를 행하기 위한 소오스장벽전극(12)이 상기 소오스영역(11)에 인접된 상기 반도체기판(10)상에 상기 절연막(18)을 매개해서 형성되어지고, 실질적인 소오스전하를 축적해주는 소오스축적전극(13)은 상기 소오스장벽전극(12)에 인접된 상기 반도체기판(10)상에 상기 절연막(18)을 매개해서 형성되어지며, 신호입력전극(14)은 상기소오스축적전극(13)에 인접된 상기 반도체기판(10)상에 상기 절연막(18)을 매개해서 형성되어진다.
또 입력전하축적전극(15)은 상호 신호입력전극(14)에 인접된 상기 반도체기판(10)상에 상기 절연막(18)을 매개해서 형성되어지고, 전하주입전극(16)은 상기 입력전하축적전극(15)에 인접된 상기 반도체기판(10)상에 상기 절연막(18)을 매개해서 형성되어지며, 상기 전하주입전극(16)에 인접된 상기 반도체기판(10)상에 상기절연막(18)을 매개해서 복수의 전하전송전극(17－1,17－2,...)이 설치되어져 있다.
그리고,상기 각 전극(12∼16,17－1,17－2,...)은 반도체기판(10)상에 상기 절연막(18)을 매개해서 형성된 2층의 다결정실리콘층으로 구성되어 있다. 즉 전극(13,15,17－1,17－3)이 제1층째의 다결정실리콘으로 형성되는 한편, 전극(14,16,17－2)이 제2층째의 다결정실리콘으로 형성된다.
또, 상기 소오스영역(11)에는 소오스전압발생회로(101)에서 발생된 소정의 직류전압(VGG)이 인가되고, 상기 소오스장벽전극(12)과 소오스축적전극(13)은 전기적으로 접속되어 있으면서 이들 소오스장벽전극(12)과 소오스축적전극(13)에는 펄스신호발생회로(102)에서 발생되는 펄스신호(øS1)가 공급된다. 그리고, 상기신호입력전극(14)에는 입력단자(103)를 통해 직류바이어스전압에 중첩된 입력신호(VIN)가 공급되고, 상기입력전하축적전극(15)에는 직류전압인가회로(104)로부터 인가되는 소정의 직류전압, 예컨대 전원전압(VDD)이 인가되며, 상기 전하주입전극(16)에는 펄스신호발생회로(105)에서 발생되는 펄스신호(øK)가 인가된다. 또 상기 전하전송전극(17－1,17－2,...)에는 이 CTD가 2상구동방식인 경우 제1층 및 제3층째의 다결정 실리콘쌍에 대해 2상의 펄스신호(ø1,ø2)가 교대고 공급되는데, 상기 펄스신호(ø1,ø2)는 전송펄스신호발생회로(106)에 의해 발생된다. 여기서, 상기 제4도 및 제5도에 도시된 CTD에서 사용되는 펄스신호의 파형은 상기 제1도의 회로와 마찬가지로 제3도에 도시되어 있다.
이어, 상기한 구성의CTD동작을 상기 제3도를 참조해서 설명한다.
먼저, t1타이밍에서는 øS1이 로우레벨, øK도 로우레벨이므로 소오스장벽전극(12)아래 및 소오스축적전극(13)아래에 형성되는 전위의 최대값으로 충만되는 바, 이 소오스축적전극(13)아래에 축적된 전하가 실질적인 소오스전하로 된다. 이때 소오스영역(11), 소오스장벽전극(12), 신호입력전극(14), 입력전하축적전극(15) 및 전하주입전극(16)의 각 전위는 PS,PøL,P1,PD,PKL로 되어 있다.
다음 t2의 타이밍에서 øK는 로우레벨인 채로 유지되어 있으면서 øS1이 하이레벨로 됨에 따라 소오스전극(11)의 전위(PS)보다도 소오스장벽전극(12)아래의 전위 PøL이 높게 됨에 따라 소오스축적전극(13)아래의 전하가 상기 소오스전하에 의해 프리셋트되고, 또 입력전하축적전극(15)아래는 신호입력전극(14)아래의 전위P1보다도 높은 전위를 갖는 전하로 충만된다.
이러, t3의 타이밍에서는 øK가 하이레벨로 됨에 따라 전하주입전극(16)아래의 전위가 PKL로부터 PK로 상승되므로 | P1－PK | 정도의 전화가 전하전송전극(17－1)아래에 신호(QS)로서 주입된다. 계속해서 t4의 타이밍에는 øK가 로우레벨로 복귀되므로 입력전하축적전극(15)아래와 전송전극(17)아래가 전하주입전극(16)아래의 낮은 전위 PKL에 의해 차단된다. 이하 t1∼t4의 사이클이 반복됨에 따라 신호전하가 전하전송전극 (17－1)에 순차로 주입되고, 이렇게 상기 전하전송전극 (17－1)에 전송된 전하는 전송펄스신호발생회로(106)로부터 출력되는 펄스신호(ø1,ø2)에 기초해서 전화전송전극(17－2,17－3,...)아래에서 도면의 우방향을 향해 순차로 전송된다.
그런데, 상기 실시태양의 CTD가 정상적으로 동작하는 조건은 소오스영역(11)에 직류의 소오스전압(VGG)을 인가해주게 될 때 형성되는 전압(VGG)에 거의 동일한 전위(PS)가 펄스신호(øS1)의 하이레벨시 소오스장벽전극(12)아래에 형성되는 전위(Pø)보다 낮게 되면서, 신호입력전극(14)아래에 형성되는 전위(P1)보다도 항상 높아야 된다. 즉,
Figure kpo00001
이 항상 성립될 필요가 있게 된다.
이러한 조건을 만족시켜 주기 위해서는 펄스신호(øS1)의 로우레벨, 하이레벨은 모두 고전위가 저전위측의 전원전압치로서 충분해지게 되고, 또 소오스전압(VGG)은 직류전압이므로 상기 식(1)을 만족시켜 주기 위해서는 필요에 따라 소정전압만을 승압시켜 주어도 좋다. 이 경우 직류전압의 승압은 교류전압의 승압에 비해 비교적 용이하게 되는 결과선형적인 전화입력이 낮은 전원전압하에서 이루어지게 되는 경우에는 승압회로와 같은 주변회로가 복잡하지 않도록 비교적 간단하게 구성해줄 수 있게 된다.
그런데, 프로세스여유가 충분한 경우에는 상기 식(1)을 만족시키도록 일정한 소오스전압(VGG)을 설정해주면 좋지만, 프로세스여유가 부족하다고 예상되는 경우에는 프로세스의 변동에 따라 소오스전압(VGG)을 조정해줄 필요가 있게 된다.
제6도는 상기 실시태양의 CTD에서 프로세스여유의 부족의 예상되는 경우에 적장한 소오스전압발생회로(101)의 구성을 나타낸 회로도로서, 이 제6도에서 소오스전압발생회로(101)는 전압발생회로(20)와 비교제어회로(30)로 구성되어 있는 바, 그중 전압발생회로(20)는 상기 소오스장벽전극(12)아래에 형성되는 전위등가적으로 검출해서 그보다도 소정치α만큼 낮은 전위에 대한 전압을 발생시키게 되고, 상기 비교제어회로(30)는 상기 전압발생회로(20)에서 발생된 전압에 기초해서 상기 소오스전압을 발생시키게 된다.
여기서, 상기 전압발생회로(20)는 전원전압을 승압시켜 일정한 전압을 발생시키는 승압회로(21)와, 상기소오스장벽전극(12) 및 소오스축적전극(13)과 동일한 게이트전극구조를 갖는 디플레이션형(D)의 MOS트랜지스터(22), 정전압원(23) 및 정전류원(24)으로 구성되어 있고, 상기 승압회로(21)는 MOS트랜지스터(22)의 챈널아래에 형성되는 전위치보다도 약간 높은 값의 일정전압을 발생시키게 되는 바, 이 일정전압은 트랜지스터(22)의 드레인에 공급된다. 이 트랜지스터(22)의 상기 소오스장벽전극912)에 상당하는 게이트전극에는 상기 펄스신호(øS1)의 하이레벨과 등가인 값을 갖는 정전압원(23)이 접속되어 있고, 상기 소오스측전극(13)에 상당하는 게이트전극에는 전원전압(VDD)등과 같이 충분히 높은 직류전압이 공급된다. 또 상기 트랜지스터(22)의 소오스에는 상기 정전류원(24)이 접속되어 있어 이 소오스와 정전류원(24)의 접속점에 발생되는 전압이 상기 비교제어회로(30)에 공급된다.
그리고, 상기 비교제어회로(30)에는2개의 전압을 비교해주는 비교기(31)와 상기 전압발생회로(20)에서 발생된 전압을 상기 비교기(31)의 동작범위내로 레벨시프트시켜 상기 비교기(31)에 일단의 입력전압으로서 공급해주는 레벨시프트회로(32), 상기 비교기(31)의 출력전압을 레벨시프트시켜 상기 비교기(31)에 다른단의 입력으로서 궤환시켜 주는 레벨시프트회로(33)가 설치되어 있다. 이러한 비교제어회로(30)는 상기 전압발생회로(20)에서 발생된 전압과 등가인 전압을 발생시키는 버퍼회로를 구성하게 되고, 상기 2개의 레벨시프트회로(32,33)는 전압발생회로(20)와 비교기(31)의 출력전압을 비교기(31)의 비교적감도가 높은 레벨시프트시켜주기 위해 설치되게 된다. 또 상기 전압발생회로(30)에서 발생된 전압이 상기 비교기(31)의 동작범위내로 되어 있는 경우, 또는 고감도가 불필요한 경우에는 상기 레벨시프트회로(32,33)를 설치해주지 않아도 좋다.
다음, 상기한 바와 같이 구성되는 소오스전압발생회로(101)의 동작에 대해 전위상태를 나타낸 제7도를 참조해서 설명한다.
상기 전압발생회로(20)에 있어서, MOS트랜지스터(22)의 드레인영역(25)에는 승압회로(21)로부터 일정한 전압이 인가되게 되므로 일정한 전위(Pd)가 발생되어지고, MOS트랜지스터(22)의 상기 소오스장벽전극(12)에 상당하는 게이트전극에는 상기 정전압원(23)으로부터 상기 펄스신호(øS1)의 하이레벨전압과 동일한 전압이 인가되게 되므로 그 하부에는 상기 소오스장벽전극(12)아래에 형성되는 전위와 등가인 전위(Pø)가 발생되어지게 된다.
한편, MOS트랜지스터(22)의 소오스영역(26)에는 정전류원(24)이 접속되어 있어 드레인, 소오스사이에는 상기 정전류원(24)에 의해 전류(I)가 흐르게 되므로 이 MOS트랜지스터(22)의 소오스영역( 26)에서의 전위는 그 챈널영역하부의 전위 (Pø)로부터 전류(i)에 의한 전위값의 저하분α를 빼면 ＂Pø－α＂로 설정되고, 이 값에 대응되는 전압이 소오스영역(26)에 발생되며, 이α에 상당하는 값이상기 제5도에서 소오스영역(11)의 전위(PS)와 소오스장벽전극(12)아래에 형성되는 하이레벨의 전위(Pø)와의 차이인 프리셋트시의 프리 셋트여유와 같게 되도록 전류(I)가 조정된다.
상기 비교제어회로(30)로부터 상기 전압발생회로(20)에서 발생된 전압과 등가인 전압이 출력되어 이 출력전압이 소오스전압(VGG)으로서 상기 제4도와 제5도에 도시된 소오스영역(11)에 인가되고, 이에 따라 프로세스변동에 의해 예컨대 소오스장벽전극(12)의 아래와 같이 D형의 임계치전압이 변동되어 전위차가 변하게 되어도 이에 부수해서 소오스영역(11)의 전위치도 변화되기 때문에 제6도에 도시된 바와 같은 구성의 소오스전압발생회로(101)를 사용함으로써 프로세스여유의 부족이 예상되는 경우에도 상기 식(1)식을 만족시킬 수 있게 되어 선형적인 전하입력이 낮은 전원전압하에서 수행될 수 있게 된다.
제8도는 상기 실시태양의 CTD에 사용되는 소오스전압발생회로(101)의 다른 구성을 나타낸 회로도로서, 이 제8도에 도시된 소오스전압발생회로(101)는 상기 소오스영역(11)에 인가될 소오스전압(VGG)을 최대의 전원전압(VDD)보다도 크게 할 필요가 있는 경우에 사용되는 데, 이 경우 상기 전압발생회로(20)와 비교제어회로(30)이외에 소정전압을 승압시켜 주는 승압회로(40)가 설치되어 있다. 또, 상기 비교제어회로(30)의 레벨시프트회로(33)에는 승압회로(40)의 승압출력전압이 공급되는데, 이 승압회로(40)는 소정의 기준전압을 승압시켜 상기 소오스전압(VGG)을 발생시켜 주도록 되어 있고, 이 승압회로(40)에는 상기 비교제어회로(30)로부터의 출력이 제어입력전압으로서 공급되어 이 제어입력전압에 기초해서 기준전압값을 변환시켜 승압이 이루어지게 된다.
제9도는 상기 제8도의 소오스전압발생회로(101)에서 사용되는 승압회로(40)의 구체적인 구성을 나타낸 회로도로서, 이 회로에서 사용되는 제어펄스(CP,CP)는 제첫째 도의 타이밍차트에 나타내어져 있다. 즉, 제9도에 있어서 기준전압원(41)은 기준전압(VREF)을 발생시킨다고 주게 되고, 엔행스먼드(Enhancement)형(E형)의 MOS트랜지스터(42)일단은 상기 기준전압원(41)에 접속되며, E형의 MOS트랜지스터(42)의 다른단에 접속되어 있다. 또 캐패시터(44)는 상기 양 트랜지스터(42,43)의 접점에 한쪽의 전극이 접속되어 있고, 상기 MOS 트랜지스터(43)의 다른단은 승압전압을 출력해주는 출력단자(45)로서 이용된다. 그리고 상기 캐패시터(44)의 다른쪽 전극 및 MOS트랜지스터(43)의 게이트에는 제어펄스(CP)가 공급되는 한편, 상기MOS트랜지스터(43)의 게이트(42)에는 제어펄스(CP)가 인가된다.
여기서, 상긱제어펄스(CP)가 로우레벨로 되어 있는 t1타이밍에서는 MOS트랜지스터(42)가 턴온되는 반면 MOS트랜지스터(43)가 턴오프되어 캐패시터(44)는 MOS트랜지스터(42)를 매개해서 기준전압원(41)으로 부터의 기준전압(VREF)에 의해 충전되고, 이어 제어펄스(CP)가 하이레벨로 되는 t2타이밍에서는 MOS트랜지스터(42)가 오프되는 반면 MOS트랜지스터(43)가 턴온되어 출력단자(45)의 전압은 기준전압(VREF)은상기 비료제어회로(30)로부터의 전압에 따라 변화되도록 구성해 주게 된다.
제11도는 상기 제8도의 소오스전압발생회로(101)에서 사용되는 승압회로(40)의 다른 구체적인 구성을 나타낸 회로도로서, 이 승압회로는 상기 제9도에 있어서 게이트에 제어펄스(CP)가 인가되는 MOS트랜지스터(43) 대신에 다이오드로서 접속된 E형 MOS트랜지스터(46)를 설치해준 것이고, 이 회로에서는 상기 제8도의 승압회로(40)와 거의 동일한 승압동작이 실행되게 되지만, 승압출력전압은 다이오드로서 접속된 MOS트랜지스터(46)의 임계지천압정도 저하되게 된다.
또, 본 발명은 상기 실시태양에 한정되지 않고 여러가지로 변형시켜 실시할 수 있음은 말할 나위없어, 예컨대 상기 실시태양에서는 제6도 또는 제8도의 전압발생회로(20)에서 소오스장벽전극(12)아래의 전위(Pø)보다도α정도 낮은 전위“ Pø－α”에 대응되는 전압을 발생시키는 경우 정전류원(24)을 이용하는 경우에 대해 설명했지만, 이는 정전압원(23)의 값을 실제로 소오스장벽전극(12)에 인가되는 펄스신호(øS1)의 하이레벨전압보다도 낮게 설정해줌으로써 발생되도록 해주어도 좋고, 또는 MOS트랜지스터(22)의 챈널폭(W)를 조정해줌으로써 실행되도록 해주어도 좋다.
또, 제8도에 나타낸 소오스전압발생회로(101)에서 승압회로(40)는 비교제어회로(30)로부터의 제어전압에 의해 승압동작이 제어되도록 해주어도 좋은데, 예컨대 기준전압원(41)의 값은 항상 일정하므로 비교제어회로(30)로부터의 제어전압에 의해 제어펄스(CP)의 펄스진폭을 변화시킴에 따라 승압전압의 값이 변화되도록 구성해주어도 좋다.
그리고, 제5도의 구성에서 PD〈PK의 관계로 되도록 전압을 입력전하축적전극(15)에 인가해주고, | P1－PD | 분의 전하각전하전송전극(17－1)아래에 신호전하 (QS)로서 주입되도록 해주어도 좋다.
이상 설명한 바와 같이 본 발명에 의하면 선형적인 전하입력을 낮은 전원전압하에서 수행시키는 경우에도 회로구성을 비교적 간단하게 해줄 수 있고, 또 프로세스의 변동에 대해 충분한 동작여유를 갖는 전하전송소자를 제공할 수 있게 된다.

Claims (7)

  1. 제1도전형반도체기판(10)과, 이 반도체기판(10)중의 주표면영역에 형성되는 제2도전형 소오스영역(11), 상기 반도체기판(10)상에 형성된 절연막(18), 상기 소오스영역(11)에 인접되게 상기 절연막(18)상에 형성된 신호입력전극(14), 이 신호입력전극(14)에 인접되게 상기 절연막(18)상에 형성된 입력전하축적전극(15), 이 입력전하축적전극(15)에 인접되게 상기 절연막(18)상에 형성된 전하주입전극(16), 이 전화주입전극(16)에 인접되게 상기 절연막(18)상에 형성된 복수의 전하전송전극(17－1,17－2,...), 이 전하전송전극는 (17－1,17－2,...)에 전송펄스신호 (ø1,ø2)를 공급해주는 전송펄스신호발생수단(106)이 구비되어 필앤드스 필(fill and spill)모드로 신호를 입력받게 되는 전하전송소자에 있어서 ,상기 소오스영역(11)과 상기 신호입력전극(14)사이의 상기 절연막(18)상에 형성되어 상기 소오스영역(11)과 상기 신호입력전극(14)사이를 분리시켜 주기 위한 소오스장벽전극(12)과, 상기 소오스영역(11)과 상기 소오스축적전극(14)사이의 상기 절연막(18)상에서 상기 소오스장벽전극(12)에 인접되게 형성되어 실질적인 소오스전하를 축적해주는 소오스축적전극(13), 상기 소오스영역(11)에 인가되는 직류의 소오스전압(VGG)을 발생시켜 주는 소오스전압발생수단(101), 상기 소오스장벽전극(12) 및 소오스축적전극(13)에 공통의 제1펄스신호(øS1)를 공급해주는 제1펄스신호발생수단(102), 상기 신호입력전극(14)에 입력신호(VIN)를 공급해주는 입력신호공급수단, 상기입력전하축적전극(15)에 소정의 직류전압(VDD)을 인가해주는 직류전압인가수단(103), 상기 전하주입전극(16)에 제2펄스신호(øK)를 공급해주는 펄스신호발생수단(105), 상기 전하전송전극(17－1,17－2,...)에 전송펄스신호 (ø1,ø2)를 공급해주는 전송펄스신호발생수단(106)가 구비된 것을 특징으로 하는 전하전송수자.
  2. 제1항에 있어서, 상기 소오스전압발생수단(101)은, 상기 소오스장벽전극(12)에 생성되는 전위보다 ø값정도 낮은 전위와 동일한 전압을 형성시켜 주는 전압형성수단(20)과, 제1,제2입력단자를 갖추고 상기 전압형성수단(20)에서 형성되는 전압이 기준전압압력으로서 제1입력단자에 공급되면서, 그 출력전압이 상기 소오스전압(VGG)로서 출격됨과 더불어 제2입력단자에 다른 입력으로서 궤환되는 비교제어수단(30)을 표함하여 구성된 것을 특징으로 하는 전하전송소자.
  3. 제2항에 있어서, 상기 전압형성수단(20)은 전원전압을승압시켜 일정한 전압으로 발생시킨다고 주는 승압회로(21)와, 상기 소오스장벽전극(12) 및 상기 소오스축적전극(13)과 동일한 게이트전극구조를 갖추고서 일단이 상기 승압회로(21)의 출력단에 접속된 디플리이션형 MOS트랜지스터(22), 이 MOS트랜지스터(22)의 상기 소오스장벽전극(12)에 상당하는 게이트전극에 접속되어 상기 제1펄스신호발생수단(102)로부터 출력되는 제1펄스신호(øS1)의 하이레벨과 등가인 값을 출력해주는 정전압원(23), 상기 MOS트랜지스터(22)의 상기 소오스축적전극(13)에 상당하는 게이트전극에 접속되어 직류전압(VDD)이 인가되는 단자, 상기 MOS트랜지스터(22)의 다른단과 접지점사이에 설치되는 정전류원(24)을 포함하여 구성된 것을 특징으로 하는 전하전송소자.
  4. 제2항에 있어서, 상기 비교제어회로(30)는 상기 전압형성수단(20)의 출력이 제1입력단에 공급되고, 그 출력이 제2입력단자에 궤환되는 비교기(31)를 포함하여 구성된 것을 특징으로 하는 전화전송소자.
  5. 제2항에 있어서, 상긱비교제어회로(30)는 입력단이 상기 전압형성수단(20)의 출력단에 접속되는 제1레벨시프트회로(32)와, 이 제1레벨시프트회로(32)의 출력단이 제1입력단에 접속되는 비교기(31). 입력단이 상기 비교기(31)의 출력단에 접속되면서 출력단이 상기 비교기(31)의 제2입력단자에 접속되는 제2레벨시프트회로(33)를 포함하여 구성된 것을 특징으로 하는 전하전송소자.
  6. 제2항에 있어서, 상긱소오스전압발생수단(101)은 상기 비교제어수단(30)의 출력에 의한 제어에 기초해서 기준전압(VREF)을 승압시켜 주는 승압수단(40)을추가로 구비하여 구성된 것을 특징으로 하는 전하전송소자.
  7. 제1항에 있어서, 상기 입력신호공급수단은 입력단자(103)를 포함하고 있는 것을 특징으로 하는 전하전송소자.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996686A (en) * 1987-05-21 1991-02-26 Kabushiki Kaisha Toshiba Charge transfer device with reset voltage generating circuit
GB2244399A (en) * 1990-05-23 1991-11-27 Philips Nv Sampling analogue signals
US7570192B2 (en) * 2007-01-19 2009-08-04 Kenet Incorporated Charge-domain pipelined analog-to-digital converter
EP2106586B1 (en) * 2007-01-23 2014-11-12 Kenet, Inc. Analog error correction for a pipelined charge-domain a/d converter

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986198A (en) * 1973-06-13 1976-10-12 Rca Corporation Introducing signal at low noise level to charge-coupled circuit
JPS5156156A (ko) * 1974-09-17 1976-05-17 Westinghouse Electric Corp
DE2836473A1 (de) * 1978-08-21 1980-03-06 Siemens Ag Ccd-eingangsschaltung nach dem fill and spill-prinzip
US4503550A (en) * 1982-07-01 1985-03-05 Rca Corporation Dynamic CCD input source pulse generating circuit
JPS59132669A (ja) * 1983-01-20 1984-07-30 Sony Corp 電荷転送装置
NL8600891A (nl) * 1986-04-09 1987-11-02 Philips Nv Halfgeleiderinrichting.
NL8600890A (nl) * 1986-04-09 1987-11-02 Philips Nv Halfgeleiderinrichting.

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