JPS63289866A - 電荷転送素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は固体撮像装置や電荷転送形の遅延線、くし形
フィルタ、トランスバーサルフィルタなどに用いられる
電荷転送素子に係り、特に入力電荷を供給する入力部を
改良したものである。

（従来の技術） 集積回路化された電荷転送素子（以下、ＣＴＤと称する
）の入力回路における信号入力方式の１つとして、従来
ではいわゆるフィル・アンド・スピル（ｆｉｌｌ　　＆
　　５ｐｉｌｌ　）方式がある。この方式は電荷を線形
性良く入力できることがらＣＴＤの入力方式として広く
使用されている。

第９図はこのフィル・アンド・スピル方式を採用した埋
め込みチャネル型の従来のＣＴＤの入力部における電極
配置とその動作を説明するためのポテンシャル状態を併
せて示す図である。また、第２図はこの入力部で使用さ
れるパルス信号の波形図である。

第９図において、５１はパルス信号φＳ１か印加される
ソース領域、５２は直流バイアス電圧に重畳された入力
信号ＶＩＮが印加される信号入力電極、５３は電源電圧
ＶＤＤが印加される人力蓄積電極、５４はパルス信号φ
Ｋが印加される電荷注入電極である。５５はこの電荷注
入電極５４に隣接して設けられた衷数の電荷転送電極の
うちの１つであり、この転送電極５５にはパルス信号φ
１が印加される。

なお、上記各電極は基板上に絶縁膜を介して形成された
ゲート電極となっており、それぞれの閾値電圧はデプレ
ッション型（Ｄ型）の負の値となっている。

このような構成のＣＴＤは次のように動作する。

まず、第２図のｔｌのタイミングではφＳ１が低レベル
、φにも低レベルであることから、電荷は信号入力電極
５２下及び入力蓄積電極５３下に図示のように充満され
る。このとき、ソース領域５１、信号入力電極５２、入
力蓄ｖｔ電極５３及び電荷注入電極５４それぞれのポテ
ンシャルはＰＳＬ、ＰＩ、ＰＤ。

ＰＫＬになっているとする。次のｔ２のタイミングでは
φＳ１が高レベルとなり、φには低レベルのままである
ことから、Ｐｌよりも低いポテンシャル部分の電荷が全
てソース領域５１下にこぼされ、入力蓄積電極５３下は
Ｐｌよりも高いポテンシャルを持つ電荷で充満される。

ｔ３のタイミングではφＫが高レベルになり、ＩＰＩ−
ＰＸ３分の電荷が電荷転送電極５５下に信号電荷ＱＳと
して注入される。ただし、この場合のＰＫはφＫが高レ
ベルのときの電荷注入電極５４下のポテンシャルである
。

ｔ４のタイミングではφＫが低レベルに戻り、入力蓄積
電極５３下と転送電極５５下とが電荷注入電極５４下の
ポテンシャルによって遮断される。以下、ｔｌないしｔ
４のサイクルが繰返し行なわれることにより信号電荷が
電荷転送電極５５下に順次注入される。

ところで、低い電源電圧で動作するＣＴＤを実現しよう
とした場合、上記各ゲート電極にＯＶを印加した場合の
ポテンシャル１ＶＴＨＤ　ｌの低下には限界がある。す
なわち、ＩＶＴＨＤ　ｌをある程度以下に下げると表面
準位の影響で転送効率が低下するので、自ずとｌ　ＶＴ
ＨＤ　ｌには下限がある。また、ＩＶＴＨＤ　ｌを下限
に固定した場合、なおかつ電源電圧を下げようとすると
、昇圧回路を多用する必要が生じる。すなわち、入力動
作を良好に行なうために必要なポテンシャル（Ｐｌ−Ｐ
ＳＬ）の値に対して、ポテンシャルＰＳＬが電源電圧Ｖ
ＤＤより高くなった場合、ソース領域５１に印加するパ
ルス信号φＳ１は高レベル電圧のみならず低レベル電圧
をも昇圧する必要が生じること、さらに、プロセスのば
らつきを吸収するため回路的工夫も加えようとすると、
複雑な構成を余儀なくされる。従って、従来のＣＴＤは
低電圧動作させることが極めて困難であるという欠点が
ある。

（発明が解決しようとする問題点） このように従来の電荷転送素子では、線形な電荷入力を
低い電源電圧の下で行なわせようとすると、回路構成が
複雑になるという問題がある。

そこでこの発明は、線形な電荷入力を低い電源電圧の下
で行なわせる場合でも、回路構成が比較的簡単にできる
電荷転送素子を提供することを目的としている。

さらにこの発明は、プロセス変動に対して十分な動作マ
ージンがある電荷転送素子を提供することを他の目的と
している。

［発明の構成コ （問題点を解決するための手段） この発明の電荷転送素子は、直流のソース電圧が印加さ
れるソース領域と、上記ソース領域に隣接して順次設け
られたソースバリア電極、ソース蓄積電極、信号入力電
極、人力電荷蓄積電極及び電荷注入電極と、上記電荷注
入電極に隣接して設けられた複数の電荷転送電極と、上
記ソース領域に印加されるソース電圧を発生するソース
電圧発生手段と、上記ソースバリア電極及びソース蓄積
電極に共通のパルス信号を印加する手段と、上記信号入
力電極に入力信号を印加する手段と、上記入力電荷蓄積
電極に所定の直流電圧を印加する手段とから構成されて
いる。

（作用） この発明の電荷転送素子では、ソース領域と信号入力電
極との間にソースバリア電極及びソース蓄積電極を設け
、この両電極には従来ソース領域に印加されていたパル
ス信号と同相のパルス信号を印加することにより、ソー
ス領域には直流のソース電圧が印加できるようにしたも
のである。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明のＣＴＤ（＠荷転送素子）を埋め込み
チャネル型のものに実施した場合のその入力部における
電極配置とその動作を説明するためのポテンシャル状態
を併せて示す図である。

第一１図において、１１は半導体基板上に設けられたソ
ース領域である。このソース領域１１に隣接してソース
バリア電極１２、ソース蓄積電極１３、信号入力電極１
４、入力蓄積電極１５及び電荷注入電極１Ｂが順次設け
られており、さらに電荷注入電極１Ｂに隣接して複数の
電荷転送電極１７が設けられている。

上記各電極は半導体基板上に絶縁膜を介して形成された
２層の多結晶シリコン層で構成されている。

上記ソース領域１１には所定の直流電圧ＶＧＧが印加さ
れる。また上記ソースバリア電極１２とソース蓄積電極
１３とは電気的に接続され、ここにはパルス信号φＳ１
が印加される。上記信号人力電極１４には直流バイアス
電圧に重畳された入力信号ＶＩＮが印加される。上記入
力蓄積電極１５には電源電圧ＶＤＤか印加される。また
、上記電荷注入電極１６にはパルス信号φＫか印加され
る。さらに上記複数の電荷転送電極１７にはこのＣＴＤ
が２相駆動力式の場合には２相のパルス信号φ１．φ２
が印加されるものであるが、この例では電荷注入電極１
６に隣接して設けられパルス信号φ１が印加される１個
の電荷転送電極１７のみを図示した。

第２図はこの実施例のＣＴＤで使用されるパルス信号の
波形図であり、次に上記構成でなるＣＴＤの動作を説明
する。

まず、ｔｌのタイミングではφＳ１が低レベル、φにも
低レベルとなり、ソースバリア電極１２下及びソース蓄
積電極１３下に形成されるポテンシャルの井戸に目一杯
の電荷で充満される。そして、ここに蓄積された電荷が
実質的なソース電荷となる。

このとき、ソース領域１１、ソースバリア電極１２、信
号入力電極１４、入力蓄積電極１５及び電荷注入電極１
ＢそれぞれのポテンシャルはｐｓＳｐφＬ１・Ｐｌ、Ｐ
Ｄ、ＰＫＬになっている。

次のｔ２のタイミングではφには低レベルのままであり
、φＳｌが高レベルになることにより、ソース領域１１
のポテンシャルＰＳよりもソースバリア電極１２下のポ
テンシャルＰφが高くなり、これによってソース蓄積電
極１３下の電荷がソース電荷によってプリセットされる
。また、入力電荷蓄積電極１５下は信号入力電極１４下
のポテンシャルＰ１よりも高いポテンシャルを持つ電荷
で充満される。

次のｔ３のタイミングではφＫが高レベルになり、こ、
れによって電荷注入電極１６下のポテンシャルがＰＫＬ
からＰＫに上昇するので、ＩＰｌ−ＰＩ３分の電荷が電
荷転送電極１７下に信号電荷ＱＳとして注入される。

ｔ４のタイミングではφＫが低レベルに戻り、入力電荷
蓄積電極１５下と転送電極１７下とが電荷注入電極１６
下の低いポテンシャルＰＫＬによって遮断される。以下
、ｔｌないしｔ４のサイクルか繰返し行なわれることに
より、信号電荷が電荷転送電極１７下に順次注入される
。

ところで、上記実施例のＣＴＤか正常に動作する条件は
、ソース領域１１に直流のソース電圧■ＧＧを印加した
ときに形成される電圧〜ｒＧＧにほぼ等しいポテンシャ
ルＰＳか、パルス信号φＳ１が高レベルのときにソース
バリア電極１２下に形成されるポテンシャルＰφより低
く、かつ信号入力電極１４下に形成されるポテンシャル
Ｐ１よりも常に高いことである。すなわち、 Ｐｉ＜ＰＳ＜Ｐφ　　・・・　１ が常に成立する必要がある。

このような条件を満たすためには、パルス信号φＳ１の
低レベル、高レベルは共に高電位と低電位側の電源電圧
値で十分である。また、ソース電圧ＶＧＧは直流電圧で
あり、上記１式を満足するためには必要に応じて所定電
圧を昇圧するのみでよい。この結果、線形な電荷入力を
低い？Ｉ　Ｆｉ雷電圧下で行なわせようとする場合でも
、昇圧回路などの周辺回路の構成が複雑にならず、比較
的簡単に構成することが可能である。

ところで、プロセスマージンが十分ある場合には上記１
式を満足するように一定のソース電圧ＶＧＧを設定すれ
ばよいか、プロセスマージンの不足が予想される場合に
はプロセス変動に応じてソース電圧ＶＧＧを調整する必
要がある。

第３図は上記実施例のＣＴＤにおいて、プロセスマージ
ンの不足が予想される場合に使用されるソース電圧発生
回路の構成を示す回路図である。

第３図において、２０は前記ソースバリア電極１２下に
形成されるポテンシャルを等価的に検出し、それよりも
αの値だけ低いポテンシャルに応じた電圧を１発生する
電圧発生回路であり、３０は上記電圧発生回路２０で発
生された電圧に基づいて前記ソース電圧を発生する比較
制御回路である。

上記電圧発生回路２０は、一定電圧を発生する昇圧回路
２１、前記ソースバリア電極１２及びソース蓄積電極１
３と等しいゲート電極を持つＤ型のＭＯＳトランジスタ
２２、定電圧源２３及び定電流源２４とから構成されて
いる。上記昇圧回路２１は、ＭＯＳトランジスタ２２の
チャネル下に形成されるポテンシャル値よりもわずかに
高い値の一定電圧を発生するものであり、この一定電圧
はトランジスタ２２のドレインに供給されている。トラ
ンジスタ２２の前記ソースバリア電極１２に相当するゲ
ート電極には前記パルス信号φＳ１の高レベルと等価な
値を持つ定電圧源２３が接続されており、また前記ソー
ス蓄積電極１３に相当するゲート電極には電源電圧ＶＤ
Ｄなど十分高い電圧が供給されている。また、上記トラ
ンジスタ２２のソースには上記定電流源２４が接続され
ており、このソースと定電流源２４との接続点に発生す
る電圧か上記比較制御回路３０に供給されている。

上記比較制御回路３０には二つの電圧を比較する比較器
３１、上記電圧発生回路２０で発生された電圧をレベル
シフトして上記比較器３１に一方の入力電圧として供給
するレベルシフト回路３２、上記比較器３１の出力電圧
をレベルシフトして比較器３１に他方の入力電圧として
帰還するレベルシフト回路３３とが設けられており、こ
の比較制御回路３０は電圧発生回路２０で発生された電
圧と等価な電圧を発生するバッファ塘斬回路を構成して
いる。なお、２個のレベルシフト回路３２．３３は電圧
発生回路２０及び比較器３１の出力電圧を比較器３１の
比較的感度が高いレベルにシフトさせるために設けられ
ている。

次に上記構成でなるソース電圧発生回路の動作を第４図
のポテンシャル状態を示す図を用いて説明する。電圧発
生回路２０において、ＭＯＳトランジスタ２２のドレイ
ン領域２５には昇圧回路２１からの一定電圧が印加され
ているので、そこには一定のポテンシャルＰｄが発生し
ている。さらにＭ　ＯＳトランジスタ２２の前記ソース
バリア電極１２に相当するゲート電極には前記パルス信
号φＳ１の高レベル電圧に等しい電圧が印加されている
ので、その下部には前記ソースバリア電画１２下に形成
されるものと等価なポテンシャルＰφが発生している。

一方、ＭＯＳｌ−ランジスタ２２のソース領域２Ｇには
定電流源２電が接続されており、ドレイン、ソース間に
はこの定電流源２４により電流ＩＯが流れているので、
このＭＯＳ）ランジスタのソース領域２Ｂのポテンシャ
ルはそのチャネル領域下部のポテンシャルＰφから電流
工０によるポテンシャル値の低下分αを引いた（Ｐφ−
α）に設定され、この値に対応した電圧がソース領域２
Ｇに発生する。なお、このαに相当する値が、前記第１
図においてソース領域１１のポテンシャルＰＳとソース
バリア電極１２下に形成される高レベルのポテンシャル
Ｐφとの差であるプリセット時のプリセットマージンと
等しくなるように電流値ＩＯが調整される。

比較制御回路３０からは電圧発生回路２０で発生された
電圧と等価な電圧が出力され、この電圧がソース電圧Ｖ
ＧＧとしてソース領域１１に印加される。

従って、プロセス変動により例えばソースバリア電極下
などのＤ型の閾値電圧か変動し、ポテンシャル値が変わ
ったとしても、これに追随してソース領域１１のポテン
シャル値も変化する。このため、第３図のような構成の
ソース電圧発生回路を使用することにより、プロセスマ
ージンの不足が予想される場合でも上記１式を満足させ
ることができ、線形な電荷入力を低い電源電圧の下で行
なわせることができる。

第５図は上記実施例のＣＴＤにおいて使用されるソース
電圧発生回路の他の構成を示す回路図である。このソー
ス電圧発生回路は、前記ソース領域に印加すべきソース
電圧ＶＧＧを最大の電源電圧ＶＤＤよりも大きくする必
要がある場合に使用される。この場合、上記電圧発生回
路２０及び比較制御回路３０の他に所定電圧を昇圧する
昇圧回路４０が設けられ、上記比較制御回路３０のレベ
ルシフト回路′３３には昇圧回路４０の昇圧出力電圧が
供給されている。また、昇圧回路４０は所定の基準電圧
を昇圧して前記ソース電圧ＶＧＧを発生するものであり
、上記比較制御回路３０からの出力が制御入力電圧とし
て供給され、この制御入力電圧に基づいて基準電圧の値
を変えて昇圧を行なうものである。

第６図は上記第５図のソース電圧発生回路で使用される
昇圧回路４０の具体的構成を示す回路図であり、この回
路で使用される制御パルスＣＰ。

ＣＰを第７図のタイミングチャートに示す。すな、わち
、第６図において、４１は基準電圧ＶＲＥＦを発生する
基準電圧源、４２はこの基準電圧源４１に一端が接続さ
れたＥ型のＭＯＳｌ−ランジスタ、４３はこのＭＯＳト
ランジスタ４２の他端に一端が接続されたＥ型のＭＯＳ
トランジスタ、４４は上記両ＭＯＳトランジスタの接続
点に一端が接続された容量であり、上記ＭＯＳｌ−ラン
ジスタ４３の他端が昇圧電圧を出力する出力端子４５に
されている。そして、上記容量４４の他端及びＭＯＳト
ランジスタ４３のゲートには制御パルスＣＰか印加され
、ＭＯＳトランジスタ４２のゲートには制御パルスＣＰ
が印加される。ここでいま、制御パルスＣＰか低レベル
になっているタイミングｔ１では、ＭＯＳトランジスタ
４２がオン、ＭＯＳトランジスタ４３がオフであり、容
量４４はＭＯＳ）ランジスタ４２を介して基準電圧源４
１の基準電圧ＶＲＥＦで充電される。次に制御パルスＣ
Ｐが高レベルとなるタイミングｔ２では、ＭＯＳ）ラン
ジスタ４２がオフ、ＭＯＳ）ランジスタ４３がオンにな
り、出力端子４５の電圧は基準電圧ＶＲＥＦに対し制御
パルスＣＰの波高値骨だけ昇圧されたものとなる。ここ
で、基準電圧源４１の値ＶＲＥＦは、前記比較制御回路
３０からの電圧に応じて変化するように構成されている
。

第８図は上記第５図のソース電圧発生回路で使用される
昇圧回路４０の他の具体的構成を示す回路図である。こ
の昇圧回路は第６図中、ゲートに制御パルスＣＰが印加
されたＭＯＳ）ランジスタ４３の代わりにダイオード接
続されたＥ型のＭＯＳトランジスタ４−８を設けるよう
にしたものである。この回路では第６図の昇圧回路とほ
ぼ同様な昇圧動作が行なわれるが、昇圧出力電圧がダイ
オード接続されたＭＯＳトランジスタ４６の閾値電圧骨
だけ低下す−る。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では第３図もしくは第５図の電圧発生回路２
０において、ソースバリア電極１２下のポテンシャルＰ
φよりもαだけ低いポテンシャル（Ｐφ−α）に対応し
た電圧を発生する場合に、定電流源２４を用いる場合に
ついて説明したが、これは定電源源２３の値を実際にソ
ースバリア電極１２に印加されるパルス信号φＳ１の高
レベル電圧よりも低く設定することによって発生するよ
うにしてもよく、またはＭＯＳトランジスタ２２のチャ
ネル幅Ｗの調整によって行なうようにしてもよい。

さらに、第５図のソース電圧発生回路において、昇圧回
路４０は比較制御回路３０からの制御電圧によって昇圧
動作が制御されるような構成であればどのようなもので
あってもよく、例えば基準電圧源４１の値は常に一定で
あり、比較制御回路３０からの制御電圧によって制御パ
ルスＣＰのパルス幅を変えることによって昇圧電圧の値
が変わるような構成のものであってもよい。

［発明の効果コ 以上説明したようにこの発明によれば、線形な電荷入力
を低い電ｆｌ電圧の下で行なわせる場合でも回路構成が
比較的簡単にでき、かつプロセス変動に対して十分な動
作マージンがある電荷転送素子を提゛供することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＣＴＤの入力部にお
ける電極配置と動作を説明するためのポテンシャル状態
を併せて示す図、第２図は上記入力部で使用されるパル
ス信号の波形図、第３図は上記ＣＴＤで使用されるソー
ス′電圧発生回路の構成を示す回路図、第４図は上記ソ
ース電圧発生回路の動作を説明するために使用されるポ
テンシャル状態を示す図、第５図は上記ＣＴＤで使用さ
れるソース電圧発生回路の他の構成を示す回路図、第６
図は上記第５図のソース電圧発生回路で使用される・昇
圧回路の具体的構成を示す回路図、第７図は第６図四路
で使用される制御パルスのタイミングチャート、第８図
は上記第５図のソース電圧発生回路で使用される昇圧回
路の他の具体的構成を示す回路図、第９図は従来のＣＴ
Ｄの入力部における電極配置とその動作を説明するため
のポテンシャル状態を併せて示す図である。 １１・・・ソース領域、１２・・・ソースバリア電極、
１３・・・ソース蓄積電極、１４・・・信号入力電極、
１５・・・入力蓄積電極、１Ｇ・・・電荷注入電極、１
７・・電荷転送電極、２０・・・電圧発生回路、２１・
・・昇圧回路、　２２・・・Ｄ型のＭＯＳｌ−ランジス
タ、２３・・・定電圧源、２４・・・定電流源、２５・
・・ドレイン領域、２６・・・ソース領域、３０比較制
御回路、３１・・・比較器、３２．３３レベルシフト回
路、４０・・・昇圧回路。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 第３図 １１４　　図 第５図 Ｐ 第６図 第７！２！ 第８図 第９図

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に形成され、直流のソース電圧が印
   加されるソース領域と、上記ソース領域に隣接して順次
   設けられたソースバリア電極、ソース蓄積電極、信号入
   力電極、入力電荷蓄積電極及び電荷注入電極と、上記電
   荷注入電極に隣接して設けられた複数の電荷転送電極と
   、上記ソース領域に印加されるソース電圧を発生するソ
   ース電圧発生手段と、上記ソースバリア電極及びソース
   蓄積電極に共通のパルス信号を印加する手段と、上記信
   号入力電極に入力信号を印加する手段と、上記入力電荷
   蓄積電極に所定の直流電圧を印加する手段とを具備した
   ことを特徴とする電荷転送素子。
2. （２）前記ソース電圧発生手段が、前記ソースバリア電
   極下に形成されるものよりもαの値だけ低いポテンシャ
   ル値と等しい電圧を形成する電圧形成手段と、第１、第
   ２の入力端子を有し上記電圧形成手段で形成された電圧
   が基準電圧入力として第１の入力端子に供給され出力電
   圧が上記ソース電圧として出力される共に第２の入力端
   子に他の入力として帰還される比較制御手段とから構成
   されている特許請求の範囲第１項に記載の電荷転送素子
   。
3. （３）前記ソース電圧発生手段には所定電圧を昇圧する
   昇圧手段が設けられている特許請求の範囲第１項に記載
   の電荷転送素子。
4. （４）前記ソース電圧発生手段が、前記ソースバリア電
   極下に形成されるものよりもαの値だけ低いポテンシャ
   ル値と等しい電圧を形成する電圧形成手段と、所定の電
   圧を昇圧しこの昇圧電圧が前記ソース電圧として出力さ
   れる昇圧手段と、第１、第２の入力端子を有し上記電圧
   形成手段で形成された電圧が基準電圧入力として第１の
   入力端子に供給され上記昇圧電圧が他の入力電圧として
   第２の入力端子にそれぞれ供給されその出力に応じて上
   記昇圧手段における昇圧動作を制御する比較制御手段と
   から構成されている特許請求の範囲第１項に記載の電荷
   転送素子。