JP2707784B2 - 電荷転送装置 - Google Patents
電荷転送装置Info
- Publication number
- JP2707784B2 JP2707784B2 JP2058989A JP5898990A JP2707784B2 JP 2707784 B2 JP2707784 B2 JP 2707784B2 JP 2058989 A JP2058989 A JP 2058989A JP 5898990 A JP5898990 A JP 5898990A JP 2707784 B2 JP2707784 B2 JP 2707784B2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- voltage
- potential
- transistor
- charge transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電荷転送装置に関し、特に、出力回路にフロ
ーティングディフュージョンを用いた電荷転送装置に関
する。
ーティングディフュージョンを用いた電荷転送装置に関
する。
［従来の技術］ 第５図（ａ）は、この種従来の埋め込みチャネル型の
電荷転送装置の断面図であり、第５図（ｂ）、（ｃ）
は、第５図（ａ）の装置のポテンシャル井戸の状態を示
す図である。
電荷転送装置の断面図であり、第５図（ｂ）、（ｃ）
は、第５図（ａ）の装置のポテンシャル井戸の状態を示
す図である。
第５図（ａ）において、１はｐ型半導体基板、２は絶
縁膜、2a〜2cは２相の転送クロックφ１、φ２が印加さ
れる転送電極、３は固定の出力ゲート電圧VOGが印加さ
れる出力ゲート、４は転送されてきた信号電荷を電位変
化に変換するフローティングディフュージョン、５は転
送クロックと同期したリセットパルスφＲが印加される
リセットゲート、６は一定のリセット電圧VRDが印加さ
れるリセットドレイン、７は電荷転送部の埋め込みチャ
ネルおよびリセットトランジスタのチャネルを構成する
ｎ型拡散層、８は埋め込みチャネル内に設けられたｐ型
バリア層である。
縁膜、2a〜2cは２相の転送クロックφ１、φ２が印加さ
れる転送電極、３は固定の出力ゲート電圧VOGが印加さ
れる出力ゲート、４は転送されてきた信号電荷を電位変
化に変換するフローティングディフュージョン、５は転
送クロックと同期したリセットパルスφＲが印加される
リセットゲート、６は一定のリセット電圧VRDが印加さ
れるリセットドレイン、７は電荷転送部の埋め込みチャ
ネルおよびリセットトランジスタのチャネルを構成する
ｎ型拡散層、８は埋め込みチャネル内に設けられたｐ型
バリア層である。
次に、第５図（ｂ）、（ｃ）を参照して第５図（ａ）
に示した装置の動作について説明する。
に示した装置の動作について説明する。
（１） まず、転送電極2a、2cに印加されるクロックφ
１がハイレベル、転送電極2bに印加されるクロックφ２
がローレベルとなると、電荷は矢印201のように流れて
転送電極2aの下の出力側の領域に蓄積される［第５図
（ｂ）のＡ］。
１がハイレベル、転送電極2bに印加されるクロックφ２
がローレベルとなると、電荷は矢印201のように流れて
転送電極2aの下の出力側の領域に蓄積される［第５図
（ｂ）のＡ］。
（２） 次に、転送電極2a、2cのクロックφ１がローレ
ベル、転送電極2bのクロックφ２がハイレベルとなる
と、転送電極2bの下の出力側の領域の電荷は矢印202で
示すように、固定の出力ゲート電圧が印加されている出
力ゲート３下のチャネルを越えてフローティングデュフ
ュージョン４に流れ込む［第２図（ｃ）のＢ］。そし
て、ここで信号電荷は信号電圧として検出されることに
なる。
ベル、転送電極2bのクロックφ２がハイレベルとなる
と、転送電極2bの下の出力側の領域の電荷は矢印202で
示すように、固定の出力ゲート電圧が印加されている出
力ゲート３下のチャネルを越えてフローティングデュフ
ュージョン４に流れ込む［第２図（ｃ）のＢ］。そし
て、ここで信号電荷は信号電圧として検出されることに
なる。
（３） ここで、再び転送電極2a、2b、2cに印加される
クロックが上記（１）と同様になり、かつリセットパル
スφＲがハイレベルとなると、信号電荷は矢印203に示
すように流れてリセットドレイン６から外部に排出され
る。以後、同様の過程を繰り返すことにより、電荷転送
部を転送されてきた信号電荷を信号電圧として順次読み
出す。
クロックが上記（１）と同様になり、かつリセットパル
スφＲがハイレベルとなると、信号電荷は矢印203に示
すように流れてリセットドレイン６から外部に排出され
る。以後、同様の過程を繰り返すことにより、電荷転送
部を転送されてきた信号電荷を信号電圧として順次読み
出す。
［発明が解決しようとする課題］ 上述した電荷転送装置においては、フローティングデ
ュフュージョン４で電圧変換可能な電荷量は、リセット
ドレイン６に印加されるリセット電圧VRDと出力ゲート
電圧VOGが印加されている出力ゲート３下のポテンシャ
ルψOGとの差ΔVFD＝｜VRD−ψOG｜により決定される。
そして、このΔVFDは、必要なダイナミックレンジを確
保するために一定値以上の値であることが要求される。
ュフュージョン４で電圧変換可能な電荷量は、リセット
ドレイン６に印加されるリセット電圧VRDと出力ゲート
電圧VOGが印加されている出力ゲート３下のポテンシャ
ルψOGとの差ΔVFD＝｜VRD−ψOG｜により決定される。
そして、このΔVFDは、必要なダイナミックレンジを確
保するために一定値以上の値であることが要求される。
而して、埋め込みチャネルの場合には、ゲート電圧に
対する埋め込みチャネルポテンシャル関係を示す第６図
から明らかなように、ゲート電圧VGに対して、そのポテ
ンシャル電位ψＧはかなり高くなる。一方、信号電荷が
転送電極2a下より出力ゲート電極下をスムーズに通過す
るには、出力ゲート下のポテンシャルを転送電極2aがロ
ーレベルのときのポテンシャル（ψＧ＝7V）より深くす
る必要があるため、通常、出力ゲートにはVOG＝3V程度
を印加し、出力ゲート下のポテンシャルをψG＝9.5V程
度に設定している。
対する埋め込みチャネルポテンシャル関係を示す第６図
から明らかなように、ゲート電圧VGに対して、そのポテ
ンシャル電位ψＧはかなり高くなる。一方、信号電荷が
転送電極2a下より出力ゲート電極下をスムーズに通過す
るには、出力ゲート下のポテンシャルを転送電極2aがロ
ーレベルのときのポテンシャル（ψＧ＝7V）より深くす
る必要があるため、通常、出力ゲートにはVOG＝3V程度
を印加し、出力ゲート下のポテンシャルをψG＝9.5V程
度に設定している。
よって、ΔVFD＝2.5V程度のダイナミックレンジを確
保しようとすれば、第６図より分かるように、リセット
電圧VRDは12Vという高電位に設定する必要がある。そし
て、VRD＝12Vに設定すると、リセットが正常に行われる
という条件を満たすためには、リセットパルスφＲがハ
イレベルであるときのチャネルポテンシャルψRHを少な
くともVRDより高くする必要があるため（第６図でＣ点
より高くする必要があるため）、リセットパルスφＲの
ハイレベルには6.5V程の高電位が必要となる。
保しようとすれば、第６図より分かるように、リセット
電圧VRDは12Vという高電位に設定する必要がある。そし
て、VRD＝12Vに設定すると、リセットが正常に行われる
という条件を満たすためには、リセットパルスφＲがハ
イレベルであるときのチャネルポテンシャルψRHを少な
くともVRDより高くする必要があるため（第６図でＣ点
より高くする必要があるため）、リセットパルスφＲの
ハイレベルには6.5V程の高電位が必要となる。
これら電圧条件に対し、通常システムにおいては、5V
電源系が多いため、リセット電圧VRDは昇圧により12V電
圧を得、リセットパルスφＲは、第７図（ａ）に示すダ
イオードＤによるDCクランプ回路を用いて得ている。こ
のクランプ回路は、R1、R2の抵抗比で決定される電圧V
OFFに入力パルスφRIのローレベルをクランプするもの
であるが、正確には第７図（ｂ）のタイミング図に示す
ように、入力パルスφRIのローレベルはVOFFよりダイオ
ードＤの順方向電圧VFだけ下がるので、リセットパルス
φＲのローレベルはVOFF−VF、ハイレベルは5V＋VOFF−
VFにレベルシフトされる。
電源系が多いため、リセット電圧VRDは昇圧により12V電
圧を得、リセットパルスφＲは、第７図（ａ）に示すダ
イオードＤによるDCクランプ回路を用いて得ている。こ
のクランプ回路は、R1、R2の抵抗比で決定される電圧V
OFFに入力パルスφRIのローレベルをクランプするもの
であるが、正確には第７図（ｂ）のタイミング図に示す
ように、入力パルスφRIのローレベルはVOFFよりダイオ
ードＤの順方向電圧VFだけ下がるので、リセットパルス
φＲのローレベルはVOFF−VF、ハイレベルは5V＋VOFF−
VFにレベルシフトされる。
ところが、ゲート電圧VGに対する埋め込みチャネルの
ポテンシャルψＧには、通常、±1.5V程度の製造ばらつ
きが存在しているため、リセットパルスφＲのハイレベ
ル電圧は、第６図のＥ点乃至Ｆ点間で可変にすること
が、即ち、4.5V〜8Vの範囲で可変にすることが必要とな
る。このことは、製造ばらつきを補償するために、第７
図（ａ）のDCクランプ回路におけるレベルシフトのため
の電圧VOFFを可変させる必要があることを意味する。即
ち、従来例ではR1またはR2の抵抗値を変化させる必要が
生じ、煩雑な調整が必要であった。
ポテンシャルψＧには、通常、±1.5V程度の製造ばらつ
きが存在しているため、リセットパルスφＲのハイレベ
ル電圧は、第６図のＥ点乃至Ｆ点間で可変にすること
が、即ち、4.5V〜8Vの範囲で可変にすることが必要とな
る。このことは、製造ばらつきを補償するために、第７
図（ａ）のDCクランプ回路におけるレベルシフトのため
の電圧VOFFを可変させる必要があることを意味する。即
ち、従来例ではR1またはR2の抵抗値を変化させる必要が
生じ、煩雑な調整が必要であった。
［課題を解決するための手段］ 本発明の電荷転送装置は、半導体基板内に設けられた
電荷転送領域および半導体基板上に設けられた転送電極
を有する電荷転送部と、前記電荷転送部から信号電荷の
転送を受けるフローティングディフュージョン、リセッ
ト電圧が印加されるリセットドレインおよびリセットパ
ルスが印加されるリセットゲートを有するリセットトラ
ンジスタと、前記リセットトランジスタがリセット動作
を行っているときの該トランジスタのチャネル電位を検
出する電位検出手段と、前記電位検出手段の検出電位を
前記リセット電圧に追随させるかまたは前記電位検出手
段の検出電位に前記リセット電圧を追随させる電位追従
手段と、を具備するものであって、その電位検出手段
は、前記リセット電圧より絶対値の大きい電圧が印加さ
れるドレインと、前記リセットトランジスタのオン抵抗
より十分大きい抵抗値の抵抗を介して接地されたソース
と、前記リセットパルスのピーク値またはピーク値から
一定値差引かれた電圧が印加されるゲート電極と、を具
備する、前記リセットトランジスタとは別体として形成
されたこれと同等の特性を有するダミートランジスタに
よって構成される。
電荷転送領域および半導体基板上に設けられた転送電極
を有する電荷転送部と、前記電荷転送部から信号電荷の
転送を受けるフローティングディフュージョン、リセッ
ト電圧が印加されるリセットドレインおよびリセットパ
ルスが印加されるリセットゲートを有するリセットトラ
ンジスタと、前記リセットトランジスタがリセット動作
を行っているときの該トランジスタのチャネル電位を検
出する電位検出手段と、前記電位検出手段の検出電位を
前記リセット電圧に追随させるかまたは前記電位検出手
段の検出電位に前記リセット電圧を追随させる電位追従
手段と、を具備するものであって、その電位検出手段
は、前記リセット電圧より絶対値の大きい電圧が印加さ
れるドレインと、前記リセットトランジスタのオン抵抗
より十分大きい抵抗値の抵抗を介して接地されたソース
と、前記リセットパルスのピーク値またはピーク値から
一定値差引かれた電圧が印加されるゲート電極と、を具
備する、前記リセットトランジスタとは別体として形成
されたこれと同等の特性を有するダミートランジスタに
よって構成される。
［実施例］ 第１図は、本発明の一実施例を示す回路図である。同
図において、10は、リセットパルスφＲがハイレベルで
あるときのリセットゲート５下のチャネルポテンシャル
ψRHを検出するψRH検出回路、11は、コンパレータ14、
ダイオードD1およびコンデンサC1により構成されるチャ
ネルポテンシャルψRHとリセット電圧VRDとを比べ、ψ
RH＝VRDとなるように自動的にリセットパルスφＲのハ
イレベルをコントロールするクランプ回路、12は、ダイ
オードD2およびコンデンサC2で構成された、φＲのハイ
レベルをホールドするφＲピークホールド回路、13は正
常動作すべき電荷転送素子出力部である。以下、本実施
例の各部分の動作について図面を参照して説明する。
図において、10は、リセットパルスφＲがハイレベルで
あるときのリセットゲート５下のチャネルポテンシャル
ψRHを検出するψRH検出回路、11は、コンパレータ14、
ダイオードD1およびコンデンサC1により構成されるチャ
ネルポテンシャルψRHとリセット電圧VRDとを比べ、ψ
RH＝VRDとなるように自動的にリセットパルスφＲのハ
イレベルをコントロールするクランプ回路、12は、ダイ
オードD2およびコンデンサC2で構成された、φＲのハイ
レベルをホールドするφＲピークホールド回路、13は正
常動作すべき電荷転送素子出力部である。以下、本実施
例の各部分の動作について図面を参照して説明する。
第２図は、第１図内のψRH検出回路の動作を説明する
図である。ψRH検出回路10内のソース41、ゲート51、ド
レイン61を有するMOSトランジスタは、第１図の出力転
送素子出力部13のフローティングディフュージョン４、
リセットゲート５、リセットドレイン６を有するMOSト
ランジスタと、サイズ、電圧利得、しきい値等について
すべて同一特性をもつダミートランジスタである。
図である。ψRH検出回路10内のソース41、ゲート51、ド
レイン61を有するMOSトランジスタは、第１図の出力転
送素子出力部13のフローティングディフュージョン４、
リセットゲート５、リセットドレイン６を有するMOSト
ランジスタと、サイズ、電圧利得、しきい値等について
すべて同一特性をもつダミートランジスタである。
ここで、ダミートランジスタのドレイン61には、リセ
ット電圧VRD以上の高電圧VDDが印加され、ソースは、こ
のトランジスタのオン抵抗の数十倍以上の抵抗値を有す
る抵抗Ｒを介して接地されている。また、φＲピークホ
ールド回路12からは、ダイオードD2の順方向電圧VFを無
視すれば、リセットパルスφＲのハイレベルが電圧V2と
して出力され、これがゲート51に印加される。したがっ
て、ゲート51下のポテンシャルはリセットパルスがハイ
レベルであるときのリセットゲート５下のポテンシャル
ψRHと等しくなる。この条件では、第２図に示すよう
に、ダミートランジスタのソース電位V3はゲート51下の
ポテンシャルψRHと等しくなる。なぜなら、抵抗Ｒを通
じてソース41へ流入した電子はゲート51下のポテンシャ
ルψRHを越えている成分のみVDD電位が印加されている
ドレイン22へ吸収されるからである。ソース電位：V3＝
ψRHとして検出されたチャネルポテンシャルは、次に、
クランプ回路11において、電荷転送素子出力部13のリセ
ット電圧VRDとコンパレータ14により比較される。この
コンパレータによる全体の動作を第３図のタイミング図
を用いて説明する。
ット電圧VRD以上の高電圧VDDが印加され、ソースは、こ
のトランジスタのオン抵抗の数十倍以上の抵抗値を有す
る抵抗Ｒを介して接地されている。また、φＲピークホ
ールド回路12からは、ダイオードD2の順方向電圧VFを無
視すれば、リセットパルスφＲのハイレベルが電圧V2と
して出力され、これがゲート51に印加される。したがっ
て、ゲート51下のポテンシャルはリセットパルスがハイ
レベルであるときのリセットゲート５下のポテンシャル
ψRHと等しくなる。この条件では、第２図に示すよう
に、ダミートランジスタのソース電位V3はゲート51下の
ポテンシャルψRHと等しくなる。なぜなら、抵抗Ｒを通
じてソース41へ流入した電子はゲート51下のポテンシャ
ルψRHを越えている成分のみVDD電位が印加されている
ドレイン22へ吸収されるからである。ソース電位：V3＝
ψRHとして検出されたチャネルポテンシャルは、次に、
クランプ回路11において、電荷転送素子出力部13のリセ
ット電圧VRDとコンパレータ14により比較される。この
コンパレータによる全体の動作を第３図のタイミング図
を用いて説明する。
例えば、時刻t1において、VRD＞V3であるとすると、
コンパレータ14の出力電圧V4は上昇する。コンパレータ
の出力電圧V4の上昇は、第３図に示すように、入力パル
スφRIのレベルシフト出力であるクランプ回路出力V1の
DCレベルの上昇をもたらす。このクランプ回路出力V
1は、リセットパルスφＲとしてリセットゲート５に印
加されるパルスであるが、この出力V1のピーク値は、φ
Ｒピークホールド回路12においてホールドされる。但
し、実際にはピークホールド回路出力電圧V2は、クラン
プ回路出力V1のピーク値よりダイオードD2の順方向電圧
VFだけ下がった電圧である。よって、コンパレータ14の
出力電圧V4の上昇はピークホールド回路出力電圧V2の上
昇をもたらし、V2電圧の上昇は、ψRH検出回路の出力電
圧であるV3の上昇をもたらす。最終的にはV3＝VRDとな
るまでこの帰還ループの動作は続く。
コンパレータ14の出力電圧V4は上昇する。コンパレータ
の出力電圧V4の上昇は、第３図に示すように、入力パル
スφRIのレベルシフト出力であるクランプ回路出力V1の
DCレベルの上昇をもたらす。このクランプ回路出力V
1は、リセットパルスφＲとしてリセットゲート５に印
加されるパルスであるが、この出力V1のピーク値は、φ
Ｒピークホールド回路12においてホールドされる。但
し、実際にはピークホールド回路出力電圧V2は、クラン
プ回路出力V1のピーク値よりダイオードD2の順方向電圧
VFだけ下がった電圧である。よって、コンパレータ14の
出力電圧V4の上昇はピークホールド回路出力電圧V2の上
昇をもたらし、V2電圧の上昇は、ψRH検出回路の出力電
圧であるV3の上昇をもたらす。最終的にはV3＝VRDとな
るまでこの帰還ループの動作は続く。
時刻t2でV3＝VRDとなった時点では、リセットパルス
φＲのハイレベルは、ダイオードD2の順方向電圧VFだけ
必要最低限電圧より高くなるが、このVFは電圧マージン
として存在した方がよく、本実施例により理想的なφＲ
ハイレベルの設定ができる。
φＲのハイレベルは、ダイオードD2の順方向電圧VFだけ
必要最低限電圧より高くなるが、このVFは電圧マージン
として存在した方がよく、本実施例により理想的なφＲ
ハイレベルの設定ができる。
以上のように、本実施例では、リセットゲート５下の
ポテンシャルψRHが常にリセット電圧VRDに一致するよ
うに（あるいはVRDよりやや深くなるように）自動的に
リセットパルスφＲが調整されるので、同一のリセット
パルスφＲに対してポテンシャルψRHがばらつくことの
不都合が解消され、φＲのレベルを抵抗調整によって調
節する煩雑さを回避することができる。
ポテンシャルψRHが常にリセット電圧VRDに一致するよ
うに（あるいはVRDよりやや深くなるように）自動的に
リセットパルスφＲが調整されるので、同一のリセット
パルスφＲに対してポテンシャルψRHがばらつくことの
不都合が解消され、φＲのレベルを抵抗調整によって調
節する煩雑さを回避することができる。
第４図は本発明の他の実施例を示す回路図である。本
実施例回路はリセットパルスφＲがハイレベル時のリセ
ットゲート下のポテンシャルψRHを検出するψRH検出回
路10と、リセットパルスφＲのピーク値をホールドする
φＲピークホールド回路12と、電荷転送素子出力部13と
により構成されている。第４図において、第１図の実施
例の部分と同等の部分には同一の参照記号が付されてい
るので、重複する説明は省略するが、本実施例では、リ
セットパルスφＲのハイレベル、ローレベルを固定化す
るとともに、ダミートランジスタのソース41をリセット
トランジスタのリセットドレイン６に直接接続し、その
接続線をコンデンサC3を介して接地している。即ち、本
実施例では、φＲのハイレベルをコントロールするので
なく、φＲの固定されたハイレベルにおけるチャネルポ
テンシャルψRHにドレイン電圧VRDが追従するようにコ
ントロールされている。
実施例回路はリセットパルスφＲがハイレベル時のリセ
ットゲート下のポテンシャルψRHを検出するψRH検出回
路10と、リセットパルスφＲのピーク値をホールドする
φＲピークホールド回路12と、電荷転送素子出力部13と
により構成されている。第４図において、第１図の実施
例の部分と同等の部分には同一の参照記号が付されてい
るので、重複する説明は省略するが、本実施例では、リ
セットパルスφＲのハイレベル、ローレベルを固定化す
るとともに、ダミートランジスタのソース41をリセット
トランジスタのリセットドレイン６に直接接続し、その
接続線をコンデンサC3を介して接地している。即ち、本
実施例では、φＲのハイレベルをコントロールするので
なく、φＲの固定されたハイレベルにおけるチャネルポ
テンシャルψRHにドレイン電圧VRDが追従するようにコ
ントロールされている。
以下、本実施例の動作原理について説明する。いま、
リセットパルスφＲが外部より入力されているとする
と、φＲピークホールド回路12はφＲのハイレベルをホ
ールドし、出力電圧V12を出力する。ここで、ダイオー
ドD2の順方向電圧を０とすれば、出力電圧V12はリセッ
トパルスφＲのハイレベルと一致している。この電圧を
ダミートランジスタのゲート51に印加すれば、先の実施
例の場合と同様に、ダミートランジスタのチャネルポテ
ンシャルは、リセットパルスφＲがハイレベルである時
のリセットトランジスタのチャネルポテンシャルψRHと
等しくなる。そして、このポテンシャルψRHは、ダミー
トランジスタのソース電位V11としてダミートランジス
タから出力され、リセットドレイン６に印加される。
リセットパルスφＲが外部より入力されているとする
と、φＲピークホールド回路12はφＲのハイレベルをホ
ールドし、出力電圧V12を出力する。ここで、ダイオー
ドD2の順方向電圧を０とすれば、出力電圧V12はリセッ
トパルスφＲのハイレベルと一致している。この電圧を
ダミートランジスタのゲート51に印加すれば、先の実施
例の場合と同様に、ダミートランジスタのチャネルポテ
ンシャルは、リセットパルスφＲがハイレベルである時
のリセットトランジスタのチャネルポテンシャルψRHと
等しくなる。そして、このポテンシャルψRHは、ダミー
トランジスタのソース電位V11としてダミートランジス
タから出力され、リセットドレイン６に印加される。
このように構成することにより、リセット時のチャネ
ルポテンシャルψRHとリセットドレインの電位とを一致
させることができるので、本実施例でも、リセットパル
スφＲのレベル調節の煩雑さを回避できる。
ルポテンシャルψRHとリセットドレインの電位とを一致
させることができるので、本実施例でも、リセットパル
スφＲのレベル調節の煩雑さを回避できる。
本実施例によれば、先の実施例と比較して、回路構成
を大幅に簡易化することができる。
を大幅に簡易化することができる。
なお、以上の実施例では、埋め込みチャネル型電荷転
送装置について説明したが、本発明は表面チャネル型の
ものについても適用しうるものである。また、各部の導
電型についてもこれを反転させることができる。さら
に、第４図の実施例に対して、ダミートランジスタのソ
ース41とリセットトランジスタのリセットドレインとの
間にバッファを介在させる変更を加えてもよい。このよ
うにすれば、リセット動作時に起こりうるソース41の電
位変動を少なくすることができる。
送装置について説明したが、本発明は表面チャネル型の
ものについても適用しうるものである。また、各部の導
電型についてもこれを反転させることができる。さら
に、第４図の実施例に対して、ダミートランジスタのソ
ース41とリセットトランジスタのリセットドレインとの
間にバッファを介在させる変更を加えてもよい。このよ
うにすれば、リセット動作時に起こりうるソース41の電
位変動を少なくすることができる。
［発明の効果］ 以上説明したように、本発明は、リセットゲート下の
チャネルのポテンシャルを検出し、リセットトランジス
タのリセット動作を完遂させるのに必要な最低限のリセ
ットパルス電圧またはリセットドレイン電圧を自動的に
リセットゲートまたはリセットドレインに印加するよう
にしたものであるので、本発明によれば、製造ばらつき
によって生じるリセットゲート下のチャネルポテンシャ
ル値のばらつきを補償するための、リセットパルス電圧
の煩雑な調整工程を削減できる。また、チャネルポテン
シャルとリセットドレイン電圧との関係をほぼ一致させ
ることができるので、結果的に装置自体の電圧動作マー
ジンを大きくとることができる。
チャネルのポテンシャルを検出し、リセットトランジス
タのリセット動作を完遂させるのに必要な最低限のリセ
ットパルス電圧またはリセットドレイン電圧を自動的に
リセットゲートまたはリセットドレインに印加するよう
にしたものであるので、本発明によれば、製造ばらつき
によって生じるリセットゲート下のチャネルポテンシャ
ル値のばらつきを補償するための、リセットパルス電圧
の煩雑な調整工程を削減できる。また、チャネルポテン
シャルとリセットドレイン電圧との関係をほぼ一致させ
ることができるので、結果的に装置自体の電圧動作マー
ジンを大きくとることができる。
第１図は、本発明の一実施例を示す回路図、第２図及び
第３図は、その動作説明図、第４図は、本発明の他の実
施例を示す回路図、第５図（ａ）は、電荷転送装置の断
面図、第５図（ｂ）、（ｃ）は、その動作説明図、第６
図は、ゲート電圧とチャネルポテンシャルの関係を示す
グラフ、第７図（ａ）は、従来例の回路図、第７図
（ｂ）は、その動作説明図である。 １……ｐ型半導体基板、２……絶縁膜、2a、2b、2c……
転送電極、３……出力ゲート、４……フローティングデ
ィフュージョン、５……リセットゲート、６……リセッ
トドレイン、７……ｎ型拡散層、８……ｐ型バリア層、
10……ψRH検出回路、11……クランプ回路、12……φＲ
ピークホールド回路、13……電荷転送素子出力部、14…
…コンパレータ、41……ソース、51……ゲート、61……
ドレイン。
第３図は、その動作説明図、第４図は、本発明の他の実
施例を示す回路図、第５図（ａ）は、電荷転送装置の断
面図、第５図（ｂ）、（ｃ）は、その動作説明図、第６
図は、ゲート電圧とチャネルポテンシャルの関係を示す
グラフ、第７図（ａ）は、従来例の回路図、第７図
（ｂ）は、その動作説明図である。 １……ｐ型半導体基板、２……絶縁膜、2a、2b、2c……
転送電極、３……出力ゲート、４……フローティングデ
ィフュージョン、５……リセットゲート、６……リセッ
トドレイン、７……ｎ型拡散層、８……ｐ型バリア層、
10……ψRH検出回路、11……クランプ回路、12……φＲ
ピークホールド回路、13……電荷転送素子出力部、14…
…コンパレータ、41……ソース、51……ゲート、61……
ドレイン。
Claims (2)
- 【請求項１】半導体基板内に設けられた電荷転送領域お
よび半導体基板上に設けられた転送電極を有する電荷転
送部と、 前記電荷転送部から信号電荷の転送を受けるフローティ
ングディフュージョン、リセット電圧が印加されるリセ
ットドレインおよびリセットパルスが印加されるリセッ
トゲートを有するリセットトランジスタと、 前記リセットトランジスタがリセット動作を行っている
ときの該トランジスタのチャネル電位を検出する、前記
リセットトランジスタとは別体として形成された電位検
出手段と、 前記リセット電圧に前記リセットトランジスタのリセッ
ト動作時のチャネル電位を追随させるかまたは前記電位
検出手段の検出電位に前記リセット電圧を追随させる電
位追従手段と、 を具備する電荷転送装置。 - 【請求項２】前記電位検出手段が、 前記リセット電圧より絶対値の大きい電圧が印加される
ドレインと、 前記リセットトランジスタのオン抵抗より十分に大きい
抵抗値の抵抗を介して接地されたソースと、 前記リセットパルスのピーク値またはピーク値から一定
値差引かれた電圧が印加されるゲート電極と、 を具備する、前記リセットトランジスタと同等の特性を
有するダミートランジスタである請求項１記載の電荷転
送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058989A JP2707784B2 (ja) | 1990-03-10 | 1990-03-10 | 電荷転送装置 |
| EP91103715A EP0447917B1 (en) | 1990-03-10 | 1991-03-11 | Charge transfer device |
| DE69115527T DE69115527T2 (de) | 1990-03-10 | 1991-03-11 | Ladungsübertragungsvorrichtung |
| US07/667,155 US5224134A (en) | 1990-03-10 | 1991-03-11 | Charge transfer device having circuit for adjusting the high level of the reset pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058989A JP2707784B2 (ja) | 1990-03-10 | 1990-03-10 | 電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03261150A JPH03261150A (ja) | 1991-11-21 |
| JP2707784B2 true JP2707784B2 (ja) | 1998-02-04 |
Family
ID=13100258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058989A Expired - Lifetime JP2707784B2 (ja) | 1990-03-10 | 1990-03-10 | 電荷転送装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5224134A (ja) |
| EP (1) | EP0447917B1 (ja) |
| JP (1) | JP2707784B2 (ja) |
| DE (1) | DE69115527T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105489B2 (ja) * | 1993-05-27 | 1995-11-13 | 日本電気株式会社 | 電荷転送装置 |
| JP3031815B2 (ja) * | 1994-04-01 | 2000-04-10 | シャープ株式会社 | 電荷検出素子及びその製造方法並びに電荷転送検出装置 |
| US6858917B1 (en) * | 2003-12-05 | 2005-02-22 | National Semiconductor Corporation | Metal oxide semiconductor (MOS) bandgap voltage reference circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131854U (ja) * | 1985-02-06 | 1986-08-18 | ||
| NL8500863A (nl) * | 1985-03-25 | 1986-10-16 | Philips Nv | Ladingsoverdrachtinrichting. |
| JP2672507B2 (ja) * | 1987-05-21 | 1997-11-05 | 株式会社東芝 | 電荷転送素子 |
| EP0481531B1 (en) * | 1987-05-21 | 1994-11-30 | Kabushiki Kaisha Toshiba | Charge transfer device |
| JPH084137B2 (ja) * | 1988-01-12 | 1996-01-17 | 日本電気株式会社 | 電荷転送装置の出力回路 |
-
1990
- 1990-03-10 JP JP2058989A patent/JP2707784B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-11 EP EP91103715A patent/EP0447917B1/en not_active Expired - Lifetime
- 1991-03-11 DE DE69115527T patent/DE69115527T2/de not_active Expired - Fee Related
- 1991-03-11 US US07/667,155 patent/US5224134A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5224134A (en) | 1993-06-29 |
| JPH03261150A (ja) | 1991-11-21 |
| DE69115527T2 (de) | 1996-07-18 |
| EP0447917A2 (en) | 1991-09-25 |
| EP0447917A3 (en) | 1992-01-08 |
| EP0447917B1 (en) | 1995-12-20 |
| DE69115527D1 (de) | 1996-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6198138B1 (en) | Analogue misfet with threshold voltage adjuster | |
| US4974239A (en) | Output circuit of a charge transfer device | |
| US6600513B1 (en) | Charge transfer device | |
| JP3401808B2 (ja) | 電荷転送装置 | |
| JP2707784B2 (ja) | 電荷転送装置 | |
| US4996686A (en) | Charge transfer device with reset voltage generating circuit | |
| JP3310164B2 (ja) | 固体撮像装置 | |
| EP0280097B1 (en) | Charge transfer device with booster circuit | |
| US20070058057A1 (en) | Solid state imaging device and operation method of the same | |
| KR100279294B1 (ko) | 개선된 이득을 가지는 소오스 팔로워 회로 및그것을 이용한 고체 촬상 장치의 출력 회로 | |
| US5029189A (en) | Input structure for charge coupled devices with controllable input bias | |
| JPH07105489B2 (ja) | 電荷転送装置 | |
| EP0311529B1 (en) | Image sensor having charge storage regions | |
| KR910006247B1 (ko) | 전하전송소자 | |
| US5336910A (en) | Charge coupled device of high sensitivity and high integration | |
| EP0272688A2 (en) | An output amplifier for a charge transfer device | |
| US4524450A (en) | Automatic adjustment of the amplitudes of plural-phase CCD clocking voltages | |
| JPH04261281A (ja) | 電荷検出回路の駆動方法 | |
| JPH0728395B2 (ja) | 電荷検出回路 | |
| JPH0828499B2 (ja) | 電荷転送素子 | |
| JPS6251507B2 (ja) | ||
| JPH09205194A (ja) | 電荷転送装置 | |
| JPS58159075A (ja) | 電荷転送撮像装置の駆動方法 | |
| JPH0523058B2 (ja) |