JPH0828499B2

JPH0828499B2 - 電荷転送素子

Info

Publication number: JPH0828499B2
Application number: JP63030418A
Authority: JP
Inventors: 真一今井; 龍哉吉江
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-02-13
Filing date: 1988-02-12
Publication date: 1996-03-21
Anticipated expiration: 2011-03-21
Also published as: JPS6453456A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は固体撮像装置や電荷転送形の遅延線、くし
形フィルタ、トランスバーサルフィルタなどに用いられ
る電荷転送素子に係り、特に不要電荷を排出するドレイ
ン領域に所定の電圧を供給する部分を改良したものであ
る。

（従来の技術）半導体基板上に集積化された電荷転送素子（以下、CT
Dと略称する）における出力回路の信号出力方式の１つ
としてフローティング拡散領域を用いたものがある。さ
らにこの信号出力方式を採用したCTDの１つとして、出
力信号のダイナミックレンジを広くとるため、ドレイン
領域に昇圧回路からの昇圧された電圧を供給するように
したものがある。第12図はこの昇圧回路を備えたCTDの
全体の構成を示すブロック図であり、第13図はこのCTD
が例えばＮチャネル埋め込み型の場合のその一部分を示
す断面図である。

すなわち、第12図及び第13図において、41は入力端
子、42は出力端子、43は高電位側の電源電圧VDDが供給
される第１の電源端子、44は低電位側の電源電圧VSSが
供給される第２の電源端子である。また、45はＰ型半導
体基板、46はこの基板45上に設けられたＮ型の埋め込み
チャネル領域、47は絶縁膜、48は入力端子41から入力さ
れるアナログ信号に対して所定の直流バイアス電圧を与
えて信号電荷に変換する入力部、49はこの入力部48から
の電荷を転送する電荷転送部、50はこの電荷転送部49の
最終段に位置する出力ゲート電極51に隣接して設けられ
たＮ型拡散領域からなるフローティング拡散領域、52は
所定の電位が印加されＮ型拡散領域からなるドレイン領
域であり、53は上記フローティング拡散領域50とドレイ
ン領域52との間の基板上に上記絶縁膜47を介して設けら
れたリセットゲート電極である。このリセットゲート電
極53には低電圧VRLと高電圧VRHとの間で変化するリセッ
トパルスφＲが供給されるようになっている。そして、
リセットパルスφＲが高電圧VRHのときにはフローティ
ング拡散領域50の蓄積電荷がこのリセットゲート電極53
下を介してドレイン領域52に排出される。

54は上記フローティング拡散領域50にゲートが接続さ
れ、ドレインがVDDに接続された電荷検出用のエンハン
スメント型（以下、Ｅ型と称する）のMOSトランジスタ
であり、このトランジスタ54のソースは出力端子42に接
続されている。55は少なくとも１個のMOSトランジスタ
で構成された電流源機能を持つ回路ブロックであり、こ
の回路ブロック55の一端は上記電荷検出用のMOSトラン
ジスタ54のソースに接続され、他端はVSSに接続されて
いる。すなわち、この回路ブロック55と上記MOSトラン
ジスタ54とはソースホロワ型の出力回路56を構成してお
り、フローティング拡散領域50に蓄積される信号電荷を
電圧信号に変換して出力する。

上記電荷転送部49は第13図に示すように、例えば２相
の転送クロックφ1,φ２により駆動される２相駆動型CT
Dであり、電荷転送方向を定めるために各相当りそれぞ
れ多結晶シリコン層で構成された２個の転送電極57i,58
i（ｉ＝１〜ｎ）を有し、最終段には直流バイアス電圧V
Bが印加された出力ゲート電極51を有する。また、59は
所定の電圧を昇圧する昇圧回路であり、ここで昇圧され
た電圧は上記ドレイン領域52にリセット電圧VGGとして
印加されている。通常、この電圧VGGの値は電源電圧VDD
よりも高く設定されている。

このようなCTDの動作を第14図のポテンシャル・プロ
ファイルを示す図を参照して説明する。入力部48は適切
な直流バイアスを持ったアナグロ入力信号を、入力レベ
ルに応じた量の信号電荷に変換する。この信号電荷は電
荷転送部49で転送されてフローティング拡散領域50に蓄
積される。この電荷Ｑ（第14図に図示）はあるタイミン
グで出力回路56により検出され、電圧信号に変換されて
出力端子42から電圧信号として出力される。このとき、
リセットパルスφＲは低電圧VRLになっており、このと
きのリセットゲート電極53下のポテンシャル値PRLは、
リセット電圧VGGレベルPDを維持しているドレイン領域5
2と、フローティング拡散領域50との間を遮断するよう
な値となっている。

次に、リセットパルスφＲが高電圧VRHになると、こ
のときのリセットゲート電極53下のポテンシャル値PRH
はフローティング拡散領域50とドレイン領域52との間を
導通するような値となる。これにより、フローティング
拡散領域50の蓄積電荷はリセットゲート電極53の下部を
通ってドレイン領域52に不要電荷として排出される。こ
れによりフローティング拡散領域50のポテンシャルはリ
セット電圧VGGに対応したドレイン領域52の値PDにリセ
ットされる。

ところで、上記出力回路56で検出され、電圧信号に変
換される出力信号のダイナミックレンジDRは、ドレイン
領域52のポテンシャル値PDと、出力ゲート電極51下のポ
テンシャル値PGとの差（PD-PG）で表わされる。この場
合、出力ゲート電極51の印加電圧VBを最終段転送電極58
n下のポテンシャル値PnLとの関係で許容し得るできる限
り低い値に設定しておけば、リセット電圧VGGは電源電
圧VDDよりも高いので、出力信号のダイナミックレンジD
Rはかなり大きくなる。換言すれば、電源電圧をVDDより
も低い値にし、昇圧されたリセット電圧VGGがVDDと等し
くなるように設定した場合でも、ある程度大きなダイナ
ミックレンジを得ることができる。

また、上記のようにドレイン領域52のリセット電圧VG
Gを電源電圧VDDよりも高くすると、フローティング拡散
領域50のリセット時に出力回路56内のMOSトランジスタ5
4のゲートに高いリセット電圧が印加される。いま、信
号検出時の上記トランジスタ54のゲート電圧をVG（VG
VGG）、ドレイン，ソース間電圧をVDS、ゲート，ソース
間電圧をVGS、閾値電圧をVTH、ソース電圧（出力端子42
の電圧）をVOで表わすと、 VDS＝VDD−VO ……１ VGS−VTH＝VG−VO−VTH ……２となる。従って、MOSトランジスタ54が信号検出時にほ
ぼ飽和動作をするためには、 VGS−VTH＜VDS ……３となることが必要であり、上記３式に前記１式と２式を
代入して、 VG−VTH＜VDD ……４となることが必要である。すなわち、出力信号としてか
なり線形性が良いものを必要とする場合には、信号検出
時に上記４式がほぼ成立するように電圧関係を定めてお
く必要がある。

第15図は上記CTDで使用される上記昇圧回路59の具体
的構成を示す回路図であり、この回路で使用される制御
パルスCP,▲▼を第17図のタイミングチャートに示
す。すなわち、第15図において、61は基準電圧VREFを出
力する基準電圧源、62はこの基準電圧源61に一端が接続
されたＥ型のMOSトランジスタ、63はこのMOSトランジス
タ62の他端に一端が接続されたＥ型のMOSトランジス
タ、64は上記両MOSトランジスタの接続点に一端が接続
された容量であり、上記MOSトランジスタ63の他端が昇
圧電圧を出力する出力端子65にされている。そして、上
記容量64の他端及びMOSトランジスタ63のゲートには制
御パルスCPが印加され、MOSトランジスタ62のゲートに
は制御パルス▲▼が印加される。ここでいま、制御
パルスCPが“L"レベルのタイミングt1では、MOSトラン
ジスタ62がオン、MOSトランジスタ63がオフであり、容
量64はMOSトランジスタ62を介して基準電圧源61の基準
電圧VREFで充電される。次に制御パルスCPが“H"レベル
のタイミングt2では、MOSトランジスタ62がオフ、MOSト
ランジスタ63がオンになり、出力端子65の電圧は基準電
圧VREFに対し制御パルスCPの波高値分だけ昇圧されたも
のとなる。すなわち、この昇圧回路は２てい倍回路とし
て動作する。なお、フローティング拡散領域で充分な信
号振幅を確保するためには昇圧回路として３てい倍以上
の構成のものを用いる必要も有り得る。

ところで、上記のような昇圧回路59で使用される基準
電圧源61は、通常、電源電圧VDDがそのまま使用される
か、あるいはMOSトランジスタの組み合せによる基準電
圧発生回路が使用される。

従来、上記基準電圧発生回路として、例えば第16図に
示すような構成のものが使用されている。第18図、第19
図は第16図の変形例である。この第16図の回路は電源電
圧VDDの印加点とVSSの印加点との間に２個のデプレッシ
ョン型（以下、Ｄ型と称する）のMOSトランジスタ66,67
を直列接続し、かつそれぞれのゲートをドレインに接続
して構成されており、両トランジスタの直列接続点から
基準電圧VREFが出力されるようになっている。

ところで、上記第16図に示す基準電圧発生回路のＤ型
のMOSトランジスタ66,67は、前記リセットゲート電極53
とフローティング拡散領域50並びにドレイン領域52とか
ら構成されるMOSトランジスタ構造と同一導電型であり
かつ同じＤ型のものである。このため、それぞれの閾値
電圧VTHDは負の値である。また、出力回路56を構成する
MOSトランジスタ54はＥ型であり、その閾値電圧VTHEは
正の値である。

しかして、第16図のような構成の基準電圧発生回路を
前記第15図の昇圧回路の基準電圧源61として使用する
と、次のような不具合を生じる。すなわち、CTD出力信
号のダイナミックレンジDRを広くとるには、昇圧回路59
の昇圧電圧を高くしてドレイン領域52下に形成されるポ
テンシャルPDが高くなるようにすればよい。ただし、フ
ローティング拡散領域50における信号のバイアス電圧VF
Dを、電源電圧VDDと前記トランジスタ54の閾値電圧VTHE
との和の電圧（VDD＋VTHE）を越えて上げ過ぎるとトラ
ンジスタ54が非飽和動作領域に入り、出力信号の線形性
が失われ、トランジスタ53の閾値電圧VTHDを越えて下げ
過ぎると電荷蓄積時にフローティング拡散領域50の電荷
がドレイン領域52に漏れて感度を劣化させる。従って、
フローティング拡散領域における信号のバイアス電圧VF
Dが下記の条件を満たすように昇圧回路59における昇圧
電圧が設定される。

|VTHD|＜VFD＜VDD＋VTHE ……５ここで、VTHD＝PnLPG プロセス管理上の限界により、VTHDとVTHEの値は独立に
変動するが、第16図に示した基準電圧発生回路は同一導
電形のMOSトランジスタで構成されているので、プロセ
スによる基準電圧の変動はわずかである。従って、第15
図の昇圧回路では昇圧電圧VGGの値がプロセスにかかわ
らず一定となり、前記５式よりVFDの動作範囲はプロセ
スのばらつきの影響を受けることになる。すなわち、|V
THD|が大きいときには下限のマージンが少なく、VTHEが
小さいときには上限のマージンが少ない状態になる。従
って、|VTHD|が大きいときにはダイナミックレンジDRが
小さくなり、VTHEが小さいときには出力回路56を構成す
るMOSトランジスタ54を飽和動作させるために昇圧電圧V
GGを低く設定する必要がでてくるため、結果としてやは
りダイナミックレンジDRが小さくなってしまう。

（発明が解決しようとする課題）このように従来の出力回路では、出力信号の線形性を
維持するために必要なフローティング拡散領域における
信号の最大振幅範囲のマージンが、プロセスの変動、特
にデプレッション型MOSトランジスタの閾値電圧の影響
を受けて少なくなるという問題がある。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は、ある程度のプロセスの変動がある
場合でもフローティング拡散領域における信号の最大振
幅範囲のマージンを高くすることができ、所定の電源電
圧下で線形性及びS/Nが良好でダイナミックレンジの広
い出力信号を得ることができる電荷転送素子を提供する
ことにある。

［発明の構成］（課題を解決するための手段）本発明の電荷転送装置の出力装置は、フローティング
拡散領域の電荷量を電圧量に変換する出力回路の電源電
圧よりも絶対値が大きい電圧を昇圧により生成してドレ
イン領域にリセット電圧として供給する昇圧回路を電荷
転送素子チップ上に形成し、この昇圧回路の基準電圧生
成回路をリセット手段用MOSトランジスタと同一導電型
のMOSトランジスタおよび出力回路用MOSトランジスタと
同一導電型のMOSトランジスタを用いて構成してなるこ
とを第１の特徴とする。またこの発明の電荷転送素子
は、半導体基板上に形成され、電荷転送部から信号電荷
が転送されるフローティング拡散領域と、リセット電圧
が与えられ不要電荷を排出するドレイン領域と、リセッ
トパルスに応じて上記フローティング拡散領域の蓄積電
荷を上記ドレイン領域に排出制御するリセットゲート電
極と、上記フローティング拡散領域の蓄積電荷を上記ド
レイン領域に排出する際の上記リセットゲート電極下に
形成されるものよりも所定値αだけ低いポテンシャルに
相当する電圧を発生する電圧発生手段と、所定電圧を昇
圧しこの昇圧電圧をリセット電圧として上記ドレイン領
域に供給する昇圧手段と、上記電圧発生手段の出力電圧
と上記昇圧電圧との差に応じた誤差電圧を発生しこの誤
差電圧に基づいて上記昇圧手段における昇圧動作を制御
する比較制御手段とから構成されていることを第２の特
徴とする。また本発明は、半導体基板上に形成され、電
荷転送部から信号電荷が転送されるフローティング拡散
領域と、リセット電圧が与えられ不要電荷を排出するド
レイン領域と、リセットパルスに応じて上記フローティ
ング拡散領域の蓄積電荷を上記ドレイン領域に排出制御
するリセットゲート電極と、所定の電圧を受けて基準電
圧を生成する基準電圧生成回路と、該手段の出力電圧に
応じて電圧を昇圧し、この昇圧電圧をリセット電圧とし
て、上記ドレイン領域に供給する昇圧手段とを具備して
おり、上記昇圧電圧が上記フローティング拡散領域の蓄
積電荷を上記ドレイン領域に排出する際の上記リセット
ゲート電極下に形成されるポテンシャルよりもある程度
低い電圧値となるようにしたことを第３の特徴とする。

（作用）基準電圧生成回路の出力電圧がプロセスの変動に追随
するようになり、フローティング拡散領域のポテンシャ
ル値はプロセスに対する追随性が良くなり、実質的な変
化範囲が広くなる。従って、ある程度のプロセス変動に
拘らず、電荷転送素子出力信号のダイナミックレンジが
大きくなり、線形性およびS/Nが良く大きなレベルの出
力信号が、上記第１の特徴により得られるようになる。
また上記第２、第３の特徴により、この発明の電荷転送
素子では、ドレイン領域にリセット電圧して供給される
昇圧回路からの昇圧電圧の値が、プロセス変動、特にデ
プレッション型MOSトランジスタの閾値電圧の変動に応
じて制御される。このため、リセット電圧のプロセス変
動に対する追随性が良好となり、出力のダイナミックレ
ンジが常に広く保たれ、線形性及びS/Nの良好な出力信
号を得ることができる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明
する。

第１図は、第12図を参照して前述したCTDの出力装置
における昇圧回路59（たとえば第15図に示した昇圧回
路）の基準電圧源61として使用される基準電圧生成回路
160を示している。この基準電圧生成回路160は、V_DD電
源ノードとV_SS電源ノードとの間にゲート・ソース相互
が接続されたＤ型MOSトランジスタ161とドレイン・ゲー
ト相互が接続されたＥ型MOSトランジスタ162とが直列に
接続され、このトランジスタ161,162相互の接続点が基
準電圧VREFの出力ノードとなっている。上記Ｄ型MOSト
ランジスタ161は、CTDのリセット手段（第12図53）を構
成するMOSトランジスタと同一導電型であって飽和動作
し、前記Ｅ型MOSトランジスタ162はCTDのフローティン
グ拡散領域（第12図50）にゲートが接続されている出力
回路用MOSトランジスタ（第12図54）と同一導電型であ
って飽和動作する。

次に、上記基準電圧生成回路の基準電圧出力V_REFを求
める。Ｄ型トランジスタ161のβ値をβ61、その閾値電
圧をV_THD、Ｅ型トランジスタ162のβ値をβ62、その閾
値電圧をV_THE、上記Ｄ型トランジスタ161のバックゲー
トバイアス効果K_Dをとすると、となる。ここで、たとえばV_THE＝1V、V_THD＝−6V、とすると、 V_REF＝3.64Vになる。そして、プロセスの変動によりV
_THE＝１±0.4V、V_THD＝−６±1Vと変動するものとする
と、（１） V_THE,|V_THD｜とも最も大きい場合、V_THE＝1.4
V、V_THD＝−7Vであり、V_REF＝4.45Vとなる。

（２） V_THE,|V_THD｜とも最も小さい場合、V_THE＝0.6
V、V_THD＝−5V、V_REF＝2.28Vとなる。

上記基準電圧出力V_REFのプロセス依存性は第15図の昇
圧回路の昇圧出力（リセット電圧V_GG）に反映する。従
って、｜V_THD｜が大きい前記（１）の場合にはV_GGが高
くなるので、前式５から分るようにフローティング拡散
領域50における信号のバイアス電圧V_FDの下限のマージ
ンが増え、V_THEが小さい前記（２）の場合にはV_GGが小
さくなるからV_FDの上限のマージンが増える。即ち、フ
ローティング拡散領域50のポテンシャル値のプロセスに
対する追随性が良好となる。

上記第１図の基準電圧生成回路160を第20図の昇圧回
路の基準電圧源61に使用する場合には若干の変更を要す
る。即ち、プロセスセンター条件で上記第20図の昇圧回
路のMOSダイオード37の閾値電圧V_THE＝1Vに見合うだけ
基準電圧出力V_REFが高い値になるように設定する必要が
あり、MOSトランジスタ161,162のβ値を変更する。ここ
で、V_THE＝1V、V_THD＝−6V、｜K_D｜＝0.2Vとし、とすれば、前式６からV_REF＝4.65Vとなり、第20図の昇
圧回路の昇圧出力V_GGはMOSダイオードのしきい値分の効
果V_REF−V_THE＝3.65Vを反映する値となり、第15図の昇
圧回路の昇圧出力V_GGと等しくなる。そして、V_THE＝1.4
V、V_THD＝−7Vに変動したとき、V_REF＝5.63Vとなり、昇
圧出力V_GGはV_REF−V_THE＝4.23Vを反映する値となる。ま
た、V_THE＝0.6V、V_THD＝−5Vに変動したとき、V_REF＝3.
67Vとなり、昇圧出力V_GGはV_REF−V_THE＝3.07Vを反映す
る値となる。即ち、上記基準電圧出力V_REFのプロセス依
存性は第20図の昇圧回路の昇圧出力（リセット電圧
V_GG）に反映し、フローティング拡散領域50のポテンシ
ャル値のプロセスに対する追随性が良好となる。次に基
準電圧生成回路の変形例を第２図ないし第４図を参照し
て説明する。第２図の基準電圧生成回路170は、第１図
に示した基準電圧生成回路160に比べて、Ｄ型MOSトラン
ジスタ161のゲートをV_DD電源ノードに接続するように変
更して、このトランジスタ161を非飽和動作させるよう
にした点が異なり、その他は同じであるので第１図中と
同一符号を付している。この基準電圧生成回路170を使
用した場合でも前記したように第１図の基準電圧生成回
路160を使用した場合と同様な効果が得られる。

第３図の基準電圧生成回路180は、第１図に示した基
準電圧生成回路160に比べて、Ｅ型MOSトランジスタ162
のゲートを基準電圧出力ノードから分離し、このゲート
の電圧V_G1にさらにプロセス依存性を持たせている。即
ち、V_DD電源ノードとV_SS電源ノードとの間にドレイン・
ゲート相互が接続されたＥ型MOSトランジスタ181とゲー
ト・ソース相互が接続されたＤ型MOSトランジスタ182と
を直列に接続し、このトランジスタ181,182相互の接続
点を前記Ｅ型MOSトランジスタ162のゲートに接続してい
る。ここで、Ｅ型MOSトランジスタ181のV_THEが大きく、
Ｄ型MOSトランジスタ182のV_THDが小さい場合、ゲート電
圧V_G1は小さくなる。よって、前記Ｅ型MOSトランジスタ
162の相互コンダクタンスg_mはV_THEが大きくなる分と上
記V_G1が小さくなる分とだけ低下し、またその逆も成り
立つので、第１図の基準電圧生成回路160に比べてプロ
セス追随性はさらによくなる。なお、第３図中のＤ型MO
Sトランジスタ161のゲートをV_DD電源ノードに接続する
ように変更した場合でも、上記と同様な効果が得られ
る。

第４図の基準電圧生成回路190は、第３図の基準電圧
生成回路180に比べて、Ｄ型MOSトランジスタ161のゲー
トを基準電圧出力ノードから分離し、このゲートの電圧
V_G2にさらにプロセス依存性を持たせている。即ち、第
１図に示した構成の基準電圧生成回路160をバイアス電
圧源として付加し、そのバイアス電圧出力ノードを上記
Ｄ型MOSトランジスタ161のゲートに接続している。この
場合、上記バイアス電圧源160のＤ型MOSトランジスタ16
1のV_THDが小さく、Ｅ型MOSトランジスタ162のV_THEが大
きい場合、ゲート電圧V_G2は大きくなる。よって、前記
基準電圧生成回路190のＤ型MOSトランジスタ161の相互
コンダクタンスg_mは、V_THDが小さくなる分と上記V_G2が
大きくなる分とだけ増加し、またその逆も成り立つの
で、第３図の基準電圧生成回路180に比べてプロセス追
随性はさらに良くなる。なお、上記バイアス電圧源160
として第２図の基準電圧生成回路170あるいは第３図の
基準電圧生成回路180と置き換えることも可能である。
また、第４図の基準電圧生成回路190において、バイア
ス電圧源160以外の部分を複数個設け、前段の出力電圧
を後段のバイアス入力とするようにカスケード接続する
ことも可能である。

次に本発明の異なる実施例を説明する。

この実施例の電荷転送素子（CTD）では前記第12図中
の昇圧回路の代わりに、第５図に示すような構成の回路
を使用するようにしたものである。

図において、10は前記リセットゲート電極53下のポテ
ンシャルを等価的に検出し、それよりもαの値だけ低い
ポテンシャルに応じた電圧を発生する電圧発生回路、20
は所定の電圧を昇圧し、この昇圧電圧を前記リセット電
圧V_GGとして前記ドレイン領域52に供給する昇圧回路、3
0は上記電圧発生回路10で発生された電圧と上記昇圧回
路20の昇圧電圧との差に応じた電圧を誤差電圧として発
生し、この誤差電圧に応じて上記昇圧回路20の昇圧動作
を制御する比較制御回路である。上記電圧発生回路10
は、一定電圧を発生する昇圧回路11、前記リセットゲー
ト電極53と等しい構造を持つＤ型のMOSトランジスタ1
2、定電圧源13及び定電流源14とから構成されている。
上記昇圧回路11は、MOSトランジスタ12のチャネル下に
形成されるポテンシャル値よりもわずかに高い値の一定
電圧を発生するものであり、この一定電圧はトランジス
タ12のドレインに供給されている。また、トランジスタ
12のゲートには、前記リセットゲート電極53に供給され
るリセットパルスφＲの高電圧VRHと等価な値を持つ定
電圧源13が接続されており、このトランジスタ12は常時
導通状態にされている。またトランジスタ12のソースに
は上記定電流源14が接続されており、このソースと定電
流源14との接続点に発生する電圧が上記比較制御回路30
に供給される。

上記昇圧回路20は所定電圧を昇圧して前記リセット電
圧VGGを発生するものであり、例えば前記第15図と同様
の構成にされている。

上記比較制御回路30は、上記電圧発生回路10で発生さ
れた電圧をレベルシフトするレベルシフト回路31、上記
昇圧回路20からの昇圧電圧をレベルシフトするレベルシ
フト回路32、上記両レベルシフト回路31,32からの出力
電圧の差に応じた誤差電圧を出力する比較器33から構成
されており、比較器33からの出力誤差電圧が上記昇圧回
路20に制御入力として供給される。そして、昇圧回路20
はこの制御入力に基づいて例えば第15図の基準電圧VREF
の値を変えて昇圧を行なう。

次に上記構成でなる回路の動作を第６図のポテンシャ
ル・プロファイルを示す図を用いて説明する。電圧発生
回路10において、MOSトランジスタ12のドレイン領域15
には昇圧回路11からの一定電圧が印加されているので、
その下部には一定のポテンシャルPdが発生している。さ
らにMOSトランジスタ12のゲートには定電圧源13からの
一定電圧VRHが印加されているので、その下部には前記
リセットゲート電極53の場合と同様のポテンシャルPRH
が発生している。一方、トランジスタ12のソース領域16
には定電流源14が接続されており、ドレイン，ソース領
域間にはこの定電流源14により電流IOが流れているの
で、このトランジスタ12のソース領域16のポテンシャル
はチャネル領域下部のポテンシャルPRHから電流IOによ
るポテンシャル値の低下分αを引いた（PRH−α）に設
定され、この値に対応した電圧がソース領域16に発生す
る。なお、このαに相当する値が、前記第14図において
リセットゲート電極53下に形成される高レベルのポテン
シャルPRHと、ドレイン領域52のポテンシャルPDとの差
であるリセット時のマージンと等しくなるように電流値
IOが調整される。

この電圧発生回路10および昇圧回路20からの電圧は昇
圧回路20、比較制御回路30で使用されている電源電圧よ
りも高い値であるため、両電圧はレベルシフト回路31,3
2でレベルシフトされた後に比較器33に供給され、ここ
でその差に応じた誤差電圧が出力される。昇圧回路20の
昇圧動作はこの誤差電圧に応じて制御されており、両レ
ベルシフト回路31,32の出力が一致した時点で昇圧回路2
0の昇圧電圧VGGが安定する。

従って、前記出力ゲート電極51下のポテンシャルPGと
最終段転送電極58n下のポテンシャル値PnLとがほぼ等し
い値となるように設計しておけば、ダイナミックレンジ
DRは、たとえプロセス変動によりPnLの値、すなわちＤ
型MOSトランジスタの閾値電圧|VTHD|が変動してもほぼ
一定値に保つことができる。

このように上記実施例によれば、出力のダイナミック
レンジを広くとるためにドレイン領域52に昇圧されたリ
セット電圧を印加するようにしているので、所定の電源
電圧下で線形性及びS/Nが良く、大きなレベルの出力信
号を得ることができる。しかも、上記実施例によれば、
リセットゲート電極53下のポテンシャル値を等価的に検
出し、プロセス変動、特にＤ型MOSトランジスタの閾値
電圧|VTHD|の変動に対してリセット電圧VGGを追随させ
るようにしているので、実質的に出力ダイナミックレン
ジDRを一定に保つことができる。

なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例では電圧発生回路10において、リセットゲ
ート電極53下のポテンシャルPRHよりもαだけ低いポテ
ンシャル（PRH-α）に対応した電圧を発生する場合に、
定電流源14のみにて生成させる場合について説明した
が、さらにリセットマージンをとるためにMOSトランジ
スタ12のゲートに印加される定電圧源13の値を、実際に
リセットゲート電極53に印加されるリセットパルスφＲ
の高電圧VRHよりも低い値に設定するようにしてもよ
く、またはMOSトランジスタ12のチャネル幅Ｗの調整に
よって行なうようにしてもよい。

さらに、昇圧回路20は比較制御回路30からの誤差電圧
によって昇圧動作が制御されるような構成のものであれ
ばどのようなものであってもよく、例えば基準電圧VREF
は常に一定であり、比較制御回路30からの誤差電圧によ
って制御パルスCPのパルス幅を変えることによって昇圧
出力を可変するような構成のものであってもよい。

次に更に異なる実施例を説明する。

この実施例の電荷転送素子（CTD）では前記第12図中
の昇圧回路の代わりに、第８図に示すような構成の回路
を使用するようにしたものである。

図において、10は前記リセットゲート電極53に低レベ
ルが印加されたときにリセット電極下に形成されるポテ
ンシャルに相当する電圧発生回路、20は前記電圧発生回
路の出力対して所定の電圧を昇圧して付加し、この昇圧
電圧を前記リセット電圧VGGとして前記ドレイン領域52
に供給する昇圧回路である。

上記電圧発生回路10は、一定電圧を発生する昇圧回路
11、前記リセットゲート電極53と等しい構造を持つＤ型
のMOSトランジスタ12、及び定電流源14とから構成され
ている。上記昇圧回路11は、MOSトランジスタ12のチャ
ネル下に形成されるポテンシャル値よりもわずかに高い
値の一定電圧を発生するものであり、この一定電圧はト
ランジスタ12のドレインに供給されている。また、トラ
ンジスタ12のゲートには、前記リセットゲート電極53に
供給されるリセットパルスφＲの低電圧VRLと等価な値
を持つ接地電位V_SSが接続されており、このトランジス
タ12は常時導通状態にされている。またトランジスタ12
のソースには上記定電流源14が接続されており、このソ
ースと定電流源14との接続点に発生する電圧が上記昇圧
回路20に供給される。

上記昇圧回路20はある基準電圧に対して所定電圧を昇
圧して前記リセット電圧VGGを発生するものであり、例
えば前記第15図と同様の構成にされている。

具体的には、上記基準電圧として、上記電圧発生回路
10の出力電圧V_REFが用いられており、V_REFの変動が昇圧
回路20の出力電圧V_GGに即影響を与えるような構成にさ
れている。

次に上記構成でなる回路の動作を第９図のポテンシャ
ル・プロファイルを示す図を用いて説明する。電圧発生
回路10において、MOSトランジスタ12のドレイン領域15
には昇圧回路11からの一定電圧が印加されているので、
その下部には一定のポテンシャルPdが発生している。さ
らにMOSトランジスタ12のゲートには接地電位V_SSが印加
されているので、その下部には前記リセットゲート電極
53に低レベル電圧を印加した時のポテンシャルPRLが発
生している。一方、トランジスタ12のソース領域16には
定電流源14が接続されており、ドレイン，ソース領域間
にはこの定電流源14により電流IOが流れているので、こ
のトランジスタ12のソース領域16のポテンシャルはチャ
ネル領域下部のポテンシャルPRLから電流IOによるポテ
ンシャル値の低下分βを引いた（PRL-β）に設定され、
この値に対応した電圧がソース領域16に発生する。な
お、このβに相当する値が、前記第14図においてリセッ
トゲート電極53下に形成される高レベルのポテンシャル
PRHと、ドレイン領域52のポテンシャルPDとの差である
リセット時のマージンと等しくなるように電流値IOが調
整される。

なお第９図において定電流源14の代わりに定抵抗の構
成でも同様の効果を得ることができる。

さらに電圧発生回路10の構成要素である昇圧回路11は
PRHより高い電圧をドレイン領域15に供給するために使
われているものであり、昇圧しなくても本条件が満足で
きるなら最大電源電圧を与えておくだけで充分である。

従って、前記出力ゲート電極51下のポテンシャルPGと
最終段転送電極58n下のポテンシャル値PnLとがほぼ等し
い値となるように設計しておけばダイナミックレンジDR
は、たとえプロセス変動によりPnLの値、すなわちＤ型M
OSトランジスタの閾値電圧|VTHD|が変動してもほぼ一定
値に保つことができる。

なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例では電圧発生回路10において、リセットマ
ージンをとるためにリセットゲート電極53下のポテンシ
ャルPRLよりもβだけ低いポテンシャル（PRL-β）に対
応した電圧を発生させ、これをリセットマージンとする
方法について説明したが、リセットマージンをさらに増
やすためにMOSトランジスタ12のゲートに印加される接
地電位V_SSを、実際にリセットゲート電極53に印加され
るリセットパルスφＲの低電圧V_SSよりも低い値に設定
するようにしてもよく、またはMOSトランジスタ12のチ
ャネル幅Ｗの調整によって行なうようにしてもよい。さ
らにはβ０と設定して昇圧回路20の昇圧分にて調整す
ることも可能である。

第10図は本発明の異なる実施例である。本実施例は、
第８図のものにおいて電圧発生回路10と昇圧回路20との
間に、例えばオペアンプ33にてボルテージフォロア回路
を構成し、これを介挿したものである。この場合電圧発
生回路10の出力レベルがボルテージフォロア入力に入
り、ボルテージフォロア出力24にはVREFの電圧が現われ
る。これが昇圧回路に入力されること以外は第８図の説
明と同様である。

第11図も第10図と同様の目的で構成された実施例であ
る。第10図のポテンシャル検出用電圧発生回路17の出力
VREFは、実質的に、検出されたポテンシャルよりある程
度低い値18（第10図の出力VREF相当）を、更にトランジ
スタ22,32のgm比で分割した電圧値になっている。この
ときVREFはボルテージフォロアの動作可能領域内のより
高い値となるようにトランジスタ22,32のgm比を決定す
る。このとき昇圧レベルに寄与するのは、実際にポテン
シャル変動分に対して、トランジスタ22,32のgmにより
決定される比率分減衰された値となる。

［発明の効果］以上説明したようにこの発明によれば、ある程度のプ
ロセスの変動がある場合でもフローティング拡散領域に
おける信号の最大振幅範囲のマージンを高くすることが
でき、所定の電源電圧下で線形性及びS/Nが良好でダイ
ナミックレンジの広い出力信号を得ることができる電荷
転送素子を提供することができる。

【図面の簡単な説明】

第１図ないし第５図は本発明の各実施例を説明する回路
図、第６図は第５図の作用説明図、第７図は同効果説明
図、第８図は本発明の異なる実施例を説明する回路図、
第９図はその作用説明図、第10図、第11図は本発明の異
なる実施例を説明する回路図、第12図ないし第20図は従
来の電荷転送素子の説明図である。 10,17……電圧発生回路、11……昇圧回路、12,22,32…
…Ｄ型MOSトランジスタ、13……定電圧源、14……定電
流源、20……昇圧回路、33……オペアンプ、48……入力
部、49……電荷転送部、50……フローティング拡散領
域、51……出力ゲート電極、52……ドレイン領域、53…
…リセットゲート電極、56……出力回路、160,170,180,
190……基準電圧生成回路、161……Ｄ型MOSトランジス
タ、162……Ｅ型MOSトランジスタ。

Claims

【特許請求の範囲】

【請求項１】所定のクロック信号を受けて半導体基板内
の電荷を転送する電荷転送部と、前記半導体基板に形成
され、前記電荷転送部から電荷が転送されるフローティ
ング拡散領域と、前記半導体基板内に前記フローティン
グ拡散領域と離間して形成されるドレイン領域と、前記
フローティング拡散領域と前記ドレイン領域との間の領
域上に形成され、リセット信号を受け、前記フローティ
ング拡散領域と前記ドレイン領域との間の導通と非導通
を制御するリセット電極と、所定の電圧を受けて基準電
圧を生成する基準電圧生成回路と、この基準電圧生成回
路で生成された基準電圧を受け、その基準電圧に対して
所定電位を付加する手段とから構成され、前記ドレイン
領域に前記所定の電圧以上の昇圧された電圧を印加する
昇圧回路と、前記フローティング拡散領域に電気的に接
続され、前記フローティング拡散領域に蓄積された電荷
を、その電荷量に実質的に比例する電圧レベルを有する
信号に変換して出力する出力回路とを具備する電荷転送
素子の出力装置において、前記基準電圧生成回路は、前
記リセット電極と前記フローティング拡散領域と前記ド
レイン領域とから形成されるMOSトランジスタと同一導
電型で、かつ実質的に同一構成の第１のデプレッション
タイプのMOSトランジスタと、このデプレッションタイ
プのMOSトランジスタにカスケード接続された第１のエ
ンハンスメントタイプのMOSトランジスタとから構成さ
れていることを特徴とする電荷転送素子。
【請求項２】前記リセット電極を含むMOSトランジスタ
と前記第１のデプレッションタイプのMOSトランジスタ
は実質的に同一のプロセスで形成される請求項１に記載
の電荷転送素子。
【請求項３】前記第１のデプレッションタイプのMOSト
ランジスタはソース領域とドレイン領域とゲート電極を
含み、前記ソース領域と前記ドレイン領域は前記フロー
ティング拡散領域と前記ドレイン領域の形成と同一の工
程で形成され、前記ゲート電極は前記リセット電極の形
成と同一の工程で形成される請求項１に記載の電荷転送
素子。
【請求項４】前記出力回路は前記フローティング拡散領
域にゲートが接続された変換用エンハンスメントタイプ
MOSトランジスタと、この変換用MOSトランジスタの電流
路に所定電流を流す定電流源より構成され、前記基準電
位生成回路を構成する前記第１のエンハンスメントタイ
プMOSトランジスタは前記出力手段を構成するMOSトラン
ジスタと同一の導電型である請求項１に記載の電荷転送
素子。
【請求項５】前記第１のデプレッションタイプのMOSト
ランジスタの電流路の一端には電源電圧（V_DD）が印加
され、電流路の他端とゲートは基準電圧出力端に接続さ
れ、飽和領域で動作し、前記第１のエンハンスメントタ
イプのMOSトランジスタの電流路の一端には接地電圧（X
_SS）が印加され、電流路の他端とゲートは前記基準電圧
出力端に接続され、飽和領域で動作する請求項１に記載
の電荷転送素子。
【請求項６】前記第１のデプレッションタイプのMOSト
ランジスタの電流路の一端とゲートには電源電圧
（V_DD）が印加され、電流路の他端は基準電圧出力端に
接続され、非飽和領域で動作し、前記第１のエンハンス
メントタイプのMOSトランジスタの電流路の一端には接
地電圧（X_SS）が印加され、電流路の他端とゲートは基
準電圧出力端に接続される請求項１に記載の電荷転送素
子。
【請求項７】前記第１のエンハンスメントタイプMOSト
ランジスタの電流路の一端とゲートには電源電圧
（V_DD）が印加され、前記第１のデプレッションタイプM
OSトランジスタの電流路の一端とゲートには接地電圧
（X_SS）が印加され、電流路の他端は前記第１のエンハ
ンスメントタイプのMOSトランジスタの電流路の他端に
接続され、前記昇圧回路はさらに第２のデプレッション
タイプのMOSトランジスタと第２のエンハンスメントタ
イプのMOSトランジスタを備え、前記第２のデプレッシ
ョンタイプのMOSトランジスタの電流路の一端には電源
電圧（V_DD）が印加され、電流路の他端は基準電圧出力
端に接続されており、前記第２のエンハンスメントタイ
プのMOSトランジスタの電流路の一端には接地電圧
（V_SS）が印加され、電流路の他端は前記基準電圧出力
端に接続され、ゲートは前記第１のデプレッションタイ
プのMOSトランジスタと前記第１のエンハンスメントタ
イプのMOSトランジスタの接続点に接続される請求項１
に記載の電荷転送素子。
【請求項８】前記第１のデプレッションタイプのMOSト
ランジスタの電流路の一端には電源電圧（V_DD）が印加
され、前記第１のエンハンスメントタイプMOSトランジ
スタの電流路の一端には接地電圧（V_SS）が印加され、
電流路の他端とゲートは前記第１のデプレッションタイ
プのMOSトランジスタの電流路の他端に接続され、さら
にこの回路は第２、第３のエンハンスメントタイプMOS
トランジスタと第２、第３のデプレッションタイプのMO
Sトランジスタを備え、前記第２のエンハンスメントタ
イプMOSトランジスタの電流路の一端には電源電圧
（V_DD）が印加され、前記第２のデプレッションタイプM
OSトランジスタの電流路の一端とゲートには接地電圧
（X_SS）が印加され、電流路の他端は前記第２のエンハ
ンスメントタイプのMOSトランジスタの電流路の他端に
接続され、前記第３のデプレッションタイプのMOSトラ
ンジスタの電流路の一端には電源電圧（V_DD）が印加さ
れ、電流路の他端は基準電圧出力端に接続され、ゲート
は前記第１のデプレッションタイプのMOSトランジスタ
と前記第１のエンハンスメントタイプのMOSトランジス
タの接続点に接続されており、前記第３のエンハンスメ
ントタイプのMOSトランジスタの電流路の一端には接地
電圧（V_SS）が印加され、電流路の他端は前記基準電圧
出力端に接続され、ゲートは前記第２のデプレッション
タイプMOSトランジスタと前記第２のエンハンスメント
タイプMOSトランジスタの接続点に接続される請求項１
に記載の電荷転送素子。
【請求項９】前記昇圧手段は、前記基準電圧生成回路の
出力端に電流路の一端が接続され、第１のノードに電流
路の他端が接続され、ゲートに第１のパルスが印加され
るMOSトランジスタとMOSダイオードのいずれか一方と、
前記第１のノードに一端が接続され、他端に前記第１の
パルスと逆相の第２のパルスが印加されるキャパシタ
と、前記第１のノードに電流路の一端が接続され、他端
がこの昇圧手段の出力信号を発生する、ゲートに前記第
２のパルスが印加されるMOSトランジスタとMOSダイオー
ドのいずれか一方とから構成さらる請求項１に記載の電
荷転送素子。
【請求項１０】前記第１導電型の半導体基板と、前記半
導体基板に形成された第２導電型のフローティング拡散
領域と、前記半導体基板内に前記フローティング拡散領
域と離間して形成される第２導電型のドレイン領域と、
前記半導体基板上に形成される少なくとも１つの絶縁膜
と、前記絶縁膜上に形成され、所定のクロック信号（φ
1,φ２）を受けて、前記半導体基板内の電荷を転送し、
前記フローティング拡散領域に流入させる転送電極と、
前記絶縁膜の前記フローティング拡散領域と前記ドレイ
ン領域間の領域上に形成され、リセット信号を受け、前
記領域間の導通と非導通を制御するリセット電極と、基
準電圧（VREF）を生成する基準電圧生成回路と、前記基
準電圧（VREF）を受け、前記基準電圧（VREF）に対して
昇圧する手段とにより構成され、前記ドレイン領域に前
記基準電圧以上の昇圧された電圧（VGG）を印加する昇
圧回路と、前記フローティング拡散領域にゲートが電気
的に接続された変換用エンハンスメントタイプMOSトラ
ンジスタと、前記エンハンスメントタイプのMOSトラン
ジスタの電流路に所定の電流を流す定電流源により構成
され、前記フローティング拡散領域に蓄積された電荷
を、その電荷量に実質的に比例する電圧レベルを有する
信号に変換して出力する出力回路とを具備する電荷転送
素子において、前記基準電圧生成回路は、前記フローテ
ィング拡散領域と前記ドレイン領域の形成と同一工程で
前記半導体基板に形成された第２導電型のソース領域及
びドレイン領域と、前記絶縁膜と、前記リセット電極の
形成と同一の工程で前記絶縁膜上に形成されるゲート電
極とから構成され、第１の電流路の一端に第１の電圧
（V_DD）を受け、前記リセット電極とフローティング拡
散領域と前記ドレイン領域と前記絶縁膜により形成され
るMOSトランジスタと同一導電型の第１のデプレッショ
ンタイプMOSトランジスタと、前記第１のデプレッショ
ンタイプMOSトランジスタの電流路の他端に電流路の一
端がカスケードに接続され、電流路の他端に第２の電圧
（V_SS）を受け、前記変換用エンハンスメントタイプMOS
トランジスタと同一導電型で、前記電流路の一端に前記
基準電圧を発生する第１のエンハンスメントタイプMOS
トランジスタとを具備する電荷転送素子。
【請求項１１】前記第１の電圧は電源電圧（V_DD）であ
り、前記第１のデプレッションタイプMOSトランジスタ
のゲートは前記電源電圧とこのデプレッションタイプMO
Sトランジスタの電流路の他端のいずれかに接続され、
前記第２の電圧は接地電圧（V_SS）であり、前記第１の
エンハンスメントタイプMOSトランジスタのゲートはこ
のMOSトランジスタの電流路の一端に接続される請求項1
0に記載の電荷転送素子。
【請求項１２】前記第１の電圧は電源電圧（V_DD）であ
り、前記第１のデプレッションタイプMOSトランジスタ
のゲートは前記電源電圧（V_DD）とこのMOSトランジスタ
の電流路の他端のいずれか一方に接続され、前記第２の
電圧は接地電圧であり、前記第１のエンハンスメントタ
イプMOSトランジスタの電流路の一端には接地電圧
（V_SS）が印加され、電流路の他端とゲートは前記第１
のデプレッションタイプMOSトランジスタの電流路の他
端に接続され、前記基準電圧発生回路はさらに第２のエ
ンハンスメントタイプMOSトランジスタと第２のデプレ
ッションタイプMOSトランジスタを備え、前記第２のエ
ンハンスメントタイプMOSトランジスタの電流路の一端
とゲートには電源電圧（V_DD）が印加され、前記第２の
デプレッションタイプMOSトランジスタの電流路の一端
とゲートには接地電圧（V_SS）が印加され、電流路の他
端は前記第２のエンハンスメントタイプMOSトランジス
タの電流路の他端に接続され、前記第１のエンハンスメ
ントタイプMOSトランジスタのゲートは前記第２のデプ
レッションタイプMOSトランジスタと前記第２のエンハ
ンスメントタイプMOSトランジスタの接続点に接続され
る請求項10に記載の電荷転送素子。
【請求項１３】前記前記第１の電圧は電源電圧（V_DD）
であり、前記第２の電圧は接地電圧（V_SS）であり、さ
らにこの回路は第２、第３のエンハンスメントタイプMO
Sトランジスタと第２、第３のデプレッションタイプMOS
トランジスタを備え、前記第２のエンハンスメントタイ
プMOSトランジスタの電流路の一端とゲートには前記電
源電圧（V_DD）が印加され、前記第２のデプレッション
タイプMOSトランジスタの一端とゲートには接地電圧（V
_SS）が印加され、電流路の他端は前記第２のエンハンス
メントタイプMOSトランジスタの電流路の他端に接続さ
れ、前記第３のデプレッションタイプMOSトランジスタ
の電流路の一端には電源電圧（V_DD）が印加され、前記
第３のエンハンスメントタイプMOSトランジスタの電流
路の一端には接地電圧が印加され、電流路の他端は前記
第３のデプレッションタイプMOSトランジスタの電流路
の他端に接続され、前記第１のデプレッションタイプMO
Sトランジスタのゲートは前記第１のデプレッションタ
イプMOSトランジスタと前記第１のエンハンスメントタ
イプMOSトランジスタの接続点に接続され、前記第３の
エンハンスメントタイプMOSトランジスタのゲートは前
記第２のデプレッションタイプMOSトランジスタと前記
第２のエンハンスメントタイプMOSトランジスタの接続
点に接続されている請求項10に記載の電荷転送素子。
【請求項１４】半導体基板上に形成され、電荷転送部か
ら信号電荷が転送されるフローティング拡散領域と、リ
セット電圧が与えられ不要電荷を排出するドレイン領域
と、リセットパルスに応じて上記フローティング拡散領
域の蓄積電荷を上記ドレイン領域に排出制御するリセッ
トゲート電極と、上記フローティング拡散領域の蓄積電
荷を上記ドレイン領域に排出する際の上記リセットゲー
ト電極下に形成されるものよりも所定値αだけ低いポテ
ンシャルに相当する電圧を発生する電圧発生手段と、所
定電圧を昇圧しこの昇圧電圧をリセット電圧として上記
ドレイン領域に供給する昇圧手段と、上記電圧発生手段
の出力電圧と上記昇圧電圧との差に応じた誤差電圧を発
生しこの誤差電圧に基づいて上記昇圧電圧における昇圧
動作を制御する比較制御手段とを具備したことを特徴と
する電荷転送素子。
【請求項１５】前記ポテンシャルαが、前記フローティ
ング拡散領域の蓄積電荷を上記ドレイン領域に排出する
際のリセットゲート電極下に形成されるポテンシャルと
前記ドレイン領域のポテンシャルとの差に相当する値に
設定されている請求項14に記載の電荷転送素子。
【請求項１６】前記電圧発生手段は、前記リセットゲー
ト電極に高レベルが印加されたときに形成されるポテン
シャルに相当する電圧を検出して動作するものであるこ
とを特徴とする請求項14に記載の電荷転送素子。
【請求項１７】半導体基板上に形成され、電荷転送部か
ら信号電荷が転送されるフローティング拡散領域と、リ
セット電圧が与えられ不要電荷を排出するドレイン領域
と、リセットパルスに応じて上記フローティング拡散領
域の蓄積電荷を上記ドレイン領域に排出制御するリセッ
トゲート電極と、上記フローティング拡散領域の蓄積電
荷を蓄積する際の上記リセットゲート電極下に形成され
るものよりも所定値βだけ低いポテンシャルに相当する
電圧を発生する電圧発生手段と、この電圧発生手段の出
力電圧を昇圧し、この昇圧電圧をリセット電圧として、
上記ドレイン領域に供給する昇圧手段とを具備してお
り、上記昇圧電圧は、上記フローティング拡散領域の蓄
積電荷を上記ドレイン領域に排出する際の上記リセット
ゲート電極下に形成されるポテンシャルよりも低い電圧
値となることを特徴とする電荷転送素子。
【請求項１８】前記ポテンシャルβが、前記フローティ
ング拡散領域の蓄積電荷を上記ドレイン領域に排出する
際のリセットゲート電極下に形成されるポテンシャルと
前記ドレイン領域のポテンシャルとの差に相当する値に
設定されている請求項17に記載の電荷転送素子。
【請求項１９】上記電圧発生手段は、上記リセットゲー
ト電極に低レベルが印加されたときにリセット電極下に
形成されるポテンシャルに相当する電圧を検出して動作
するものであることを特徴とする請求項17に記載の電荷
転送素子。