JPS6065571A - 半導体装置 - Google Patents
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- JPS6065571A JPS6065571A JP59159392A JP15939284A JPS6065571A JP S6065571 A JPS6065571 A JP S6065571A JP 59159392 A JP59159392 A JP 59159392A JP 15939284 A JP15939284 A JP 15939284A JP S6065571 A JPS6065571 A JP S6065571A
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76808—Input structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ソース領域と、表面隣接チャネル領域と、こ
のチャネル領域の上方に位置し、このチャネル領域から
絶縁層によって分離されたゲート電極とを有する第１電
界効実装置が表面に設けられている半導体本体を具える
半導体装置であって、ソース領域と、ドレイン領域と、
中間のチャネル領域と、このチャネル領域から絶縁され
たゲート電極とを、有するトランジスタの形態の第２電
界効実装置が半導体本体内に設けられている半導体装置
に関するものである。
のチャネル領域の上方に位置し、このチャネル領域から
絶縁層によって分離されたゲート電極とを有する第１電
界効実装置が表面に設けられている半導体本体を具える
半導体装置であって、ソース領域と、ドレイン領域と、
中間のチャネル領域と、このチャネル領域から絶縁され
たゲート電極とを、有するトランジスタの形態の第２電
界効実装置が半導体本体内に設けられている半導体装置
に関するものである。
この場合、第１電界効実装置は電流源として接続した絶
縁ゲート電界効果トランジスタを以って構成しうる。重
要な他の例では、第１電界効実装置が電荷結合装置の入
力段を構成する。これら双方の例では、電界効果トラン
ジスタを以って構成した第２電界効実装置を抵抗とみな
すことができる。このトランジスタに電流が流れると、
第１電界効実装置に供給される電圧が発生する。
縁ゲート電界効果トランジスタを以って構成しうる。重
要な他の例では、第１電界効実装置が電荷結合装置の入
力段を構成する。これら双方の例では、電界効果トラン
ジスタを以って構成した第２電界効実装置を抵抗とみな
すことができる。このトランジスタに電流が流れると、
第１電界効実装置に供給される電圧が発生する。
この電圧の値は後に説明する実施例から明らかなように
一般に臨界的なものである。この値は例えば第２電界効
実装置のトランジスタを流れる電流の値によって調整し
ろる。しかしこの方法の有用性は極めて制限されている
。その理由は、電流が直ちにあまりにも大きくなり、そ
の結果エネルギー消費があまりにも多くなったり、或い
はあまりにも小さくなり、イナーシア（応答遅れ）現象
が生じる為である。しきい値電圧によりトランジスタの
抵抗値を制御することも知らされている。
一般に臨界的なものである。この値は例えば第２電界効
実装置のトランジスタを流れる電流の値によって調整し
ろる。しかしこの方法の有用性は極めて制限されている
。その理由は、電流が直ちにあまりにも大きくなり、そ
の結果エネルギー消費があまりにも多くなったり、或い
はあまりにも小さくなり、イナーシア（応答遅れ）現象
が生じる為である。しきい値電圧によりトランジスタの
抵抗値を制御することも知らされている。
しきい値電圧を調整する通常の方法はイオン注入により
チャネル領域内のドーピング濃度を制御する方法である
。しかしこの場合、個別のイオン注入工程が必要であり
、従って工程が一層複雑となる。更に、この方法を用い
ると、しきい値電圧の広がりが可成り大きく、すなわち
従来技術によると１００ｍ Ｖ程度となってしまう。
チャネル領域内のドーピング濃度を制御する方法である
。しかしこの場合、個別のイオン注入工程が必要であり
、従って工程が一層複雑となる。更に、この方法を用い
ると、しきい値電圧の広がりが可成り大きく、すなわち
従来技術によると１００ｍ Ｖ程度となってしまう。
本発明の目的は特に、正確な電圧調整を簡単で再現性の
ある方法で達成しうる前述した種類の半導体装置を提供
せんとするにある。本発明は特に、電界効果装置のしき
い値電圧は少なくともその所定値以下でチャネル幅に依
存し、他のパラメータを一定に保持した場合にチャネル
幅によりしきい値電圧の極めて正確な調整を達成しうる
という事実の認識を基に成したものである。
ある方法で達成しうる前述した種類の半導体装置を提供
せんとするにある。本発明は特に、電界効果装置のしき
い値電圧は少なくともその所定値以下でチャネル幅に依
存し、他のパラメータを一定に保持した場合にチャネル
幅によりしきい値電圧の極めて正確な調整を達成しうる
という事実の認識を基に成したものである。
本発明は、ソース領域と、表面隣接チャネル領域と、こ
のチャネル領域の上方に位置し、このチャネル領域から
絶縁層によって分離されたゲート電極とを有する第１電
界効実装置が表面に設けられている半導体本体を具える
半導体装置であって、ソース領域と、ドレイン領域と、
中間のチャネル領域と、このチャネル領域から絶縁され
たゲート電極とを有するトランジスタの形態の第２電界
効実装置が半導体本体内に設けられている半導体装置に
おいて、第２電界効実装置のゲート電極およびドレイン
領域の双方を第１電界効実装置のゲート電極に接続し、
第１および第２電界効実装置の双方のソース領域を互い
に接続し、これら２つの電界効実装置のチャネル幅であ
って、これら双方の電界効実装置のしきい値電圧が狭チ
ャネル効果によって決定される程度に小さなチャネル幅
を互いに異ならせ、従ってこれら２つの電界効実装置の
しきい値電圧も互いに異ならせたことを特徴とする。
のチャネル領域の上方に位置し、このチャネル領域から
絶縁層によって分離されたゲート電極とを有する第１電
界効実装置が表面に設けられている半導体本体を具える
半導体装置であって、ソース領域と、ドレイン領域と、
中間のチャネル領域と、このチャネル領域から絶縁され
たゲート電極とを有するトランジスタの形態の第２電界
効実装置が半導体本体内に設けられている半導体装置に
おいて、第２電界効実装置のゲート電極およびドレイン
領域の双方を第１電界効実装置のゲート電極に接続し、
第１および第２電界効実装置の双方のソース領域を互い
に接続し、これら２つの電界効実装置のチャネル幅であ
って、これら双方の電界効実装置のしきい値電圧が狭チ
ャネル効果によって決定される程度に小さなチャネル幅
を互いに異ならせ、従ってこれら２つの電界効実装置の
しきい値電圧も互いに異ならせたことを特徴とする。
本発明によれば、図面に関する後の説明から明らかとな
るように、チャネル幅を狭チャネル効果が有効となる範
囲内に選択した場合に、追加の処理工程を必要とするこ
となく、しきい値電圧の正確な調整を有効且つ再現性の
ある方法で達成しうる。
るように、チャネル幅を狭チャネル効果が有効となる範
囲内に選択した場合に、追加の処理工程を必要とするこ
となく、しきい値電圧の正確な調整を有効且つ再現性の
ある方法で達成しうる。
本発明で用いた電界効果トランジスタの狭チャネル効果
自体は例えば文献“［１ｌｅｃｔｒｏｎｉｃｓ Ｌｅｔ
ｔｅｒｓＪａｎｕａｒｙ ８，１９８１．Ｖｏｌ、１７
．ｔｌｋｌｌ、ｐρ、４９−５０の論文” Ｔｈｒｅｓ
ｈｏｌｄ Ｖｏｌｔａｇｅ ｏｆ ａ Ｎａｒｒｏｗ−
Ｗｉｄｔｈ ＭＯＳＦＥＴ ”（Ｌ、Ａ、Ａｋｅｒｓ氏
著）に記載されており既知である。
自体は例えば文献“［１ｌｅｃｔｒｏｎｉｃｓ Ｌｅｔ
ｔｅｒｓＪａｎｕａｒｙ ８，１９８１．Ｖｏｌ、１７
．ｔｌｋｌｌ、ｐρ、４９−５０の論文” Ｔｈｒｅｓ
ｈｏｌｄ Ｖｏｌｔａｇｅ ｏｆ ａ Ｎａｒｒｏｗ−
Ｗｉｄｔｈ ＭＯＳＦＥＴ ”（Ｌ、Ａ、Ａｋｅｒｓ氏
著）に記載されており既知である。
この論文では、単に狭チャネル効果の解析が行われてい
るだけである。この文献には、狭チャネル効果をいかに
用いれば有利であるということは記載されていない。
るだけである。この文献には、狭チャネル効果をいかに
用いれば有利であるということは記載されていない。
図面につき本発明を説明する。
第１〜３図に示す第１実施例は電荷結合装置の入力回路
に関するものである。ここでは−例として、ｎチャネル
型の電荷結合装置につき説明するも、本発明の原理はｎ
チャネル型の回路にも適用しうろことに注意する必要が
ある。
に関するものである。ここでは−例として、ｎチャネル
型の電荷結合装置につき説明するも、本発明の原理はｎ
チャネル型の回路にも適用しうろことに注意する必要が
ある。
この電荷結合装置はｐ型珪素より成る半導体本体１を有
するか、或いは少なくとも表面層１がｐ型である半導体
本体を有しており、後者の場合の表面層はｎ型のキャリ
ア上に設けうる。主として回路構成を示す第１図では電
荷結合装置の一部を成す半導体装置の一部分しか示して
おらず、他の部分は回路としてのみ示しである。しかし
この他の部分も半導体本体内に集積化しうるものである
ことに注意する必要がある。
するか、或いは少なくとも表面層１がｐ型である半導体
本体を有しており、後者の場合の表面層はｎ型のキャリ
ア上に設けうる。主として回路構成を示す第１図では電
荷結合装置の一部を成す半導体装置の一部分しか示して
おらず、他の部分は回路としてのみ示しである。しかし
この他の部分も半導体本体内に集積化しうるものである
ことに注意する必要がある。
符号３および４は特に本発明の主要部を成す２つの電界
効実装置を示す。第１図で破線によって画成した部分を
有する第１電界効実装置３は電荷結合袋７７ （ＣＣｒ
ｌ） ５の入力段を構成する。第２電界効実装置４は入
力回路６の一部を成す電界効果トランジスタを以って構
成する。゛ 入力段３は、表面２に設けられ、電子を電荷結合装置に
供給する作用をするｎ型表面区域（ソース区域）７と、
半導体本体１から絶縁されソース区域７から供給された
電子を集めるゲート電極８とを有している。ソース区域
７とゲート電極８との間には他の絶縁ゲート電極９ （
サンプリングゲー１、）を設け、このゲート電極９によ
りソース区域７とゲート電極８の下側の蓄積箇所との間
を接続したり遮断したりしうるようにする。この入力段
の直後には実際の電荷結合装置５が後続しており、ゲー
ト電極８の下方に集められた電子はクロック電極１０．
１１および１２．１３に供給されるクロック電圧φ１お
よびφ２による影響の下で電荷結合装置５を経て表面２
に沿い右方向（第１図で）に転送されうる。この場合、
２相の表面ＣＣＤ （ＳＣＣＤ）として作動する装置を
示しており、各相のクロック電極は比較的薄肉の酸化物
により表面から分離された電荷蓄積電極１０或いは１２
と、比較的厚肉の酸化物により表面から分離された電荷
転送電極１１或いは１３とを有している。電極１０およ
び１２にそれぞれ導電的に接続された電極１１および１
３によりチャネル１４の下方部分内に電位障壁を形成す
ることができ、電極１０および１２により電荷パケット
を蓄積しうる電位の井戸を形成しうる。ゲート電極８お
よびクロック電極１０．１２の下の酸化物層１５の厚さ
は例えば５０ｎｍとし、ゲート電極９およびクロック電
極１１．１３の下の酸化物層の厚さは例えば約１１００
ｎとする。
効実装置を示す。第１図で破線によって画成した部分を
有する第１電界効実装置３は電荷結合袋７７ （ＣＣｒ
ｌ） ５の入力段を構成する。第２電界効実装置４は入
力回路６の一部を成す電界効果トランジスタを以って構
成する。゛ 入力段３は、表面２に設けられ、電子を電荷結合装置に
供給する作用をするｎ型表面区域（ソース区域）７と、
半導体本体１から絶縁されソース区域７から供給された
電子を集めるゲート電極８とを有している。ソース区域
７とゲート電極８との間には他の絶縁ゲート電極９ （
サンプリングゲー１、）を設け、このゲート電極９によ
りソース区域７とゲート電極８の下側の蓄積箇所との間
を接続したり遮断したりしうるようにする。この入力段
の直後には実際の電荷結合装置５が後続しており、ゲー
ト電極８の下方に集められた電子はクロック電極１０．
１１および１２．１３に供給されるクロック電圧φ１お
よびφ２による影響の下で電荷結合装置５を経て表面２
に沿い右方向（第１図で）に転送されうる。この場合、
２相の表面ＣＣＤ （ＳＣＣＤ）として作動する装置を
示しており、各相のクロック電極は比較的薄肉の酸化物
により表面から分離された電荷蓄積電極１０或いは１２
と、比較的厚肉の酸化物により表面から分離された電荷
転送電極１１或いは１３とを有している。電極１０およ
び１２にそれぞれ導電的に接続された電極１１および１
３によりチャネル１４の下方部分内に電位障壁を形成す
ることができ、電極１０および１２により電荷パケット
を蓄積しうる電位の井戸を形成しうる。ゲート電極８お
よびクロック電極１０．１２の下の酸化物層１５の厚さ
は例えば５０ｎｍとし、ゲート電極９およびクロック電
極１１．１３の下の酸化物層の厚さは例えば約１１００
ｎとする。
クロック電圧φ献およびφ２は第１図に線図的にのみ示
す既知のクロック電圧源１６から生ぜしめることができ
、このクロック電圧源は所望に応じ半導体本体Ｉ内に集
積化することもできる。ゲート電極９はクロック電圧φ
、を生じる電圧源１７に接続する。この電圧源１７も半
導体本体１内に設けることができる。
す既知のクロック電圧源１６から生ぜしめることができ
、このクロック電圧源は所望に応じ半導体本体Ｉ内に集
積化することもできる。ゲート電極９はクロック電圧φ
、を生じる電圧源１７に接続する。この電圧源１７も半
導体本体１内に設けることができる。
入力回路６は信号入力端子１８を具えており、電荷結合
装置に蓄積されている信号をこの入力端子１８を経て入
力回路に供給する。これらの信号はアナログおよびデジ
タル信号のいずれにもすることができる。−例として、
デジタル情報が論理値“１”を表わす高電圧レベルと論
理値“０”を表わす低電圧レベルとで供給されるものと
する。これらの信号はｎチャネル絶縁ゲート電界効果ト
ランジスタ２０のゲート電極１９に供給される。このト
ランジスタ２０のソース区域２１は負電源ライン２３に
接続し、ドレイン区域２２は接続線２４を経てｃｃｎの
入力段３のソース区域７に接続する。トランジスタ２０
のドレイン区域２２は更に他のトランジスタ２５のソー
ス区域２６に接続し、このトランジスタ２５のドレイン
区域２７はその絶縁ゲート電極２８とともに信号入力端
子１８に接続する。このトランジスタ２５の機能は後に
詳細に説明する。
装置に蓄積されている信号をこの入力端子１８を経て入
力回路に供給する。これらの信号はアナログおよびデジ
タル信号のいずれにもすることができる。−例として、
デジタル情報が論理値“１”を表わす高電圧レベルと論
理値“０”を表わす低電圧レベルとで供給されるものと
する。これらの信号はｎチャネル絶縁ゲート電界効果ト
ランジスタ２０のゲート電極１９に供給される。このト
ランジスタ２０のソース区域２１は負電源ライン２３に
接続し、ドレイン区域２２は接続線２４を経てｃｃｎの
入力段３のソース区域７に接続する。トランジスタ２０
のドレイン区域２２は更に他のトランジスタ２５のソー
ス区域２６に接続し、このトランジスタ２５のドレイン
区域２７はその絶縁ゲート電極２８とともに信号入力端
子１８に接続する。このトランジスタ２５の機能は後に
詳細に説明する。
ＣＯＤの入力段３のソース区域７は接続線２４を経て電
界効果トランジスタ４のソース区域３０に接続する。ト
ランジスタ４のゲート電極３１およびドレイン区域３２
は互いに且つ正電源ライン３３に接続する。ソース区域
３０は更に電流源３４に接続し、この電流源３４は更に
負電源ライン２３に接続する。
界効果トランジスタ４のソース区域３０に接続する。ト
ランジスタ４のゲート電極３１およびドレイン区域３２
は互いに且つ正電源ライン３３に接続する。ソース区域
３０は更に電流源３４に接続し、この電流源３４は更に
負電源ライン２３に接続する。
作動中ば例えば約−２，５Ｖの電圧を負電源ライン２３
および半導体本体１に印加し、正電源ライン３３を基準
電圧（Ｏｖ）点に接続する。クロック電圧φ１およびφ
２ （第４図参照）はクロック電極１０゜１１および１
２．１３にそれぞれ印加し、サンプリングクロック電圧
φＳは電極９に印加する。電荷パケットは特に本″Ｃｈ
ａｒｇｅ Ｔｒａｎｓｆｅｒ Ｄｅｖｉｃｅｓ ″。
および半導体本体１に印加し、正電源ライン３３を基準
電圧（Ｏｖ）点に接続する。クロック電圧φ１およびφ
２ （第４図参照）はクロック電極１０゜１１および１
２．１３にそれぞれ印加し、サンプリングクロック電圧
φＳは電極９に印加する。電荷パケットは特に本″Ｃｈ
ａｒｇｅ Ｔｒａｎｓｆｅｒ Ｄｅｖｉｃｅｓ ″。
ＳｅｇｕｉｎおよびＴｏｍｐｓｅｔｔ氏著、Ａｃａｄｅ
ｍｉｃ Ｐｒｅｓｓ社、ニューヨーク、１９７５年、４
８〜４９頁に記載されているように、いわゆる“ダイオ
ードカットオフ”法によって導入される。この方法では
、正のパルスφ、をサンプリングゲ−１・電極９に印加
することにより、ソース区域７とゲート電極８の下方の
電位の井戸３５との間を接続し、これにより電荷（電子
）を電位の井戸３５内に流しうるようにする。次にゲー
ト電極９における電圧を基準値まで減少させ、これによ
り電位の井戸３５とソース区域７との間の接続を遮断し
、分離された電荷パケットが電位の井戸３５内に得られ
るようにする。この電荷パケットは電極１０〜１３にク
ロック電圧を印加することにより電荷結合装置を経て更
に転送せしめうる。
ｍｉｃ Ｐｒｅｓｓ社、ニューヨーク、１９７５年、４
８〜４９頁に記載されているように、いわゆる“ダイオ
ードカットオフ”法によって導入される。この方法では
、正のパルスφ、をサンプリングゲ−１・電極９に印加
することにより、ソース区域７とゲート電極８の下方の
電位の井戸３５との間を接続し、これにより電荷（電子
）を電位の井戸３５内に流しうるようにする。次にゲー
ト電極９における電圧を基準値まで減少させ、これによ
り電位の井戸３５とソース区域７との間の接続を遮断し
、分離された電荷パケットが電位の井戸３５内に得られ
るようにする。この電荷パケットは電極１０〜１３にク
ロック電圧を印加することにより電荷結合装置を経て更
に転送せしめうる。
第２図においては、入力段３の電位分布を破線で示して
あり、電位は下方に正にプロットしである。
あり、電位は下方に正にプロットしである。
電位の井戸３５はゲート電極８を基準点（ＯＶ）に接続
することにより得られる。例えばクロックパルスφ１お
よびφ２はＯおよび５Ｖ間で変化させ、クロックパルス
φＳもＯおよび５Ｖ間で変化させる。
することにより得られる。例えばクロックパルスφ１お
よびφ２はＯおよび５Ｖ間で変化させ、クロックパルス
φＳもＯおよび５Ｖ間で変化させる。
入力端子１８を経て供給するデジタル入力信号（第４図
にＶｉｎで示す）は例えば０および５Ｖ間で変化させる
。第５図は入力信号のこれら２つの値でソース区域７に
得られる電位を示す。入力信号が論理値“１”に相当す
る高レベル（５ｖ）にある場合、トランジスタ２０が導
通状態にある為、電流はトランジスタ４および２０を経
て流れうる。
にＶｉｎで示す）は例えば０および５Ｖ間で変化させる
。第５図は入力信号のこれら２つの値でソース区域７に
得られる電位を示す。入力信号が論理値“１”に相当す
る高レベル（５ｖ）にある場合、トランジスタ２０が導
通状態にある為、電流はトランジスタ４および２０を経
て流れうる。
トランジスタ２０は、例えば０．ＩＶの電圧降下がこの
トランジスタの両端間に生じ、ソース区域７に−２，４
Ｖの電圧が得られるように形成する。高電圧レベルが電
荷９に印加されると、ゲート電極８の下方の電位の井戸
３５は電荷で充満され、次にクロックパルスφＳを増大
させることによって電位の井戸３５とソース区域７との
間の接続を遮断する。
トランジスタの両端間に生じ、ソース区域７に−２，４
Ｖの電圧が得られるように形成する。高電圧レベルが電
荷９に印加されると、ゲート電極８の下方の電位の井戸
３５は電荷で充満され、次にクロックパルスφＳを増大
させることによって電位の井戸３５とソース区域７との
間の接続を遮断する。
ゲート電極８の下方の電荷パケットはクロックパルスφ
１が正レベルに達すると第１電極１０の下方に更に転送
される。
１が正レベルに達すると第１電極１０の下方に更に転送
される。
トランジスタ２０の両端間における０、ＩＶの電圧降下
はトランジスタ２０の寸法のみならずしきい値電圧にも
著しく依存する。このしきい値電圧は可成り大きな広が
りを呈する為、トランジスタ２５を導入する。トランジ
スタ２０と同じ処理工程によって製造し、従ってしきい
値電圧において同じ広がりを呈するこのトランジスタ２
５は、接続点２２−２６がしきい値電圧の広がりにかか
わらず約−２，４Ｖの電圧でクランプされるように切換
わる。トランジスタ２０．２５のしきい値電圧が予期し
た値よりも低い（従って１〜ランジスタ２０の両端間の
電圧降下がトランジスタ２５がない場合にあまりにも低
くなってしまう）場合には、トランジスタ２５（このト
ランジスタのしきい値電圧もあまりにも低い）が追加の
電流を１〜ランジスタ２０を経て流し、従って接続点２
２−２６における電位が増大する。トランジスタ２０の
しきい値電圧があまりにも高く、トランジスタ２５がな
い場合にトランジスタ２００両端間の電圧降下があまり
にも大きい場合には、この電圧降下の増大は同じく高い
しきい値電圧を有するトランジスタ２５によって相殺さ
れ、従って電界効果トランジスタ２０にはわずかな電流
が流れるようになる。
はトランジスタ２０の寸法のみならずしきい値電圧にも
著しく依存する。このしきい値電圧は可成り大きな広が
りを呈する為、トランジスタ２５を導入する。トランジ
スタ２０と同じ処理工程によって製造し、従ってしきい
値電圧において同じ広がりを呈するこのトランジスタ２
５は、接続点２２−２６がしきい値電圧の広がりにかか
わらず約−２，４Ｖの電圧でクランプされるように切換
わる。トランジスタ２０．２５のしきい値電圧が予期し
た値よりも低い（従って１〜ランジスタ２０の両端間の
電圧降下がトランジスタ２５がない場合にあまりにも低
くなってしまう）場合には、トランジスタ２５（このト
ランジスタのしきい値電圧もあまりにも低い）が追加の
電流を１〜ランジスタ２０を経て流し、従って接続点２
２−２６における電位が増大する。トランジスタ２０の
しきい値電圧があまりにも高く、トランジスタ２５がな
い場合にトランジスタ２００両端間の電圧降下があまり
にも大きい場合には、この電圧降下の増大は同じく高い
しきい値電圧を有するトランジスタ２５によって相殺さ
れ、従って電界効果トランジスタ２０にはわずかな電流
が流れるようになる。
上述したこの簡単な方法で電荷結合装置に正確に決定さ
れた°゛１″を与えることができる。
れた°゛１″を与えることができる。
論理値“０”の導入に際してデジタル入力信号Ｖｉｎが
低レベルにあると、トランジスタ２５のようにトランジ
スタ２０が非導通状態にある。この状態では、特に前記
の本の第９８〜１０６頁に記載されているように、殆ん
どの場合、捕獲中心と関連する入力ゲート電極８の下方
に少量の電荷を供給するのが好ましい。この基準電荷を
与えるには、ＣＣＤのソース区域７を約０．２Ｖの実効
駆動電圧点に接続し、ソース区域７の電位（負）３６が
電位の井戸３５の底部よりも０，２ｖだけ高くなるよう
にする必要がある。従って、電流源３４によりトランジ
スタ４に電流ｉを流し、これによりトランジスタ４の両
端間に所望の電圧降下を生ぜしめる必要がある。
低レベルにあると、トランジスタ２５のようにトランジ
スタ２０が非導通状態にある。この状態では、特に前記
の本の第９８〜１０６頁に記載されているように、殆ん
どの場合、捕獲中心と関連する入力ゲート電極８の下方
に少量の電荷を供給するのが好ましい。この基準電荷を
与えるには、ＣＣＤのソース区域７を約０．２Ｖの実効
駆動電圧点に接続し、ソース区域７の電位（負）３６が
電位の井戸３５の底部よりも０，２ｖだけ高くなるよう
にする必要がある。従って、電流源３４によりトランジ
スタ４に電流ｉを流し、これによりトランジスタ４の両
端間に所望の電圧降下を生ぜしめる必要がある。
この目的の為に、電界効果トランジスタ４のチャネル幅
とＣＤＩＩの人力段３のチャネル幅との比を、いわゆる
“狭チャネル効果”の使用により適当な調整が得られる
ように設定する。本例では、電荷結合装置の入力段３の
チャネル幅を５μｍとした場合に、トランジスタ４のチ
ャネル幅を１０μｍとする。第３８および３ｂはトラン
ジスタ４および入力段３の線図的平面図を示す。これら
の図から明らかなように、トランジスタ４のチャネル３
８は電荷結合装置の入力段３のチャネル３９の約２倍の
広さである。第３ａ図には更にトランジスタ４のソース
電極４０およびドレイン電極４１をも示しである。また
、第３８および３ｂ図では種々の導体および区域間の接
点をＸ印で示しである。
とＣＤＩＩの人力段３のチャネル幅との比を、いわゆる
“狭チャネル効果”の使用により適当な調整が得られる
ように設定する。本例では、電荷結合装置の入力段３の
チャネル幅を５μｍとした場合に、トランジスタ４のチ
ャネル幅を１０μｍとする。第３８および３ｂはトラン
ジスタ４および入力段３の線図的平面図を示す。これら
の図から明らかなように、トランジスタ４のチャネル３
８は電荷結合装置の入力段３のチャネル３９の約２倍の
広さである。第３ａ図には更にトランジスタ４のソース
電極４０およびドレイン電極４１をも示しである。また
、第３８および３ｂ図では種々の導体および区域間の接
点をＸ印で示しである。
第３ａおよび３ｂ図のｎ −ｎ ｇ上をそれぞれ断面と
して矢の方向に見た断面図である第２ａおよび２ｂ図か
ら明らかなように、チャネル３８および３９は比較的厚
肉のフィールド酸化物４２により画成されている。これ
ら第２８および２ｂにおいて破線４３はチャネルの幅が
しきい値電圧に及ぼす影響を表わしている。この破線は
、ゲート電極８および３１における電圧を同じ（基板に
対して正）にした場合の表面電位（下方に向かって正）
を示している。図面に示すように、トランジスタ４のチ
ャネル３８における表面電位は入力段３のチャネル３９
における表面電位よりも値△■だけ高い。
して矢の方向に見た断面図である第２ａおよび２ｂ図か
ら明らかなように、チャネル３８および３９は比較的厚
肉のフィールド酸化物４２により画成されている。これ
ら第２８および２ｂにおいて破線４３はチャネルの幅が
しきい値電圧に及ぼす影響を表わしている。この破線は
、ゲート電極８および３１における電圧を同じ（基板に
対して正）にした場合の表面電位（下方に向かって正）
を示している。図面に示すように、トランジスタ４のチ
ャネル３８における表面電位は入力段３のチャネル３９
における表面電位よりも値△■だけ高い。
前記文献” Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ
″の論文” Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ
ｏｆ ａ Ｎａｒｒｏｗ−Ｗｉｄｔｈ ＭＯ３ｐＨＴ”
から明らかなように上記の値△Ｖはほぼ次式を満足する
。
″の論文” Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ
ｏｆ ａ Ｎａｒｒｏｗ−Ｗｉｄｔｈ ＭＯ３ｐＨＴ”
から明らかなように上記の値△Ｖはほぼ次式を満足する
。
ここにεｓｉおよびε。、はそれぞれ珪素および二酸化
珪素の誘電率を示し、ｄ （ＩＸおよびＷはそれぞれゲ
ート誘電体の厚さおよびチャネル幅を示し、φＦは中性
バルク中のフェルミ電位であり、Ｖ ｔｕｂは基板電圧
である。ｄ ｏｗ：５０ ｎ ｍとし、ドーピング濃度
を１．５Ｘ１０”原子／ ｃＪとした本例の場合にが成
立つ。ここにチャネル幅Ｗはμｍの単位で表わしである
。従って、１０μｍのチャネル幅のトランジスタと、そ
の半分のチャネル幅（長さは同じである）のトランジス
タとの間には約０．２ｖのしきい値電圧が生じる。
珪素の誘電率を示し、ｄ （ＩＸおよびＷはそれぞれゲ
ート誘電体の厚さおよびチャネル幅を示し、φＦは中性
バルク中のフェルミ電位であり、Ｖ ｔｕｂは基板電圧
である。ｄ ｏｗ：５０ ｎ ｍとし、ドーピング濃度
を１．５Ｘ１０”原子／ ｃＪとした本例の場合にが成
立つ。ここにチャネル幅Ｗはμｍの単位で表わしである
。従って、１０μｍのチャネル幅のトランジスタと、そ
の半分のチャネル幅（長さは同じである）のトランジス
タとの間には約０．２ｖのしきい値電圧が生じる。
０．２Ｖの実効駆動電圧Ｖｄｒｉｖｅ （ゲート電圧か
らしきい値電圧を引いた値の電圧）を得るのに第１図の
回路で必要とする電流ｉは に等しい。ここにＷ／Ｌはトランジスタの幅対長さの比
である。またファクタβ口はμｓＣ，，に等しい。ここ
にＩＩｓは表面移動度であり、Ｃｏには酸化物のキャパ
シタンスである。約５０ｎｍの厚さのゲート酸化物の場
合、８口は約３６μＡ／Ｖ２である。
らしきい値電圧を引いた値の電圧）を得るのに第１図の
回路で必要とする電流ｉは に等しい。ここにＷ／Ｌはトランジスタの幅対長さの比
である。またファクタβ口はμｓＣ，，に等しい。ここ
にＩＩｓは表面移動度であり、Ｃｏには酸化物のキャパ
シタンスである。約５０ｎｍの厚さのゲート酸化物の場
合、８口は約３６μＡ／Ｖ２である。
Ｗ／Ｌを１に等しくし、第１図の回路でトランジスタ４
のチャネルの幅を入力段３のチャネルの幅に等しく、す
なわち５′□ｐｍに選択する場合には、０．２νの差を
得る為に電流ｉは極めて小さく、すなわち１μＡよりも
小さくなるということが計算により分る。電流がこのよ
うに小さいと、充電時間を長くしてしまう。この点を示
す為に、入力区域（ソース区域）７の電位を第４図の入
力信号ｖｉｎでの時間ｔの関数として第５図にプロット
した。
のチャネルの幅を入力段３のチャネルの幅に等しく、す
なわち５′□ｐｍに選択する場合には、０．２νの差を
得る為に電流ｉは極めて小さく、すなわち１μＡよりも
小さくなるということが計算により分る。電流がこのよ
うに小さいと、充電時間を長くしてしまう。この点を示
す為に、入力区域（ソース区域）７の電位を第４図の入
力信号ｖｉｎでの時間ｔの関数として第５図にプロット
した。
破線４５は、トランジスタ４が入力段３と等しいチャネ
ル幅を有する場合に生ずるイナーシア現象を示す。
ル幅を有する場合に生ずるイナーシア現象を示す。
本発明によりトランジスタ４のチャネルの幅を２倍に広
く、すなわち１０μｍに選択すると、電流ｉはしきい値
電圧の減少の為に２倍のみではなく可成り多量に増大し
て０．２ｖの追加の駆動電圧を生を用いた計算によれば
、この場合の電流ｉは約８μＡとなるということが分る
。この電流レベルは所要の充電速度（第５図における実
線１６）を得るのに充分である。この利点は、半導体本
体中の空間をほんのわずかだけ用いることにより得られ
る。
く、すなわち１０μｍに選択すると、電流ｉはしきい値
電圧の減少の為に２倍のみではなく可成り多量に増大し
て０．２ｖの追加の駆動電圧を生を用いた計算によれば
、この場合の電流ｉは約８μＡとなるということが分る
。この電流レベルは所要の充電速度（第５図における実
線１６）を得るのに充分である。この利点は、半導体本
体中の空間をほんのわずかだけ用いることにより得られ
る。
上述したしきい値電圧調整方法は極めて再現性に豊んで
おり、しきい値電圧の広がりはほんのわずかである。半
導体片全体に亘る測定からこの広がりは０．０１ Ｖよ
りも小さいということが分った。
おり、しきい値電圧の広がりはほんのわずかである。半
導体片全体に亘る測定からこの広がりは０．０１ Ｖよ
りも小さいということが分った。
この点は、少なくとも０．０５Ｖの広がりを考慮する必
要がある通常のイオン注入法に比べて可成りの改善点で
ある。
要がある通常のイオン注入法に比べて可成りの改善点で
ある。
第６図は本発明による半導体装置の第２実施例を４示す
。第６図にはこの実施例の回路線図のみを示すも、この
回路も集積回路の形態で製造しうること明らかである。
。第６図にはこの実施例の回路線図のみを示すも、この
回路も集積回路の形態で製造しうること明らかである。
この回路は２つのｎチャネル禽、色縁ゲート電界効果ト
ランジスタＴ、およびＴ２を有し、これらのしきい値電
圧Ｖいは前述した狭チャネル効果によって決定される。
ランジスタＴ、およびＴ２を有し、これらのしきい値電
圧Ｖいは前述した狭チャネル効果によって決定される。
トランジスタＴ１のゲート５０はそのドレイン区域５２
とトランジスタＴ２のゲート５３とに接続する。トラン
ジスタＴ１およびＴ２のソース区域５１および５４は共
通電源ライン５６に接続する。トランジスタＴ、のＷ／
Ｌ比は例えば５１５（双方共μｍで表わしている）とし
、トランジスタＴ２のＷ／Ｌ比はそれよりも大きく、例
えば１０１５とする。狭チャネル効果の為に、トランジ
スタＴ２のしきい値電圧はトランジスタＴ、のしきい値
電圧よりも約０．２ｖ低くなる。
とトランジスタＴ２のゲート５３とに接続する。トラン
ジスタＴ１およびＴ２のソース区域５１および５４は共
通電源ライン５６に接続する。トランジスタＴ、のＷ／
Ｌ比は例えば５１５（双方共μｍで表わしている）とし
、トランジスタＴ２のＷ／Ｌ比はそれよりも大きく、例
えば１０１５とする。狭チャネル効果の為に、トランジ
スタＴ２のしきい値電圧はトランジスタＴ、のしきい値
電圧よりも約０．２ｖ低くなる。
トランジスタＴＩに２または１０または５０ｐＡの電流
が流れると、トランジスタＴ２を流れる電流Ｉｔは変わ
ることがなく約１％の変動で約３μＡとなる。このよう
な簡単な方法で、比較的高い精度の電流源を得ることが
できる。
が流れると、トランジスタＴ２を流れる電流Ｉｔは変わ
ることがなく約１％の変動で約３μＡとなる。このよう
な簡単な方法で、比較的高い精度の電流源を得ることが
できる。
本発明は上述した例に限定されず、幾多の変更を加えう
ろこと明らかである。例えば種々の区域（領域）の導電
型を逆にすることができる。
ろこと明らかである。例えば種々の区域（領域）の導電
型を逆にすることができる。
第１図は、本発明による半導体装置の一実施例を示す回
路図、 第２および３図は、第１図に示す電界効果トランジスタ
４およびＣＣＤの入力段を示すそれぞれ断面図および平
面図、 第４図は、第１図に示す装置に印加する電圧を時間の関
数として示す線図、 第５図は、第１図における人力ダイオード７の電位の関
連変化を示す線図、 第６図は、本発明による半導体装置の他の実施例を示す
回路図である。 １・・・半導体本体（表面層）２・・・表面３・・・電
界効果装置（入力段） ４・・・電界効果装置（電界効果トランジスタ）訃・・
電荷結合袋Ｗ ６・・・入力回路７・・・ｎ型表面区域
（ソース区域） ８・・・ゲート電極 ９・・・ゲート電極（サンプリング電極）１０、１２・
・・クロック電極（電荷蓄積電極）１１．１３・・・ク
ロック電極（電荷転送電極）１５・・・酸化物層 １６
・・・クロック電圧源１８・・・信号入力端子 １９．２８．３１・・・ゲート電極 ２０、２５・・・絶縁ゲート電界効果トランジスタ２１
．２６．３０・・・ソース区域 ２２．２７．３２・・・ドレイン区域 ２３・・・負電源ライン ２４・・・接続線３３・・・
正電源ライン ３４・・・電流源３５・・・電位の井戸
３８．３９・・・チャネル４０・・・ソース電極 ４
１・・・ドレイン電極４２・・・フィールド酸化物 ５０、５３・・・ゲート 第１頁の続き ０発 明 者 ヤン・ライレム・スロ オツドブーム
ア シンダ国５６２１ベーアー アインドーフェン フルー
ネヴクツウエツハ１ 手続補正書 昭和５９ 年９ 月２７ １、−Ｔ１１件の表示 昭和５９年 特許 願第Ｌ５９３９２ 号２、発明の名
称 半導体装置 ３、補正をする者 事件との関係 特許出願人 名称 エヌ・ベー・フィリップス・ フルーランペンファブリケン 外１名 ５゜ ゛【明細書第１４頁第７行の「電荷９」を「電極９」１
８ に訂正し、 同頁第９行の「増大させる」を「減少させる」に訂正す
る。
路図、 第２および３図は、第１図に示す電界効果トランジスタ
４およびＣＣＤの入力段を示すそれぞれ断面図および平
面図、 第４図は、第１図に示す装置に印加する電圧を時間の関
数として示す線図、 第５図は、第１図における人力ダイオード７の電位の関
連変化を示す線図、 第６図は、本発明による半導体装置の他の実施例を示す
回路図である。 １・・・半導体本体（表面層）２・・・表面３・・・電
界効果装置（入力段） ４・・・電界効果装置（電界効果トランジスタ）訃・・
電荷結合袋Ｗ ６・・・入力回路７・・・ｎ型表面区域
（ソース区域） ８・・・ゲート電極 ９・・・ゲート電極（サンプリング電極）１０、１２・
・・クロック電極（電荷蓄積電極）１１．１３・・・ク
ロック電極（電荷転送電極）１５・・・酸化物層 １６
・・・クロック電圧源１８・・・信号入力端子 １９．２８．３１・・・ゲート電極 ２０、２５・・・絶縁ゲート電界効果トランジスタ２１
．２６．３０・・・ソース区域 ２２．２７．３２・・・ドレイン区域 ２３・・・負電源ライン ２４・・・接続線３３・・・
正電源ライン ３４・・・電流源３５・・・電位の井戸
３８．３９・・・チャネル４０・・・ソース電極 ４
１・・・ドレイン電極４２・・・フィールド酸化物 ５０、５３・・・ゲート 第１頁の続き ０発 明 者 ヤン・ライレム・スロ オツドブーム
ア シンダ国５６２１ベーアー アインドーフェン フルー
ネヴクツウエツハ１ 手続補正書 昭和５９ 年９ 月２７ １、−Ｔ１１件の表示 昭和５９年 特許 願第Ｌ５９３９２ 号２、発明の名
称 半導体装置 ３、補正をする者 事件との関係 特許出願人 名称 エヌ・ベー・フィリップス・ フルーランペンファブリケン 外１名 ５゜ ゛【明細書第１４頁第７行の「電荷９」を「電極９」１
８ に訂正し、 同頁第９行の「増大させる」を「減少させる」に訂正す
る。
Claims (1)
- 【特許請求の範囲】 １、 ソース領域と、表面隣接チャネル領域と、このチ
ャネル領域の上方に位置し、このチャネル領域から絶縁
層によって分離されたゲート電極とを有する第１電界効
実装置が表面に設けられている半導体本体を具える半導
体装置であって、ソース領域と、ドレイン領域と、中間
のチャネル領域と、このチャネル領域から絶縁されたゲ
ート電極とを有するトランジスタの形態の第２電界効実
装置が半導体本体内に設けられている半導体装置におい
て、第２電界効実装置のゲート電極およびドレイン領域
の双方を第１電界効実装置のゲート電極に接続し、第１
および第２電界効実装置の双方のソース領域を互いに接
続し、これら２つの電界効実装置のチャネル幅であって
、これら双方の電界効実装置のしきい値電圧が狭チャネ
ル効果によって決定される程度に小さなチャネル幅を互
いに異ならせ、従ってこれら２つの電界効実装置のしき
い値電圧も互いに異ならせたことを特徴とする半導体装
置。 ２、特許請求の範囲１記載の半導体装置において、第２
電界効実装置のソース或いはドレイン領域は電流源に接
続されており、これにより、第２電界効実装置に電流が
流れた際に、第２電界効実装置のしきい値電圧にほぼ等
しい電圧が第１電界効実装置のソース領域およびゲート
電極間に印加されるようにしたことを特徴とする半導体
装置。 ３、特許請求の範囲１または２記載の半導体装置におい
て、第１および第２電界効実装置のチャネル領域が互い
に少なくとも殆んど等しいドーピング濃度を有しており
、ゲート電極は、互いに殆んど同じ組成で且つ殆んど同
じ厚さのゲート誘電体により関連のチャネル領域から分
離されていることを特徴とする半導体装置。 ４、特許請求の範囲１〜３のいずれか１つに記載の半導
体装置において、前記の第１電界効実装置が電荷結合装
置の人力段を構成していることを特徴とする半導体装置
。 ５、第１電界効実装置が電荷結合装置の入力段を構成し
ている特許請求の範囲２記載の半導体装置において、第
１電界効実装置のゲート電極がその下方のチャネル領域
と相俟って電荷蓄積箇所を決定し、この電荷蓄積箇所内
に第１および第２電界効実装置間のしきい値電圧差に依
存する量の電荷を蓄積しうるようにしたことを特徴とす
る半導体装置。 ６、特許請求の範囲５記載の半導体装置において、前記
の第１電界効実装置もトランジスタ構造を有し、そのソ
ース領域は第１電界効実装置のソース領域を以って構成
され、前記のトランジスタ構造のドレイン領域は第１電
界効実装置の前記ゲート電極の下方の電荷蓄積領域を以
って構成され、表面上から見て第１電界効実装置のソー
ス領域および第１ゲート電極間にサンプリングゲート電
極としての第２ゲート電極が設けられており、この第２
ゲート電極はその下方のチャネル部分から絶縁層によっ
て分離されていることを特徴とする半導体装置。 ７、特許請求の範囲５または６記載の半導体装置におい
て、第１電界効実装置のソース領域およびゲート電極間
の前記の電圧差が、電荷結合装置内に導入すべき且つ電
荷パケ、７トの形態で転送すべき信号に対する論理レベ
ルを決定するようにしたことを特徴とする半導体装置。
Applications Claiming Priority (2)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674470B1 (en) | 1996-09-19 | 2004-01-06 | Kabushiki Kaisha Toshiba | MOS-type solid state imaging device with high sensitivity |
| JP2007071520A (ja) * | 2005-09-09 | 2007-03-22 | Hoshizaki Electric Co Ltd | 冷却貯蔵庫及びその圧縮機の制御方法 |
| US8474280B2 (en) | 2007-02-26 | 2013-07-02 | Hoshizaki Denki Kabushiki Kaishi | Refrigerating storage cabinet and control method for compressor thereof |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155971A (ja) * | 1984-08-27 | 1986-03-20 | Sumitomo Electric Ind Ltd | シヨツトキ−ゲ−ト電界効果トランジスタ |
| NL8501542A (nl) * | 1985-05-30 | 1986-12-16 | Philips Nv | Ladingsgekoppelde inrichting. |
| NL8600890A (nl) * | 1986-04-09 | 1987-11-02 | Philips Nv | Halfgeleiderinrichting. |
| US4712124A (en) * | 1986-12-22 | 1987-12-08 | North American Philips Corporation | Complementary lateral insulated gate rectifiers with matched "on" resistances |
| NL8800851A (nl) * | 1988-04-05 | 1989-11-01 | Philips Nv | Halfgeleidergeheugeninrichting. |
| JPH0831791B2 (ja) * | 1988-12-28 | 1996-03-27 | 三菱電機株式会社 | 半導体装置 |
| US5440749A (en) * | 1989-08-03 | 1995-08-08 | Nanotronics Corporation | High performance, low cost microprocessor architecture |
| JP3189327B2 (ja) * | 1991-10-08 | 2001-07-16 | ソニー株式会社 | 電荷検出装置 |
| US7408754B1 (en) * | 2004-11-18 | 2008-08-05 | Altera Corporation | Fast trigger ESD device for protection of integrated circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5498165A (en) * | 1978-01-09 | 1979-08-02 | Rca Corp | Current amplifier |
| JPS54126479A (en) * | 1978-03-25 | 1979-10-01 | Toshiba Corp | Signal charge injection system of charge coupled device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4191896A (en) * | 1976-07-26 | 1980-03-04 | Rca Corporation | Low noise CCD input circuit |
| US4068140A (en) * | 1976-12-27 | 1978-01-10 | Texas Instruments Incorporated | MOS source follower circuit |
| US4096430A (en) * | 1977-04-04 | 1978-06-20 | General Electric Company | Metal-oxide-semiconductor voltage reference |
| CH628462A5 (fr) * | 1978-12-22 | 1982-02-26 | Centre Electron Horloger | Source de tension de reference. |
| FR2447610A1 (fr) * | 1979-01-26 | 1980-08-22 | Commissariat Energie Atomique | Generateur de tension de reference et circuit de mesure de la tension de seuil d'un transistor mos, applicable a ce generateur de tension de reference |
| JPS562017A (en) * | 1979-06-19 | 1981-01-10 | Toshiba Corp | Constant electric current circuit |
| US4453094A (en) * | 1982-06-30 | 1984-06-05 | General Electric Company | Threshold amplifier for IC fabrication using CMOS technology |
| US4477782A (en) * | 1983-05-13 | 1984-10-16 | At&T Bell Laboratories | Compound current mirror |
-
1983
- 1983-08-02 NL NL8302731A patent/NL8302731A/nl not_active Application Discontinuation
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5498165A (en) * | 1978-01-09 | 1979-08-02 | Rca Corp | Current amplifier |
| JPS54126479A (en) * | 1978-03-25 | 1979-10-01 | Toshiba Corp | Signal charge injection system of charge coupled device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674470B1 (en) | 1996-09-19 | 2004-01-06 | Kabushiki Kaisha Toshiba | MOS-type solid state imaging device with high sensitivity |
| JP2007071520A (ja) * | 2005-09-09 | 2007-03-22 | Hoshizaki Electric Co Ltd | 冷却貯蔵庫及びその圧縮機の制御方法 |
| US8474280B2 (en) | 2007-02-26 | 2013-07-02 | Hoshizaki Denki Kabushiki Kaishi | Refrigerating storage cabinet and control method for compressor thereof |
Also Published As
| Publication number | Publication date |
|---|---|
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| ATE37630T1 (de) | 1988-10-15 |
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