JP2567831B2 - 電荷検出回路 - Google Patents
電荷検出回路Info
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- 108091006146 Channels Proteins 0.000 description 4
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/93—Variable capacitance diodes, e.g. varactors
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は電荷量を電圧値として検出する電荷検出回路
に関するもので、特に電荷転送装置の出力回路として使
用されるものである。
に関するもので、特に電荷転送装置の出力回路として使
用されるものである。
従来の電荷検出回路の断面図を第４図に示す。この構
造を有する回路は、一般に浮遊拡散層型検出回路と称せ
られる。図中１はＰ型半導体基板、２は該基板１に島状
に形成されたN+型拡散層、３はＮ型のチャネル層、５は
電圧供給源６から所定電圧が供給されるN+型拡散層、７
は層２と５を電気的に断続制御するための開閉電極で、
リセットゲートと称せられる。４は電極７の電圧に応じ
て形成されるチャネル電位を適正に設定するために形成
されるＮ型不純物層、８はN+型拡散層２へ電荷を入力し
かつ該層２を浮遊状態に保持するための障壁電位をチャ
ネル層３に形成するに必要な電圧が印加される電極であ
る。電極7,8は絶縁層９を介して半導体層から電気的に
絶縁されている。
造を有する回路は、一般に浮遊拡散層型検出回路と称せ
られる。図中１はＰ型半導体基板、２は該基板１に島状
に形成されたN+型拡散層、３はＮ型のチャネル層、５は
電圧供給源６から所定電圧が供給されるN+型拡散層、７
は層２と５を電気的に断続制御するための開閉電極で、
リセットゲートと称せられる。４は電極７の電圧に応じ
て形成されるチャネル電位を適正に設定するために形成
されるＮ型不純物層、８はN+型拡散層２へ電荷を入力し
かつ該層２を浮遊状態に保持するための障壁電位をチャ
ネル層３に形成するに必要な電圧が印加される電極であ
る。電極7,8は絶縁層９を介して半導体層から電気的に
絶縁されている。
しかしてリセットゲート７に高電圧を加えて拡散層２
を拡散層５の電位に設定した後、低電圧を印加して拡散
層５と２を電気的に分離する。この状態で拡散層２は、
所定電位に設定された浮遊状態を保持する。しかる後チ
ャネル層３を介して電荷（電子）が入力されると、拡散
層（電荷検出層）２の電位は下降する。この電位変化
を、この場合ソースホロワ回路（アナログ回路）13に入
力し、該回路の出力端子23から外部に出力する。
を拡散層５の電位に設定した後、低電圧を印加して拡散
層５と２を電気的に分離する。この状態で拡散層２は、
所定電位に設定された浮遊状態を保持する。しかる後チ
ャネル層３を介して電荷（電子）が入力されると、拡散
層（電荷検出層）２の電位は下降する。この電位変化
を、この場合ソースホロワ回路（アナログ回路）13に入
力し、該回路の出力端子23から外部に出力する。
この場合入力された電荷量に対して、浮遊拡散層２の
電位変動が大きいほど、電荷検出感度は高いことにな
る。いま、入力された電荷量をQS、拡散層２の電位変動
をΔＶFDとすれば で与えられる。（１）式でΔＶFDが大であるほど電荷検
出感度が高いことになる。ここでCFDは拡散層２が有す
る全静電容量である。この容量CFDは、ゲート電極との
結合容量11,12、配線浮遊容量14、ソースホロワ回路13
のゲート容量15の和で与えられる略一定の静電容量CFF
と、拡散層が接合する半導体不純物層１（この場合基
板）に対する接合容量CFVとの総和となる。後者の容量C
FVは、PN接合による空乏層の厚さXdと接合面積Ｓ及び半
導体材料の誘電率εsiで決定される。即ち となる。空乏層厚XdはPN接合の逆バイアス電圧即ち拡散
層２の電位により変化する。第５図は上記静電容量CFD
及び該容量が形成される付近の等価回路で、10は電荷供
給源である。なお空乏層厚Xdは ここでｑは単位電荷量、NAはＰ型不純物層の濃度、NDは
Ｎ型不純物の濃度、VbiはPN接合の拡散電圧を示す。
電位変動が大きいほど、電荷検出感度は高いことにな
る。いま、入力された電荷量をQS、拡散層２の電位変動
をΔＶFDとすれば で与えられる。（１）式でΔＶFDが大であるほど電荷検
出感度が高いことになる。ここでCFDは拡散層２が有す
る全静電容量である。この容量CFDは、ゲート電極との
結合容量11,12、配線浮遊容量14、ソースホロワ回路13
のゲート容量15の和で与えられる略一定の静電容量CFF
と、拡散層が接合する半導体不純物層１（この場合基
板）に対する接合容量CFVとの総和となる。後者の容量C
FVは、PN接合による空乏層の厚さXdと接合面積Ｓ及び半
導体材料の誘電率εsiで決定される。即ち となる。空乏層厚XdはPN接合の逆バイアス電圧即ち拡散
層２の電位により変化する。第５図は上記静電容量CFD
及び該容量が形成される付近の等価回路で、10は電荷供
給源である。なお空乏層厚Xdは ここでｑは単位電荷量、NAはＰ型不純物層の濃度、NDは
Ｎ型不純物の濃度、VbiはPN接合の拡散電圧を示す。
現在まで、第４図の構造で出来るだけ電荷検出感度を
高くすべく、拡散層２の接合面積を小さくすることによ
って容量CFVを小さくする改良がなされてきた。しかし
接合面積はソースホロワ回路13への電気的接続に要する
面積或いはチャネル層3,4との結合幅による制限からお
のずと決定し、無制限に小さくすることはできない。ゲ
ート結合容量11,12は、拡散層２を形成する際の横方向
拡散を極力小さくすることにより減少され、配線浮遊容
量14はソースホロワ回路13を近接して設けることで小さ
くおさえている。この結果“CFD＝CFF＋CFV”は0.02PF
程度まで小さくすることができるが、更に小さくするこ
とは至難である。一方、一定の容量CFFが小さくなる
と、全静電容量CFDに占める一定化されない容量CFVの割
合が大きくなり、従って非線形特性が無視できなくなる
ものである。
高くすべく、拡散層２の接合面積を小さくすることによ
って容量CFVを小さくする改良がなされてきた。しかし
接合面積はソースホロワ回路13への電気的接続に要する
面積或いはチャネル層3,4との結合幅による制限からお
のずと決定し、無制限に小さくすることはできない。ゲ
ート結合容量11,12は、拡散層２を形成する際の横方向
拡散を極力小さくすることにより減少され、配線浮遊容
量14はソースホロワ回路13を近接して設けることで小さ
くおさえている。この結果“CFD＝CFF＋CFV”は0.02PF
程度まで小さくすることができるが、更に小さくするこ
とは至難である。一方、一定の容量CFFが小さくなる
と、全静電容量CFDに占める一定化されない容量CFVの割
合が大きくなり、従って非線形特性が無視できなくなる
ものである。
〔発明の目的〕 本発明は上記実情に鑑みてなされたもので、高感度で
しかも非線形特性を抑え得る電荷検出回路を提供しよう
とするものである。
しかも非線形特性を抑え得る電荷検出回路を提供しよう
とするものである。
本発明は、一導電型半導体基体に島状に形成された反
対導電型の島状不純物層と、該島状不純物層に所定電圧
を供給する電圧供給手段と、該電圧供給手段と前記島状
不純物層との間を電気的に随時断続するための開閉回路
と、前記島状不純物層に電荷を入力する手段と、前記島
状不純物層の電位変化を検知して外部に取り出すための
出力回路と、前記島状不純物層に隣接して設けられ該島
状不純物層と同一導電型或いは前記半導体基体と同一導
電型でかつそれより低不純物濃度の低濃度層或いは不純
物を含まない層とを具備したことを特徴とする。
対導電型の島状不純物層と、該島状不純物層に所定電圧
を供給する電圧供給手段と、該電圧供給手段と前記島状
不純物層との間を電気的に随時断続するための開閉回路
と、前記島状不純物層に電荷を入力する手段と、前記島
状不純物層の電位変化を検知して外部に取り出すための
出力回路と、前記島状不純物層に隣接して設けられ該島
状不純物層と同一導電型或いは前記半導体基体と同一導
電型でかつそれより低不純物濃度の低濃度層或いは不純
物を含まない層とを具備したことを特徴とする。
すなわち本発明は、PN接合からなる電荷検出層の静電
容量を、Ｐ型或いはＮ型の不純物の濃度を少くとも部分
的に低減せしめて、同接合容量を減少させることによ
り、高感度でしかも直線性の優れた電荷検出回路を実現
するようにしたものである。
容量を、Ｐ型或いはＮ型の不純物の濃度を少くとも部分
的に低減せしめて、同接合容量を減少させることによ
り、高感度でしかも直線性の優れた電荷検出回路を実現
するようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第
１図は同実施例の構成を示す断面図であるが、これは第
４図の従来例のものと対応させた場合の例であるから、
対応箇所には同一符号を付して説明を省略し、特徴とす
る点を説明する。本実施例の特徴は、基板１と同導電型
でしかも充分に不純物濃度を低くしたP-型層17を、N+型
拡散層２に隣接して設けた点である。破線18で囲まれた
領域が空乏層を示す。この場合拡散層２を囲むP-型不純
物層17の濃度が低いため、（３）式に従って空乏層厚Xd
は増加する。従って容量CFVは小さくなり、（１）式の
容量CFDが小さくなるため、電荷検出感度は高くなる。
例えばP-型不純物層17の不純物濃度を基板１の濃度の1/
16とすれば、ND≫NAとして容量CFVは1/4となる。いま第
４図，第５図の従来例においてCFFCFVとすれば、電荷
検出感度は1.6倍となり、しかも非線形成分は1/4となる
ものである。
１図は同実施例の構成を示す断面図であるが、これは第
４図の従来例のものと対応させた場合の例であるから、
対応箇所には同一符号を付して説明を省略し、特徴とす
る点を説明する。本実施例の特徴は、基板１と同導電型
でしかも充分に不純物濃度を低くしたP-型層17を、N+型
拡散層２に隣接して設けた点である。破線18で囲まれた
領域が空乏層を示す。この場合拡散層２を囲むP-型不純
物層17の濃度が低いため、（３）式に従って空乏層厚Xd
は増加する。従って容量CFVは小さくなり、（１）式の
容量CFDが小さくなるため、電荷検出感度は高くなる。
例えばP-型不純物層17の不純物濃度を基板１の濃度の1/
16とすれば、ND≫NAとして容量CFVは1/4となる。いま第
４図，第５図の従来例においてCFFCFVとすれば、電荷
検出感度は1.6倍となり、しかも非線形成分は1/4となる
ものである。
第２図は本発明の異なる実施例を示す。19はＮ型半導
体基板、20はＰ型不純物層であり、いわゆるＰウエル構
造をなす。21はＰ型層20に対して充分不純物濃度の低い
P-型不純物層である。第１図の実施例との相異は、Ｐ型
不純物層20をＮ型基板19上にウエル構造として形成して
いる点であり、基本的につまりP-型不純物層21で空乏層
厚を増加させようとしている点で第１図の実施例と同様
である。
体基板、20はＰ型不純物層であり、いわゆるＰウエル構
造をなす。21はＰ型層20に対して充分不純物濃度の低い
P-型不純物層である。第１図の実施例との相異は、Ｐ型
不純物層20をＮ型基板19上にウエル構造として形成して
いる点であり、基本的につまりP-型不純物層21で空乏層
厚を増加させようとしている点で第１図の実施例と同様
である。
第３図は本発明の参考例となるものである。22はN+型
拡散層２と同一導電型でしかもこれより非常に低濃度の
N-型不純物層である。拡散層２が高電位に設定されるこ
とにより、N-型不純物層22は大部分の領域が空乏層化さ
れ、接合容量は飛躍的に減少するものである。
拡散層２と同一導電型でしかもこれより非常に低濃度の
N-型不純物層である。拡散層２が高電位に設定されるこ
とにより、N-型不純物層22は大部分の領域が空乏層化さ
れ、接合容量は飛躍的に減少するものである。
以上説明した如く本発明によれば、電荷検出層に接し
て低濃度層を設けたので、パンチスルーを防止しつつ電
荷検出層の接合容量を小さくすることができ、電荷検出
感度を高くすることができ。また非線形接合容量が小さ
くなることにより、電荷検出特性の直線生が改善される
ものである。
て低濃度層を設けたので、パンチスルーを防止しつつ電
荷検出層の接合容量を小さくすることができ、電荷検出
感度を高くすることができ。また非線形接合容量が小さ
くなることにより、電荷検出特性の直線生が改善される
ものである。
第１図は本発明の一実施例を示す断面的構成図、第２図
は本発明の異なる実施例の断面的構成図、第３図は本発
明の参考例となる断面的構成図、第４図は従来の浮遊接
合層（拡散層）型電荷検出回路の断面的構成図、第５図
は同等価回路図である。 １……Ｐ型基板、２……N+型拡散層、3,4……Ｎ型チャ
ネル層、５……N+型拡散層、６……電圧供給源、7,8…
…電極、13……ソースホロワ回路、17,21……P-型不純
物層、19……Ｎ型基板、20……Ｐウエル層、22……N-型
不純物層。
は本発明の異なる実施例の断面的構成図、第３図は本発
明の参考例となる断面的構成図、第４図は従来の浮遊接
合層（拡散層）型電荷検出回路の断面的構成図、第５図
は同等価回路図である。 １……Ｐ型基板、２……N+型拡散層、3,4……Ｎ型チャ
ネル層、５……N+型拡散層、６……電圧供給源、7,8…
…電極、13……ソースホロワ回路、17,21……P-型不純
物層、19……Ｎ型基板、20……Ｐウエル層、22……N-型
不純物層。
フロントページの続き (56)参考文献 特開 昭57−138177（ＪＰ，Ａ) 特開 昭47−37384（ＪＰ，Ａ) 特開 昭56−135970（ＪＰ，Ａ) 特開 昭58−216464（ＪＰ，Ａ) 特開 昭58−185095（ＪＰ，Ａ) 特開 昭57−69777（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１導電型の半導体基板と、前記半導体基
板に形成される第２導電型の第１拡散層と、電圧供給源
に接続され、前記第１拡散層に所定電圧を供給するため
に前記半導体基板に形成される第２導電型の第２拡散層
と、前記第１及び第２拡散層の間のチャネル部分に形成
される第２導電型の第３拡散層と、前記第３拡散層上に
絶縁層を介して形成され、前記第１及び第２拡散層の間
を電気的に断続するためのリセットゲートと、前記リセ
ットゲートにより前記第１及び第２拡散層の間が電気的
に分離された後に前記第１拡散層に電荷を入力する手段
と、前記第１拡散層に電荷が入力された後の前記第１拡
散層の電位変化を検出して外部に取り出すための出力回
路と、前記第１及び第３拡散層を完全に取り囲むよう
に、前記第１及び第３拡散層の直下及びその近傍におい
て前記第１及び第３拡散層に隣接して設けられ、前記第
１拡散層及び前記半導体基板の不純物濃度よりも低い不
純物濃度を有する低濃度不純物層とを具備したことを特
徴とする電荷検出回路。 - 【請求項２】半導体基板と、前記半導体基板に形成され
る第１導電型の第１ウエルと、前記第１ウエルに隣接し
て形成され、前記第１ウエルの不純物濃度よりも低い不
純物濃度を有する第１導電型の第２ウエルと、前記第２
ウエルに形成される第２導電型の第１拡散層と、電圧供
給源に接続され、前記第１拡散層に所定電圧を供給する
ために前記第１及び第２ウエルに跨って形成される第２
導電型の第２拡散層と、前記第１及び第２拡散層の間の
チャネル部分に形成される第２導電型の第３拡散層と、
前記第３拡散層上に絶縁層を介して形成され、前記第１
及び第２拡散層の間を電気的に断続するためのリセット
ゲートと、前記リセットゲートにより前記第１及び第２
拡散層の間が電気的に分離された後に前記第１拡散層に
電荷を入力する手段と、前記第１拡散層に電荷が入力さ
れた後の前記第１拡散層の電位変化を検出して外部に取
り出すための出力回路とを具備したことを特徴とする電
荷検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138791A JP2567831B2 (ja) | 1984-07-04 | 1984-07-04 | 電荷検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138791A JP2567831B2 (ja) | 1984-07-04 | 1984-07-04 | 電荷検出回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14383096A Division JP2670437B2 (ja) | 1996-06-06 | 1996-06-06 | 電荷検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6118174A JPS6118174A (ja) | 1986-01-27 |
| JP2567831B2 true JP2567831B2 (ja) | 1996-12-25 |
Family
ID=15230297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59138791A Expired - Lifetime JP2567831B2 (ja) | 1984-07-04 | 1984-07-04 | 電荷検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567831B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03179276A (ja) * | 1989-12-06 | 1991-08-05 | Mitsubishi Electric Corp | 電荷検出回路 |
| JP2004140258A (ja) * | 2002-10-18 | 2004-05-13 | Sanyo Electric Co Ltd | 固体撮像素子及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769777A (en) * | 1980-10-17 | 1982-04-28 | Toshiba Corp | Manufacture of charge transfer device |
| JPS57138177A (en) * | 1981-02-20 | 1982-08-26 | Nec Corp | Charge transfer device |
| JPS58185095A (ja) * | 1982-04-23 | 1983-10-28 | Nec Corp | 電荷結合素子の出力回路およびその駆動法 |
| US4513431A (en) * | 1982-06-07 | 1985-04-23 | International Business Machines Corporation | Charge coupled device output circuit structure |
-
1984
- 1984-07-04 JP JP59138791A patent/JP2567831B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6118174A (ja) | 1986-01-27 |
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