JP2670437B2 - 電荷検出回路 - Google Patents
電荷検出回路Info
- Publication number
- JP2670437B2 JP2670437B2 JP14383096A JP14383096A JP2670437B2 JP 2670437 B2 JP2670437 B2 JP 2670437B2 JP 14383096 A JP14383096 A JP 14383096A JP 14383096 A JP14383096 A JP 14383096A JP 2670437 B2 JP2670437 B2 JP 2670437B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- layer
- type
- conductivity type
- charge detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電荷量を電圧値とし
て検出する電荷検出回路に関するもので、特に電荷転送
装置の出力回路として使用されるものである。 【０００２】 【従来の技術】従来の電荷検出回路の断面図を図４に示
す。 【０００３】この構造を有する回路は、一般に浮遊拡散
層型検出回路と称せられる。図中１はＰ型半導体基板、
２は該基板１に島状に形成されたＮ+ 型拡散層、３はＮ
型のチャネル層、５は電圧供給源６から所定電圧が供給
されるＮ+ 型拡散層、７は層２と５を電気的に断続制御
するための開閉電極で、リセットゲ−トと称せられる。
４は電極７の電圧に応じて形成されるチャネル電位を適
正に設定するために形成されるＮ型不純物層、８はＮ+
型拡散層２へ電荷を入力しかつ該層２を浮遊状態に保持
するための障壁電位をチャネル層３に形成するに必要な
電圧が印加される電極である。電極７，８は絶縁層９を
介して半導体層から電気的に絶縁されている。 【０００４】しかしてリセットゲ−ト７に高電圧を加え
て拡散層２を拡散層５の電位に設定した後、低電圧を印
加して拡散層５と２を電気的に分離する。この状態で拡
散層２は、所定電位に設定された浮遊状態を保持する。
しかる後チャネル層３を介して電荷（電子）が入力され
ると、拡散層（電荷検出層）２の電位は下降する。この
電位変化を、この場合ソ−スホロワ回路（アナログ回
路）１３に入力し、該回路の出力端子２３から外部に出
力する。 【０００５】この場合入力された電荷量に対して、浮遊
拡散層２の電位変動が大きいほど、電荷検出感度は高い
ことになる。いま、入力された電荷量をＱｓ、拡散層２
の電位変動をΔＶＦＤとすれば、 ΔＶＦＤ ＝ Ｑｓ／ＣＦＤ …（１） で与えられる。（１）式でΔＶＦＤが大であるほど電荷
検出感度が高いことになる。ここで、ＣＦＤは拡散層２
が有する全静電容量である。この容量ＣＦＤは、ゲ−ト
電極との結合容量１１，１２、配線浮遊容量１４、ソ−
スホロワ回路１３のゲ−ト容量１５の和で与えられる略
一定の静電容量ＣＦＦと、拡散層が接合する半導体不純
物層１（この場合基板）に対する接合容量ＣＦＶとの総
和となる。後者の容量ＣＦＶは、ＰＮ接合による空乏層
の厚さＸｄと接合面積Ｓ及び半導体材料の誘電率εｓｉ
で決定される。即ち、 ＣＦＶ ＝ εｓｉ・Ｓ／Ｘｄ …（２） となる。空乏層厚ＸｄはＰＮ接合の逆バイアス電圧即ち
拡散層２の電位により変化する。図５は上記静電容量Ｃ
ＦＤ及び該容量が形成される付近の等価回路で、１０は
電荷供給源である。なお空乏層厚Ｘｄは、 【数１】 【０００６】ここで、ｑは単位電荷量、ＮA はＰ型不純
物層の濃度、ＮD はＮ型不純物層の濃度、ＶｂｉはＰＮ
接合の拡散電圧を示す。 【０００７】現在まで、図４の構造で出来るだけ電荷検
出感度を高くすべく、拡散層２の接合面積を小さくする
ことによって容量ＣＦＶを小さくする改良がなされてき
た。しかし接合面積はソ−スホロワ回路１３への電気的
接続に要する面積或いはチャネル層３，４との結合幅に
よる制限からおのずと決定し、無制限に小さくすること
はできない。ゲ−ト結合容量１１，１２は、拡散層２を
形成する際の横方向拡散を極力小さくすることにより減
少され、配線浮遊容量１４はソ−スホロワ回路１３を近
接して設けることで小さくおさえている。この結果、
“ＣＦＤ＝ＣＦＦ＋ＣＦＶ”は０．０２ｐＦ程度まで小
さくすることができるが、更に小さくすることは至難で
ある。一方、一定の容量ＣＦＦが小さくなると、全静電
容量ＣＦＤに占める一定化されていない容量ＣＦＶの割
合が大きくなり、従って非線形特性が無視できなくなる
ものである。 【０００８】 【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、高感度でしかも非線形特性を抑え
得る電荷検出回路を提供しようとするものである。 【０００９】 【課題を解決するための手段】本発明は、ＰＮ接合から
なる電荷検出層の静電容量を、Ｐ型或いはＮ型の不純物
の濃度を少くとも部分的に低減せしめて、同接合容量を
減少させることにより、高感度でしかも直線性の優れた
電荷検出回路を実現するようにしたものである。 【００１０】 【発明の実施の形態】以下、図面を参照しながら、本発
明の電荷検出回路の実施の形態について詳細に説明す
る。 【００１１】図１は、本発明の第１参考例となるもので
ある。 【００１２】本参考例では、基板１と同導電型でしかも
十分に不純物濃度を低くしたＰ- 型層１７を、Ｎ+ 型拡
散層２に隣接して設けている。 【００１３】破線１８で囲まれた領域が空乏層を示す。
この場合、拡散層２を囲むＰ- 型不純物層１７の濃度が
低いため、（３）式に従って空乏層厚Ｘｄは増加する。
従って、容量ＣＦＶは小さくなり、（１）式の容量ＣＦ
Ｄが小さくなるため、電荷検出感度は高くなる。 【００１４】例えば、Ｐ- 型不純物層１７の不純物濃度
を基板１の濃度の１／１６とすれば、ＮD ＞＞ＮA とし
て容量ＣＦＶは１／４となる。いま、図４及び図５の従
来例において、ＣＦＦがＣＦＶに概ね等しいとすれば、
電荷検出感度は、１．６倍となり、しかも非線形成分
は、１／４となるものである。 【００１５】図２は、本発明の電荷検出回路の実施の形
態を示す断面図であるが、これは図４の従来例のものと
対応させた場合の例であるから、対応箇所には同一符号
を付して説明を省略し、特徴とする点を説明する。 本実
施の形態の特徴は、電荷検出部であるＮ + 型拡散層２、
Ｐ - 型不純物層２１及びＮ型半導体基板１９によりＮＰ
Ｎ接合が形成されている点にある。 【００１６】１９は、Ｎ型半導体基板、２０は、Ｐ型不
純物層であり、いわゆるＰウエル構造をなす。２１は、
Ｐ型層２０に対して十分に不純物濃度が低いＰ- 型不純
物層である。図１の参考例との相違は、電荷検出部であ
るＮ + 型拡散層２、Ｐ - 型不純物層２１及びＮ型半導体
基板１９によりＮＰＮ接合が形成されている点であり、
Ｎ + 型拡散層２とＰ - 型不純物層１７のＰＮ接合により
Ｎ + 型拡散層２直下の空乏層厚を増加させる図１の参考
例に比べ、より空乏層厚を増加でき、接合容量の減少に
よって高感度かつ直線性の優れた電荷検出回路とするこ
とができる。 【００１７】図３は、本発明の第２参考例となるもので
ある。 【００１８】２２は、Ｎ+ 型拡散層２と同一導電型で、
しかもこれより非常に低濃度のＮ-型不純物層である。
拡散層２が高電位に設定されることにより、Ｎ- 型不純
物層２２は、大部分の領域が空乏層化され、接合容量は
飛躍的に減少するものである。 【００１９】 【発明の効果】以上、説明した如く、本発明によれば、
電荷検出層に接して低濃度層を設けたので、パンチスル
−を防止しつつ電荷検出層の接合容量を小さくすること
ができ、電荷検出感度を高くすることができる。また、
非線形接合容量が小さくなることにより、電荷検出特性
の直線性が改善されるものである。
て検出する電荷検出回路に関するもので、特に電荷転送
装置の出力回路として使用されるものである。 【０００２】 【従来の技術】従来の電荷検出回路の断面図を図４に示
す。 【０００３】この構造を有する回路は、一般に浮遊拡散
層型検出回路と称せられる。図中１はＰ型半導体基板、
２は該基板１に島状に形成されたＮ+ 型拡散層、３はＮ
型のチャネル層、５は電圧供給源６から所定電圧が供給
されるＮ+ 型拡散層、７は層２と５を電気的に断続制御
するための開閉電極で、リセットゲ−トと称せられる。
４は電極７の電圧に応じて形成されるチャネル電位を適
正に設定するために形成されるＮ型不純物層、８はＮ+
型拡散層２へ電荷を入力しかつ該層２を浮遊状態に保持
するための障壁電位をチャネル層３に形成するに必要な
電圧が印加される電極である。電極７，８は絶縁層９を
介して半導体層から電気的に絶縁されている。 【０００４】しかしてリセットゲ−ト７に高電圧を加え
て拡散層２を拡散層５の電位に設定した後、低電圧を印
加して拡散層５と２を電気的に分離する。この状態で拡
散層２は、所定電位に設定された浮遊状態を保持する。
しかる後チャネル層３を介して電荷（電子）が入力され
ると、拡散層（電荷検出層）２の電位は下降する。この
電位変化を、この場合ソ−スホロワ回路（アナログ回
路）１３に入力し、該回路の出力端子２３から外部に出
力する。 【０００５】この場合入力された電荷量に対して、浮遊
拡散層２の電位変動が大きいほど、電荷検出感度は高い
ことになる。いま、入力された電荷量をＱｓ、拡散層２
の電位変動をΔＶＦＤとすれば、 ΔＶＦＤ ＝ Ｑｓ／ＣＦＤ …（１） で与えられる。（１）式でΔＶＦＤが大であるほど電荷
検出感度が高いことになる。ここで、ＣＦＤは拡散層２
が有する全静電容量である。この容量ＣＦＤは、ゲ−ト
電極との結合容量１１，１２、配線浮遊容量１４、ソ−
スホロワ回路１３のゲ−ト容量１５の和で与えられる略
一定の静電容量ＣＦＦと、拡散層が接合する半導体不純
物層１（この場合基板）に対する接合容量ＣＦＶとの総
和となる。後者の容量ＣＦＶは、ＰＮ接合による空乏層
の厚さＸｄと接合面積Ｓ及び半導体材料の誘電率εｓｉ
で決定される。即ち、 ＣＦＶ ＝ εｓｉ・Ｓ／Ｘｄ …（２） となる。空乏層厚ＸｄはＰＮ接合の逆バイアス電圧即ち
拡散層２の電位により変化する。図５は上記静電容量Ｃ
ＦＤ及び該容量が形成される付近の等価回路で、１０は
電荷供給源である。なお空乏層厚Ｘｄは、 【数１】 【０００６】ここで、ｑは単位電荷量、ＮA はＰ型不純
物層の濃度、ＮD はＮ型不純物層の濃度、ＶｂｉはＰＮ
接合の拡散電圧を示す。 【０００７】現在まで、図４の構造で出来るだけ電荷検
出感度を高くすべく、拡散層２の接合面積を小さくする
ことによって容量ＣＦＶを小さくする改良がなされてき
た。しかし接合面積はソ−スホロワ回路１３への電気的
接続に要する面積或いはチャネル層３，４との結合幅に
よる制限からおのずと決定し、無制限に小さくすること
はできない。ゲ−ト結合容量１１，１２は、拡散層２を
形成する際の横方向拡散を極力小さくすることにより減
少され、配線浮遊容量１４はソ−スホロワ回路１３を近
接して設けることで小さくおさえている。この結果、
“ＣＦＤ＝ＣＦＦ＋ＣＦＶ”は０．０２ｐＦ程度まで小
さくすることができるが、更に小さくすることは至難で
ある。一方、一定の容量ＣＦＦが小さくなると、全静電
容量ＣＦＤに占める一定化されていない容量ＣＦＶの割
合が大きくなり、従って非線形特性が無視できなくなる
ものである。 【０００８】 【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、高感度でしかも非線形特性を抑え
得る電荷検出回路を提供しようとするものである。 【０００９】 【課題を解決するための手段】本発明は、ＰＮ接合から
なる電荷検出層の静電容量を、Ｐ型或いはＮ型の不純物
の濃度を少くとも部分的に低減せしめて、同接合容量を
減少させることにより、高感度でしかも直線性の優れた
電荷検出回路を実現するようにしたものである。 【００１０】 【発明の実施の形態】以下、図面を参照しながら、本発
明の電荷検出回路の実施の形態について詳細に説明す
る。 【００１１】図１は、本発明の第１参考例となるもので
ある。 【００１２】本参考例では、基板１と同導電型でしかも
十分に不純物濃度を低くしたＰ- 型層１７を、Ｎ+ 型拡
散層２に隣接して設けている。 【００１３】破線１８で囲まれた領域が空乏層を示す。
この場合、拡散層２を囲むＰ- 型不純物層１７の濃度が
低いため、（３）式に従って空乏層厚Ｘｄは増加する。
従って、容量ＣＦＶは小さくなり、（１）式の容量ＣＦ
Ｄが小さくなるため、電荷検出感度は高くなる。 【００１４】例えば、Ｐ- 型不純物層１７の不純物濃度
を基板１の濃度の１／１６とすれば、ＮD ＞＞ＮA とし
て容量ＣＦＶは１／４となる。いま、図４及び図５の従
来例において、ＣＦＦがＣＦＶに概ね等しいとすれば、
電荷検出感度は、１．６倍となり、しかも非線形成分
は、１／４となるものである。 【００１５】図２は、本発明の電荷検出回路の実施の形
態を示す断面図であるが、これは図４の従来例のものと
対応させた場合の例であるから、対応箇所には同一符号
を付して説明を省略し、特徴とする点を説明する。 本実
施の形態の特徴は、電荷検出部であるＮ + 型拡散層２、
Ｐ - 型不純物層２１及びＮ型半導体基板１９によりＮＰ
Ｎ接合が形成されている点にある。 【００１６】１９は、Ｎ型半導体基板、２０は、Ｐ型不
純物層であり、いわゆるＰウエル構造をなす。２１は、
Ｐ型層２０に対して十分に不純物濃度が低いＰ- 型不純
物層である。図１の参考例との相違は、電荷検出部であ
るＮ + 型拡散層２、Ｐ - 型不純物層２１及びＮ型半導体
基板１９によりＮＰＮ接合が形成されている点であり、
Ｎ + 型拡散層２とＰ - 型不純物層１７のＰＮ接合により
Ｎ + 型拡散層２直下の空乏層厚を増加させる図１の参考
例に比べ、より空乏層厚を増加でき、接合容量の減少に
よって高感度かつ直線性の優れた電荷検出回路とするこ
とができる。 【００１７】図３は、本発明の第２参考例となるもので
ある。 【００１８】２２は、Ｎ+ 型拡散層２と同一導電型で、
しかもこれより非常に低濃度のＮ-型不純物層である。
拡散層２が高電位に設定されることにより、Ｎ- 型不純
物層２２は、大部分の領域が空乏層化され、接合容量は
飛躍的に減少するものである。 【００１９】 【発明の効果】以上、説明した如く、本発明によれば、
電荷検出層に接して低濃度層を設けたので、パンチスル
−を防止しつつ電荷検出層の接合容量を小さくすること
ができ、電荷検出感度を高くすることができる。また、
非線形接合容量が小さくなることにより、電荷検出特性
の直線性が改善されるものである。
【図面の簡単な説明】
【図１】本発明の第１参考例を示す断面的構成図。
【図２】本発明の実施の形態を示す断面的構成図。
【図３】本発明の第２参考例を示す断面的構成図。
【図４】従来の浮遊接合層（拡散層）型電荷検出回路の
断面的構成図。 【図５】図４の等価回路を示す図。 【符号の説明】 １ …Ｐ型基板、 ２ …Ｎ+ 型拡散層、 ３，４ …Ｎ型チャネル層、 ５ …Ｎ+ 型拡散層、 ６ …電圧供給源、 ７，８ …電極、 １３ …ソ−スホロワ回路、 １７，２１ …Ｐ- 型不純物層、 １９ …Ｎ型基板、 ２０ …Ｐウエル層、 ２２ …Ｎ- 型不純物層。
断面的構成図。 【図５】図４の等価回路を示す図。 【符号の説明】 １ …Ｐ型基板、 ２ …Ｎ+ 型拡散層、 ３，４ …Ｎ型チャネル層、 ５ …Ｎ+ 型拡散層、 ６ …電圧供給源、 ７，８ …電極、 １３ …ソ−スホロワ回路、 １７，２１ …Ｐ- 型不純物層、 １９ …Ｎ型基板、 ２０ …Ｐウエル層、 ２２ …Ｎ- 型不純物層。
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型の半導体基板と、前記半導体基板に形成
される第２導電型の第１ウエルと、前記第１ウエル中に
形成される第１導電型の第１拡散層と、前記第１ウエル
中において前記第１拡散層に隣接して形成され、前記第
１ウエル及び前記第１拡散層の不純物濃度よりも低い不
純物濃度を有する不純物層と、電圧供給源に接続され、
前記第１拡散層に所定電圧を供給するために前記第１ウ
エル中に形成される第１導電型の第２拡散層と、前記第
１及び第２拡散層の間のチャネル部分に形成される第１
導電型の第３拡散層と、前記第３拡散層上に絶縁層を介
して形成され、前記第１及び第２拡散層の間を電気的に
断続するためのリセットゲ−トと、前記リセットゲ−ト
により前記第１及び第２拡散層の間が電気的に分離され
た後に前記第１拡散層に電荷を入力する手段と、前記第
１拡散層に電荷が入力された後の前記第１拡散層の電位
変化を検出して外部に取り出すための出力回路とを具備
したことを特徴とする電荷検出回路。 ２．前記不純物層は、第２導電型であることを特徴とす
る請求項１記載の電荷検出回路。 ３．前記第１導電型は、Ｎ型であり、前記第２導電型
は、Ｐ型であることを特徴とする請求項１又は２記載の
電荷検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14383096A JP2670437B2 (ja) | 1996-06-06 | 1996-06-06 | 電荷検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14383096A JP2670437B2 (ja) | 1996-06-06 | 1996-06-06 | 電荷検出回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59138791A Division JP2567831B2 (ja) | 1984-07-04 | 1984-07-04 | 電荷検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316460A JPH08316460A (ja) | 1996-11-29 |
| JP2670437B2 true JP2670437B2 (ja) | 1997-10-29 |
Family
ID=15347944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14383096A Expired - Lifetime JP2670437B2 (ja) | 1996-06-06 | 1996-06-06 | 電荷検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670437B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6399301B2 (ja) * | 2014-11-25 | 2018-10-03 | セイコーエプソン株式会社 | 固体撮像装置およびその製造方法 |
-
1996
- 1996-06-06 JP JP14383096A patent/JP2670437B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08316460A (ja) | 1996-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7741670B2 (en) | Semiconductor decoupling capacitor | |
| CN101809742B (zh) | 电气电路的开关装置 | |
| US4631562A (en) | Zener diode structure | |
| KR20010015521A (ko) | 신뢰성있는 확산 레지스터 및 확산 커패시터 | |
| EP0822601A1 (en) | MOS capacitor with wide voltage and frequency operating ranges | |
| JP3031815B2 (ja) | 電荷検出素子及びその製造方法並びに電荷転送検出装置 | |
| US4704625A (en) | Capacitor with reduced voltage variability | |
| JP2670437B2 (ja) | 電荷検出回路 | |
| US6455895B1 (en) | Overvoltage protector having same gate thickness as the protected integrated circuit | |
| US8384157B2 (en) | High ohmic integrated resistor with improved linearity | |
| JP2009009984A (ja) | 半導体装置及びその製造方法 | |
| KR100790585B1 (ko) | Ｃｍｏｓ 이미지 센서 픽셀 및 그 신호 감지 방법 | |
| US20150333052A1 (en) | Semiconductor structure and electrostatic discharge protection circuit | |
| JP2567831B2 (ja) | 電荷検出回路 | |
| JP3621273B2 (ja) | 固体撮像装置およびその製造方法 | |
| US6771112B1 (en) | Semiconductor integrated circuit having pads with less input signal attenuation | |
| US4896201A (en) | Semiconductor detector having integrated coupling capacitors and intergrated dc biasing structures | |
| JP4139688B2 (ja) | サイリスタ構造、および、そのようなサイリスタ構造を有する過電圧保護装置 | |
| US6023195A (en) | On-chip source follower amplifier | |
| US5598023A (en) | Photoelectric converting apparatus | |
| US5805410A (en) | MOS capacitor for improving electrostatic durability by using of a transistor | |
| US6437378B1 (en) | Charge coupled devices including charge signal amplifiers therein | |
| JPH05243281A (ja) | 半導体装置及びその製造方法 | |
| JP3578611B2 (ja) | 固体撮像装置 | |
| JP2877183B2 (ja) | 電荷転送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |