JPH05243281A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05243281A JPH05243281A JP4044711A JP4471192A JPH05243281A JP H05243281 A JPH05243281 A JP H05243281A JP 4044711 A JP4044711 A JP 4044711A JP 4471192 A JP4471192 A JP 4471192A JP H05243281 A JPH05243281 A JP H05243281A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
Abstract
(57)【要約】
【目的】浮遊拡散層部９下の第１導電型半導体層の不純
物濃度を低濃度化することにより電荷電圧変換効率を向
上させた出力機構を有する電荷転送装置を得る。 【構成】Ｎ+ 型半導体領域のパンチスルー防止及び電荷
転送部を構成する第１のＰ型ウエル層２ｂ（不純物濃度
約１．０×１０16／ｃｍ3 ）を浮遊拡散層部９を構成す
る第２のＰ型ウエル層２ｃ（不純物濃度約１．０×１０
15／ｃｍ3 ）内に形成する。
物濃度を低濃度化することにより電荷電圧変換効率を向
上させた出力機構を有する電荷転送装置を得る。 【構成】Ｎ+ 型半導体領域のパンチスルー防止及び電荷
転送部を構成する第１のＰ型ウエル層２ｂ（不純物濃度
約１．０×１０16／ｃｍ3 ）を浮遊拡散層部９を構成す
る第２のＰ型ウエル層２ｃ（不純物濃度約１．０×１０
15／ｃｍ3 ）内に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、電荷電圧変換効率を向上させた電荷転送
装置の出力機構に関する。
造方法に関し、電荷電圧変換効率を向上させた電荷転送
装置の出力機構に関する。
【０００２】
【従来の技術】一般に、電荷転送装置の出力は、電荷電
圧変換を行う出力回路を介して取り出される。
圧変換を行う出力回路を介して取り出される。
【０００３】図３（ａ）は、従来の出力機構を有する電
荷転送装置の断面図を示した概略図であり、浮遊拡散増
幅法（Ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ ａｍｐ
ｌｉｆｅｒ，ｋｏｓｏｎｏｃｋｙ，Ｗ．ｆ． ａｎｄ
Ｃａｒｎｅｓ，Ｊ．Ｅ．：“Ｔｗｏ Ｐｈａｓｅ Ｃｈ
ａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ ｗｉｔｈ
Ｏｖｅｒｌａｐｐｉｎｇ Ｐｏｌｙｓｉｌｉｃｏｎ
ａｎｄ Ａｌｕｍｉｎｕｍ Ｇａｔｅｓ，”ＲＣＡ Ｒ
ｅｖｉｅｗ ３４， ｐｐ１６４〜２０２．）と称され
る。
荷転送装置の断面図を示した概略図であり、浮遊拡散増
幅法（Ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ ａｍｐ
ｌｉｆｅｒ，ｋｏｓｏｎｏｃｋｙ，Ｗ．ｆ． ａｎｄ
Ｃａｒｎｅｓ，Ｊ．Ｅ．：“Ｔｗｏ Ｐｈａｓｅ Ｃｈ
ａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ ｗｉｔｈ
Ｏｖｅｒｌａｐｐｉｎｇ Ｐｏｌｙｓｉｌｉｃｏｎ
ａｎｄ Ａｌｕｍｉｎｕｍ Ｇａｔｅｓ，”ＲＣＡ Ｒ
ｅｖｉｅｗ ３４， ｐｐ１６４〜２０２．）と称され
る。
【０００４】同図より、従来の出力機構を有する電荷転
送装置の構造は、Ｎ型半導体基板１（不純物濃度約２．
０×１０14／ｃｍ3 ）上にＮ+ 型半導体領域４のパンチ
スルー防止、電荷転送部及び浮遊拡散層部９を構成する
Ｐ型ウエル層２ａ（不純物濃度約１．０×１０16／ｃｍ
3 ）を設け、前記Ｐ型ウエル層２ａ内に電荷転送部及び
浮遊拡散層部９を構成するＮ型半導体領域３（不純物濃
度約１．０×１０17／ｃｍ3 ）、リセット電位を与える
Ｎ+ 型半導体領域４（不純物濃度約１．０×１０20／ｃ
ｍ3 ）が形成され、また、電荷転送部のＮ型半導体領域
３の一部には、Ｎ- 型半導体領域５が形成され、更に、
ゲート絶縁膜を介して電荷転送電極６ａ，ｂ、出力ゲー
ト電極７、リセットゲート電極８となる多結晶シリコン
の導電性電極が形成されていた。
送装置の構造は、Ｎ型半導体基板１（不純物濃度約２．
０×１０14／ｃｍ3 ）上にＮ+ 型半導体領域４のパンチ
スルー防止、電荷転送部及び浮遊拡散層部９を構成する
Ｐ型ウエル層２ａ（不純物濃度約１．０×１０16／ｃｍ
3 ）を設け、前記Ｐ型ウエル層２ａ内に電荷転送部及び
浮遊拡散層部９を構成するＮ型半導体領域３（不純物濃
度約１．０×１０17／ｃｍ3 ）、リセット電位を与える
Ｎ+ 型半導体領域４（不純物濃度約１．０×１０20／ｃ
ｍ3 ）が形成され、また、電荷転送部のＮ型半導体領域
３の一部には、Ｎ- 型半導体領域５が形成され、更に、
ゲート絶縁膜を介して電荷転送電極６ａ，ｂ、出力ゲー
ト電極７、リセットゲート電極８となる多結晶シリコン
の導電性電極が形成されていた。
【０００５】同図において、転送電極に接続された配線
ラインにそれぞれ逆相の転送クロック電圧Φ1,2 を印加
することにより、電極下にある信号電荷は順に出力ゲー
ト電極７、浮遊拡散層部９に転送され、ＭＯＳトランジ
スタ１４ａ，ｂにより電荷電圧変換が行われる。
ラインにそれぞれ逆相の転送クロック電圧Φ1,2 を印加
することにより、電極下にある信号電荷は順に出力ゲー
ト電極７、浮遊拡散層部９に転送され、ＭＯＳトランジ
スタ１４ａ，ｂにより電荷電圧変換が行われる。
【０００６】上記の動作を、更に、図３（ｂ）〜（ｄ）
に示されたポテンシャル図を用いて詳細に説明する。
に示されたポテンシャル図を用いて詳細に説明する。
【０００７】リセットクロック電圧ΦR を印加すること
によりリセットゲート電極８がオンすると、浮遊拡散層
部９の電位はリセット電圧１２と同じに設定され、続い
て、信号電荷検出のために、リセットゲート電極８がオ
フにセットされる［図３（ｂ）］。
によりリセットゲート電極８がオンすると、浮遊拡散層
部９の電位はリセット電圧１２と同じに設定され、続い
て、信号電荷検出のために、リセットゲート電極８がオ
フにセットされる［図３（ｂ）］。
【０００８】続いて、転送電極に接続された配線ライン
にそれぞれ逆相の転送クロック電圧Φ1,2 を印加するこ
とにより、転送電極６ａ，ｂ下のポテンシャルを変化さ
せ、信号電荷ｅ１，ｅ２，ｅ３…がそれぞれ各１段転送
する。このとき、信号電荷ｅ１は、出力ゲート電極７を
介して浮遊拡散層部９に転送され、ここで、送り込まれ
た信号電荷ｅ１による電位変動は、ＭＯＳトランジスタ
１４ａ，ｂで構成されるソースフォロアアンプによりイ
ンピーダンス変換が行われ、出力端子より電圧出力が取
り出される。ここで、転送されてきた信号電荷量をＱ、
浮遊拡散容量１０をＣ、ソースフォロアアンプの電圧利
得をＧとすると、信号出力Ｖは、 Ｖ＝Ｑ／Ｃ・Ｇ となる［図３（ｃ）］。
にそれぞれ逆相の転送クロック電圧Φ1,2 を印加するこ
とにより、転送電極６ａ，ｂ下のポテンシャルを変化さ
せ、信号電荷ｅ１，ｅ２，ｅ３…がそれぞれ各１段転送
する。このとき、信号電荷ｅ１は、出力ゲート電極７を
介して浮遊拡散層部９に転送され、ここで、送り込まれ
た信号電荷ｅ１による電位変動は、ＭＯＳトランジスタ
１４ａ，ｂで構成されるソースフォロアアンプによりイ
ンピーダンス変換が行われ、出力端子より電圧出力が取
り出される。ここで、転送されてきた信号電荷量をＱ、
浮遊拡散容量１０をＣ、ソースフォロアアンプの電圧利
得をＧとすると、信号出力Ｖは、 Ｖ＝Ｑ／Ｃ・Ｇ となる［図３（ｃ）］。
【０００９】続いて、次の信号電荷検出のためにリセッ
トゲート電極８をオンし、浮遊拡散層部９の電位をリセ
ット電圧１２と同じに設定する［図３（ｄ）］。
トゲート電極８をオンし、浮遊拡散層部９の電位をリセ
ット電圧１２と同じに設定する［図３（ｄ）］。
【００１０】この動作を、繰り返し行うことにより、電
荷転送電極６ａ，ｂを順次転送されてくる信号電荷を出
力信号として出力端子ＶOUT から取り出すことができ
る。
荷転送電極６ａ，ｂを順次転送されてくる信号電荷を出
力信号として出力端子ＶOUT から取り出すことができ
る。
【００１１】
【発明が解決しようとする課題】この従来の出力機構を
有する電荷転送装置では、信号電荷量に対する出力電圧
の大きさは浮遊拡散容量１０の大きさに反比例するた
め、電荷転送装置の小型化に対応して、その感度保持或
いは、感度向上のため浮遊拡散層部９の面積を低減し底
面容量の低減に努めてきた。
有する電荷転送装置では、信号電荷量に対する出力電圧
の大きさは浮遊拡散容量１０の大きさに反比例するた
め、電荷転送装置の小型化に対応して、その感度保持或
いは、感度向上のため浮遊拡散層部９の面積を低減し底
面容量の低減に努めてきた。
【００１２】一方、従来の出力機構を有する電荷転送装
置では、取扱い信号電荷量の大きさは電荷転送部の面積
に比例するため、電荷転送装置の小型化に対応して、そ
の取扱い信号電荷量の大きさ保持或いは、向上のため電
荷転送部のＰ型ウエル層の濃度を上げることによりＰ型
ウエル層２ａとＮ型半導体領域３の接合の深さを浅く形
成し、接合容量を大きくすることにより単位面積当たり
の電荷転送能力の向上に努めてきた。
置では、取扱い信号電荷量の大きさは電荷転送部の面積
に比例するため、電荷転送装置の小型化に対応して、そ
の取扱い信号電荷量の大きさ保持或いは、向上のため電
荷転送部のＰ型ウエル層の濃度を上げることによりＰ型
ウエル層２ａとＮ型半導体領域３の接合の深さを浅く形
成し、接合容量を大きくすることにより単位面積当たり
の電荷転送能力の向上に努めてきた。
【００１３】この様な、相反する項目の操作のため、電
荷転送装置小型化に際して、前述した浮遊拡散容量１０
部の面積低減にも拘らず、その効果が十分に得られない
という欠点があった。
荷転送装置小型化に際して、前述した浮遊拡散容量１０
部の面積低減にも拘らず、その効果が十分に得られない
という欠点があった。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体層内に形成された電荷転送部により転
送される信号電荷を第２導電型半導体領域の浮遊拡散層
部に転送して電荷電圧変換を行う出力機構を有する電荷
転送装置において、前記浮遊拡散層部下の第１導電型半
導体層の不純物濃度を低濃度化する（好ましくは５．０
×１０14〜５．０×１０15／ｃｍ3 ）ことにより電荷電
圧変換効率を向上させた出力機構を有する。
第１導電型半導体層内に形成された電荷転送部により転
送される信号電荷を第２導電型半導体領域の浮遊拡散層
部に転送して電荷電圧変換を行う出力機構を有する電荷
転送装置において、前記浮遊拡散層部下の第１導電型半
導体層の不純物濃度を低濃度化する（好ましくは５．０
×１０14〜５．０×１０15／ｃｍ3 ）ことにより電荷電
圧変換効率を向上させた出力機構を有する。
【００１５】
【実施例】次に、本発明の第１の実施例について、図面
を参照して説明する。
を参照して説明する。
【００１６】図１において、図３に示す従来例の部分と
共通する部分には、同一の参照番号が付されているの
で、重複する説明は省略する。
共通する部分には、同一の参照番号が付されているの
で、重複する説明は省略する。
【００１７】本実施例が図３に示す従来例と相違する点
は、Ｎ+ 型半導体領域４のパンチスルー防止及び電荷転
送部を構成する第１のＰ型ウエル層２ｂ（不純物濃度約
１．０×１０16／ｃｍ3 ）が浮遊拡散層部９を構成する
不純物のイオン注入及び熱拡散法にて形成された第２の
Ｐ型ウエル層２ｃ（不純物濃度約１．０×１０15／ｃｍ
3 ）内に形成されている点である。
は、Ｎ+ 型半導体領域４のパンチスルー防止及び電荷転
送部を構成する第１のＰ型ウエル層２ｂ（不純物濃度約
１．０×１０16／ｃｍ3 ）が浮遊拡散層部９を構成する
不純物のイオン注入及び熱拡散法にて形成された第２の
Ｐ型ウエル層２ｃ（不純物濃度約１．０×１０15／ｃｍ
3 ）内に形成されている点である。
【００１８】本実施例の電荷転送装置は、図３に示した
従来例と同様に動作するが、浮遊拡散層部９下の第２の
Ｐ型ウエル層２ｃ領域の不純物濃度を低濃度化している
ので、ＰＮ接合にて形成される空乏層を前記第２のＰ型
ウエル層２ｃ側に大きく広げることができる。
従来例と同様に動作するが、浮遊拡散層部９下の第２の
Ｐ型ウエル層２ｃ領域の不純物濃度を低濃度化している
ので、ＰＮ接合にて形成される空乏層を前記第２のＰ型
ウエル層２ｃ側に大きく広げることができる。
【００１９】例えば、浮遊拡散層部９の面積を出力ゲー
ト電極７−リセットゲート電極８間６μｍ、素子分離間
８μｍ、前記第１のＰ型ウエル層２ａを出力ゲート電極
７、リセットゲート電極８からそれぞれ０．５μｍの位
置から形成したような構造の場合、浮遊拡散容量１０を
従来例のそれより約３０％程度小さくすることができ
る。 次に、本発明の第２の実施例について、図面を参
照して説明する。
ト電極７−リセットゲート電極８間６μｍ、素子分離間
８μｍ、前記第１のＰ型ウエル層２ａを出力ゲート電極
７、リセットゲート電極８からそれぞれ０．５μｍの位
置から形成したような構造の場合、浮遊拡散容量１０を
従来例のそれより約３０％程度小さくすることができ
る。 次に、本発明の第２の実施例について、図面を参
照して説明する。
【００２０】図２においても、図３に示す従来例の部分
と共通する部分には、同一の参照番号が付されているの
で、重複する説明は省略する。
と共通する部分には、同一の参照番号が付されているの
で、重複する説明は省略する。
【００２１】本実施例が図３に示す従来例と相違する点
は、Ｎ+ 型半導体領域のパンチスルー防止及び電荷転送
部を構成する第１のＰ型ウエル層２ｂ（不純物濃度約
１．０×１０16／ｃｍ3 ）が浮遊拡散層部９を構成する
エピタキシャル成長にて形成された第２のＰ型エピタキ
シャル層２ｄ（不純物濃度１．０×１０15／ｃｍ3 ）内
に形成されている点である。
は、Ｎ+ 型半導体領域のパンチスルー防止及び電荷転送
部を構成する第１のＰ型ウエル層２ｂ（不純物濃度約
１．０×１０16／ｃｍ3 ）が浮遊拡散層部９を構成する
エピタキシャル成長にて形成された第２のＰ型エピタキ
シャル層２ｄ（不純物濃度１．０×１０15／ｃｍ3 ）内
に形成されている点である。
【００２２】本実施例の出力機構を有する電荷転送装置
も、図３に示した従来例と同様に動作するが、浮遊拡散
層部９下の第２のＰ型エピタキシャル層２ｄ領域の不純
物濃度を低濃度化しているため、ＰＮ接合にて形成され
る空乏層を前記第２のＰ型エピタキシャル層２ｄ側に大
きく広げることができる。
も、図３に示した従来例と同様に動作するが、浮遊拡散
層部９下の第２のＰ型エピタキシャル層２ｄ領域の不純
物濃度を低濃度化しているため、ＰＮ接合にて形成され
る空乏層を前記第２のＰ型エピタキシャル層２ｄ側に大
きく広げることができる。
【００２３】例えば、浮遊拡散層部９の面積を出力ゲー
ト電極７−リセットゲート電極８間６μｍ、素子分離間
８μｍ、上記第１のＰ型ウエル層２ａを出力ゲート電極
７、リセットゲート電極８からそれぞれ０．５μｍの位
置から形成したような構造の場合、浮遊拡散容量１０を
従来例のそれより約３０％程度小さくすることができ
る。
ト電極７−リセットゲート電極８間６μｍ、素子分離間
８μｍ、上記第１のＰ型ウエル層２ａを出力ゲート電極
７、リセットゲート電極８からそれぞれ０．５μｍの位
置から形成したような構造の場合、浮遊拡散容量１０を
従来例のそれより約３０％程度小さくすることができ
る。
【００２４】
【発明の効果】以上説明したように、本発明は、浮遊拡
散層部９を構成するＰ型ウエル層領域の不純物濃度をＮ
+ 型半導体領域及び電荷転送部のＰ型ウエル層領域に比
べて、低濃度化することにより、ＰＮ接合にて形成され
る空乏層を前記第２のＰ型ウエル層２ｃもしくは、第２
のＰ型Ｅｐｉ層２ｄ側に大きく広げることができるの
で、浮遊拡散容量１０を従来例のそれより約３０％程度
小さくすることができ、信号電荷に対する出力電圧を大
きく確保することができる。つまり、電荷転送装置の出
力機構の電荷電圧変換効率を約３０％向上させることが
できる。
散層部９を構成するＰ型ウエル層領域の不純物濃度をＮ
+ 型半導体領域及び電荷転送部のＰ型ウエル層領域に比
べて、低濃度化することにより、ＰＮ接合にて形成され
る空乏層を前記第２のＰ型ウエル層２ｃもしくは、第２
のＰ型Ｅｐｉ層２ｄ側に大きく広げることができるの
で、浮遊拡散容量１０を従来例のそれより約３０％程度
小さくすることができ、信号電荷に対する出力電圧を大
きく確保することができる。つまり、電荷転送装置の出
力機構の電荷電圧変換効率を約３０％向上させることが
できる。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】従来例を示す断面図。
１ Ｎ型半導体基板 ２ａ Ｐ型ウエル層 ２ｂ 第１のＰ型ウエル層 ２ｃ 第２のＰ型ウエル層 ２ｄ 第２のＰ型エピタキシャル層 ３ Ｎ型半導体領域 ４ Ｎ+ 型半導体領域 ５ Ｎ- 型半導体領域 ６ａ，ｂ 電荷転送電極 ７ 出力ゲート電極 ８ リセットゲート電極 ９ 浮遊拡散部 １０ 浮遊拡散容量 １１ 電源電圧 １２ リセット電圧 １３ 出力ゲート電圧 １４ ＭＯＳトランジスタ Φ1,2 転送クロック電圧 ΦR リセットクロック電圧 ＶOUT 出力端子 ｅ1 〜3 信号電荷
Claims (4)
- 【請求項１】 第１導電型半導体層内に形成された電荷
転送部により転送される信号電荷を第２導電型半導体領
域の浮遊拡散層部に転送して電荷電圧変換を行う出力機
能を有する半導体装置において、 前記浮遊拡散層部下の第１導電型半導体層の不純物濃度
を低濃度化する（好ましくは５．０×１０14〜５．０×
１０15／ｃｍ3 ）ことを特徴とする半導体装置。 - 【請求項２】 電荷転送部を構成する第１の第１導電型
半導体層を形成する行程と、浮遊拡散層部を構成する第
２の第１導電型半導体層を形成する工程を有することを
特徴とする半導体装置の製造方法。 - 【請求項３】 前記浮遊拡散層部を構成する第２の第１
導電型半導体層がエピタキシャル成長法にて形成する工
程を有することを特徴とする請求項２記載の半導体装置
の製造方法。 - 【請求項４】 浮遊拡散層部下の第２の第１導電型半導
体層の不純物濃度を第１の第１導電型半導体層に反対導
電型不純物を導入することにより低濃度化して形成する
工程を有することを特徴とする請求項２記載の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044711A JPH05243281A (ja) | 1992-03-02 | 1992-03-02 | 半導体装置及びその製造方法 |
| US08/484,379 US6201268B1 (en) | 1992-03-02 | 1995-06-07 | Output structure of charge-coupled device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044711A JPH05243281A (ja) | 1992-03-02 | 1992-03-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243281A true JPH05243281A (ja) | 1993-09-21 |
Family
ID=12699010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4044711A Pending JPH05243281A (ja) | 1992-03-02 | 1992-03-02 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6201268B1 (ja) |
| JP (1) | JPH05243281A (ja) |
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